Documentation/devicetree/bindings/clock/sunxi.txt

   1 Device Tree Clock bindings for arch-sunxi
   2
   3 This binding uses the common clock binding[1].
   4
   5 [1] Documentation/devicetree/bindings/clock/clock-bindings.txt
   6
   7 Required properties:
   8 - compatible : shall be one of the following:
   9         "allwinner,sun4i-a10-osc-clk" - for a gatable oscillator
  10         "allwinner,sun4i-a10-pll1-clk" - for the main PLL clock and PLL4
  11         "allwinner,sun6i-a31-pll1-clk" - for the main PLL clock on A31
  12         "allwinner,sun8i-a23-pll1-clk" - for the main PLL clock on A23
  13         "allwinner,sun9i-a80-pll4-clk" - for the peripheral PLLs on A80
  14         "allwinner,sun4i-a10-pll5-clk" - for the PLL5 clock
  15         "allwinner,sun4i-a10-pll6-clk" - for the PLL6 clock
  16         "allwinner,sun6i-a31-pll6-clk" - for the PLL6 clock on A31
  17         "allwinner,sun9i-a80-gt-clk" - for the GT bus clock on A80
  18         "allwinner,sun4i-a10-cpu-clk" - for the CPU multiplexer clock
  19         "allwinner,sun4i-a10-axi-clk" - for the AXI clock
  20         "allwinner,sun8i-a23-axi-clk" - for the AXI clock on A23
  21         "allwinner,sun4i-a10-axi-gates-clk" - for the AXI gates
  22         "allwinner,sun4i-a10-ahb-clk" - for the AHB clock
  23         "allwinner,sun5i-a13-ahb-clk" - for the AHB clock on A13
  24         "allwinner,sun9i-a80-ahb-clk" - for the AHB bus clocks on A80
  25         "allwinner,sun4i-a10-ahb-gates-clk" - for the AHB gates on A10
  26         "allwinner,sun5i-a13-ahb-gates-clk" - for the AHB gates on A13
  27         "allwinner,sun5i-a10s-ahb-gates-clk" - for the AHB gates on A10s
  28         "allwinner,sun7i-a20-ahb-gates-clk" - for the AHB gates on A20
  29         "allwinner,sun6i-a31-ar100-clk" - for the AR100 on A31
  30         "allwinner,sun9i-a80-cpus-clk" - for the CPUS on A80
  31         "allwinner,sun6i-a31-ahb1-clk" - for the AHB1 clock on A31
  32         "allwinner,sun8i-h3-ahb2-clk" - for the AHB2 clock on H3
  33         "allwinner,sun6i-a31-ahb1-gates-clk" - for the AHB1 gates on A31
  34         "allwinner,sun8i-a23-ahb1-gates-clk" - for the AHB1 gates on A23
  35         "allwinner,sun9i-a80-ahb0-gates-clk" - for the AHB0 gates on A80
  36         "allwinner,sun9i-a80-ahb1-gates-clk" - for the AHB1 gates on A80
  37         "allwinner,sun9i-a80-ahb2-gates-clk" - for the AHB2 gates on A80
  38         "allwinner,sun4i-a10-apb0-clk" - for the APB0 clock
  39         "allwinner,sun6i-a31-apb0-clk" - for the APB0 clock on A31
  40         "allwinner,sun8i-a23-apb0-clk" - for the APB0 clock on A23
  41         "allwinner,sun9i-a80-apb0-clk" - for the APB0 bus clock on A80
  42         "allwinner,sun8i-a83t-apb0-gates-clk" - for the APB0 gates on A83T
  43         "allwinner,sun4i-a10-apb0-gates-clk" - for the APB0 gates on A10
  44         "allwinner,sun5i-a13-apb0-gates-clk" - for the APB0 gates on A13
  45         "allwinner,sun5i-a10s-apb0-gates-clk" - for the APB0 gates on A10s
  46         "allwinner,sun6i-a31-apb0-gates-clk" - for the APB0 gates on A31
  47         "allwinner,sun7i-a20-apb0-gates-clk" - for the APB0 gates on A20
  48         "allwinner,sun8i-a23-apb0-gates-clk" - for the APB0 gates on A23
  49         "allwinner,sun9i-a80-apb0-gates-clk" - for the APB0 gates on A80
  50         "allwinner,sun4i-a10-apb1-clk" - for the APB1 clock
  51         "allwinner,sun9i-a80-apb1-clk" - for the APB1 bus clock on A80
  52         "allwinner,sun4i-a10-apb1-gates-clk" - for the APB1 gates on A10
  53         "allwinner,sun5i-a13-apb1-gates-clk" - for the APB1 gates on A13
  54         "allwinner,sun5i-a10s-apb1-gates-clk" - for the APB1 gates on A10s
  55         "allwinner,sun6i-a31-apb1-gates-clk" - for the APB1 gates on A31
  56         "allwinner,sun7i-a20-apb1-gates-clk" - for the APB1 gates on A20
  57         "allwinner,sun8i-a23-apb1-gates-clk" - for the APB1 gates on A23
  58         "allwinner,sun9i-a80-apb1-gates-clk" - for the APB1 gates on A80
  59         "allwinner,sun6i-a31-apb2-gates-clk" - for the APB2 gates on A31
  60         "allwinner,sun8i-a23-apb2-gates-clk" - for the APB2 gates on A23
  61         "allwinner,sun8i-a83t-bus-gates-clk" - for the bus gates on A83T
  62         "allwinner,sun8i-h3-bus-gates-clk" - for the bus gates on H3
  63         "allwinner,sun9i-a80-apbs-gates-clk" - for the APBS gates on A80
  64         "allwinner,sun4i-a10-dram-gates-clk" - for the DRAM gates on A10
  65         "allwinner,sun5i-a13-mbus-clk" - for the MBUS clock on A13
  66         "allwinner,sun4i-a10-mmc-clk" - for the MMC clock
  67         "allwinner,sun9i-a80-mmc-clk" - for mmc module clocks on A80
  68         "allwinner,sun9i-a80-mmc-config-clk" - for mmc gates + resets on A80
  69         "allwinner,sun4i-a10-mod0-clk" - for the module 0 family of clocks
  70         "allwinner,sun9i-a80-mod0-clk" - for module 0 (storage) clocks on A80
  71         "allwinner,sun8i-a23-mbus-clk" - for the MBUS clock on A23
  72         "allwinner,sun7i-a20-out-clk" - for the external output clocks
  73         "allwinner,sun7i-a20-gmac-clk" - for the GMAC clock module on A20/A31
  74         "allwinner,sun4i-a10-usb-clk" - for usb gates + resets on A10 / A20
  75         "allwinner,sun5i-a13-usb-clk" - for usb gates + resets on A13
  76         "allwinner,sun6i-a31-usb-clk" - for usb gates + resets on A31
  77         "allwinner,sun8i-a23-usb-clk" - for usb gates + resets on A23
  78         "allwinner,sun8i-h3-usb-clk" - for usb gates + resets on H3
  79         "allwinner,sun9i-a80-usb-mod-clk" - for usb gates + resets on A80
  80         "allwinner,sun9i-a80-usb-phy-clk" - for usb phy gates + resets on A80
  81         "allwinner,sun4i-a10-ve-clk" - for the Video Engine clock
  82
  83 Required properties for all clocks:
  84 - reg : shall be the control register address for the clock.
  85 - clocks : shall be the input parent clock(s) phandle for the clock. For
  86         multiplexed clocks, the list order must match the hardware
  87         programming order.
  88 - #clock-cells : from common clock binding; shall be set to 0 except for
  89         the following compatibles where it shall be set to 1:
  90         "allwinner,*-gates-clk", "allwinner,sun4i-pll5-clk",
  91         "allwinner,sun4i-pll6-clk",
  92         "allwinner,*-usb-clk", "allwinner,*-mmc-clk",
  93         "allwinner,*-mmc-config-clk"
  94 - clock-output-names : shall be the corresponding names of the outputs.
  95         If the clock module only has one output, the name shall be the
  96         module name.
  97
  98 And "allwinner,*-usb-clk" clocks also require:
  99 - reset-cells : shall be set to 1
 100
 101 The "allwinner,sun4i-a10-ve-clk" clock also requires:
 102 - reset-cells : shall be set to 0
 103
 104 The "allwinner,sun9i-a80-mmc-config-clk" clock also requires:
 105 - #reset-cells : shall be set to 1
 106 - resets : shall be the reset control phandle for the mmc block.
 107
 108 For "allwinner,sun7i-a20-gmac-clk", the parent clocks shall be fixed rate
 109 dummy clocks at 25 MHz and 125 MHz, respectively. See example.
 110
 111 Clock consumers should specify the desired clocks they use with a
 112 "clocks" phandle cell. Consumers that are using a gated clock should
 113 provide an additional ID in their clock property. This ID is the
 114 offset of the bit controlling this particular gate in the register.
 115 For the other clocks with "#clock-cells" = 1, the additional ID shall
 116 refer to the index of the output.
 117
 118 For "allwinner,sun6i-a31-pll6-clk", there are 2 outputs. The first output
 119 is the normal PLL6 output, or "pll6". The second output is rate doubled
 120 PLL6, or "pll6x2".
 121
 122 The "allwinner,*-mmc-clk" clocks have three different outputs: the
 123 main clock, with the ID 0, and the output and sample clocks, with the
 124 IDs 1 and 2, respectively.
 125
 126 The "allwinner,sun9i-a80-mmc-config-clk" clock has one clock/reset output
 127 per mmc controller. The number of outputs is determined by the size of
 128 the address block, which is related to the overall mmc block.
 129
 130 For example:
 131
 132 osc24M: clk@01c20050 {
 133         #clock-cells = <0>;
 134         compatible = "allwinner,sun4i-a10-osc-clk";
 135         reg = <0x01c20050 0x4>;
 136         clocks = <&osc24M_fixed>;
 137         clock-output-names = "osc24M";
 138 };
 139
 140 pll1: clk@01c20000 {
 141         #clock-cells = <0>;
 142         compatible = "allwinner,sun4i-a10-pll1-clk";
 143         reg = <0x01c20000 0x4>;
 144         clocks = <&osc24M>;
 145         clock-output-names = "pll1";
 146 };
 147
 148 pll5: clk@01c20020 {
 149         #clock-cells = <1>;
 150         compatible = "allwinner,sun4i-pll5-clk";
 151         reg = <0x01c20020 0x4>;
 152         clocks = <&osc24M>;
 153         clock-output-names = "pll5_ddr", "pll5_other";
 154 };
 155
 156 pll6: clk@01c20028 {
 157         #clock-cells = <1>;
 158         compatible = "allwinner,sun6i-a31-pll6-clk";
 159         reg = <0x01c20028 0x4>;
 160         clocks = <&osc24M>;
 161         clock-output-names = "pll6", "pll6x2";
 162 };
 163
 164 cpu: cpu@01c20054 {
 165         #clock-cells = <0>;
 166         compatible = "allwinner,sun4i-a10-cpu-clk";
 167         reg = <0x01c20054 0x4>;
 168         clocks = <&osc32k>, <&osc24M>, <&pll1>;
 169         clock-output-names = "cpu";
 170 };
 171
 172 mmc0_clk: clk@01c20088 {
 173         #clock-cells = <1>;
 174         compatible = "allwinner,sun4i-a10-mmc-clk";
 175         reg = <0x01c20088 0x4>;
 176         clocks = <&osc24M>, <&pll6 1>, <&pll5 1>;
 177         clock-output-names = "mmc0", "mmc0_output", "mmc0_sample";
 178 };
 179
 180 mii_phy_tx_clk: clk@2 {
 181         #clock-cells = <0>;
 182         compatible = "fixed-clock";
 183         clock-frequency = <25000000>;
 184         clock-output-names = "mii_phy_tx";
 185 };
 186
 187 gmac_int_tx_clk: clk@3 {
 188         #clock-cells = <0>;
 189         compatible = "fixed-clock";
 190         clock-frequency = <125000000>;
 191         clock-output-names = "gmac_int_tx";
 192 };
 193
 194 gmac_clk: clk@01c20164 {
 195         #clock-cells = <0>;
 196         compatible = "allwinner,sun7i-a20-gmac-clk";
 197         reg = <0x01c20164 0x4>;
 198         /*
 199          * The first clock must be fixed at 25MHz;
 200          * the second clock must be fixed at 125MHz
 201          */
 202         clocks = <&mii_phy_tx_clk>, <&gmac_int_tx_clk>;
 203         clock-output-names = "gmac";
 204 };
 205
 206 mmc_config_clk: clk@01c13000 {
 207         compatible = "allwinner,sun9i-a80-mmc-config-clk";
 208         reg = <0x01c13000 0x10>;
 209         clocks = <&ahb0_gates 8>;
 210         clock-names = "ahb";
 211         resets = <&ahb0_resets 8>;
 212         reset-names = "ahb";
 213         #clock-cells = <1>;
 214         #reset-cells = <1>;
 215         clock-output-names = "mmc0_config", "mmc1_config",
 216                              "mmc2_config", "mmc3_config";
 217 };