arch/arm/cpu/arm_cortexa8/omap3/board.c

   1 /*
   2  *
   3  * Common board functions for OMAP3 based boards.
   4  *
   5  * (C) Copyright 2004-2008
   6  * Texas Instruments, <www.ti.com>
   7  *
   8  * Author :
   9  *      Sunil Kumar <sunilsaini05@gmail.com>
  10  *      Shashi Ranjan <shashiranjanmca05@gmail.com>
  11  *
  12  * Derived from Beagle Board and 3430 SDP code by
  13  *      Richard Woodruff <r-woodruff2@ti.com>
  14  *      Syed Mohammed Khasim <khasim@ti.com>
  15  *
  16  *
  17  * See file CREDITS for list of people who contributed to this
  18  * project.
  19  *
  20  * This program is free software; you can redistribute it and/or
  21  * modify it under the terms of the GNU General Public License as
  22  * published by the Free Software Foundation; either version 2 of
  23  * the License, or (at your option) any later version.
  24  *
  25  * This program is distributed in the hope that it will be useful,
  26  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  27  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  28  * GNU General Public License for more details.
  29  *
  30  * You should have received a copy of the GNU General Public License
  31  * along with this program; if not, write to the Free Software
  32  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  33  * MA 02111-1307 USA
  34  */
  35 #include <common.h>
  36 #include <asm/io.h>
  37 #include <asm/arch/sys_proto.h>
  38 #include <asm/arch/mem.h>
  39 #include <asm/cache.h>
  40
  41 extern omap3_sysinfo sysinfo;
  42
  43 extern u32 is_mem_sdr(void);
  44
  45 /******************************************************************************
  46  * Routine: delay
  47  * Description: spinning delay to use before udelay works
  48  *****************************************************************************/
  49 static inline void delay(unsigned long loops)
  50 {
  51         __asm__ volatile ("1:\n" "subs %0, %1, #1\n"
  52                           "bne 1b":"=r" (loops):"0"(loops));
  53 }
  54
  55 /******************************************************************************
  56  * Routine: secure_unlock
  57  * Description: Setup security registers for access
  58  *              (GP Device only)
  59  *****************************************************************************/
  60 void secure_unlock_mem(void)
  61 {
  62         struct pm *pm_rt_ape_base = (struct pm *)PM_RT_APE_BASE_ADDR_ARM;
  63         struct pm *pm_gpmc_base = (struct pm *)PM_GPMC_BASE_ADDR_ARM;
  64         struct pm *pm_ocm_ram_base = (struct pm *)PM_OCM_RAM_BASE_ADDR_ARM;
  65         struct pm *pm_iva2_base = (struct pm *)PM_IVA2_BASE_ADDR_ARM;
  66         struct sms *sms_base = (struct sms *)OMAP34XX_SMS_BASE;
  67
  68         /* Protection Module Register Target APE (PM_RT) */
  69         writel(UNLOCK_1, &pm_rt_ape_base->req_info_permission_1);
  70         writel(UNLOCK_1, &pm_rt_ape_base->read_permission_0);
  71         writel(UNLOCK_1, &pm_rt_ape_base->wirte_permission_0);
  72         writel(UNLOCK_2, &pm_rt_ape_base->addr_match_1);
  73
  74         writel(UNLOCK_3, &pm_gpmc_base->req_info_permission_0);
  75         writel(UNLOCK_3, &pm_gpmc_base->read_permission_0);
  76         writel(UNLOCK_3, &pm_gpmc_base->wirte_permission_0);
  77
  78         writel(UNLOCK_3, &pm_ocm_ram_base->req_info_permission_0);
  79         writel(UNLOCK_3, &pm_ocm_ram_base->read_permission_0);
  80         writel(UNLOCK_3, &pm_ocm_ram_base->wirte_permission_0);
  81         writel(UNLOCK_2, &pm_ocm_ram_base->addr_match_2);
  82
  83         /* IVA Changes */
  84         writel(UNLOCK_3, &pm_iva2_base->req_info_permission_0);
  85         writel(UNLOCK_3, &pm_iva2_base->read_permission_0);
  86         writel(UNLOCK_3, &pm_iva2_base->wirte_permission_0);
  87
  88         /* SDRC region 0 public */
  89         writel(UNLOCK_1, &sms_base->rg_att0);
  90 }
  91
  92 /******************************************************************************
  93  * Routine: secureworld_exit()
  94  * Description: If chip is EMU and boot type is external
  95  *              configure secure registers and exit secure world
  96  *              general use.
  97  *****************************************************************************/
  98 void secureworld_exit()
  99 {
 100         unsigned long i;
 101
 102         /* configrue non-secure access control register */
 103         __asm__ __volatile__("mrc p15, 0, %0, c1, c1, 2":"=r"(i));
 104         /* enabling co-processor CP10 and CP11 accesses in NS world */
 105         __asm__ __volatile__("orr %0, %0, #0xC00":"=r"(i));
 106         /*
 107          * allow allocation of locked TLBs and L2 lines in NS world
 108          * allow use of PLE registers in NS world also
 109          */
 110         __asm__ __volatile__("orr %0, %0, #0x70000":"=r"(i));
 111         __asm__ __volatile__("mcr p15, 0, %0, c1, c1, 2":"=r"(i));
 112
 113         /* Enable ASA in ACR register */
 114         __asm__ __volatile__("mrc p15, 0, %0, c1, c0, 1":"=r"(i));
 115         __asm__ __volatile__("orr %0, %0, #0x10":"=r"(i));
 116         __asm__ __volatile__("mcr p15, 0, %0, c1, c0, 1":"=r"(i));
 117
 118         /* Exiting secure world */
 119         __asm__ __volatile__("mrc p15, 0, %0, c1, c1, 0":"=r"(i));
 120         __asm__ __volatile__("orr %0, %0, #0x31":"=r"(i));
 121         __asm__ __volatile__("mcr p15, 0, %0, c1, c1, 0":"=r"(i));
 122 }
 123
 124 /******************************************************************************
 125  * Routine: setup_auxcr()
 126  * Description: Write to AuxCR desired value using SMI.
 127  *              general use.
 128  *****************************************************************************/
 129 void setup_auxcr()
 130 {
 131         unsigned long i;
 132         volatile unsigned int j;
 133         /* Save r0, r12 and restore them after usage */
 134         __asm__ __volatile__("mov %0, r12":"=r"(j));
 135         __asm__ __volatile__("mov %0, r0":"=r"(i));
 136
 137         /*
 138          * GP Device ROM code API usage here
 139          * r12 = AUXCR Write function and r0 value
 140          */
 141         __asm__ __volatile__("mov r12, #0x3");
 142         __asm__ __volatile__("mrc p15, 0, r0, c1, c0, 1");
 143         /* Enabling ASA */
 144         __asm__ __volatile__("orr r0, r0, #0x10");
 145         /* Enable L1NEON */
 146         __asm__ __volatile__("orr r0, r0, #1 << 5");
 147         /* SMI instruction to call ROM Code API */
 148         __asm__ __volatile__(".word 0xE1600070");
 149         /* Set PLD_FWD bit in L2AUXCR (Cortex-A8 erratum 725233 workaround) */
 150         __asm__ __volatile__("mov r12, #0x2");
 151         __asm__ __volatile__("mrc p15, 1, r0, c9, c0, 2");
 152         __asm__ __volatile__("orr r0, r0, #1 << 27");
 153         /* SMI instruction to call ROM Code API */
 154         __asm__ __volatile__(".word 0xE1600070");
 155         __asm__ __volatile__("mov r0, %0":"=r"(i));
 156         __asm__ __volatile__("mov r12, %0":"=r"(j));
 157 }
 158
 159 /******************************************************************************
 160  * Routine: try_unlock_sram()
 161  * Description: If chip is GP/EMU(special) type, unlock the SRAM for
 162  *              general use.
 163  *****************************************************************************/
 164 void try_unlock_memory()
 165 {
 166         int mode;
 167         int in_sdram = is_running_in_sdram();
 168
 169         /*
 170          * if GP device unlock device SRAM for general use
 171          * secure code breaks for Secure/Emulation device - HS/E/T
 172          */
 173         mode = get_device_type();
 174         if (mode == GP_DEVICE)
 175                 secure_unlock_mem();
 176
 177         /*
 178          * If device is EMU and boot is XIP external booting
 179          * Unlock firewalls and disable L2 and put chip
 180          * out of secure world
 181          *
 182          * Assuming memories are unlocked by the demon who put us in SDRAM
 183          */
 184         if ((mode <= EMU_DEVICE) && (get_boot_type() == 0x1F)
 185             && (!in_sdram)) {
 186                 secure_unlock_mem();
 187                 secureworld_exit();
 188         }
 189
 190         return;
 191 }
 192
 193 /******************************************************************************
 194  * Routine: s_init
 195  * Description: Does early system init of muxing and clocks.
 196  *              - Called path is with SRAM stack.
 197  *****************************************************************************/
 198 void s_init(void)
 199 {
 200         int in_sdram = is_running_in_sdram();
 201
 202         watchdog_init();
 203
 204         try_unlock_memory();
 205
 206         /*
 207          * Right now flushing at low MPU speed.
 208          * Need to move after clock init
 209          */
 210         invalidate_dcache(get_device_type());
 211 #ifndef CONFIG_ICACHE_OFF
 212         icache_enable();
 213 #endif
 214
 215 #ifdef CONFIG_L2_OFF
 216         l2_cache_disable();
 217 #else
 218         l2_cache_enable();
 219 #endif
 220         /*
 221          * Writing to AuxCR in U-boot using SMI for GP DEV
 222          * Currently SMI in Kernel on ES2 devices seems to have an issue
 223          * Once that is resolved, we can postpone this config to kernel
 224          */
 225         if (get_device_type() == GP_DEVICE)
 226                 setup_auxcr();
 227
 228         set_muxconf_regs();
 229         delay(100);
 230
 231         prcm_init();
 232
 233         per_clocks_enable();
 234
 235         if (!in_sdram)
 236                 sdrc_init();
 237 }
 238
 239 /******************************************************************************
 240  * Routine: wait_for_command_complete
 241  * Description: Wait for posting to finish on watchdog
 242  *****************************************************************************/
 243 void wait_for_command_complete(struct watchdog *wd_base)
 244 {
 245         int pending = 1;
 246         do {
 247                 pending = readl(&wd_base->wwps);
 248         } while (pending);
 249 }
 250
 251 /******************************************************************************
 252  * Routine: watchdog_init
 253  * Description: Shut down watch dogs
 254  *****************************************************************************/
 255 void watchdog_init(void)
 256 {
 257         struct watchdog *wd2_base = (struct watchdog *)WD2_BASE;
 258         struct prcm *prcm_base = (struct prcm *)PRCM_BASE;
 259
 260         /*
 261          * There are 3 watch dogs WD1=Secure, WD2=MPU, WD3=IVA. WD1 is
 262          * either taken care of by ROM (HS/EMU) or not accessible (GP).
 263          * We need to take care of WD2-MPU or take a PRCM reset. WD3
 264          * should not be running and does not generate a PRCM reset.
 265          */
 266
 267         sr32(&prcm_base->fclken_wkup, 5, 1, 1);
 268         sr32(&prcm_base->iclken_wkup, 5, 1, 1);
 269         wait_on_value(ST_WDT2, 0x20, &prcm_base->idlest_wkup, 5);
 270
 271         writel(WD_UNLOCK1, &wd2_base->wspr);
 272         wait_for_command_complete(wd2_base);
 273         writel(WD_UNLOCK2, &wd2_base->wspr);
 274 }
 275
 276 /******************************************************************************
 277  * Routine: dram_init
 278  * Description: sets uboots idea of sdram size
 279  *****************************************************************************/
 280 int dram_init(void)
 281 {
 282         DECLARE_GLOBAL_DATA_PTR;
 283         unsigned int size0 = 0, size1 = 0;
 284
 285         size0 = get_sdr_cs_size(CS0);
 286
 287         /*
 288          * If a second bank of DDR is attached to CS1 this is
 289          * where it can be started.  Early init code will init
 290          * memory on CS0.
 291          */
 292         if ((sysinfo.mtype == DDR_COMBO) || (sysinfo.mtype == DDR_STACKED)) {
 293                 do_sdrc_init(CS1, NOT_EARLY);
 294                 make_cs1_contiguous();
 295
 296                 size1 = get_sdr_cs_size(CS1);
 297         }
 298
 299         gd->bd->bi_dram[0].start = PHYS_SDRAM_1;
 300         gd->bd->bi_dram[0].size = size0;
 301         gd->bd->bi_dram[1].start = PHYS_SDRAM_1 + get_sdr_cs_offset(CS1);
 302         gd->bd->bi_dram[1].size = size1;
 303
 304         return 0;
 305 }
 306
 307 /******************************************************************************
 308  * Dummy function to handle errors for EABI incompatibility
 309  *****************************************************************************/
 310 void abort(void)
 311 {
 312 }
 313
 314 #ifdef CONFIG_NAND_OMAP_GPMC
 315 /******************************************************************************
 316  * OMAP3 specific command to switch between NAND HW and SW ecc
 317  *****************************************************************************/
 318 static int do_switch_ecc(cmd_tbl_t * cmdtp, int flag, int argc, char *argv[])
 319 {
 320         if (argc != 2)
 321                 goto usage;
 322         if (strncmp(argv[1], "hw", 2) == 0)
 323                 omap_nand_switch_ecc(1);
 324         else if (strncmp(argv[1], "sw", 2) == 0)
 325                 omap_nand_switch_ecc(0);
 326         else
 327                 goto usage;
 328
 329         return 0;
 330
 331 usage:
 332         printf ("Usage: nandecc %s\n", cmdtp->usage);
 333         return 1;
 334 }
 335
 336 U_BOOT_CMD(
 337         nandecc, 2, 1,  do_switch_ecc,
 338         "switch OMAP3 NAND ECC calculation algorithm",
 339         "[hw/sw] - Switch between NAND hardware (hw) or software (sw) ecc algorithm"
 340 );
 341
 342 #endif /* CONFIG_NAND_OMAP_GPMC */
 343
 344 #ifdef CONFIG_DISPLAY_BOARDINFO
 345 /**
 346  * Print board information
 347  */
 348 int checkboard (void)
 349 {
 350         char *mem_s ;
 351
 352         if (is_mem_sdr())
 353                 mem_s = "mSDR";
 354         else
 355                 mem_s = "LPDDR";
 356
 357         printf("%s + %s/%s\n", sysinfo.board_string, mem_s,
 358                         sysinfo.nand_string);
 359
 360         return 0;
 361 }
 362 #endif  /* CONFIG_DISPLAY_BOARDINFO */