arch/arm/include/asm/arch-am33xx/cpu.h

   1 /*
   2  * cpu.h
   3  *
   4  * AM33xx specific header file
   5  *
   6  * Copyright (C) 2011, Texas Instruments, Incorporated - http://www.ti.com/
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR /PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  */
  18
  19 #ifndef _AM33XX_CPU_H
  20 #define _AM33XX_CPU_H
  21
  22 #if !(defined(__KERNEL_STRICT_NAMES) || defined(__ASSEMBLY__))
  23 #include <asm/types.h>
  24 #endif /* !(__KERNEL_STRICT_NAMES || __ASSEMBLY__) */
  25
  26 #include <asm/arch/hardware.h>
  27
  28 #define BIT(x)                          (1 << (x))
  29 #define CL_BIT(x)                       (0 << (x))
  30
  31 /* Timer register bits */
  32 #define TCLR_ST                         BIT(0)  /* Start=1 Stop=0 */
  33 #define TCLR_AR                         BIT(1)  /* Auto reload */
  34 #define TCLR_PRE                        BIT(5)  /* Pre-scaler enable */
  35 #define TCLR_PTV_SHIFT                  2       /* Pre-scaler shift value */
  36 #define TCLR_PRE_DISABLE                CL_BIT(5) /* Pre-scalar disable */
  37
  38 /* device type */
  39 #define DEVICE_MASK                     (BIT(8) | BIT(9) | BIT(10))
  40 #define TST_DEVICE                      0x0
  41 #define EMU_DEVICE                      0x1
  42 #define HS_DEVICE                       0x2
  43 #define GP_DEVICE                       0x3
  44
  45 /* cpu-id for AM33XX family */
  46 #define AM335X_ID                       0xB944
  47 #define DEVICE_ID                       0x44E10600
  48
  49 /* This gives the status of the boot mode pins on the evm */
  50 #define SYSBOOT_MASK                    (BIT(0) | BIT(1) | BIT(2) | \
  51                                                 BIT(3) | BIT(4))
  52
  53 /* Reset control */
  54 #define PRM_RSTCTRL                     0x44E00F00
  55 #define PRM_RSTST                       0x44E00F08
  56 #define PRM_RSTCTRL_RESET               0x01
  57 #define PRM_RSTST_WARM_RESET_MASK       0x232
  58
  59 #ifndef __KERNEL_STRICT_NAMES
  60 #ifndef __ASSEMBLY__
  61 struct gpmc_cs {
  62         u32 config1;            /* 0x00 */
  63         u32 config2;            /* 0x04 */
  64         u32 config3;            /* 0x08 */
  65         u32 config4;            /* 0x0C */
  66         u32 config5;            /* 0x10 */
  67         u32 config6;            /* 0x14 */
  68         u32 config7;            /* 0x18 */
  69         u32 nand_cmd;           /* 0x1C */
  70         u32 nand_adr;           /* 0x20 */
  71         u32 nand_dat;           /* 0x24 */
  72         u8 res[8];              /* blow up to 0x30 byte */
  73 };
  74
  75 struct bch_res_0_3 {
  76         u32 bch_result_x[4];
  77 };
  78
  79 struct gpmc {
  80         u8 res1[0x10];
  81         u32 sysconfig;          /* 0x10 */
  82         u8 res2[0x4];
  83         u32 irqstatus;          /* 0x18 */
  84         u32 irqenable;          /* 0x1C */
  85         u8 res3[0x20];
  86         u32 timeout_control;    /* 0x40 */
  87         u8 res4[0xC];
  88         u32 config;             /* 0x50 */
  89         u32 status;             /* 0x54 */
  90         u8 res5[0x8];           /* 0x58 */
  91         struct gpmc_cs cs[8];   /* 0x60, 0x90, .. */
  92         u8 res6[0x14];          /* 0x1E0 */
  93         u32 ecc_config;         /* 0x1F4 */
  94         u32 ecc_control;        /* 0x1F8 */
  95         u32 ecc_size_config;    /* 0x1FC */
  96         u32 ecc1_result;        /* 0x200 */
  97         u32 ecc2_result;        /* 0x204 */
  98         u32 ecc3_result;        /* 0x208 */
  99         u32 ecc4_result;        /* 0x20C */
 100         u32 ecc5_result;        /* 0x210 */
 101         u32 ecc6_result;        /* 0x214 */
 102         u32 ecc7_result;        /* 0x218 */
 103         u32 ecc8_result;        /* 0x21C */
 104         u32 ecc9_result;        /* 0x220 */
 105         u8 res7[12];            /* 0x224 */
 106         u32 testmomde_ctrl;     /* 0x230 */
 107         u8 res8[12];            /* 0x234 */
 108         struct bch_res_0_3 bch_result_0_3[2];   /* 0x240 */
 109 };
 110
 111 /* Encapsulating core pll registers */
 112 struct cm_wkuppll {
 113         unsigned int wkclkstctrl;       /* offset 0x00 */
 114         unsigned int wkctrlclkctrl;     /* offset 0x04 */
 115         unsigned int wkgpio0clkctrl;    /* offset 0x08 */
 116         unsigned int wkl4wkclkctrl;     /* offset 0x0c */
 117         unsigned int resv2[4];
 118         unsigned int idlestdpllmpu;     /* offset 0x20 */
 119         unsigned int resv3[2];
 120         unsigned int clkseldpllmpu;     /* offset 0x2c */
 121         unsigned int resv4[1];
 122         unsigned int idlestdpllddr;     /* offset 0x34 */
 123         unsigned int resv5[2];
 124         unsigned int clkseldpllddr;     /* offset 0x40 */
 125         unsigned int autoidledplldisp;  /* offset 0x44 */
 126         unsigned int idlestdplldisp;    /* offset 0x48 */
 127         unsigned int resv6[2];
 128         unsigned int clkseldplldisp;    /* offset 0x54 */
 129         unsigned int resv7[1];
 130         unsigned int idlestdpllcore;    /* offset 0x5c */
 131         unsigned int resv8[2];
 132         unsigned int clkseldpllcore;    /* offset 0x68 */
 133         unsigned int resv9[1];
 134         unsigned int idlestdpllper;     /* offset 0x70 */
 135         unsigned int resv10[2];
 136         unsigned int clkdcoldodpllper;  /* offset 0x7c */
 137         unsigned int divm4dpllcore;     /* offset 0x80 */
 138         unsigned int divm5dpllcore;     /* offset 0x84 */
 139         unsigned int clkmoddpllmpu;     /* offset 0x88 */
 140         unsigned int clkmoddpllper;     /* offset 0x8c */
 141         unsigned int clkmoddpllcore;    /* offset 0x90 */
 142         unsigned int clkmoddpllddr;     /* offset 0x94 */
 143         unsigned int clkmoddplldisp;    /* offset 0x98 */
 144         unsigned int clkseldpllper;     /* offset 0x9c */
 145         unsigned int divm2dpllddr;      /* offset 0xA0 */
 146         unsigned int divm2dplldisp;     /* offset 0xA4 */
 147         unsigned int divm2dpllmpu;      /* offset 0xA8 */
 148         unsigned int divm2dpllper;      /* offset 0xAC */
 149         unsigned int resv11[1];
 150         unsigned int wkup_uart0ctrl;    /* offset 0xB4 */
 151         unsigned int wkup_i2c0ctrl;     /* offset 0xB8 */
 152         unsigned int resv12[6];
 153         unsigned int wdtimer1ctrl;
 154         unsigned int divm6dpllcore;     /* offset 0xD8 */
 155 };
 156
 157 /**
 158  * Encapsulating peripheral functional clocks
 159  * pll registers
 160  */
 161 struct cm_perpll {
 162         unsigned int l4lsclkstctrl;     /* offset 0x00 */
 163         unsigned int l3sclkstctrl;      /* offset 0x04 */
 164         unsigned int l4fwclkstctrl;     /* offset 0x08 */
 165         unsigned int l3clkstctrl;       /* offset 0x0c */
 166         unsigned int resv1;
 167         unsigned int cpgmac0clkctrl;    /* offset 0x14 */
 168         unsigned int lcdclkctrl;        /* offset 0x18 */
 169         unsigned int usb0clkctrl;       /* offset 0x1c */
 170         unsigned int resv2;
 171         unsigned int tptc0clkctrl;      /* offset 0x24 */
 172         unsigned int emifclkctrl;       /* offset 0x28 */
 173         unsigned int ocmcramclkctrl;    /* offset 0x2c */
 174         unsigned int gpmcclkctrl;       /* offset 0x30 */
 175         unsigned int mcasp0clkctrl;     /* offset 0x34 */
 176         unsigned int uart5clkctrl;      /* offset 0x38 */
 177         unsigned int mmc0clkctrl;       /* offset 0x3C */
 178         unsigned int elmclkctrl;        /* offset 0x40 */
 179         unsigned int i2c2clkctrl;       /* offset 0x44 */
 180         unsigned int i2c1clkctrl;       /* offset 0x48 */
 181         unsigned int spi0clkctrl;       /* offset 0x4C */
 182         unsigned int spi1clkctrl;       /* offset 0x50 */
 183         unsigned int resv3[3];
 184         unsigned int l4lsclkctrl;       /* offset 0x60 */
 185         unsigned int l4fwclkctrl;       /* offset 0x64 */
 186         unsigned int mcasp1clkctrl;     /* offset 0x68 */
 187         unsigned int uart1clkctrl;      /* offset 0x6C */
 188         unsigned int uart2clkctrl;      /* offset 0x70 */
 189         unsigned int uart3clkctrl;      /* offset 0x74 */
 190         unsigned int uart4clkctrl;      /* offset 0x78 */
 191         unsigned int timer7clkctrl;     /* offset 0x7C */
 192         unsigned int timer2clkctrl;     /* offset 0x80 */
 193         unsigned int timer3clkctrl;     /* offset 0x84 */
 194         unsigned int timer4clkctrl;     /* offset 0x88 */
 195         unsigned int resv4[8];
 196         unsigned int gpio1clkctrl;      /* offset 0xAC */
 197         unsigned int gpio2clkctrl;      /* offset 0xB0 */
 198         unsigned int gpio3clkctrl;      /* offset 0xB4 */
 199         unsigned int resv5;
 200         unsigned int tpccclkctrl;       /* offset 0xBC */
 201         unsigned int dcan0clkctrl;      /* offset 0xC0 */
 202         unsigned int dcan1clkctrl;      /* offset 0xC4 */
 203         unsigned int resv6[2];
 204         unsigned int emiffwclkctrl;     /* offset 0xD0 */
 205         unsigned int resv7[2];
 206         unsigned int l3instrclkctrl;    /* offset 0xDC */
 207         unsigned int l3clkctrl;         /* Offset 0xE0 */
 208         unsigned int resv8[4];
 209         unsigned int mmc1clkctrl;       /* offset 0xF4 */
 210         unsigned int mmc2clkctrl;       /* offset 0xF8 */
 211         unsigned int resv9[8];
 212         unsigned int l4hsclkstctrl;     /* offset 0x11C */
 213         unsigned int l4hsclkctrl;       /* offset 0x120 */
 214         unsigned int resv10[8];
 215         unsigned int cpswclkstctrl;     /* offset 0x144 */
 216 };
 217
 218 /* Encapsulating Display pll registers */
 219 struct cm_dpll {
 220         unsigned int resv1[2];
 221         unsigned int clktimer2clk;      /* offset 0x08 */
 222 };
 223
 224 /* Control Module RTC registers */
 225 struct cm_rtc {
 226         unsigned int rtcclkctrl;        /* offset 0x0 */
 227         unsigned int clkstctrl;         /* offset 0x4 */
 228 };
 229
 230 /* Watchdog timer registers */
 231 struct wd_timer {
 232         unsigned int resv1[4];
 233         unsigned int wdtwdsc;   /* offset 0x010 */
 234         unsigned int wdtwdst;   /* offset 0x014 */
 235         unsigned int wdtwisr;   /* offset 0x018 */
 236         unsigned int wdtwier;   /* offset 0x01C */
 237         unsigned int wdtwwer;   /* offset 0x020 */
 238         unsigned int wdtwclr;   /* offset 0x024 */
 239         unsigned int wdtwcrr;   /* offset 0x028 */
 240         unsigned int wdtwldr;   /* offset 0x02C */
 241         unsigned int wdtwtgr;   /* offset 0x030 */
 242         unsigned int wdtwwps;   /* offset 0x034 */
 243         unsigned int resv2[3];
 244         unsigned int wdtwdly;   /* offset 0x044 */
 245         unsigned int wdtwspr;   /* offset 0x048 */
 246         unsigned int resv3[1];
 247         unsigned int wdtwqeoi;  /* offset 0x050 */
 248         unsigned int wdtwqstar; /* offset 0x054 */
 249         unsigned int wdtwqsta;  /* offset 0x058 */
 250         unsigned int wdtwqens;  /* offset 0x05C */
 251         unsigned int wdtwqenc;  /* offset 0x060 */
 252         unsigned int resv4[39];
 253         unsigned int wdt_unfr;  /* offset 0x100 */
 254 };
 255
 256 /* Timer 32 bit registers */
 257 struct gptimer {
 258         unsigned int tidr;              /* offset 0x00 */
 259         unsigned char res1[12];
 260         unsigned int tiocp_cfg;         /* offset 0x10 */
 261         unsigned char res2[12];
 262         unsigned int tier;              /* offset 0x20 */
 263         unsigned int tistatr;           /* offset 0x24 */
 264         unsigned int tistat;            /* offset 0x28 */
 265         unsigned int tisr;              /* offset 0x2c */
 266         unsigned int tcicr;             /* offset 0x30 */
 267         unsigned int twer;              /* offset 0x34 */
 268         unsigned int tclr;              /* offset 0x38 */
 269         unsigned int tcrr;              /* offset 0x3c */
 270         unsigned int tldr;              /* offset 0x40 */
 271         unsigned int ttgr;              /* offset 0x44 */
 272         unsigned int twpc;              /* offset 0x48 */
 273         unsigned int tmar;              /* offset 0x4c */
 274         unsigned int tcar1;             /* offset 0x50 */
 275         unsigned int tsicr;             /* offset 0x54 */
 276         unsigned int tcar2;             /* offset 0x58 */
 277 };
 278
 279 /* RTC Registers */
 280 struct rtc_regs {
 281         unsigned int res[21];
 282         unsigned int osc;               /* offset 0x54 */
 283         unsigned int res2[5];
 284         unsigned int kick0r;            /* offset 0x6c */
 285         unsigned int kick1r;            /* offset 0x70 */
 286 };
 287
 288 /* UART Registers */
 289 struct uart_sys {
 290         unsigned int resv1[21];
 291         unsigned int uartsyscfg;        /* offset 0x54 */
 292         unsigned int uartsyssts;        /* offset 0x58 */
 293 };
 294
 295 /* VTP Registers */
 296 struct vtp_reg {
 297         unsigned int vtp0ctrlreg;
 298 };
 299
 300 /* Control Status Register */
 301 struct ctrl_stat {
 302         unsigned int resv1[16];
 303         unsigned int statusreg;         /* ofset 0x40 */
 304         unsigned int resv2[51];
 305         unsigned int emif_sdram_config; /* offset 0x0110 */
 306 };
 307
 308 /* AM33XX GPIO registers */
 309 #define OMAP_GPIO_REVISION              0x0000
 310 #define OMAP_GPIO_SYSCONFIG             0x0010
 311 #define OMAP_GPIO_SYSSTATUS             0x0114
 312 #define OMAP_GPIO_IRQSTATUS1            0x002c
 313 #define OMAP_GPIO_IRQSTATUS2            0x0030
 314 #define OMAP_GPIO_CTRL                  0x0130
 315 #define OMAP_GPIO_OE                    0x0134
 316 #define OMAP_GPIO_DATAIN                0x0138
 317 #define OMAP_GPIO_DATAOUT               0x013c
 318 #define OMAP_GPIO_LEVELDETECT0          0x0140
 319 #define OMAP_GPIO_LEVELDETECT1          0x0144
 320 #define OMAP_GPIO_RISINGDETECT          0x0148
 321 #define OMAP_GPIO_FALLINGDETECT         0x014c
 322 #define OMAP_GPIO_DEBOUNCE_EN           0x0150
 323 #define OMAP_GPIO_DEBOUNCE_VAL          0x0154
 324 #define OMAP_GPIO_CLEARDATAOUT          0x0190
 325 #define OMAP_GPIO_SETDATAOUT            0x0194
 326
 327 /* Control Device Register */
 328 struct ctrl_dev {
 329         unsigned int deviceid;          /* offset 0x00 */
 330         unsigned int resv1[7];
 331         unsigned int usb_ctrl0;         /* offset 0x20 */
 332         unsigned int resv2;
 333         unsigned int usb_ctrl1;         /* offset 0x28 */
 334         unsigned int resv3;
 335         unsigned int macid0l;           /* offset 0x30 */
 336         unsigned int macid0h;           /* offset 0x34 */
 337         unsigned int macid1l;           /* offset 0x38 */
 338         unsigned int macid1h;           /* offset 0x3c */
 339         unsigned int resv4[4];
 340         unsigned int miisel;            /* offset 0x50 */
 341 };
 342
 343 void init_timer(void);
 344
 345 #define clk_get_rate(c,p)                                       \
 346         __clk_get_rate(readl(&(c)->clkseldpll##p),              \
 347                 readl(&(c)->divm2dpll##p))
 348
 349 unsigned long __clk_get_rate(u32 m_n, u32 div_m2);
 350
 351 unsigned long lcdc_clk_rate(void);
 352 unsigned long mpu_clk_rate(void);
 353 void mpu_pll_config(int m);
 354
 355 #endif /* __ASSEMBLY__ */
 356 #endif /* __KERNEL_STRICT_NAMES */
 357
 358 /* Ethernet MAC ID from EFuse */
 359 #define MAC_ID0_LO      (CTRL_BASE + 0x630)
 360 #define MAC_ID0_HI      (CTRL_BASE + 0x634)
 361 #define MAC_ID1_LO      (CTRL_BASE + 0x638)
 362 #define MAC_ID1_HI      (CTRL_BASE + 0x63c)
 363 #define MAC_MII_SEL     (CTRL_BASE + 0x650)
 364
 365 #endif /* _AM33XX_CPU_H */