arch/arm/include/asm/arch-mx6/imx-regs.h

   1 /*
   2  * Copyright (C) 2011 Freescale Semiconductor, Inc. All Rights Reserved.
   3  *
   4  * This program is free software; you can redistribute it and/or modify
   5  * it under the terms of the GNU General Public License as published by
   6  * the Free Software Foundation; either version 2 of the License, or
   7  * (at your option) any later version.
   8
   9  * This program is distributed in the hope that it will be useful,
  10  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  11  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  12  * GNU General Public License for more details.
  13
  14  * You should have received a copy of the GNU General Public License along
  15  * with this program; if not, write to the Free Software Foundation, Inc.,
  16  * 51 Franklin Street, Fifth Floor, Boston, MA 02110-1301 USA.
  17  */
  18
  19 #ifndef __ASM_ARCH_MX6_IMX_REGS_H__
  20 #define __ASM_ARCH_MX6_IMX_REGS_H__
  21
  22 #define ARCH_MXC
  23
  24 #define CONFIG_SYS_CACHELINE_SIZE       32
  25
  26 #define ROMCP_ARB_BASE_ADDR             0x00000000
  27 #define ROMCP_ARB_END_ADDR              0x000FFFFF
  28 #define CAAM_ARB_BASE_ADDR              0x00100000
  29 #define CAAM_ARB_END_ADDR               0x00103FFF
  30 #define APBH_DMA_ARB_BASE_ADDR          0x00110000
  31 #define APBH_DMA_ARB_END_ADDR           0x00117FFF
  32 #define HDMI_ARB_BASE_ADDR              0x00120000
  33 #define HDMI_ARB_END_ADDR               0x00128FFF
  34 #define GPU_3D_ARB_BASE_ADDR            0x00130000
  35 #define GPU_3D_ARB_END_ADDR             0x00133FFF
  36 #define GPU_2D_ARB_BASE_ADDR            0x00134000
  37 #define GPU_2D_ARB_END_ADDR             0x00137FFF
  38 #define DTCP_ARB_BASE_ADDR              0x00138000
  39 #define DTCP_ARB_END_ADDR               0x0013BFFF
  40
  41 /* GPV - PL301 configuration ports */
  42 #define GPV2_BASE_ADDR                  0x00200000
  43 #define GPV3_BASE_ADDR                  0x00300000
  44 #define GPV4_BASE_ADDR                  0x00800000
  45 #define IRAM_BASE_ADDR                  0x00900000
  46 #define SCU_BASE_ADDR                   0x00A00000
  47 #define IC_INTERFACES_BASE_ADDR         0x00A00100
  48 #define GLOBAL_TIMER_BASE_ADDR          0x00A00200
  49 #define PRIVATE_TIMERS_WD_BASE_ADDR     0x00A00600
  50 #define IC_DISTRIBUTOR_BASE_ADDR        0x00A01000
  51 #define GPV0_BASE_ADDR                  0x00B00000
  52 #define GPV1_BASE_ADDR                  0x00C00000
  53 #define PCIE_ARB_BASE_ADDR              0x01000000
  54 #define PCIE_ARB_END_ADDR               0x01FFFFFF
  55
  56 #define AIPS1_ARB_BASE_ADDR             0x02000000
  57 #define AIPS1_ARB_END_ADDR              0x020FFFFF
  58 #define AIPS2_ARB_BASE_ADDR             0x02100000
  59 #define AIPS2_ARB_END_ADDR              0x021FFFFF
  60 #define SATA_ARB_BASE_ADDR              0x02200000
  61 #define SATA_ARB_END_ADDR               0x02203FFF
  62 #define OPENVG_ARB_BASE_ADDR            0x02204000
  63 #define OPENVG_ARB_END_ADDR             0x02207FFF
  64 #define HSI_ARB_BASE_ADDR               0x02208000
  65 #define HSI_ARB_END_ADDR                0x0220BFFF
  66 #define IPU1_ARB_BASE_ADDR              0x02400000
  67 #define IPU_CTRL_BASE_ADDR              IPU1_ARB_BASE_ADDR
  68 #define IPU1_ARB_END_ADDR               0x027FFFFF
  69 #define IPU2_ARB_BASE_ADDR              0x02800000
  70 #define IPU2_ARB_END_ADDR               0x02BFFFFF
  71 #define WEIM_ARB_BASE_ADDR              0x08000000
  72 #define WEIM_ARB_END_ADDR               0x0FFFFFFF
  73
  74 #define MMDC0_ARB_BASE_ADDR             0x10000000
  75 #define MMDC0_ARB_END_ADDR              0x7FFFFFFF
  76 #define MMDC1_ARB_BASE_ADDR             0x80000000
  77 #define MMDC1_ARB_END_ADDR              0xFFFFFFFF
  78
  79 /* Defines for Blocks connected via AIPS (SkyBlue) */
  80 #define ATZ1_BASE_ADDR              AIPS1_ARB_BASE_ADDR
  81 #define ATZ2_BASE_ADDR              AIPS2_ARB_BASE_ADDR
  82 #define AIPS1_BASE_ADDR             AIPS1_ON_BASE_ADDR
  83 #define AIPS2_BASE_ADDR             AIPS2_ON_BASE_ADDR
  84
  85 #define SPDIF_BASE_ADDR             (ATZ1_BASE_ADDR + 0x04000)
  86 #define ECSPI1_BASE_ADDR            (ATZ1_BASE_ADDR + 0x08000)
  87 #define ECSPI2_BASE_ADDR            (ATZ1_BASE_ADDR + 0x0C000)
  88 #define ECSPI3_BASE_ADDR            (ATZ1_BASE_ADDR + 0x10000)
  89 #define ECSPI4_BASE_ADDR            (ATZ1_BASE_ADDR + 0x14000)
  90 #define ECSPI5_BASE_ADDR            (ATZ1_BASE_ADDR + 0x18000)
  91 #define UART1_BASE                  (ATZ1_BASE_ADDR + 0x20000)
  92 #define ESAI1_BASE_ADDR             (ATZ1_BASE_ADDR + 0x24000)
  93 #define SSI1_BASE_ADDR              (ATZ1_BASE_ADDR + 0x28000)
  94 #define SSI2_BASE_ADDR              (ATZ1_BASE_ADDR + 0x2C000)
  95 #define SSI3_BASE_ADDR              (ATZ1_BASE_ADDR + 0x30000)
  96 #define ASRC_BASE_ADDR              (ATZ1_BASE_ADDR + 0x34000)
  97 #define SPBA_BASE_ADDR              (ATZ1_BASE_ADDR + 0x3C000)
  98 #define VPU_BASE_ADDR               (ATZ1_BASE_ADDR + 0x40000)
  99 #define AIPS1_ON_BASE_ADDR          (ATZ1_BASE_ADDR + 0x7C000)
 100
 101 #define AIPS1_OFF_BASE_ADDR         (ATZ1_BASE_ADDR + 0x80000)
 102 #define PWM1_BASE_ADDR              (AIPS1_OFF_BASE_ADDR + 0x0000)
 103 #define PWM2_BASE_ADDR              (AIPS1_OFF_BASE_ADDR + 0x4000)
 104 #define PWM3_BASE_ADDR              (AIPS1_OFF_BASE_ADDR + 0x8000)
 105 #define PWM4_BASE_ADDR              (AIPS1_OFF_BASE_ADDR + 0xC000)
 106 #define CAN1_BASE_ADDR              (AIPS1_OFF_BASE_ADDR + 0x10000)
 107 #define CAN2_BASE_ADDR              (AIPS1_OFF_BASE_ADDR + 0x14000)
 108 #define GPT1_BASE_ADDR              (AIPS1_OFF_BASE_ADDR + 0x18000)
 109 #define GPIO1_BASE_ADDR             (AIPS1_OFF_BASE_ADDR + 0x1C000)
 110 #define GPIO2_BASE_ADDR             (AIPS1_OFF_BASE_ADDR + 0x20000)
 111 #define GPIO3_BASE_ADDR             (AIPS1_OFF_BASE_ADDR + 0x24000)
 112 #define GPIO4_BASE_ADDR             (AIPS1_OFF_BASE_ADDR + 0x28000)
 113 #define GPIO5_BASE_ADDR             (AIPS1_OFF_BASE_ADDR + 0x2C000)
 114 #define GPIO6_BASE_ADDR             (AIPS1_OFF_BASE_ADDR + 0x30000)
 115 #define GPIO7_BASE_ADDR             (AIPS1_OFF_BASE_ADDR + 0x34000)
 116 #define KPP_BASE_ADDR               (AIPS1_OFF_BASE_ADDR + 0x38000)
 117 #define WDOG1_BASE_ADDR             (AIPS1_OFF_BASE_ADDR + 0x3C000)
 118 #define WDOG2_BASE_ADDR             (AIPS1_OFF_BASE_ADDR + 0x40000)
 119 #define CCM_BASE_ADDR               (AIPS1_OFF_BASE_ADDR + 0x44000)
 120 #define ANATOP_BASE_ADDR            (AIPS1_OFF_BASE_ADDR + 0x48000)
 121 #define USB_PHY0_BASE_ADDR          (AIPS1_OFF_BASE_ADDR + 0x49000)
 122 #define USB_PHY1_BASE_ADDR          (AIPS1_OFF_BASE_ADDR + 0x4a000)
 123 #define SNVS_BASE_ADDR              (AIPS1_OFF_BASE_ADDR + 0x4C000)
 124 #define EPIT1_BASE_ADDR             (AIPS1_OFF_BASE_ADDR + 0x50000)
 125 #define EPIT2_BASE_ADDR             (AIPS1_OFF_BASE_ADDR + 0x54000)
 126 #define SRC_BASE_ADDR               (AIPS1_OFF_BASE_ADDR + 0x58000)
 127 #define GPC_BASE_ADDR               (AIPS1_OFF_BASE_ADDR + 0x5C000)
 128 #define IOMUXC_BASE_ADDR            (AIPS1_OFF_BASE_ADDR + 0x60000)
 129 #define DCIC1_BASE_ADDR             (AIPS1_OFF_BASE_ADDR + 0x64000)
 130 #define DCIC2_BASE_ADDR             (AIPS1_OFF_BASE_ADDR + 0x68000)
 131 #define DMA_REQ_PORT_HOST_BASE_ADDR (AIPS1_OFF_BASE_ADDR + 0x6C000)
 132
 133 #define AIPS2_ON_BASE_ADDR          (ATZ2_BASE_ADDR + 0x7C000)
 134 #define AIPS2_OFF_BASE_ADDR         (ATZ2_BASE_ADDR + 0x80000)
 135 #define CAAM_BASE_ADDR              (ATZ2_BASE_ADDR)
 136 #define ARM_BASE_ADDR               (ATZ2_BASE_ADDR + 0x40000)
 137 #define USBOH3_PL301_BASE_ADDR      (AIPS2_OFF_BASE_ADDR + 0x0000)
 138 #define USBOH3_USB_BASE_ADDR        (AIPS2_OFF_BASE_ADDR + 0x4000)
 139 #define ENET_BASE_ADDR              (AIPS2_OFF_BASE_ADDR + 0x8000)
 140 #define MLB_BASE_ADDR               (AIPS2_OFF_BASE_ADDR + 0xC000)
 141 #define USDHC1_BASE_ADDR            (AIPS2_OFF_BASE_ADDR + 0x10000)
 142 #define USDHC2_BASE_ADDR            (AIPS2_OFF_BASE_ADDR + 0x14000)
 143 #define USDHC3_BASE_ADDR            (AIPS2_OFF_BASE_ADDR + 0x18000)
 144 #define USDHC4_BASE_ADDR            (AIPS2_OFF_BASE_ADDR + 0x1C000)
 145 #define I2C1_BASE_ADDR              (AIPS2_OFF_BASE_ADDR + 0x20000)
 146 #define I2C2_BASE_ADDR              (AIPS2_OFF_BASE_ADDR + 0x24000)
 147 #define I2C3_BASE_ADDR              (AIPS2_OFF_BASE_ADDR + 0x28000)
 148 #define ROMCP_BASE_ADDR             (AIPS2_OFF_BASE_ADDR + 0x2C000)
 149 #define MMDC_P0_BASE_ADDR           (AIPS2_OFF_BASE_ADDR + 0x30000)
 150 #define MMDC_P1_BASE_ADDR           (AIPS2_OFF_BASE_ADDR + 0x34000)
 151 #define WEIM_BASE_ADDR              (AIPS2_OFF_BASE_ADDR + 0x38000)
 152 #define OCOTP_BASE_ADDR             (AIPS2_OFF_BASE_ADDR + 0x3C000)
 153 #define CSU_BASE_ADDR               (AIPS2_OFF_BASE_ADDR + 0x40000)
 154 #define IP2APB_PERFMON1_BASE_ADDR   (AIPS2_OFF_BASE_ADDR + 0x44000)
 155 #define IP2APB_PERFMON2_BASE_ADDR   (AIPS2_OFF_BASE_ADDR + 0x48000)
 156 #define IP2APB_PERFMON3_BASE_ADDR   (AIPS2_OFF_BASE_ADDR + 0x4C000)
 157 #define IP2APB_TZASC1_BASE_ADDR     (AIPS2_OFF_BASE_ADDR + 0x50000)
 158 #define IP2APB_TZASC2_BASE_ADDR     (AIPS2_OFF_BASE_ADDR + 0x54000)
 159 #define AUDMUX_BASE_ADDR            (AIPS2_OFF_BASE_ADDR + 0x58000)
 160 #define MIPI_CSI2_BASE_ADDR         (AIPS2_OFF_BASE_ADDR + 0x5C000)
 161 #define MIPI_DSI_BASE_ADDR          (AIPS2_OFF_BASE_ADDR + 0x60000)
 162 #define VDOA_BASE_ADDR              (AIPS2_OFF_BASE_ADDR + 0x64000)
 163 #define UART2_BASE                  (AIPS2_OFF_BASE_ADDR + 0x68000)
 164 #define UART3_BASE                  (AIPS2_OFF_BASE_ADDR + 0x6C000)
 165 #define UART4_BASE                  (AIPS2_OFF_BASE_ADDR + 0x70000)
 166 #define UART5_BASE                  (AIPS2_OFF_BASE_ADDR + 0x74000)
 167 #define IP2APB_USBPHY1_BASE_ADDR    (AIPS2_OFF_BASE_ADDR + 0x78000)
 168 #define IP2APB_USBPHY2_BASE_ADDR    (AIPS2_OFF_BASE_ADDR + 0x7C000)
 169
 170 #define CHIP_REV_1_0                 0x10
 171 #define IRAM_SIZE                    0x00040000
 172 #define IMX_IIM_BASE                 OCOTP_BASE_ADDR
 173 #define FEC_QUIRK_ENET_MAC
 174
 175 #if !(defined(__KERNEL_STRICT_NAMES) || defined(__ASSEMBLY__))
 176 #include <asm/types.h>
 177
 178 #define __reg_32(name)                          \
 179         uint32_t name;                          \
 180         uint32_t reserved_##name[3]
 181
 182 #define __mx6_reg_32(name)                      \
 183         uint32_t name;                          \
 184         uint32_t name##_set;                    \
 185         uint32_t name##_clr;                    \
 186         uint32_t name##_tog
 187
 188 struct register_32 {
 189         __reg_32(reg);
 190 };
 191
 192 struct mx6_register_32 {
 193         __mx6_reg_32(reg);
 194 };
 195
 196 #define reg_32(name)                            \
 197         struct { __reg_32(name); };             \
 198
 199 #define mx6_reg_32(name)                                \
 200         union {                                         \
 201                 struct { __mx6_reg_32(name); };         \
 202                 struct mx6_register_32 name##_reg;      \
 203         }
 204
 205 /* System Reset Controller (SRC) */
 206 struct src {
 207         u32     scr;
 208         u32     sbmr1;
 209         u32     srsr;
 210         u32     reserved1[2];
 211         u32     sisr;
 212         u32     simr;
 213         u32     sbmr2;
 214         u32     gpr1;
 215         u32     gpr2;
 216         u32     gpr3;
 217         u32     gpr4;
 218         u32     gpr5;
 219         u32     gpr6;
 220         u32     gpr7;
 221         u32     gpr8;
 222         u32     gpr9;
 223         u32     gpr10;
 224 };
 225
 226 /* GPR3 bitfields */
 227 #define IOMUXC_GPR3_GPU_DBG_OFFSET              29
 228 #define IOMUXC_GPR3_GPU_DBG_MASK                (3<<IOMUXC_GPR3_GPU_DBG_OFFSET)
 229 #define IOMUXC_GPR3_BCH_WR_CACHE_CTL_OFFSET     28
 230 #define IOMUXC_GPR3_BCH_WR_CACHE_CTL_MASK       (1<<IOMUXC_GPR3_BCH_WR_CACHE_CTL_OFFSET)
 231 #define IOMUXC_GPR3_BCH_RD_CACHE_CTL_OFFSET     27
 232 #define IOMUXC_GPR3_BCH_RD_CACHE_CTL_MASK       (1<<IOMUXC_GPR3_BCH_RD_CACHE_CTL_OFFSET)
 233 #define IOMUXC_GPR3_uSDHCx_WR_CACHE_CTL_OFFSET  26
 234 #define IOMUXC_GPR3_uSDHCx_WR_CACHE_CTL_MASK    (1<<IOMUXC_GPR3_uSDHCx_WR_CACHE_CTL_OFFSET)
 235 #define IOMUXC_GPR3_uSDHCx_RD_CACHE_CTL_OFFSET  25
 236 #define IOMUXC_GPR3_uSDHCx_RD_CACHE_CTL_MASK    (1<<IOMUXC_GPR3_uSDHCx_RD_CACHE_CTL_OFFSET)
 237 #define IOMUXC_GPR3_OCRAM_CTL_OFFSET            21
 238 #define IOMUXC_GPR3_OCRAM_CTL_MASK              (0xf<<IOMUXC_GPR3_OCRAM_CTL_OFFSET)
 239 #define IOMUXC_GPR3_OCRAM_STATUS_OFFSET         17
 240 #define IOMUXC_GPR3_OCRAM_STATUS_MASK           (0xf<<IOMUXC_GPR3_OCRAM_STATUS_OFFSET)
 241 #define IOMUXC_GPR3_CORE3_DBG_ACK_EN_OFFSET     16
 242 #define IOMUXC_GPR3_CORE3_DBG_ACK_EN_MASK       (1<<IOMUXC_GPR3_CORE3_DBG_ACK_EN_OFFSET)
 243 #define IOMUXC_GPR3_CORE2_DBG_ACK_EN_OFFSET     15
 244 #define IOMUXC_GPR3_CORE2_DBG_ACK_EN_MASK       (1<<IOMUXC_GPR3_CORE2_DBG_ACK_EN_OFFSET)
 245 #define IOMUXC_GPR3_CORE1_DBG_ACK_EN_OFFSET     14
 246 #define IOMUXC_GPR3_CORE1_DBG_ACK_EN_MASK       (1<<IOMUXC_GPR3_CORE1_DBG_ACK_EN_OFFSET)
 247 #define IOMUXC_GPR3_CORE0_DBG_ACK_EN_OFFSET     13
 248 #define IOMUXC_GPR3_CORE0_DBG_ACK_EN_MASK       (1<<IOMUXC_GPR3_CORE0_DBG_ACK_EN_OFFSET)
 249 #define IOMUXC_GPR3_TZASC2_BOOT_LOCK_OFFSET     12
 250 #define IOMUXC_GPR3_TZASC2_BOOT_LOCK_MASK       (1<<IOMUXC_GPR3_TZASC2_BOOT_LOCK_OFFSET)
 251 #define IOMUXC_GPR3_TZASC1_BOOT_LOCK_OFFSET     11
 252 #define IOMUXC_GPR3_TZASC1_BOOT_LOCK_MASK       (1<<IOMUXC_GPR3_TZASC1_BOOT_LOCK_OFFSET)
 253 #define IOMUXC_GPR3_IPU_DIAG_OFFSET             10
 254 #define IOMUXC_GPR3_IPU_DIAG_MASK               (1<<IOMUXC_GPR3_IPU_DIAG_OFFSET)
 255
 256 #define IOMUXC_GPR3_MUX_SRC_IPU1_DI0    0
 257 #define IOMUXC_GPR3_MUX_SRC_IPU1_DI1    1
 258 #define IOMUXC_GPR3_MUX_SRC_IPU2_DI0    2
 259 #define IOMUXC_GPR3_MUX_SRC_IPU2_DI1    3
 260
 261 #define IOMUXC_GPR3_LVDS1_MUX_CTL_OFFSET        8
 262 #define IOMUXC_GPR3_LVDS1_MUX_CTL_MASK          (3<<IOMUXC_GPR3_LVDS1_MUX_CTL_OFFSET)
 263
 264 #define IOMUXC_GPR3_LVDS0_MUX_CTL_OFFSET        6
 265 #define IOMUXC_GPR3_LVDS0_MUX_CTL_MASK          (3<<IOMUXC_GPR3_LVDS0_MUX_CTL_OFFSET)
 266
 267 #define IOMUXC_GPR3_MIPI_MUX_CTL_OFFSET         4
 268 #define IOMUXC_GPR3_MIPI_MUX_CTL_MASK           (3<<IOMUXC_GPR3_MIPI_MUX_CTL_OFFSET)
 269
 270 #define IOMUXC_GPR3_HDMI_MUX_CTL_OFFSET         2
 271 #define IOMUXC_GPR3_HDMI_MUX_CTL_MASK           (3<<IOMUXC_GPR3_HDMI_MUX_CTL_OFFSET)
 272
 273
 274 struct iomuxc {
 275         u32 gpr[14];
 276         u32 omux[5];
 277         /* mux and pad registers */
 278 };
 279
 280 #define IOMUXC_GPR2_COUNTER_RESET_VAL_OFFSET            20
 281 #define IOMUXC_GPR2_COUNTER_RESET_VAL_MASK              (3<<IOMUXC_GPR2_COUNTER_RESET_VAL_OFFSET)
 282 #define IOMUXC_GPR2_LVDS_CLK_SHIFT_OFFSET               16
 283 #define IOMUXC_GPR2_LVDS_CLK_SHIFT_MASK                 (7<<IOMUXC_GPR2_LVDS_CLK_SHIFT_OFFSET)
 284
 285 #define IOMUXC_GPR2_BGREF_RRMODE_OFFSET                 15
 286 #define IOMUXC_GPR2_BGREF_RRMODE_MASK                   (1<<IOMUXC_GPR2_BGREF_RRMODE_OFFSET)
 287 #define IOMUXC_GPR2_BGREF_RRMODE_INTERNAL_RES           (1<<IOMUXC_GPR2_BGREF_RRMODE_OFFSET)
 288 #define IOMUXC_GPR2_BGREF_RRMODE_EXTERNAL_RES           (0<<IOMUXC_GPR2_BGREF_RRMODE_OFFSET)
 289 #define IOMUXC_GPR2_VSYNC_ACTIVE_HIGH   0
 290 #define IOMUXC_GPR2_VSYNC_ACTIVE_LOW    1
 291
 292 #define IOMUXC_GPR2_DI1_VS_POLARITY_OFFSET              10
 293 #define IOMUXC_GPR2_DI1_VS_POLARITY_MASK                (1<<IOMUXC_GPR2_DI1_VS_POLARITY_OFFSET)
 294 #define IOMUXC_GPR2_DI1_VS_POLARITY_ACTIVE_HIGH         (IOMUXC_GPR2_VSYNC_ACTIVE_HIGH<<IOMUXC_GPR2_DI1_VS_POLARITY_OFFSET)
 295 #define IOMUXC_GPR2_DI1_VS_POLARITY_ACTIVE_LOW          (IOMUXC_GPR2_VSYNC_ACTIVE_LOW<<IOMUXC_GPR2_DI1_VS_POLARITY_OFFSET)
 296
 297 #define IOMUXC_GPR2_DI0_VS_POLARITY_OFFSET              9
 298 #define IOMUXC_GPR2_DI0_VS_POLARITY_MASK                (1<<IOMUXC_GPR2_DI0_VS_POLARITY_OFFSET)
 299 #define IOMUXC_GPR2_DI0_VS_POLARITY_ACTIVE_HIGH         (IOMUXC_GPR2_VSYNC_ACTIVE_HIGH<<IOMUXC_GPR2_DI0_VS_POLARITY_OFFSET)
 300 #define IOMUXC_GPR2_DI0_VS_POLARITY_ACTIVE_LOW          (IOMUXC_GPR2_VSYNC_ACTIVE_LOW<<IOMUXC_GPR2_DI0_VS_POLARITY_OFFSET)
 301
 302 #define IOMUXC_GPR2_BITMAP_SPWG 0
 303 #define IOMUXC_GPR2_BITMAP_JEIDA        1
 304
 305 #define IOMUXC_GPR2_BIT_MAPPING_CH1_OFFSET              8
 306 #define IOMUXC_GPR2_BIT_MAPPING_CH1_MASK                (1<<IOMUXC_GPR2_BIT_MAPPING_CH1_OFFSET)
 307 #define IOMUXC_GPR2_BIT_MAPPING_CH1_JEIDA               (IOMUXC_GPR2_BITMAP_JEIDA<<IOMUXC_GPR2_BIT_MAPPING_CH1_OFFSET)
 308 #define IOMUXC_GPR2_BIT_MAPPING_CH1_SPWG                (IOMUXC_GPR2_BITMAP_SPWG<<IOMUXC_GPR2_BIT_MAPPING_CH1_OFFSET)
 309
 310 #define IOMUXC_GPR2_DATA_WIDTH_18       0
 311 #define IOMUXC_GPR2_DATA_WIDTH_24       1
 312
 313 #define IOMUXC_GPR2_DATA_WIDTH_CH1_OFFSET               7
 314 #define IOMUXC_GPR2_DATA_WIDTH_CH1_MASK                 (1<<IOMUXC_GPR2_DATA_WIDTH_CH1_OFFSET)
 315 #define IOMUXC_GPR2_DATA_WIDTH_CH1_18BIT                (IOMUXC_GPR2_DATA_WIDTH_18<<IOMUXC_GPR2_DATA_WIDTH_CH1_OFFSET)
 316 #define IOMUXC_GPR2_DATA_WIDTH_CH1_24BIT                (IOMUXC_GPR2_DATA_WIDTH_24<<IOMUXC_GPR2_DATA_WIDTH_CH1_OFFSET)
 317
 318 #define IOMUXC_GPR2_BIT_MAPPING_CH0_OFFSET              6
 319 #define IOMUXC_GPR2_BIT_MAPPING_CH0_MASK                (1<<IOMUXC_GPR2_BIT_MAPPING_CH0_OFFSET)
 320 #define IOMUXC_GPR2_BIT_MAPPING_CH0_JEIDA               (IOMUXC_GPR2_BITMAP_JEIDA<<IOMUXC_GPR2_BIT_MAPPING_CH0_OFFSET)
 321 #define IOMUXC_GPR2_BIT_MAPPING_CH0_SPWG                (IOMUXC_GPR2_BITMAP_SPWG<<IOMUXC_GPR2_BIT_MAPPING_CH0_OFFSET)
 322
 323 #define IOMUXC_GPR2_DATA_WIDTH_CH0_OFFSET               5
 324 #define IOMUXC_GPR2_DATA_WIDTH_CH0_MASK                 (1<<IOMUXC_GPR2_DATA_WIDTH_CH0_OFFSET)
 325 #define IOMUXC_GPR2_DATA_WIDTH_CH0_18BIT                (IOMUXC_GPR2_DATA_WIDTH_18<<IOMUXC_GPR2_DATA_WIDTH_CH0_OFFSET)
 326 #define IOMUXC_GPR2_DATA_WIDTH_CH0_24BIT                (IOMUXC_GPR2_DATA_WIDTH_24<<IOMUXC_GPR2_DATA_WIDTH_CH0_OFFSET)
 327
 328 #define IOMUXC_GPR2_SPLIT_MODE_EN_OFFSET                4
 329 #define IOMUXC_GPR2_SPLIT_MODE_EN_MASK                  (1<<IOMUXC_GPR2_SPLIT_MODE_EN_OFFSET)
 330
 331 #define IOMUXC_GPR2_MODE_DISABLED       0
 332 #define IOMUXC_GPR2_MODE_ENABLED_DI0    1
 333 #define IOMUXC_GPR2_MODE_ENABLED_DI1    2
 334
 335 #define IOMUXC_GPR2_LVDS_CH1_MODE_OFFSET                2
 336 #define IOMUXC_GPR2_LVDS_CH1_MODE_MASK                  (3<<IOMUXC_GPR2_LVDS_CH1_MODE_OFFSET)
 337 #define IOMUXC_GPR2_LVDS_CH1_MODE_DISABLED              (IOMUXC_GPR2_MODE_DISABLED<<IOMUXC_GPR2_LVDS_CH1_MODE_OFFSET)
 338 #define IOMUXC_GPR2_LVDS_CH1_MODE_ENABLED_DI0           (IOMUXC_GPR2_MODE_ENABLED_DI0<<IOMUXC_GPR2_LVDS_CH1_MODE_OFFSET)
 339 #define IOMUXC_GPR2_LVDS_CH1_MODE_ENABLED_DI1           (IOMUXC_GPR2_MODE_ENABLED_DI1<<IOMUXC_GPR2_LVDS_CH1_MODE_OFFSET)
 340
 341 #define IOMUXC_GPR2_LVDS_CH0_MODE_OFFSET                0
 342 #define IOMUXC_GPR2_LVDS_CH0_MODE_MASK                  (3<<IOMUXC_GPR2_LVDS_CH0_MODE_OFFSET)
 343 #define IOMUXC_GPR2_LVDS_CH0_MODE_DISABLED              (IOMUXC_GPR2_MODE_DISABLED<<IOMUXC_GPR2_LVDS_CH0_MODE_OFFSET)
 344 #define IOMUXC_GPR2_LVDS_CH0_MODE_ENABLED_DI0           (IOMUXC_GPR2_MODE_ENABLED_DI0<<IOMUXC_GPR2_LVDS_CH0_MODE_OFFSET)
 345 #define IOMUXC_GPR2_LVDS_CH0_MODE_ENABLED_DI1           (IOMUXC_GPR2_MODE_ENABLED_DI1<<IOMUXC_GPR2_LVDS_CH0_MODE_OFFSET)
 346
 347 /* ECSPI registers */
 348 struct cspi_regs {
 349         u32 rxdata;
 350         u32 txdata;
 351         u32 ctrl;
 352         u32 cfg;
 353         u32 intr;
 354         u32 dma;
 355         u32 stat;
 356         u32 period;
 357 };
 358
 359 /*
 360  * CSPI register definitions
 361  */
 362 #define MXC_ECSPI
 363 #define MXC_CSPICTRL_EN         (1 << 0)
 364 #define MXC_CSPICTRL_MODE       (1 << 1)
 365 #define MXC_CSPICTRL_XCH        (1 << 2)
 366 #define MXC_CSPICTRL_CHIPSELECT(x)      (((x) & 0x3) << 12)
 367 #define MXC_CSPICTRL_BITCOUNT(x)        (((x) & 0xfff) << 20)
 368 #define MXC_CSPICTRL_PREDIV(x)  (((x) & 0xF) << 12)
 369 #define MXC_CSPICTRL_POSTDIV(x) (((x) & 0xF) << 8)
 370 #define MXC_CSPICTRL_SELCHAN(x) (((x) & 0x3) << 18)
 371 #define MXC_CSPICTRL_MAXBITS    0xfff
 372 #define MXC_CSPICTRL_TC         (1 << 7)
 373 #define MXC_CSPICTRL_RXOVF      (1 << 6)
 374 #define MXC_CSPIPERIOD_32KHZ    (1 << 15)
 375 #define MAX_SPI_BYTES   32
 376
 377 /* Bit position inside CTRL register to be associated with SS */
 378 #define MXC_CSPICTRL_CHAN       18
 379
 380 /* Bit position inside CON register to be associated with SS */
 381 #define MXC_CSPICON_POL         4
 382 #define MXC_CSPICON_PHA         0
 383 #define MXC_CSPICON_SSPOL       12
 384 #define MXC_SPI_BASE_ADDRESSES \
 385         ECSPI1_BASE_ADDR, \
 386         ECSPI2_BASE_ADDR, \
 387         ECSPI3_BASE_ADDR, \
 388         ECSPI4_BASE_ADDR, \
 389         ECSPI5_BASE_ADDR
 390
 391 struct iim_regs {
 392         u32     ctrl;
 393         u32     ctrl_set;
 394         u32     ctrl_clr;
 395         u32     ctrl_tog;
 396         u32     timing;
 397         u32     rsvd0[3];
 398         u32     data;
 399         u32     rsvd1[3];
 400         u32     read_ctrl;
 401         u32     rsvd2[3];
 402         u32     fuse_data;
 403         u32     rsvd3[3];
 404         u32     sticky;
 405         u32     rsvd4[3];
 406         u32     scs;
 407         u32     scs_set;
 408         u32     scs_clr;
 409         u32     scs_tog;
 410         u32     crc_addr;
 411         u32     rsvd5[3];
 412         u32     crc_value;
 413         u32     rsvd6[3];
 414         u32     version;
 415         u32     rsvd7[0xdb];
 416
 417         struct fuse_bank {
 418                 u32     fuse_regs[0x20];
 419         } bank[15];
 420 };
 421
 422 struct fuse_bank4_regs {
 423         u32     sjc_resp_low;
 424         u32     rsvd0[3];
 425         u32     sjc_resp_high;
 426         u32     rsvd1[3];
 427         u32     mac_addr_low;
 428         u32     rsvd2[3];
 429         u32     mac_addr_high;
 430         u32     rsvd3[0x13];
 431 };
 432
 433 struct aipstz_regs {
 434         u32     mprot0;
 435         u32     mprot1;
 436         u32     rsvd[0xe];
 437         u32     opacr0;
 438         u32     opacr1;
 439         u32     opacr2;
 440         u32     opacr3;
 441         u32     opacr4;
 442 };
 443
 444 struct iomuxc_base_regs {
 445         u32     gpr[14];        /* 0x000 */
 446         u32     obsrv[5];       /* 0x038 */
 447         u32     swmux_ctl[197]; /* 0x04c */
 448         u32     swpad_ctl[250]; /* 0x360 */
 449         u32     swgrp[26];      /* 0x748 */
 450         u32     daisy[104];     /* 0x7b0..94c */
 451 };
 452
 453 #endif /* __ASSEMBLER__*/
 454
 455 #endif /* __ASM_ARCH_MX6_IMX_REGS_H__ */