arch/arm/kernel/entry-armv.S

   1 /*
   2  *  linux/arch/arm/kernel/entry-armv.S
   3  *
   4  *  Copyright (C) 1996,1997,1998 Russell King.
   5  *  ARM700 fix by Matthew Godbolt (linux-user@willothewisp.demon.co.uk)
   6  *  nommu support by Hyok S. Choi (hyok.choi@samsung.com)
   7  *
   8  * This program is free software; you can redistribute it and/or modify
   9  * it under the terms of the GNU General Public License version 2 as
  10  * published by the Free Software Foundation.
  11  *
  12  *  Low-level vector interface routines
  13  *
  14  *  Note:  there is a StrongARM bug in the STMIA rn, {regs}^ instruction
  15  *  that causes it to save wrong values...  Be aware!
  16  */
  17
  18 #include <asm/memory.h>
  19 #include <asm/glue.h>
  20 #include <asm/vfpmacros.h>
  21 #include <mach/entry-macro.S>
  22 #include <asm/thread_notify.h>
  23 #include <asm/unwind.h>
  24 #include <asm/unistd.h>
  25 #include <asm/tls.h>
  26
  27 #include "entry-header.S"
  28
  29 /*
  30  * Interrupt handling.  Preserves r7, r8, r9
  31  */
  32         .macro  irq_handler
  33         get_irqnr_preamble r5, lr
  34 1:      get_irqnr_and_base r0, r6, r5, lr
  35         movne   r1, sp
  36         @
  37         @ routine called with r0 = irq number, r1 = struct pt_regs *
  38         @
  39         adrne   lr, BSYM(1b)
  40         bne     asm_do_IRQ
  41
  42 #ifdef CONFIG_SMP
  43         /*
  44          * XXX
  45          *
  46          * this macro assumes that irqstat (r6) and base (r5) are
  47          * preserved from get_irqnr_and_base above
  48          */
  49         ALT_SMP(test_for_ipi r0, r6, r5, lr)
  50         ALT_UP_B(9997f)
  51         movne   r0, sp
  52         adrne   lr, BSYM(1b)
  53         bne     do_IPI
  54
  55 #ifdef CONFIG_LOCAL_TIMERS
  56         test_for_ltirq r0, r6, r5, lr
  57         movne   r0, sp
  58         adrne   lr, BSYM(1b)
  59         bne     do_local_timer
  60 #endif
  61 9997:
  62 #endif
  63
  64         .endm
  65
  66 #ifdef CONFIG_KPROBES
  67         .section        .kprobes.text,"ax",%progbits
  68 #else
  69         .text
  70 #endif
  71
  72 /*
  73  * Invalid mode handlers
  74  */
  75         .macro  inv_entry, reason
  76         sub     sp, sp, #S_FRAME_SIZE
  77  ARM(   stmib   sp, {r1 - lr}           )
  78  THUMB( stmia   sp, {r0 - r12}          )
  79  THUMB( str     sp, [sp, #S_SP]         )
  80  THUMB( str     lr, [sp, #S_LR]         )
  81         mov     r1, #\reason
  82         .endm
  83
  84 __pabt_invalid:
  85         inv_entry BAD_PREFETCH
  86         b       common_invalid
  87 ENDPROC(__pabt_invalid)
  88
  89 __dabt_invalid:
  90         inv_entry BAD_DATA
  91         b       common_invalid
  92 ENDPROC(__dabt_invalid)
  93
  94 __irq_invalid:
  95         inv_entry BAD_IRQ
  96         b       common_invalid
  97 ENDPROC(__irq_invalid)
  98
  99 __und_invalid:
 100         inv_entry BAD_UNDEFINSTR
 101
 102         @
 103         @ XXX fall through to common_invalid
 104         @
 105
 106 @
 107 @ common_invalid - generic code for failed exception (re-entrant version of handlers)
 108 @
 109 common_invalid:
 110         zero_fp
 111
 112         ldmia   r0, {r4 - r6}
 113         add     r0, sp, #S_PC           @ here for interlock avoidance
 114         mov     r7, #-1                 @  ""   ""    ""        ""
 115         str     r4, [sp]                @ save preserved r0
 116         stmia   r0, {r5 - r7}           @ lr_<exception>,
 117                                         @ cpsr_<exception>, "old_r0"
 118
 119         mov     r0, sp
 120         b       bad_mode
 121 ENDPROC(__und_invalid)
 122
 123 /*
 124  * SVC mode handlers
 125  */
 126
 127 #if defined(CONFIG_AEABI) && (__LINUX_ARM_ARCH__ >= 5)
 128 #define SPFIX(code...) code
 129 #else
 130 #define SPFIX(code...)
 131 #endif
 132
 133         .macro  svc_entry, stack_hole=0
 134  UNWIND(.fnstart                )
 135  UNWIND(.save {r0 - pc}         )
 136         sub     sp, sp, #(S_FRAME_SIZE + \stack_hole - 4)
 137 #ifdef CONFIG_THUMB2_KERNEL
 138  SPFIX( str     r0, [sp]        )       @ temporarily saved
 139  SPFIX( mov     r0, sp          )
 140  SPFIX( tst     r0, #4          )       @ test original stack alignment
 141  SPFIX( ldr     r0, [sp]        )       @ restored
 142 #else
 143  SPFIX( tst     sp, #4          )
 144 #endif
 145  SPFIX( subeq   sp, sp, #4      )
 146         stmia   sp, {r1 - r12}
 147
 148         ldmia   r0, {r1 - r3}
 149         add     r5, sp, #S_SP - 4       @ here for interlock avoidance
 150         mov     r4, #-1                 @  ""  ""      ""       ""
 151         add     r0, sp, #(S_FRAME_SIZE + \stack_hole - 4)
 152  SPFIX( addeq   r0, r0, #4      )
 153         str     r1, [sp, #-4]!          @ save the "real" r0 copied
 154                                         @ from the exception stack
 155
 156         mov     r1, lr
 157
 158         @
 159         @ We are now ready to fill in the remaining blanks on the stack:
 160         @
 161         @  r0 - sp_svc
 162         @  r1 - lr_svc
 163         @  r2 - lr_<exception>, already fixed up for correct return/restart
 164         @  r3 - spsr_<exception>
 165         @  r4 - orig_r0 (see pt_regs definition in ptrace.h)
 166         @
 167         stmia   r5, {r0 - r4}
 168         .endm
 169
 170         .align  5
 171 __dabt_svc:
 172         svc_entry
 173
 174         @
 175         @ get ready to re-enable interrupts if appropriate
 176         @
 177         mrs     r9, cpsr
 178         tst     r3, #PSR_I_BIT
 179         biceq   r9, r9, #PSR_I_BIT
 180
 181         @
 182         @ Call the processor-specific abort handler:
 183         @
 184         @  r2 - aborted context pc
 185         @  r3 - aborted context cpsr
 186         @
 187         @ The abort handler must return the aborted address in r0, and
 188         @ the fault status register in r1.  r9 must be preserved.
 189         @
 190 #ifdef MULTI_DABORT
 191         ldr     r4, .LCprocfns
 192         mov     lr, pc
 193         ldr     pc, [r4, #PROCESSOR_DABT_FUNC]
 194 #else
 195         bl      CPU_DABORT_HANDLER
 196 #endif
 197
 198         @
 199         @ set desired IRQ state, then call main handler
 200         @
 201         debug_entry r1
 202         msr     cpsr_c, r9
 203         mov     r2, sp
 204         bl      do_DataAbort
 205
 206         @
 207         @ IRQs off again before pulling preserved data off the stack
 208         @
 209         disable_irq_notrace
 210
 211         @
 212         @ restore SPSR and restart the instruction
 213         @
 214         ldr     r2, [sp, #S_PSR]
 215         svc_exit r2                             @ return from exception
 216  UNWIND(.fnend          )
 217 ENDPROC(__dabt_svc)
 218
 219         .align  5
 220 __irq_svc:
 221         svc_entry
 222
 223 #ifdef CONFIG_TRACE_IRQFLAGS
 224         bl      trace_hardirqs_off
 225 #endif
 226 #ifdef CONFIG_PREEMPT
 227         get_thread_info tsk
 228         ldr     r8, [tsk, #TI_PREEMPT]          @ get preempt count
 229         add     r7, r8, #1                      @ increment it
 230         str     r7, [tsk, #TI_PREEMPT]
 231 #endif
 232
 233         irq_handler
 234 #ifdef CONFIG_PREEMPT
 235         str     r8, [tsk, #TI_PREEMPT]          @ restore preempt count
 236         ldr     r0, [tsk, #TI_FLAGS]            @ get flags
 237         teq     r8, #0                          @ if preempt count != 0
 238         movne   r0, #0                          @ force flags to 0
 239         tst     r0, #_TIF_NEED_RESCHED
 240         blne    svc_preempt
 241 #endif
 242         ldr     r4, [sp, #S_PSR]                @ irqs are already disabled
 243 #ifdef CONFIG_TRACE_IRQFLAGS
 244         tst     r4, #PSR_I_BIT
 245         bleq    trace_hardirqs_on
 246 #endif
 247         svc_exit r4                             @ return from exception
 248  UNWIND(.fnend          )
 249 ENDPROC(__irq_svc)
 250
 251         .ltorg
 252
 253 #ifdef CONFIG_PREEMPT
 254 svc_preempt:
 255         mov     r8, lr
 256 1:      bl      preempt_schedule_irq            @ irq en/disable is done inside
 257         ldr     r0, [tsk, #TI_FLAGS]            @ get new tasks TI_FLAGS
 258         tst     r0, #_TIF_NEED_RESCHED
 259         moveq   pc, r8                          @ go again
 260         b       1b
 261 #endif
 262
 263         .align  5
 264 __und_svc:
 265 #ifdef CONFIG_KPROBES
 266         @ If a kprobe is about to simulate a "stmdb sp..." instruction,
 267         @ it obviously needs free stack space which then will belong to
 268         @ the saved context.
 269         svc_entry 64
 270 #else
 271         svc_entry
 272 #endif
 273
 274         @
 275         @ call emulation code, which returns using r9 if it has emulated
 276         @ the instruction, or the more conventional lr if we are to treat
 277         @ this as a real undefined instruction
 278         @
 279         @  r0 - instruction
 280         @
 281 #ifndef CONFIG_THUMB2_KERNEL
 282         ldr     r0, [r2, #-4]
 283 #else
 284         ldrh    r0, [r2, #-2]                   @ Thumb instruction at LR - 2
 285         and     r9, r0, #0xf800
 286         cmp     r9, #0xe800                     @ 32-bit instruction if xx >= 0
 287         ldrhhs  r9, [r2]                        @ bottom 16 bits
 288         orrhs   r0, r9, r0, lsl #16
 289 #endif
 290         adr     r9, BSYM(1f)
 291         bl      call_fpe
 292
 293         mov     r0, sp                          @ struct pt_regs *regs
 294         bl      do_undefinstr
 295
 296         @
 297         @ IRQs off again before pulling preserved data off the stack
 298         @
 299 1:      disable_irq_notrace
 300
 301         @
 302         @ restore SPSR and restart the instruction
 303         @
 304         ldr     r2, [sp, #S_PSR]                @ Get SVC cpsr
 305         svc_exit r2                             @ return from exception
 306  UNWIND(.fnend          )
 307 ENDPROC(__und_svc)
 308
 309         .align  5
 310 __pabt_svc:
 311         svc_entry
 312
 313         @
 314         @ re-enable interrupts if appropriate
 315         @
 316         mrs     r9, cpsr
 317         tst     r3, #PSR_I_BIT
 318         biceq   r9, r9, #PSR_I_BIT
 319
 320         mov     r0, r2                  @ pass address of aborted instruction.
 321 #ifdef MULTI_PABORT
 322         ldr     r4, .LCprocfns
 323         mov     lr, pc
 324         ldr     pc, [r4, #PROCESSOR_PABT_FUNC]
 325 #else
 326         bl      CPU_PABORT_HANDLER
 327 #endif
 328         debug_entry r1
 329         msr     cpsr_c, r9                      @ Maybe enable interrupts
 330         mov     r2, sp                          @ regs
 331         bl      do_PrefetchAbort                @ call abort handler
 332
 333         @
 334         @ IRQs off again before pulling preserved data off the stack
 335         @
 336         disable_irq_notrace
 337
 338         @
 339         @ restore SPSR and restart the instruction
 340         @
 341         ldr     r2, [sp, #S_PSR]
 342         svc_exit r2                             @ return from exception
 343  UNWIND(.fnend          )
 344 ENDPROC(__pabt_svc)
 345
 346         .align  5
 347 .LCcralign:
 348         .word   cr_alignment
 349 #ifdef MULTI_DABORT
 350 .LCprocfns:
 351         .word   processor
 352 #endif
 353 .LCfp:
 354         .word   fp_enter
 355
 356 /*
 357  * User mode handlers
 358  *
 359  * EABI note: sp_svc is always 64-bit aligned here, so should S_FRAME_SIZE
 360  */
 361
 362 #if defined(CONFIG_AEABI) && (__LINUX_ARM_ARCH__ >= 5) && (S_FRAME_SIZE & 7)
 363 #error "sizeof(struct pt_regs) must be a multiple of 8"
 364 #endif
 365
 366         .macro  usr_entry
 367  UNWIND(.fnstart        )
 368  UNWIND(.cantunwind     )       @ don't unwind the user space
 369         sub     sp, sp, #S_FRAME_SIZE
 370  ARM(   stmib   sp, {r1 - r12}  )
 371  THUMB( stmia   sp, {r0 - r12}  )
 372
 373         ldmia   r0, {r1 - r3}
 374         add     r0, sp, #S_PC           @ here for interlock avoidance
 375         mov     r4, #-1                 @  ""  ""     ""        ""
 376
 377         str     r1, [sp]                @ save the "real" r0 copied
 378                                         @ from the exception stack
 379
 380         @
 381         @ We are now ready to fill in the remaining blanks on the stack:
 382         @
 383         @  r2 - lr_<exception>, already fixed up for correct return/restart
 384         @  r3 - spsr_<exception>
 385         @  r4 - orig_r0 (see pt_regs definition in ptrace.h)
 386         @
 387         @ Also, separately save sp_usr and lr_usr
 388         @
 389         stmia   r0, {r2 - r4}
 390  ARM(   stmdb   r0, {sp, lr}^                   )
 391  THUMB( store_user_sp_lr r0, r1, S_SP - S_PC    )
 392
 393         @
 394         @ Enable the alignment trap while in kernel mode
 395         @
 396         alignment_trap r0
 397
 398         @
 399         @ Clear FP to mark the first stack frame
 400         @
 401         zero_fp
 402         .endm
 403
 404         .macro  kuser_cmpxchg_check
 405 #if __LINUX_ARM_ARCH__ < 6 && !defined(CONFIG_NEEDS_SYSCALL_FOR_CMPXCHG)
 406 #ifndef CONFIG_MMU
 407 #warning "NPTL on non MMU needs fixing"
 408 #else
 409         @ Make sure our user space atomic helper is restarted
 410         @ if it was interrupted in a critical region.  Here we
 411         @ perform a quick test inline since it should be false
 412         @ 99.9999% of the time.  The rest is done out of line.
 413         cmp     r2, #TASK_SIZE
 414         blhs    kuser_cmpxchg_fixup
 415 #endif
 416 #endif
 417         .endm
 418
 419         .align  5
 420 __dabt_usr:
 421         usr_entry
 422         kuser_cmpxchg_check
 423
 424         @
 425         @ Call the processor-specific abort handler:
 426         @
 427         @  r2 - aborted context pc
 428         @  r3 - aborted context cpsr
 429         @
 430         @ The abort handler must return the aborted address in r0, and
 431         @ the fault status register in r1.
 432         @
 433 #ifdef MULTI_DABORT
 434         ldr     r4, .LCprocfns
 435         mov     lr, pc
 436         ldr     pc, [r4, #PROCESSOR_DABT_FUNC]
 437 #else
 438         bl      CPU_DABORT_HANDLER
 439 #endif
 440
 441         @
 442         @ IRQs on, then call the main handler
 443         @
 444         debug_entry r1
 445         enable_irq
 446         mov     r2, sp
 447         adr     lr, BSYM(ret_from_exception)
 448         b       do_DataAbort
 449  UNWIND(.fnend          )
 450 ENDPROC(__dabt_usr)
 451
 452         .align  5
 453 __irq_usr:
 454         usr_entry
 455         kuser_cmpxchg_check
 456
 457         get_thread_info tsk
 458 #ifdef CONFIG_PREEMPT
 459         ldr     r8, [tsk, #TI_PREEMPT]          @ get preempt count
 460         add     r7, r8, #1                      @ increment it
 461         str     r7, [tsk, #TI_PREEMPT]
 462 #endif
 463
 464         irq_handler
 465 #ifdef CONFIG_PREEMPT
 466         ldr     r0, [tsk, #TI_PREEMPT]
 467         str     r8, [tsk, #TI_PREEMPT]
 468         teq     r0, r7
 469  ARM(   strne   r0, [r0, -r0]   )
 470  THUMB( movne   r0, #0          )
 471  THUMB( strne   r0, [r0]        )
 472 #endif
 473
 474         mov     why, #0
 475         b       ret_to_user
 476  UNWIND(.fnend          )
 477 ENDPROC(__irq_usr)
 478
 479         .ltorg
 480
 481         .align  5
 482 __und_usr:
 483         usr_entry
 484
 485         @
 486         @ fall through to the emulation code, which returns using r9 if
 487         @ it has emulated the instruction, or the more conventional lr
 488         @ if we are to treat this as a real undefined instruction
 489         @
 490         @  r0 - instruction
 491         @
 492         adr     r9, BSYM(ret_from_exception)
 493         adr     lr, BSYM(__und_usr_unknown)
 494         tst     r3, #PSR_T_BIT                  @ Thumb mode?
 495         itet    eq                              @ explicit IT needed for the 1f label
 496         subeq   r4, r2, #4                      @ ARM instr at LR - 4
 497         subne   r4, r2, #2                      @ Thumb instr at LR - 2
 498 1:      ldreqt  r0, [r4]
 499 #ifdef CONFIG_CPU_ENDIAN_BE8
 500         reveq   r0, r0                          @ little endian instruction
 501 #endif
 502         beq     call_fpe
 503         @ Thumb instruction
 504 #if __LINUX_ARM_ARCH__ >= 7
 505 2:
 506  ARM(   ldrht   r5, [r4], #2    )
 507  THUMB( ldrht   r5, [r4]        )
 508  THUMB( add     r4, r4, #2      )
 509         and     r0, r5, #0xf800                 @ mask bits 111x x... .... ....
 510         cmp     r0, #0xe800                     @ 32bit instruction if xx != 0
 511         blo     __und_usr_unknown
 512 3:      ldrht   r0, [r4]
 513         add     r2, r2, #2                      @ r2 is PC + 2, make it PC + 4
 514         orr     r0, r0, r5, lsl #16
 515 #else
 516         b       __und_usr_unknown
 517 #endif
 518  UNWIND(.fnend          )
 519 ENDPROC(__und_usr)
 520
 521         @
 522         @ fallthrough to call_fpe
 523         @
 524
 525 /*
 526  * The out of line fixup for the ldrt above.
 527  */
 528         .pushsection .fixup, "ax"
 529 4:      mov     pc, r9
 530         .popsection
 531         .pushsection __ex_table,"a"
 532         .long   1b, 4b
 533 #if __LINUX_ARM_ARCH__ >= 7
 534         .long   2b, 4b
 535         .long   3b, 4b
 536 #endif
 537         .popsection
 538
 539 /*
 540  * Check whether the instruction is a co-processor instruction.
 541  * If yes, we need to call the relevant co-processor handler.
 542  *
 543  * Note that we don't do a full check here for the co-processor
 544  * instructions; all instructions with bit 27 set are well
 545  * defined.  The only instructions that should fault are the
 546  * co-processor instructions.  However, we have to watch out
 547  * for the ARM6/ARM7 SWI bug.
 548  *
 549  * NEON is a special case that has to be handled here. Not all
 550  * NEON instructions are co-processor instructions, so we have
 551  * to make a special case of checking for them. Plus, there's
 552  * five groups of them, so we have a table of mask/opcode pairs
 553  * to check against, and if any match then we branch off into the
 554  * NEON handler code.
 555  *
 556  * Emulators may wish to make use of the following registers:
 557  *  r0  = instruction opcode.
 558  *  r2  = PC+4
 559  *  r9  = normal "successful" return address
 560  *  r10 = this threads thread_info structure.
 561  *  lr  = unrecognised instruction return address
 562  */
 563         @
 564         @ Fall-through from Thumb-2 __und_usr
 565         @
 566 #ifdef CONFIG_NEON
 567         adr     r6, .LCneon_thumb_opcodes
 568         b       2f
 569 #endif
 570 call_fpe:
 571 #ifdef CONFIG_NEON
 572         adr     r6, .LCneon_arm_opcodes
 573 2:
 574         ldr     r7, [r6], #4                    @ mask value
 575         cmp     r7, #0                          @ end mask?
 576         beq     1f
 577         and     r8, r0, r7
 578         ldr     r7, [r6], #4                    @ opcode bits matching in mask
 579         cmp     r8, r7                          @ NEON instruction?
 580         bne     2b
 581         get_thread_info r10
 582         mov     r7, #1
 583         strb    r7, [r10, #TI_USED_CP + 10]     @ mark CP#10 as used
 584         strb    r7, [r10, #TI_USED_CP + 11]     @ mark CP#11 as used
 585         b       do_vfp                          @ let VFP handler handle this
 586 1:
 587 #endif
 588         tst     r0, #0x08000000                 @ only CDP/CPRT/LDC/STC have bit 27
 589         tstne   r0, #0x04000000                 @ bit 26 set on both ARM and Thumb-2
 590 #if defined(CONFIG_CPU_ARM610) || defined(CONFIG_CPU_ARM710)
 591         and     r8, r0, #0x0f000000             @ mask out op-code bits
 592         teqne   r8, #0x0f000000                 @ SWI (ARM6/7 bug)?
 593 #endif
 594         moveq   pc, lr
 595         get_thread_info r10                     @ get current thread
 596         and     r8, r0, #0x00000f00             @ mask out CP number
 597  THUMB( lsr     r8, r8, #8              )
 598         mov     r7, #1
 599         add     r6, r10, #TI_USED_CP
 600  ARM(   strb    r7, [r6, r8, lsr #8]    )       @ set appropriate used_cp[]
 601  THUMB( strb    r7, [r6, r8]            )       @ set appropriate used_cp[]
 602 #ifdef CONFIG_IWMMXT
 603         @ Test if we need to give access to iWMMXt coprocessors
 604         ldr     r5, [r10, #TI_FLAGS]
 605         rsbs    r7, r8, #(1 << 8)               @ CP 0 or 1 only
 606         movcss  r7, r5, lsr #(TIF_USING_IWMMXT + 1)
 607         bcs     iwmmxt_task_enable
 608 #endif
 609  ARM(   add     pc, pc, r8, lsr #6      )
 610  THUMB( lsl     r8, r8, #2              )
 611  THUMB( add     pc, r8                  )
 612         nop
 613
 614         movw_pc lr                              @ CP#0
 615         W(b)    do_fpe                          @ CP#1 (FPE)
 616         W(b)    do_fpe                          @ CP#2 (FPE)
 617         movw_pc lr                              @ CP#3
 618 #ifdef CONFIG_CRUNCH
 619         b       crunch_task_enable              @ CP#4 (MaverickCrunch)
 620         b       crunch_task_enable              @ CP#5 (MaverickCrunch)
 621         b       crunch_task_enable              @ CP#6 (MaverickCrunch)
 622 #else
 623         movw_pc lr                              @ CP#4
 624         movw_pc lr                              @ CP#5
 625         movw_pc lr                              @ CP#6
 626 #endif
 627         movw_pc lr                              @ CP#7
 628         movw_pc lr                              @ CP#8
 629         movw_pc lr                              @ CP#9
 630 #ifdef CONFIG_VFP
 631         W(b)    do_vfp                          @ CP#10 (VFP)
 632         W(b)    do_vfp                          @ CP#11 (VFP)
 633 #else
 634         movw_pc lr                              @ CP#10 (VFP)
 635         movw_pc lr                              @ CP#11 (VFP)
 636 #endif
 637         movw_pc lr                              @ CP#12
 638         movw_pc lr                              @ CP#13
 639         movw_pc lr                              @ CP#14 (Debug)
 640         movw_pc lr                              @ CP#15 (Control)
 641
 642 #ifdef CONFIG_NEON
 643         .align  6
 644
 645 .LCneon_arm_opcodes:
 646         .word   0xfe000000                      @ mask
 647         .word   0xf2000000                      @ opcode
 648
 649         .word   0xff100000                      @ mask
 650         .word   0xf4000000                      @ opcode
 651
 652         .word   0x00000000                      @ mask
 653         .word   0x00000000                      @ opcode
 654
 655 .LCneon_thumb_opcodes:
 656         .word   0xef000000                      @ mask
 657         .word   0xef000000                      @ opcode
 658
 659         .word   0xff100000                      @ mask
 660         .word   0xf9000000                      @ opcode
 661
 662         .word   0x00000000                      @ mask
 663         .word   0x00000000                      @ opcode
 664 #endif
 665
 666 do_fpe:
 667         enable_irq
 668         ldr     r4, .LCfp
 669         add     r10, r10, #TI_FPSTATE           @ r10 = workspace
 670         ldr     pc, [r4]                        @ Call FP module USR entry point
 671
 672 /*
 673  * The FP module is called with these registers set:
 674  *  r0  = instruction
 675  *  r2  = PC+4
 676  *  r9  = normal "successful" return address
 677  *  r10 = FP workspace
 678  *  lr  = unrecognised FP instruction return address
 679  */
 680
 681         .pushsection .data
 682 ENTRY(fp_enter)
 683         .word   no_fp
 684         .popsection
 685
 686 ENTRY(no_fp)
 687         mov     pc, lr
 688 ENDPROC(no_fp)
 689
 690 __und_usr_unknown:
 691         enable_irq
 692         mov     r0, sp
 693         adr     lr, BSYM(ret_from_exception)
 694         b       do_undefinstr
 695 ENDPROC(__und_usr_unknown)
 696
 697         .align  5
 698 __pabt_usr:
 699         usr_entry
 700
 701         mov     r0, r2                  @ pass address of aborted instruction.
 702 #ifdef MULTI_PABORT
 703         ldr     r4, .LCprocfns
 704         mov     lr, pc
 705         ldr     pc, [r4, #PROCESSOR_PABT_FUNC]
 706 #else
 707         bl      CPU_PABORT_HANDLER
 708 #endif
 709         debug_entry r1
 710         enable_irq                              @ Enable interrupts
 711         mov     r2, sp                          @ regs
 712         bl      do_PrefetchAbort                @ call abort handler
 713  UNWIND(.fnend          )
 714         /* fall through */
 715 /*
 716  * This is the return code to user mode for abort handlers
 717  */
 718 ENTRY(ret_from_exception)
 719  UNWIND(.fnstart        )
 720  UNWIND(.cantunwind     )
 721         get_thread_info tsk
 722         mov     why, #0
 723         b       ret_to_user
 724  UNWIND(.fnend          )
 725 ENDPROC(__pabt_usr)
 726 ENDPROC(ret_from_exception)
 727
 728 /*
 729  * Register switch for ARMv3 and ARMv4 processors
 730  * r0 = previous task_struct, r1 = previous thread_info, r2 = next thread_info
 731  * previous and next are guaranteed not to be the same.
 732  */
 733 ENTRY(__switch_to)
 734  UNWIND(.fnstart        )
 735  UNWIND(.cantunwind     )
 736         add     ip, r1, #TI_CPU_SAVE
 737         ldr     r3, [r2, #TI_TP_VALUE]
 738  ARM(   stmia   ip!, {r4 - sl, fp, sp, lr} )    @ Store most regs on stack
 739  THUMB( stmia   ip!, {r4 - sl, fp}         )    @ Store most regs on stack
 740  THUMB( str     sp, [ip], #4               )
 741  THUMB( str     lr, [ip], #4               )
 742 #ifdef CONFIG_MMU
 743         ldr     r6, [r2, #TI_CPU_DOMAIN]
 744 #endif
 745         set_tls r3, r4, r5
 746 #if defined(CONFIG_CC_STACKPROTECTOR) && !defined(CONFIG_SMP)
 747         ldr     r7, [r2, #TI_TASK]
 748         ldr     r8, =__stack_chk_guard
 749         ldr     r7, [r7, #TSK_STACK_CANARY]
 750 #endif
 751 #ifdef CONFIG_MMU
 752         mcr     p15, 0, r6, c3, c0, 0           @ Set domain register
 753 #endif
 754         mov     r5, r0
 755         add     r4, r2, #TI_CPU_SAVE
 756         ldr     r0, =thread_notify_head
 757         mov     r1, #THREAD_NOTIFY_SWITCH
 758         bl      atomic_notifier_call_chain
 759 #if defined(CONFIG_CC_STACKPROTECTOR) && !defined(CONFIG_SMP)
 760         str     r7, [r8]
 761 #endif
 762  THUMB( mov     ip, r4                     )
 763         mov     r0, r5
 764  ARM(   ldmia   r4, {r4 - sl, fp, sp, pc}  )    @ Load all regs saved previously
 765  THUMB( ldmia   ip!, {r4 - sl, fp}         )    @ Load all regs saved previously
 766  THUMB( ldr     sp, [ip], #4               )
 767  THUMB( ldr     pc, [ip]                   )
 768  UNWIND(.fnend          )
 769 ENDPROC(__switch_to)
 770
 771         __INIT
 772
 773 /*
 774  * User helpers.
 775  *
 776  * These are segment of kernel provided user code reachable from user space
 777  * at a fixed address in kernel memory.  This is used to provide user space
 778  * with some operations which require kernel help because of unimplemented
 779  * native feature and/or instructions in many ARM CPUs. The idea is for
 780  * this code to be executed directly in user mode for best efficiency but
 781  * which is too intimate with the kernel counter part to be left to user
 782  * libraries.  In fact this code might even differ from one CPU to another
 783  * depending on the available  instruction set and restrictions like on
 784  * SMP systems.  In other words, the kernel reserves the right to change
 785  * this code as needed without warning. Only the entry points and their
 786  * results are guaranteed to be stable.
 787  *
 788  * Each segment is 32-byte aligned and will be moved to the top of the high
 789  * vector page.  New segments (if ever needed) must be added in front of
 790  * existing ones.  This mechanism should be used only for things that are
 791  * really small and justified, and not be abused freely.
 792  *
 793  * User space is expected to implement those things inline when optimizing
 794  * for a processor that has the necessary native support, but only if such
 795  * resulting binaries are already to be incompatible with earlier ARM
 796  * processors due to the use of unsupported instructions other than what
 797  * is provided here.  In other words don't make binaries unable to run on
 798  * earlier processors just for the sake of not using these kernel helpers
 799  * if your compiled code is not going to use the new instructions for other
 800  * purpose.
 801  */
 802  THUMB( .arm    )
 803
 804         .macro  usr_ret, reg
 805 #ifdef CONFIG_ARM_THUMB
 806         bx      \reg
 807 #else
 808         mov     pc, \reg
 809 #endif
 810         .endm
 811
 812         .align  5
 813         .globl  __kuser_helper_start
 814 __kuser_helper_start:
 815
 816 /*
 817  * Reference prototype:
 818  *
 819  *      void __kernel_memory_barrier(void)
 820  *
 821  * Input:
 822  *
 823  *      lr = return address
 824  *
 825  * Output:
 826  *
 827  *      none
 828  *
 829  * Clobbered:
 830  *
 831  *      none
 832  *
 833  * Definition and user space usage example:
 834  *
 835  *      typedef void (__kernel_dmb_t)(void);
 836  *      #define __kernel_dmb (*(__kernel_dmb_t *)0xffff0fa0)
 837  *
 838  * Apply any needed memory barrier to preserve consistency with data modified
 839  * manually and __kuser_cmpxchg usage.
 840  *
 841  * This could be used as follows:
 842  *
 843  * #define __kernel_dmb() \
 844  *         asm volatile ( "mov r0, #0xffff0fff; mov lr, pc; sub pc, r0, #95" \
 845  *              : : : "r0", "lr","cc" )
 846  */
 847
 848 __kuser_memory_barrier:                         @ 0xffff0fa0
 849         smp_dmb
 850         usr_ret lr
 851
 852         .align  5
 853
 854 /*
 855  * Reference prototype:
 856  *
 857  *      int __kernel_cmpxchg(int oldval, int newval, int *ptr)
 858  *
 859  * Input:
 860  *
 861  *      r0 = oldval
 862  *      r1 = newval
 863  *      r2 = ptr
 864  *      lr = return address
 865  *
 866  * Output:
 867  *
 868  *      r0 = returned value (zero or non-zero)
 869  *      C flag = set if r0 == 0, clear if r0 != 0
 870  *
 871  * Clobbered:
 872  *
 873  *      r3, ip, flags
 874  *
 875  * Definition and user space usage example:
 876  *
 877  *      typedef int (__kernel_cmpxchg_t)(int oldval, int newval, int *ptr);
 878  *      #define __kernel_cmpxchg (*(__kernel_cmpxchg_t *)0xffff0fc0)
 879  *
 880  * Atomically store newval in *ptr if *ptr is equal to oldval for user space.
 881  * Return zero if *ptr was changed or non-zero if no exchange happened.
 882  * The C flag is also set if *ptr was changed to allow for assembly
 883  * optimization in the calling code.
 884  *
 885  * Notes:
 886  *
 887  *    - This routine already includes memory barriers as needed.
 888  *
 889  * For example, a user space atomic_add implementation could look like this:
 890  *
 891  * #define atomic_add(ptr, val) \
 892  *      ({ register unsigned int *__ptr asm("r2") = (ptr); \
 893  *         register unsigned int __result asm("r1"); \
 894  *         asm volatile ( \
 895  *             "1: @ atomic_add\n\t" \
 896  *             "ldr     r0, [r2]\n\t" \
 897  *             "mov     r3, #0xffff0fff\n\t" \
 898  *             "add     lr, pc, #4\n\t" \
 899  *             "add     r1, r0, %2\n\t" \
 900  *             "add     pc, r3, #(0xffff0fc0 - 0xffff0fff)\n\t" \
 901  *             "bcc     1b" \
 902  *             : "=&r" (__result) \
 903  *             : "r" (__ptr), "rIL" (val) \
 904  *             : "r0","r3","ip","lr","cc","memory" ); \
 905  *         __result; })
 906  */
 907
 908 __kuser_cmpxchg:                                @ 0xffff0fc0
 909
 910 #if defined(CONFIG_NEEDS_SYSCALL_FOR_CMPXCHG)
 911
 912         /*
 913          * Poor you.  No fast solution possible...
 914          * The kernel itself must perform the operation.
 915          * A special ghost syscall is used for that (see traps.c).
 916          */
 917         stmfd   sp!, {r7, lr}
 918         ldr     r7, 1f                  @ it's 20 bits
 919         swi     __ARM_NR_cmpxchg
 920         ldmfd   sp!, {r7, pc}
 921 1:      .word   __ARM_NR_cmpxchg
 922
 923 #elif __LINUX_ARM_ARCH__ < 6
 924
 925 #ifdef CONFIG_MMU
 926
 927         /*
 928          * The only thing that can break atomicity in this cmpxchg
 929          * implementation is either an IRQ or a data abort exception
 930          * causing another process/thread to be scheduled in the middle
 931          * of the critical sequence.  To prevent this, code is added to
 932          * the IRQ and data abort exception handlers to set the pc back
 933          * to the beginning of the critical section if it is found to be
 934          * within that critical section (see kuser_cmpxchg_fixup).
 935          */
 936 1:      ldr     r3, [r2]                        @ load current val
 937         subs    r3, r3, r0                      @ compare with oldval
 938 2:      streq   r1, [r2]                        @ store newval if eq
 939         rsbs    r0, r3, #0                      @ set return val and C flag
 940         usr_ret lr
 941
 942         .text
 943 kuser_cmpxchg_fixup:
 944         @ Called from kuser_cmpxchg_check macro.
 945         @ r2 = address of interrupted insn (must be preserved).
 946         @ sp = saved regs. r7 and r8 are clobbered.
 947         @ 1b = first critical insn, 2b = last critical insn.
 948         @ If r2 >= 1b and r2 <= 2b then saved pc_usr is set to 1b.
 949         mov     r7, #0xffff0fff
 950         sub     r7, r7, #(0xffff0fff - (0xffff0fc0 + (1b - __kuser_cmpxchg)))
 951         subs    r8, r2, r7
 952         rsbcss  r8, r8, #(2b - 1b)
 953         strcs   r7, [sp, #S_PC]
 954         mov     pc, lr
 955         .previous
 956
 957 #else
 958 #warning "NPTL on non MMU needs fixing"
 959         mov     r0, #-1
 960         adds    r0, r0, #0
 961         usr_ret lr
 962 #endif
 963
 964 #else
 965
 966         smp_dmb
 967 1:      ldrex   r3, [r2]
 968         subs    r3, r3, r0
 969         strexeq r3, r1, [r2]
 970         teqeq   r3, #1
 971         beq     1b
 972         rsbs    r0, r3, #0
 973         /* beware -- each __kuser slot must be 8 instructions max */
 974         ALT_SMP(b       __kuser_memory_barrier)
 975         ALT_UP(usr_ret  lr)
 976
 977 #endif
 978
 979         .align  5
 980
 981 /*
 982  * Reference prototype:
 983  *
 984  *      int __kernel_get_tls(void)
 985  *
 986  * Input:
 987  *
 988  *      lr = return address
 989  *
 990  * Output:
 991  *
 992  *      r0 = TLS value
 993  *
 994  * Clobbered:
 995  *
 996  *      none
 997  *
 998  * Definition and user space usage example:
 999  *
1000  *      typedef int (__kernel_get_tls_t)(void);
1001  *      #define __kernel_get_tls (*(__kernel_get_tls_t *)0xffff0fe0)
1002  *
1003  * Get the TLS value as previously set via the __ARM_NR_set_tls syscall.
1004  *
1005  * This could be used as follows:
1006  *
1007  * #define __kernel_get_tls() \
1008  *      ({ register unsigned int __val asm("r0"); \
1009  *         asm( "mov r0, #0xffff0fff; mov lr, pc; sub pc, r0, #31" \
1010  *              : "=r" (__val) : : "lr","cc" ); \
1011  *         __val; })
1012  */
1013
1014 __kuser_get_tls:                                @ 0xffff0fe0
1015         ldr     r0, [pc, #(16 - 8)]     @ read TLS, set in kuser_get_tls_init
1016         usr_ret lr
1017         mrc     p15, 0, r0, c13, c0, 3  @ 0xffff0fe8 hardware TLS code
1018         .rep    4
1019         .word   0                       @ 0xffff0ff0 software TLS value, then
1020         .endr                           @ pad up to __kuser_helper_version
1021
1022 /*
1023  * Reference declaration:
1024  *
1025  *      extern unsigned int __kernel_helper_version;
1026  *
1027  * Definition and user space usage example:
1028  *
1029  *      #define __kernel_helper_version (*(unsigned int *)0xffff0ffc)
1030  *
1031  * User space may read this to determine the curent number of helpers
1032  * available.
1033  */
1034
1035 __kuser_helper_version:                         @ 0xffff0ffc
1036         .word   ((__kuser_helper_end - __kuser_helper_start) >> 5)
1037
1038         .globl  __kuser_helper_end
1039 __kuser_helper_end:
1040
1041  THUMB( .thumb  )
1042
1043 /*
1044  * Vector stubs.
1045  *
1046  * This code is copied to 0xffff0200 so we can use branches in the
1047  * vectors, rather than ldr's.  Note that this code must not
1048  * exceed 0x300 bytes.
1049  *
1050  * Common stub entry macro:
1051  *   Enter in IRQ mode, spsr = SVC/USR CPSR, lr = SVC/USR PC
1052  *
1053  * SP points to a minimal amount of processor-private memory, the address
1054  * of which is copied into r0 for the mode specific abort handler.
1055  */
1056         .macro  vector_stub, name, mode, correction=0
1057         .align  5
1058
1059 vector_\name:
1060         .if \correction
1061         sub     lr, lr, #\correction
1062         .endif
1063
1064         @
1065         @ Save r0, lr_<exception> (parent PC) and spsr_<exception>
1066         @ (parent CPSR)
1067         @
1068         stmia   sp, {r0, lr}            @ save r0, lr
1069         mrs     lr, spsr
1070         str     lr, [sp, #8]            @ save spsr
1071
1072         @
1073         @ Prepare for SVC32 mode.  IRQs remain disabled.
1074         @
1075         mrs     r0, cpsr
1076         eor     r0, r0, #(\mode ^ SVC_MODE | PSR_ISETSTATE)
1077         msr     spsr_cxsf, r0
1078
1079         @
1080         @ the branch table must immediately follow this code
1081         @
1082         and     lr, lr, #0x0f
1083  THUMB( adr     r0, 1f                  )
1084  THUMB( ldr     lr, [r0, lr, lsl #2]    )
1085         mov     r0, sp
1086  ARM(   ldr     lr, [pc, lr, lsl #2]    )
1087         movs    pc, lr                  @ branch to handler in SVC mode
1088 ENDPROC(vector_\name)
1089
1090         .align  2
1091         @ handler addresses follow this label
1092 1:
1093         .endm
1094
1095         .globl  __stubs_start
1096 __stubs_start:
1097 /*
1098  * Interrupt dispatcher
1099  */
1100         vector_stub     irq, IRQ_MODE, 4
1101
1102         .long   __irq_usr                       @  0  (USR_26 / USR_32)
1103         .long   __irq_invalid                   @  1  (FIQ_26 / FIQ_32)
1104         .long   __irq_invalid                   @  2  (IRQ_26 / IRQ_32)
1105         .long   __irq_svc                       @  3  (SVC_26 / SVC_32)
1106         .long   __irq_invalid                   @  4
1107         .long   __irq_invalid                   @  5
1108         .long   __irq_invalid                   @  6
1109         .long   __irq_invalid                   @  7
1110         .long   __irq_invalid                   @  8
1111         .long   __irq_invalid                   @  9
1112         .long   __irq_invalid                   @  a
1113         .long   __irq_invalid                   @  b
1114         .long   __irq_invalid                   @  c
1115         .long   __irq_invalid                   @  d
1116         .long   __irq_invalid                   @  e
1117         .long   __irq_invalid                   @  f
1118
1119 /*
1120  * Data abort dispatcher
1121  * Enter in ABT mode, spsr = USR CPSR, lr = USR PC
1122  */
1123         vector_stub     dabt, ABT_MODE, 8
1124
1125         .long   __dabt_usr                      @  0  (USR_26 / USR_32)
1126         .long   __dabt_invalid                  @  1  (FIQ_26 / FIQ_32)
1127         .long   __dabt_invalid                  @  2  (IRQ_26 / IRQ_32)
1128         .long   __dabt_svc                      @  3  (SVC_26 / SVC_32)
1129         .long   __dabt_invalid                  @  4
1130         .long   __dabt_invalid                  @  5
1131         .long   __dabt_invalid                  @  6
1132         .long   __dabt_invalid                  @  7
1133         .long   __dabt_invalid                  @  8
1134         .long   __dabt_invalid                  @  9
1135         .long   __dabt_invalid                  @  a
1136         .long   __dabt_invalid                  @  b
1137         .long   __dabt_invalid                  @  c
1138         .long   __dabt_invalid                  @  d
1139         .long   __dabt_invalid                  @  e
1140         .long   __dabt_invalid                  @  f
1141
1142 /*
1143  * Prefetch abort dispatcher
1144  * Enter in ABT mode, spsr = USR CPSR, lr = USR PC
1145  */
1146         vector_stub     pabt, ABT_MODE, 4
1147
1148         .long   __pabt_usr                      @  0 (USR_26 / USR_32)
1149         .long   __pabt_invalid                  @  1 (FIQ_26 / FIQ_32)
1150         .long   __pabt_invalid                  @  2 (IRQ_26 / IRQ_32)
1151         .long   __pabt_svc                      @  3 (SVC_26 / SVC_32)
1152         .long   __pabt_invalid                  @  4
1153         .long   __pabt_invalid                  @  5
1154         .long   __pabt_invalid                  @  6
1155         .long   __pabt_invalid                  @  7
1156         .long   __pabt_invalid                  @  8
1157         .long   __pabt_invalid                  @  9
1158         .long   __pabt_invalid                  @  a
1159         .long   __pabt_invalid                  @  b
1160         .long   __pabt_invalid                  @  c
1161         .long   __pabt_invalid                  @  d
1162         .long   __pabt_invalid                  @  e
1163         .long   __pabt_invalid                  @  f
1164
1165 /*
1166  * Undef instr entry dispatcher
1167  * Enter in UND mode, spsr = SVC/USR CPSR, lr = SVC/USR PC
1168  */
1169         vector_stub     und, UND_MODE
1170
1171         .long   __und_usr                       @  0 (USR_26 / USR_32)
1172         .long   __und_invalid                   @  1 (FIQ_26 / FIQ_32)
1173         .long   __und_invalid                   @  2 (IRQ_26 / IRQ_32)
1174         .long   __und_svc                       @  3 (SVC_26 / SVC_32)
1175         .long   __und_invalid                   @  4
1176         .long   __und_invalid                   @  5
1177         .long   __und_invalid                   @  6
1178         .long   __und_invalid                   @  7
1179         .long   __und_invalid                   @  8
1180         .long   __und_invalid                   @  9
1181         .long   __und_invalid                   @  a
1182         .long   __und_invalid                   @  b
1183         .long   __und_invalid                   @  c
1184         .long   __und_invalid                   @  d
1185         .long   __und_invalid                   @  e
1186         .long   __und_invalid                   @  f
1187
1188         .align  5
1189
1190 /*=============================================================================
1191  * Undefined FIQs
1192  *-----------------------------------------------------------------------------
1193  * Enter in FIQ mode, spsr = ANY CPSR, lr = ANY PC
1194  * MUST PRESERVE SVC SPSR, but need to switch to SVC mode to show our msg.
1195  * Basically to switch modes, we *HAVE* to clobber one register...  brain
1196  * damage alert!  I don't think that we can execute any code in here in any
1197  * other mode than FIQ...  Ok you can switch to another mode, but you can't
1198  * get out of that mode without clobbering one register.
1199  */
1200 vector_fiq:
1201         disable_fiq
1202         subs    pc, lr, #4
1203
1204 /*=============================================================================
1205  * Address exception handler
1206  *-----------------------------------------------------------------------------
1207  * These aren't too critical.
1208  * (they're not supposed to happen, and won't happen in 32-bit data mode).
1209  */
1210
1211 vector_addrexcptn:
1212         b       vector_addrexcptn
1213
1214 /*
1215  * We group all the following data together to optimise
1216  * for CPUs with separate I & D caches.
1217  */
1218         .align  5
1219
1220 .LCvswi:
1221         .word   vector_swi
1222
1223         .globl  __stubs_end
1224 __stubs_end:
1225
1226         .equ    stubs_offset, __vectors_start + 0x200 - __stubs_start
1227
1228         .globl  __vectors_start
1229 __vectors_start:
1230  ARM(   swi     SYS_ERROR0      )
1231  THUMB( svc     #0              )
1232  THUMB( nop                     )
1233         W(b)    vector_und + stubs_offset
1234         W(ldr)  pc, .LCvswi + stubs_offset
1235         W(b)    vector_pabt + stubs_offset
1236         W(b)    vector_dabt + stubs_offset
1237         W(b)    vector_addrexcptn + stubs_offset
1238         W(b)    vector_irq + stubs_offset
1239         W(b)    vector_fiq + stubs_offset
1240
1241         .globl  __vectors_end
1242 __vectors_end:
1243
1244         .data
1245
1246         .globl  cr_alignment
1247         .globl  cr_no_alignment
1248 cr_alignment:
1249         .space  4
1250 cr_no_alignment:
1251         .space  4