arch/arm/mach-imx/mach-imx6q.c

   1 /*
   2  * Copyright 2011-2013 Freescale Semiconductor, Inc.
   3  * Copyright 2011 Linaro Ltd.
   4  *
   5  * The code contained herein is licensed under the GNU General Public
   6  * License. You may obtain a copy of the GNU General Public License
   7  * Version 2 or later at the following locations:
   8  *
   9  * http://www.opensource.org/licenses/gpl-license.html
  10  * http://www.gnu.org/copyleft/gpl.html
  11  */
  12
  13 #include <linux/clk.h>
  14 #include <linux/clkdev.h>
  15 #include <linux/cpu.h>
  16 #include <linux/delay.h>
  17 #include <linux/export.h>
  18 #include <linux/init.h>
  19 #include <linux/io.h>
  20 #include <linux/irq.h>
  21 #include <linux/irqchip.h>
  22 #include <linux/of.h>
  23 #include <linux/of_address.h>
  24 #include <linux/of_irq.h>
  25 #include <linux/of_platform.h>
  26 #include <linux/pm_opp.h>
  27 #include <linux/pci.h>
  28 #include <linux/phy.h>
  29 #include <linux/reboot.h>
  30 #include <linux/regmap.h>
  31 #include <linux/micrel_phy.h>
  32 #include <linux/mfd/syscon.h>
  33 #include <linux/mfd/syscon/imx6q-iomuxc-gpr.h>
  34 #include <asm/mach/arch.h>
  35 #include <asm/mach/map.h>
  36 #include <asm/system_misc.h>
  37
  38 #include "common.h"
  39 #include "cpuidle.h"
  40 #include "hardware.h"
  41
  42 /* For imx6q sabrelite board: set KSZ9021RN RGMII pad skew */
  43 static int ksz9021rn_phy_fixup(struct phy_device *phydev)
  44 {
  45         if (IS_BUILTIN(CONFIG_PHYLIB)) {
  46                 /* min rx data delay */
  47                 phy_write(phydev, MICREL_KSZ9021_EXTREG_CTRL,
  48                         0x8000 | MICREL_KSZ9021_RGMII_RX_DATA_PAD_SCEW);
  49                 phy_write(phydev, MICREL_KSZ9021_EXTREG_DATA_WRITE, 0x0000);
  50
  51                 /* max rx/tx clock delay, min rx/tx control delay */
  52                 phy_write(phydev, MICREL_KSZ9021_EXTREG_CTRL,
  53                         0x8000 | MICREL_KSZ9021_RGMII_CLK_CTRL_PAD_SCEW);
  54                 phy_write(phydev, MICREL_KSZ9021_EXTREG_DATA_WRITE, 0xf0f0);
  55                 phy_write(phydev, MICREL_KSZ9021_EXTREG_CTRL,
  56                         MICREL_KSZ9021_RGMII_CLK_CTRL_PAD_SCEW);
  57         }
  58
  59         return 0;
  60 }
  61
  62 static void mmd_write_reg(struct phy_device *dev, int device, int reg, int val)
  63 {
  64         phy_write(dev, 0x0d, device);
  65         phy_write(dev, 0x0e, reg);
  66         phy_write(dev, 0x0d, (1 << 14) | device);
  67         phy_write(dev, 0x0e, val);
  68 }
  69
  70 static int ksz9031rn_phy_fixup(struct phy_device *dev)
  71 {
  72         /*
  73          * min rx data delay, max rx/tx clock delay,
  74          * min rx/tx control delay
  75          */
  76         mmd_write_reg(dev, 2, 4, 0);
  77         mmd_write_reg(dev, 2, 5, 0);
  78         mmd_write_reg(dev, 2, 8, 0x003ff);
  79
  80         return 0;
  81 }
  82
  83 /*
  84  * fixup for PLX PEX8909 bridge to configure GPIO1-7 as output High
  85  * as they are used for slots1-7 PERST#
  86  */
  87 static void ventana_pciesw_early_fixup(struct pci_dev *dev)
  88 {
  89         u32 dw;
  90
  91         if (!of_machine_is_compatible("gw,ventana"))
  92                 return;
  93
  94         if (dev->devfn != 0)
  95                 return;
  96
  97         pci_read_config_dword(dev, 0x62c, &dw);
  98         dw |= 0xaaa8; // GPIO1-7 outputs
  99         pci_write_config_dword(dev, 0x62c, dw);
 100
 101         pci_read_config_dword(dev, 0x644, &dw);
 102         dw |= 0xfe;   // GPIO1-7 output high
 103         pci_write_config_dword(dev, 0x644, dw);
 104
 105         msleep(100);
 106 }
 107 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_PLX, 0x8609, ventana_pciesw_early_fixup);
 108 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_PLX, 0x8606, ventana_pciesw_early_fixup);
 109 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_PLX, 0x8604, ventana_pciesw_early_fixup);
 110
 111 static void mmd_write_reg(struct phy_device *dev, int device, int reg, int val)
 112 {
 113         phy_write(dev, 0x0d, device);
 114         phy_write(dev, 0x0e, reg);
 115         phy_write(dev, 0x0d, (1 << 14) | device);
 116         phy_write(dev, 0x0e, val);
 117 }
 118
 119 static int ksz9031rn_phy_fixup(struct phy_device *dev)
 120 {
 121         /*
 122          * min rx data delay, max rx/tx clock delay,
 123          * min rx/tx control delay
 124          */
 125         mmd_write_reg(dev, 2, 4, 0);
 126         mmd_write_reg(dev, 2, 5, 0);
 127         mmd_write_reg(dev, 2, 8, 0x003ff);
 128
 129         return 0;
 130 }
 131
 132 static int ar8031_phy_fixup(struct phy_device *dev)
 133 {
 134         u16 val;
 135
 136         /* To enable AR8031 output a 125MHz clk from CLK_25M */
 137         phy_write(dev, 0xd, 0x7);
 138         phy_write(dev, 0xe, 0x8016);
 139         phy_write(dev, 0xd, 0x4007);
 140
 141         val = phy_read(dev, 0xe);
 142         val &= 0xffe3;
 143         val |= 0x18;
 144         phy_write(dev, 0xe, val);
 145
 146         /* introduce tx clock delay */
 147         phy_write(dev, 0x1d, 0x5);
 148         val = phy_read(dev, 0x1e);
 149         val |= 0x0100;
 150         phy_write(dev, 0x1e, val);
 151
 152         return 0;
 153 }
 154
 155 #define PHY_ID_AR8031   0x004dd074
 156
 157 static int ar8035_phy_fixup(struct phy_device *dev)
 158 {
 159         u16 val;
 160
 161         /* Ar803x phy SmartEEE feature cause link status generates glitch,
 162          * which cause ethernet link down/up issue, so disable SmartEEE
 163          */
 164         phy_write(dev, 0xd, 0x3);
 165         phy_write(dev, 0xe, 0x805d);
 166         phy_write(dev, 0xd, 0x4003);
 167
 168         val = phy_read(dev, 0xe);
 169         phy_write(dev, 0xe, val & ~(1 << 8));
 170
 171         /*
 172          * Enable 125MHz clock from CLK_25M on the AR8031.  This
 173          * is fed in to the IMX6 on the ENET_REF_CLK (V22) pad.
 174          * Also, introduce a tx clock delay.
 175          *
 176          * This is the same as is the AR8031 fixup.
 177          */
 178         ar8031_phy_fixup(dev);
 179
 180         /*check phy power*/
 181         val = phy_read(dev, 0x0);
 182         if (val & BMCR_PDOWN)
 183                 phy_write(dev, 0x0, val & ~BMCR_PDOWN);
 184
 185         return 0;
 186 }
 187
 188 #define PHY_ID_AR8035 0x004dd072
 189
 190 static void __init imx6q_enet_phy_init(void)
 191 {
 192         if (IS_BUILTIN(CONFIG_PHYLIB)) {
 193                 phy_register_fixup_for_uid(PHY_ID_KSZ9021, MICREL_PHY_ID_MASK,
 194                                 ksz9021rn_phy_fixup);
 195                 phy_register_fixup_for_uid(PHY_ID_KSZ9031, MICREL_PHY_ID_MASK,
 196                                 ksz9031rn_phy_fixup);
 197                 phy_register_fixup_for_uid(PHY_ID_AR8031, 0xffffffff,
 198                                 ar8031_phy_fixup);
 199                 phy_register_fixup_for_uid(PHY_ID_AR8035, 0xffffffef,
 200                                 ar8035_phy_fixup);
 201         }
 202 }
 203
 204 static void __init imx6q_1588_init(void)
 205 {
 206         struct device_node *np;
 207         struct clk *ptp_clk;
 208         struct clk *enet_ref;
 209         struct regmap *gpr;
 210         u32 clksel;
 211
 212         np = of_find_compatible_node(NULL, NULL, "fsl,imx6q-fec");
 213         if (!np) {
 214                 pr_warn("%s: failed to find fec node\n", __func__);
 215                 return;
 216         }
 217
 218         ptp_clk = of_clk_get(np, 2);
 219         if (IS_ERR(ptp_clk)) {
 220                 pr_warn("%s: failed to get ptp clock\n", __func__);
 221                 goto put_node;
 222         }
 223
 224         enet_ref = clk_get_sys(NULL, "enet_ref");
 225         if (IS_ERR(enet_ref)) {
 226                 pr_warn("%s: failed to get enet clock\n", __func__);
 227                 goto put_ptp_clk;
 228         }
 229
 230         /*
 231          * If enet_ref from ANATOP/CCM is the PTP clock source, we need to
 232          * set bit IOMUXC_GPR1[21].  Or the PTP clock must be from pad
 233          * (external OSC), and we need to clear the bit.
 234          */
 235         clksel = ptp_clk == enet_ref ? IMX6Q_GPR1_ENET_CLK_SEL_ANATOP :
 236                                        IMX6Q_GPR1_ENET_CLK_SEL_PAD;
 237         gpr = syscon_regmap_lookup_by_compatible("fsl,imx6q-iomuxc-gpr");
 238         if (!IS_ERR(gpr))
 239                 regmap_update_bits(gpr, IOMUXC_GPR1,
 240                                 IMX6Q_GPR1_ENET_CLK_SEL_MASK,
 241                                 clksel);
 242         else
 243                 pr_err("failed to find fsl,imx6q-iomux-gpr regmap\n");
 244
 245         clk_put(enet_ref);
 246 put_ptp_clk:
 247         clk_put(ptp_clk);
 248 put_node:
 249         of_node_put(np);
 250 }
 251
 252 static void __init imx6q_axi_init(void)
 253 {
 254         struct regmap *gpr;
 255         unsigned int mask;
 256
 257         gpr = syscon_regmap_lookup_by_compatible("fsl,imx6q-iomuxc-gpr");
 258         if (!IS_ERR(gpr)) {
 259                 /*
 260                  * Enable the cacheable attribute of VPU and IPU
 261                  * AXI transactions.
 262                  */
 263                 mask = IMX6Q_GPR4_VPU_WR_CACHE_SEL |
 264                         IMX6Q_GPR4_VPU_RD_CACHE_SEL |
 265                         IMX6Q_GPR4_VPU_P_WR_CACHE_VAL |
 266                         IMX6Q_GPR4_VPU_P_RD_CACHE_VAL_MASK |
 267                         IMX6Q_GPR4_IPU_WR_CACHE_CTL |
 268                         IMX6Q_GPR4_IPU_RD_CACHE_CTL;
 269                 regmap_update_bits(gpr, IOMUXC_GPR4, mask, mask);
 270
 271                 /* Increase IPU read QoS priority */
 272                 regmap_update_bits(gpr, IOMUXC_GPR6,
 273                                 IMX6Q_GPR6_IPU1_ID00_RD_QOS_MASK |
 274                                 IMX6Q_GPR6_IPU1_ID01_RD_QOS_MASK,
 275                                 (0xf << 16) | (0x7 << 20));
 276                 regmap_update_bits(gpr, IOMUXC_GPR7,
 277                                 IMX6Q_GPR7_IPU2_ID00_RD_QOS_MASK |
 278                                 IMX6Q_GPR7_IPU2_ID01_RD_QOS_MASK,
 279                                 (0xf << 16) | (0x7 << 20));
 280         } else {
 281                 pr_warn("failed to find fsl,imx6q-iomuxc-gpr regmap\n");
 282         }
 283 }
 284
 285 static void __init imx6q_init_machine(void)
 286 {
 287         struct device *parent;
 288
 289         imx_print_silicon_rev(cpu_is_imx6dl() ? "i.MX6DL" : "i.MX6Q",
 290                               imx_get_soc_revision());
 291
 292         mxc_arch_reset_init_dt();
 293
 294         parent = imx_soc_device_init();
 295         if (parent == NULL)
 296                 pr_warn("failed to initialize soc device\n");
 297
 298         imx6q_enet_phy_init();
 299
 300         of_platform_populate(NULL, of_default_bus_match_table, NULL, parent);
 301
 302         imx_anatop_init();
 303         cpu_is_imx6q() ?  imx6q_pm_init() : imx6dl_pm_init();
 304         imx6q_1588_init();
 305         imx6q_axi_init();
 306 }
 307
 308 #define OCOTP_CFG3                      0x440
 309 #define OCOTP_CFG3_SPEED_SHIFT          16
 310 #define OCOTP_CFG3_SPEED_1P2GHZ         0x3
 311 #define OCOTP_CFG3_SPEED_996MHZ         0x2
 312 #define OCOTP_CFG3_SPEED_852MHZ         0x1
 313
 314 static void __init imx6q_opp_check_speed_grading(struct device *cpu_dev)
 315 {
 316         struct device_node *np;
 317         void __iomem *base;
 318         u32 val;
 319
 320         np = of_find_compatible_node(NULL, NULL, "fsl,imx6q-ocotp");
 321         if (!np) {
 322                 pr_warn("failed to find ocotp node\n");
 323                 return;
 324         }
 325
 326         base = of_iomap(np, 0);
 327         if (!base) {
 328                 pr_warn("failed to map ocotp\n");
 329                 goto put_node;
 330         }
 331
 332         /*
 333          * SPEED_GRADING[1:0] defines the max speed of ARM:
 334          * 2b'11: 1200000000Hz;
 335          * 2b'10: 996000000Hz;
 336          * 2b'01: 852000000Hz; -- i.MX6Q Only, exclusive with 996MHz.
 337          * 2b'00: 792000000Hz;
 338          * We need to set the max speed of ARM according to fuse map.
 339          */
 340         val = readl_relaxed(base + OCOTP_CFG3);
 341         val >>= OCOTP_CFG3_SPEED_SHIFT;
 342         val &= 0x3;
 343
 344         if (val != OCOTP_CFG3_SPEED_1P2GHZ)
 345                 if (dev_pm_opp_disable(cpu_dev, 1200000000))
 346                         pr_warn("failed to disable 1.2 GHz OPP\n");
 347         if (val < OCOTP_CFG3_SPEED_996MHZ)
 348                 if (dev_pm_opp_disable(cpu_dev, 996000000))
 349                         pr_warn("failed to disable 996 MHz OPP\n");
 350         if (cpu_is_imx6q()) {
 351                 if (val != OCOTP_CFG3_SPEED_852MHZ)
 352                         if (dev_pm_opp_disable(cpu_dev, 852000000))
 353                                 pr_warn("failed to disable 852 MHz OPP\n");
 354         }
 355
 356 put_node:
 357         of_node_put(np);
 358 }
 359
 360 static void __init imx6q_opp_init(void)
 361 {
 362         struct device_node *np;
 363         struct device *cpu_dev = get_cpu_device(0);
 364
 365         if (!cpu_dev) {
 366                 pr_warn("failed to get cpu0 device\n");
 367                 return;
 368         }
 369         np = of_node_get(cpu_dev->of_node);
 370         if (!np) {
 371                 pr_warn("failed to find cpu0 node\n");
 372                 return;
 373         }
 374
 375         if (of_init_opp_table(cpu_dev)) {
 376                 pr_warn("failed to init OPP table\n");
 377                 goto put_node;
 378         }
 379
 380         imx6q_opp_check_speed_grading(cpu_dev);
 381
 382 put_node:
 383         of_node_put(np);
 384 }
 385
 386 static struct platform_device imx6q_cpufreq_pdev = {
 387         .name = "imx6q-cpufreq",
 388 };
 389
 390 static void __init imx6q_init_late(void)
 391 {
 392         /*
 393          * WAIT mode is broken on TO 1.0 and 1.1, so there is no point
 394          * to run cpuidle on them.
 395          */
 396         if (imx_get_soc_revision() > IMX_CHIP_REVISION_1_1)
 397                 imx6q_cpuidle_init();
 398
 399         if (IS_ENABLED(CONFIG_ARM_IMX6Q_CPUFREQ)) {
 400                 imx6q_opp_init();
 401                 platform_device_register(&imx6q_cpufreq_pdev);
 402         }
 403 }
 404
 405 static void __init imx6q_map_io(void)
 406 {
 407         debug_ll_io_init();
 408         imx_scu_map_io();
 409         imx6_pm_map_io();
 410 }
 411
 412 static void __init imx6q_init_irq(void)
 413 {
 414         imx_init_revision_from_anatop();
 415         imx_init_l2cache();
 416         imx_src_init();
 417         imx_gpc_init();
 418         irqchip_init();
 419 }
 420
 421 static const char *imx6q_dt_compat[] __initconst = {
 422         "fsl,imx6dl",
 423         "fsl,imx6q",
 424         NULL,
 425 };
 426
 427 DT_MACHINE_START(IMX6Q, "Freescale i.MX6 Quad/DualLite (Device Tree)")
 428         /*
 429          * i.MX6Q/DL maps system memory at 0x10000000 (offset 256MiB), and
 430          * GPU has a limit on physical address that it accesses, which must
 431          * be below 2GiB.
 432          */
 433         .dma_zone_size  = (SZ_2G - SZ_256M),
 434         .smp            = smp_ops(imx_smp_ops),
 435         .map_io         = imx6q_map_io,
 436         .init_irq       = imx6q_init_irq,
 437         .init_machine   = imx6q_init_machine,
 438         .init_late      = imx6q_init_late,
 439         .dt_compat      = imx6q_dt_compat,
 440         .restart        = mxc_restart,
 441 MACHINE_END