arch/arm/mach-omap2/clock2420_data.c

   1 /*
   2  * OMAP2420 clock data
   3  *
   4  * Copyright (C) 2005-2009 Texas Instruments, Inc.
   5  * Copyright (C) 2004-2011 Nokia Corporation
   6  *
   7  * Contacts:
   8  * Richard Woodruff <r-woodruff2@ti.com>
   9  * Paul Walmsley
  10  *
  11  * This program is free software; you can redistribute it and/or modify
  12  * it under the terms of the GNU General Public License version 2 as
  13  * published by the Free Software Foundation.
  14  */
  15
  16 #include <linux/kernel.h>
  17 #include <linux/io.h>
  18 #include <linux/clk.h>
  19 #include <linux/list.h>
  20
  21 #include "soc.h"
  22 #include "iomap.h"
  23 #include "clock.h"
  24 #include "clock2xxx.h"
  25 #include "opp2xxx.h"
  26 #include "cm2xxx_3xxx.h"
  27 #include "prm2xxx_3xxx.h"
  28 #include "prm-regbits-24xx.h"
  29 #include "cm-regbits-24xx.h"
  30 #include "sdrc.h"
  31 #include "control.h"
  32
  33 #define OMAP_CM_REGADDR                 OMAP2420_CM_REGADDR
  34
  35 /*
  36  * 2420 clock tree.
  37  *
  38  * NOTE:In many cases here we are assigning a 'default' parent. In
  39  *      many cases the parent is selectable. The set parent calls will
  40  *      also switch sources.
  41  *
  42  *      Several sources are given initial rates which may be wrong, this will
  43  *      be fixed up in the init func.
  44  *
  45  *      Things are broadly separated below by clock domains. It is
  46  *      noteworthy that most peripherals have dependencies on multiple clock
  47  *      domains. Many get their interface clocks from the L4 domain, but get
  48  *      functional clocks from fixed sources or other core domain derived
  49  *      clocks.
  50  */
  51
  52 /* Base external input clocks */
  53 static struct clk func_32k_ck = {
  54         .name           = "func_32k_ck",
  55         .ops            = &clkops_null,
  56         .rate           = 32768,
  57         .clkdm_name     = "wkup_clkdm",
  58 };
  59
  60 static struct clk secure_32k_ck = {
  61         .name           = "secure_32k_ck",
  62         .ops            = &clkops_null,
  63         .rate           = 32768,
  64         .clkdm_name     = "wkup_clkdm",
  65 };
  66
  67 /* Typical 12/13MHz in standalone mode, will be 26Mhz in chassis mode */
  68 static struct clk osc_ck = {            /* (*12, *13, 19.2, *26, 38.4)MHz */
  69         .name           = "osc_ck",
  70         .ops            = &clkops_oscck,
  71         .clkdm_name     = "wkup_clkdm",
  72         .recalc         = &omap2_osc_clk_recalc,
  73 };
  74
  75 /* Without modem likely 12MHz, with modem likely 13MHz */
  76 static struct clk sys_ck = {            /* (*12, *13, 19.2, 26, 38.4)MHz */
  77         .name           = "sys_ck",             /* ~ ref_clk also */
  78         .ops            = &clkops_null,
  79         .parent         = &osc_ck,
  80         .clkdm_name     = "wkup_clkdm",
  81         .recalc         = &omap2xxx_sys_clk_recalc,
  82 };
  83
  84 static struct clk alt_ck = {            /* Typical 54M or 48M, may not exist */
  85         .name           = "alt_ck",
  86         .ops            = &clkops_null,
  87         .rate           = 54000000,
  88         .clkdm_name     = "wkup_clkdm",
  89 };
  90
  91 /* Optional external clock input for McBSP CLKS */
  92 static struct clk mcbsp_clks = {
  93         .name           = "mcbsp_clks",
  94         .ops            = &clkops_null,
  95 };
  96
  97 /*
  98  * Analog domain root source clocks
  99  */
 100
 101 /* dpll_ck, is broken out in to special cases through clksel */
 102 /* REVISIT: Rate changes on dpll_ck trigger a full set change.  ...
 103  * deal with this
 104  */
 105
 106 static struct dpll_data dpll_dd = {
 107         .mult_div1_reg          = OMAP_CM_REGADDR(PLL_MOD, CM_CLKSEL1),
 108         .mult_mask              = OMAP24XX_DPLL_MULT_MASK,
 109         .div1_mask              = OMAP24XX_DPLL_DIV_MASK,
 110         .clk_bypass             = &sys_ck,
 111         .clk_ref                = &sys_ck,
 112         .control_reg            = OMAP_CM_REGADDR(PLL_MOD, CM_CLKEN),
 113         .enable_mask            = OMAP24XX_EN_DPLL_MASK,
 114         .max_multiplier         = 1023,
 115         .min_divider            = 1,
 116         .max_divider            = 16,
 117 };
 118
 119 /*
 120  * XXX Cannot add round_rate here yet, as this is still a composite clock,
 121  * not just a DPLL
 122  */
 123 static struct clk dpll_ck = {
 124         .name           = "dpll_ck",
 125         .ops            = &clkops_omap2xxx_dpll_ops,
 126         .parent         = &sys_ck,              /* Can be func_32k also */
 127         .dpll_data      = &dpll_dd,
 128         .clkdm_name     = "wkup_clkdm",
 129         .recalc         = &omap2_dpllcore_recalc,
 130         .set_rate       = &omap2_reprogram_dpllcore,
 131 };
 132
 133 static struct clk apll96_ck = {
 134         .name           = "apll96_ck",
 135         .ops            = &clkops_apll96,
 136         .parent         = &sys_ck,
 137         .rate           = 96000000,
 138         .flags          = ENABLE_ON_INIT,
 139         .clkdm_name     = "wkup_clkdm",
 140         .enable_reg     = OMAP_CM_REGADDR(PLL_MOD, CM_CLKEN),
 141         .enable_bit     = OMAP24XX_EN_96M_PLL_SHIFT,
 142 };
 143
 144 static struct clk apll54_ck = {
 145         .name           = "apll54_ck",
 146         .ops            = &clkops_apll54,
 147         .parent         = &sys_ck,
 148         .rate           = 54000000,
 149         .flags          = ENABLE_ON_INIT,
 150         .clkdm_name     = "wkup_clkdm",
 151         .enable_reg     = OMAP_CM_REGADDR(PLL_MOD, CM_CLKEN),
 152         .enable_bit     = OMAP24XX_EN_54M_PLL_SHIFT,
 153 };
 154
 155 /*
 156  * PRCM digital base sources
 157  */
 158
 159 /* func_54m_ck */
 160
 161 static const struct clksel_rate func_54m_apll54_rates[] = {
 162         { .div = 1, .val = 0, .flags = RATE_IN_24XX },
 163         { .div = 0 },
 164 };
 165
 166 static const struct clksel_rate func_54m_alt_rates[] = {
 167         { .div = 1, .val = 1, .flags = RATE_IN_24XX },
 168         { .div = 0 },
 169 };
 170
 171 static const struct clksel func_54m_clksel[] = {
 172         { .parent = &apll54_ck, .rates = func_54m_apll54_rates, },
 173         { .parent = &alt_ck,    .rates = func_54m_alt_rates, },
 174         { .parent = NULL },
 175 };
 176
 177 static struct clk func_54m_ck = {
 178         .name           = "func_54m_ck",
 179         .ops            = &clkops_null,
 180         .parent         = &apll54_ck,   /* can also be alt_clk */
 181         .clkdm_name     = "wkup_clkdm",
 182         .init           = &omap2_init_clksel_parent,
 183         .clksel_reg     = OMAP_CM_REGADDR(PLL_MOD, CM_CLKSEL1),
 184         .clksel_mask    = OMAP24XX_54M_SOURCE_MASK,
 185         .clksel         = func_54m_clksel,
 186         .recalc         = &omap2_clksel_recalc,
 187 };
 188
 189 static struct clk core_ck = {
 190         .name           = "core_ck",
 191         .ops            = &clkops_null,
 192         .parent         = &dpll_ck,             /* can also be 32k */
 193         .clkdm_name     = "wkup_clkdm",
 194         .recalc         = &followparent_recalc,
 195 };
 196
 197 static struct clk func_96m_ck = {
 198         .name           = "func_96m_ck",
 199         .ops            = &clkops_null,
 200         .parent         = &apll96_ck,
 201         .clkdm_name     = "wkup_clkdm",
 202         .recalc         = &followparent_recalc,
 203 };
 204
 205 /* func_48m_ck */
 206
 207 static const struct clksel_rate func_48m_apll96_rates[] = {
 208         { .div = 2, .val = 0, .flags = RATE_IN_24XX },
 209         { .div = 0 },
 210 };
 211
 212 static const struct clksel_rate func_48m_alt_rates[] = {
 213         { .div = 1, .val = 1, .flags = RATE_IN_24XX },
 214         { .div = 0 },
 215 };
 216
 217 static const struct clksel func_48m_clksel[] = {
 218         { .parent = &apll96_ck, .rates = func_48m_apll96_rates },
 219         { .parent = &alt_ck, .rates = func_48m_alt_rates },
 220         { .parent = NULL }
 221 };
 222
 223 static struct clk func_48m_ck = {
 224         .name           = "func_48m_ck",
 225         .ops            = &clkops_null,
 226         .parent         = &apll96_ck,    /* 96M or Alt */
 227         .clkdm_name     = "wkup_clkdm",
 228         .init           = &omap2_init_clksel_parent,
 229         .clksel_reg     = OMAP_CM_REGADDR(PLL_MOD, CM_CLKSEL1),
 230         .clksel_mask    = OMAP24XX_48M_SOURCE_MASK,
 231         .clksel         = func_48m_clksel,
 232         .recalc         = &omap2_clksel_recalc,
 233         .round_rate     = &omap2_clksel_round_rate,
 234         .set_rate       = &omap2_clksel_set_rate
 235 };
 236
 237 static struct clk func_12m_ck = {
 238         .name           = "func_12m_ck",
 239         .ops            = &clkops_null,
 240         .parent         = &func_48m_ck,
 241         .fixed_div      = 4,
 242         .clkdm_name     = "wkup_clkdm",
 243         .recalc         = &omap_fixed_divisor_recalc,
 244 };
 245
 246 /* Secure timer, only available in secure mode */
 247 static struct clk wdt1_osc_ck = {
 248         .name           = "ck_wdt1_osc",
 249         .ops            = &clkops_null, /* RMK: missing? */
 250         .parent         = &osc_ck,
 251         .recalc         = &followparent_recalc,
 252 };
 253
 254 /*
 255  * The common_clkout* clksel_rate structs are common to
 256  * sys_clkout, sys_clkout_src, sys_clkout2, and sys_clkout2_src.
 257  * sys_clkout2_* are 2420-only, so the
 258  * clksel_rate flags fields are inaccurate for those clocks. This is
 259  * harmless since access to those clocks are gated by the struct clk
 260  * flags fields, which mark them as 2420-only.
 261  */
 262 static const struct clksel_rate common_clkout_src_core_rates[] = {
 263         { .div = 1, .val = 0, .flags = RATE_IN_24XX },
 264         { .div = 0 }
 265 };
 266
 267 static const struct clksel_rate common_clkout_src_sys_rates[] = {
 268         { .div = 1, .val = 1, .flags = RATE_IN_24XX },
 269         { .div = 0 }
 270 };
 271
 272 static const struct clksel_rate common_clkout_src_96m_rates[] = {
 273         { .div = 1, .val = 2, .flags = RATE_IN_24XX },
 274         { .div = 0 }
 275 };
 276
 277 static const struct clksel_rate common_clkout_src_54m_rates[] = {
 278         { .div = 1, .val = 3, .flags = RATE_IN_24XX },
 279         { .div = 0 }
 280 };
 281
 282 static const struct clksel common_clkout_src_clksel[] = {
 283         { .parent = &core_ck,     .rates = common_clkout_src_core_rates },
 284         { .parent = &sys_ck,      .rates = common_clkout_src_sys_rates },
 285         { .parent = &func_96m_ck, .rates = common_clkout_src_96m_rates },
 286         { .parent = &func_54m_ck, .rates = common_clkout_src_54m_rates },
 287         { .parent = NULL }
 288 };
 289
 290 static struct clk sys_clkout_src = {
 291         .name           = "sys_clkout_src",
 292         .ops            = &clkops_omap2_dflt,
 293         .parent         = &func_54m_ck,
 294         .clkdm_name     = "wkup_clkdm",
 295         .enable_reg     = OMAP2420_PRCM_CLKOUT_CTRL,
 296         .enable_bit     = OMAP24XX_CLKOUT_EN_SHIFT,
 297         .init           = &omap2_init_clksel_parent,
 298         .clksel_reg     = OMAP2420_PRCM_CLKOUT_CTRL,
 299         .clksel_mask    = OMAP24XX_CLKOUT_SOURCE_MASK,
 300         .clksel         = common_clkout_src_clksel,
 301         .recalc         = &omap2_clksel_recalc,
 302         .round_rate     = &omap2_clksel_round_rate,
 303         .set_rate       = &omap2_clksel_set_rate
 304 };
 305
 306 static const struct clksel_rate common_clkout_rates[] = {
 307         { .div = 1, .val = 0, .flags = RATE_IN_24XX },
 308         { .div = 2, .val = 1, .flags = RATE_IN_24XX },
 309         { .div = 4, .val = 2, .flags = RATE_IN_24XX },
 310         { .div = 8, .val = 3, .flags = RATE_IN_24XX },
 311         { .div = 16, .val = 4, .flags = RATE_IN_24XX },
 312         { .div = 0 },
 313 };
 314
 315 static const struct clksel sys_clkout_clksel[] = {
 316         { .parent = &sys_clkout_src, .rates = common_clkout_rates },
 317         { .parent = NULL }
 318 };
 319
 320 static struct clk sys_clkout = {
 321         .name           = "sys_clkout",
 322         .ops            = &clkops_null,
 323         .parent         = &sys_clkout_src,
 324         .clkdm_name     = "wkup_clkdm",
 325         .clksel_reg     = OMAP2420_PRCM_CLKOUT_CTRL,
 326         .clksel_mask    = OMAP24XX_CLKOUT_DIV_MASK,
 327         .clksel         = sys_clkout_clksel,
 328         .recalc         = &omap2_clksel_recalc,
 329         .round_rate     = &omap2_clksel_round_rate,
 330         .set_rate       = &omap2_clksel_set_rate
 331 };
 332
 333 /* In 2430, new in 2420 ES2 */
 334 static struct clk sys_clkout2_src = {
 335         .name           = "sys_clkout2_src",
 336         .ops            = &clkops_omap2_dflt,
 337         .parent         = &func_54m_ck,
 338         .clkdm_name     = "wkup_clkdm",
 339         .enable_reg     = OMAP2420_PRCM_CLKOUT_CTRL,
 340         .enable_bit     = OMAP2420_CLKOUT2_EN_SHIFT,
 341         .init           = &omap2_init_clksel_parent,
 342         .clksel_reg     = OMAP2420_PRCM_CLKOUT_CTRL,
 343         .clksel_mask    = OMAP2420_CLKOUT2_SOURCE_MASK,
 344         .clksel         = common_clkout_src_clksel,
 345         .recalc         = &omap2_clksel_recalc,
 346         .round_rate     = &omap2_clksel_round_rate,
 347         .set_rate       = &omap2_clksel_set_rate
 348 };
 349
 350 static const struct clksel sys_clkout2_clksel[] = {
 351         { .parent = &sys_clkout2_src, .rates = common_clkout_rates },
 352         { .parent = NULL }
 353 };
 354
 355 /* In 2430, new in 2420 ES2 */
 356 static struct clk sys_clkout2 = {
 357         .name           = "sys_clkout2",
 358         .ops            = &clkops_null,
 359         .parent         = &sys_clkout2_src,
 360         .clkdm_name     = "wkup_clkdm",
 361         .clksel_reg     = OMAP2420_PRCM_CLKOUT_CTRL,
 362         .clksel_mask    = OMAP2420_CLKOUT2_DIV_MASK,
 363         .clksel         = sys_clkout2_clksel,
 364         .recalc         = &omap2_clksel_recalc,
 365         .round_rate     = &omap2_clksel_round_rate,
 366         .set_rate       = &omap2_clksel_set_rate
 367 };
 368
 369 static struct clk emul_ck = {
 370         .name           = "emul_ck",
 371         .ops            = &clkops_omap2_dflt,
 372         .parent         = &func_54m_ck,
 373         .clkdm_name     = "wkup_clkdm",
 374         .enable_reg     = OMAP2420_PRCM_CLKEMUL_CTRL,
 375         .enable_bit     = OMAP24XX_EMULATION_EN_SHIFT,
 376         .recalc         = &followparent_recalc,
 377
 378 };
 379
 380 /*
 381  * MPU clock domain
 382  *      Clocks:
 383  *              MPU_FCLK, MPU_ICLK
 384  *              INT_M_FCLK, INT_M_I_CLK
 385  *
 386  * - Individual clocks are hardware managed.
 387  * - Base divider comes from: CM_CLKSEL_MPU
 388  *
 389  */
 390 static const struct clksel_rate mpu_core_rates[] = {
 391         { .div = 1, .val = 1, .flags = RATE_IN_24XX },
 392         { .div = 2, .val = 2, .flags = RATE_IN_24XX },
 393         { .div = 4, .val = 4, .flags = RATE_IN_242X },
 394         { .div = 6, .val = 6, .flags = RATE_IN_242X },
 395         { .div = 8, .val = 8, .flags = RATE_IN_242X },
 396         { .div = 0 },
 397 };
 398
 399 static const struct clksel mpu_clksel[] = {
 400         { .parent = &core_ck, .rates = mpu_core_rates },
 401         { .parent = NULL }
 402 };
 403
 404 static struct clk mpu_ck = {    /* Control cpu */
 405         .name           = "mpu_ck",
 406         .ops            = &clkops_null,
 407         .parent         = &core_ck,
 408         .clkdm_name     = "mpu_clkdm",
 409         .init           = &omap2_init_clksel_parent,
 410         .clksel_reg     = OMAP_CM_REGADDR(MPU_MOD, CM_CLKSEL),
 411         .clksel_mask    = OMAP24XX_CLKSEL_MPU_MASK,
 412         .clksel         = mpu_clksel,
 413         .recalc         = &omap2_clksel_recalc,
 414 };
 415
 416 /*
 417  * DSP (2420-UMA+IVA1) clock domain
 418  * Clocks:
 419  *      2420: UMA_FCLK, UMA_ICLK, IVA_MPU, IVA_COP
 420  *
 421  * Won't be too specific here. The core clock comes into this block
 422  * it is divided then tee'ed. One branch goes directly to xyz enable
 423  * controls. The other branch gets further divided by 2 then possibly
 424  * routed into a synchronizer and out of clocks abc.
 425  */
 426 static const struct clksel_rate dsp_fck_core_rates[] = {
 427         { .div = 1, .val = 1, .flags = RATE_IN_24XX },
 428         { .div = 2, .val = 2, .flags = RATE_IN_24XX },
 429         { .div = 3, .val = 3, .flags = RATE_IN_24XX },
 430         { .div = 4, .val = 4, .flags = RATE_IN_24XX },
 431         { .div = 6, .val = 6, .flags = RATE_IN_242X },
 432         { .div = 8, .val = 8, .flags = RATE_IN_242X },
 433         { .div = 12, .val = 12, .flags = RATE_IN_242X },
 434         { .div = 0 },
 435 };
 436
 437 static const struct clksel dsp_fck_clksel[] = {
 438         { .parent = &core_ck, .rates = dsp_fck_core_rates },
 439         { .parent = NULL }
 440 };
 441
 442 static struct clk dsp_fck = {
 443         .name           = "dsp_fck",
 444         .ops            = &clkops_omap2_dflt_wait,
 445         .parent         = &core_ck,
 446         .clkdm_name     = "dsp_clkdm",
 447         .enable_reg     = OMAP_CM_REGADDR(OMAP24XX_DSP_MOD, CM_FCLKEN),
 448         .enable_bit     = OMAP24XX_CM_FCLKEN_DSP_EN_DSP_SHIFT,
 449         .clksel_reg     = OMAP_CM_REGADDR(OMAP24XX_DSP_MOD, CM_CLKSEL),
 450         .clksel_mask    = OMAP24XX_CLKSEL_DSP_MASK,
 451         .clksel         = dsp_fck_clksel,
 452         .recalc         = &omap2_clksel_recalc,
 453 };
 454
 455 static const struct clksel dsp_ick_clksel[] = {
 456         { .parent = &dsp_fck, .rates = dsp_ick_rates },
 457         { .parent = NULL }
 458 };
 459
 460 static struct clk dsp_ick = {
 461         .name           = "dsp_ick",     /* apparently ipi and isp */
 462         .ops            = &clkops_omap2_iclk_dflt_wait,
 463         .parent         = &dsp_fck,
 464         .clkdm_name     = "dsp_clkdm",
 465         .enable_reg     = OMAP_CM_REGADDR(OMAP24XX_DSP_MOD, CM_ICLKEN),
 466         .enable_bit     = OMAP2420_EN_DSP_IPI_SHIFT,          /* for ipi */
 467         .clksel_reg     = OMAP_CM_REGADDR(OMAP24XX_DSP_MOD, CM_CLKSEL),
 468         .clksel_mask    = OMAP24XX_CLKSEL_DSP_IF_MASK,
 469         .clksel         = dsp_ick_clksel,
 470         .recalc         = &omap2_clksel_recalc,
 471 };
 472
 473 /*
 474  * The IVA1 is an ARM7 core on the 2420 that has nothing to do with
 475  * the C54x, but which is contained in the DSP powerdomain.  Does not
 476  * exist on later OMAPs.
 477  */
 478 static struct clk iva1_ifck = {
 479         .name           = "iva1_ifck",
 480         .ops            = &clkops_omap2_dflt_wait,
 481         .parent         = &core_ck,
 482         .clkdm_name     = "iva1_clkdm",
 483         .enable_reg     = OMAP_CM_REGADDR(OMAP24XX_DSP_MOD, CM_FCLKEN),
 484         .enable_bit     = OMAP2420_EN_IVA_COP_SHIFT,
 485         .clksel_reg     = OMAP_CM_REGADDR(OMAP24XX_DSP_MOD, CM_CLKSEL),
 486         .clksel_mask    = OMAP2420_CLKSEL_IVA_MASK,
 487         .clksel         = dsp_fck_clksel,
 488         .recalc         = &omap2_clksel_recalc,
 489 };
 490
 491 /* IVA1 mpu/int/i/f clocks are /2 of parent */
 492 static struct clk iva1_mpu_int_ifck = {
 493         .name           = "iva1_mpu_int_ifck",
 494         .ops            = &clkops_omap2_dflt_wait,
 495         .parent         = &iva1_ifck,
 496         .clkdm_name     = "iva1_clkdm",
 497         .enable_reg     = OMAP_CM_REGADDR(OMAP24XX_DSP_MOD, CM_FCLKEN),
 498         .enable_bit     = OMAP2420_EN_IVA_MPU_SHIFT,
 499         .fixed_div      = 2,
 500         .recalc         = &omap_fixed_divisor_recalc,
 501 };
 502
 503 /*
 504  * L3 clock domain
 505  * L3 clocks are used for both interface and functional clocks to
 506  * multiple entities. Some of these clocks are completely managed
 507  * by hardware, and some others allow software control. Hardware
 508  * managed ones general are based on directly CLK_REQ signals and
 509  * various auto idle settings. The functional spec sets many of these
 510  * as 'tie-high' for their enables.
 511  *
 512  * I-CLOCKS:
 513  *      L3-Interconnect, SMS, GPMC, SDRC, OCM_RAM, OCM_ROM, SDMA
 514  *      CAM, HS-USB.
 515  * F-CLOCK
 516  *      SSI.
 517  *
 518  * GPMC memories and SDRC have timing and clock sensitive registers which
 519  * may very well need notification when the clock changes. Currently for low
 520  * operating points, these are taken care of in sleep.S.
 521  */
 522 static const struct clksel_rate core_l3_core_rates[] = {
 523         { .div = 1, .val = 1, .flags = RATE_IN_24XX },
 524         { .div = 2, .val = 2, .flags = RATE_IN_242X },
 525         { .div = 4, .val = 4, .flags = RATE_IN_24XX },
 526         { .div = 6, .val = 6, .flags = RATE_IN_24XX },
 527         { .div = 8, .val = 8, .flags = RATE_IN_242X },
 528         { .div = 12, .val = 12, .flags = RATE_IN_242X },
 529         { .div = 16, .val = 16, .flags = RATE_IN_242X },
 530         { .div = 0 }
 531 };
 532
 533 static const struct clksel core_l3_clksel[] = {
 534         { .parent = &core_ck, .rates = core_l3_core_rates },
 535         { .parent = NULL }
 536 };
 537
 538 static struct clk core_l3_ck = {        /* Used for ick and fck, interconnect */
 539         .name           = "core_l3_ck",
 540         .ops            = &clkops_null,
 541         .parent         = &core_ck,
 542         .clkdm_name     = "core_l3_clkdm",
 543         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL1),
 544         .clksel_mask    = OMAP24XX_CLKSEL_L3_MASK,
 545         .clksel         = core_l3_clksel,
 546         .recalc         = &omap2_clksel_recalc,
 547 };
 548
 549 /* usb_l4_ick */
 550 static const struct clksel_rate usb_l4_ick_core_l3_rates[] = {
 551         { .div = 1, .val = 1, .flags = RATE_IN_24XX },
 552         { .div = 2, .val = 2, .flags = RATE_IN_24XX },
 553         { .div = 4, .val = 4, .flags = RATE_IN_24XX },
 554         { .div = 0 }
 555 };
 556
 557 static const struct clksel usb_l4_ick_clksel[] = {
 558         { .parent = &core_l3_ck, .rates = usb_l4_ick_core_l3_rates },
 559         { .parent = NULL },
 560 };
 561
 562 /* It is unclear from TRM whether usb_l4_ick is really in L3 or L4 clkdm */
 563 static struct clk usb_l4_ick = {        /* FS-USB interface clock */
 564         .name           = "usb_l4_ick",
 565         .ops            = &clkops_omap2_iclk_dflt_wait,
 566         .parent         = &core_l3_ck,
 567         .clkdm_name     = "core_l4_clkdm",
 568         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN2),
 569         .enable_bit     = OMAP24XX_EN_USB_SHIFT,
 570         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL1),
 571         .clksel_mask    = OMAP24XX_CLKSEL_USB_MASK,
 572         .clksel         = usb_l4_ick_clksel,
 573         .recalc         = &omap2_clksel_recalc,
 574 };
 575
 576 /*
 577  * L4 clock management domain
 578  *
 579  * This domain contains lots of interface clocks from the L4 interface, some
 580  * functional clocks.   Fixed APLL functional source clocks are managed in
 581  * this domain.
 582  */
 583 static const struct clksel_rate l4_core_l3_rates[] = {
 584         { .div = 1, .val = 1, .flags = RATE_IN_24XX },
 585         { .div = 2, .val = 2, .flags = RATE_IN_24XX },
 586         { .div = 0 }
 587 };
 588
 589 static const struct clksel l4_clksel[] = {
 590         { .parent = &core_l3_ck, .rates = l4_core_l3_rates },
 591         { .parent = NULL }
 592 };
 593
 594 static struct clk l4_ck = {             /* used both as an ick and fck */
 595         .name           = "l4_ck",
 596         .ops            = &clkops_null,
 597         .parent         = &core_l3_ck,
 598         .clkdm_name     = "core_l4_clkdm",
 599         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL1),
 600         .clksel_mask    = OMAP24XX_CLKSEL_L4_MASK,
 601         .clksel         = l4_clksel,
 602         .recalc         = &omap2_clksel_recalc,
 603 };
 604
 605 /*
 606  * SSI is in L3 management domain, its direct parent is core not l3,
 607  * many core power domain entities are grouped into the L3 clock
 608  * domain.
 609  * SSI_SSR_FCLK, SSI_SST_FCLK, SSI_L4_ICLK
 610  *
 611  * ssr = core/1/2/3/4/5, sst = 1/2 ssr.
 612  */
 613 static const struct clksel_rate ssi_ssr_sst_fck_core_rates[] = {
 614         { .div = 1, .val = 1, .flags = RATE_IN_24XX },
 615         { .div = 2, .val = 2, .flags = RATE_IN_24XX },
 616         { .div = 3, .val = 3, .flags = RATE_IN_24XX },
 617         { .div = 4, .val = 4, .flags = RATE_IN_24XX },
 618         { .div = 6, .val = 6, .flags = RATE_IN_242X },
 619         { .div = 8, .val = 8, .flags = RATE_IN_242X },
 620         { .div = 0 }
 621 };
 622
 623 static const struct clksel ssi_ssr_sst_fck_clksel[] = {
 624         { .parent = &core_ck, .rates = ssi_ssr_sst_fck_core_rates },
 625         { .parent = NULL }
 626 };
 627
 628 static struct clk ssi_ssr_sst_fck = {
 629         .name           = "ssi_fck",
 630         .ops            = &clkops_omap2_dflt_wait,
 631         .parent         = &core_ck,
 632         .clkdm_name     = "core_l3_clkdm",
 633         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, OMAP24XX_CM_FCLKEN2),
 634         .enable_bit     = OMAP24XX_EN_SSI_SHIFT,
 635         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL1),
 636         .clksel_mask    = OMAP24XX_CLKSEL_SSI_MASK,
 637         .clksel         = ssi_ssr_sst_fck_clksel,
 638         .recalc         = &omap2_clksel_recalc,
 639 };
 640
 641 /*
 642  * Presumably this is the same as SSI_ICLK.
 643  * TRM contradicts itself on what clockdomain SSI_ICLK is in
 644  */
 645 static struct clk ssi_l4_ick = {
 646         .name           = "ssi_l4_ick",
 647         .ops            = &clkops_omap2_iclk_dflt_wait,
 648         .parent         = &l4_ck,
 649         .clkdm_name     = "core_l4_clkdm",
 650         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN2),
 651         .enable_bit     = OMAP24XX_EN_SSI_SHIFT,
 652         .recalc         = &followparent_recalc,
 653 };
 654
 655
 656 /*
 657  * GFX clock domain
 658  *      Clocks:
 659  * GFX_FCLK, GFX_ICLK
 660  * GFX_CG1(2d), GFX_CG2(3d)
 661  *
 662  * GFX_FCLK runs from L3, and is divided by (1,2,3,4)
 663  * The 2d and 3d clocks run at a hardware determined
 664  * divided value of fclk.
 665  *
 666  */
 667
 668 /* This clksel struct is shared between gfx_3d_fck and gfx_2d_fck */
 669 static const struct clksel gfx_fck_clksel[] = {
 670         { .parent = &core_l3_ck, .rates = gfx_l3_rates },
 671         { .parent = NULL },
 672 };
 673
 674 static struct clk gfx_3d_fck = {
 675         .name           = "gfx_3d_fck",
 676         .ops            = &clkops_omap2_dflt_wait,
 677         .parent         = &core_l3_ck,
 678         .clkdm_name     = "gfx_clkdm",
 679         .enable_reg     = OMAP_CM_REGADDR(GFX_MOD, CM_FCLKEN),
 680         .enable_bit     = OMAP24XX_EN_3D_SHIFT,
 681         .clksel_reg     = OMAP_CM_REGADDR(GFX_MOD, CM_CLKSEL),
 682         .clksel_mask    = OMAP_CLKSEL_GFX_MASK,
 683         .clksel         = gfx_fck_clksel,
 684         .recalc         = &omap2_clksel_recalc,
 685         .round_rate     = &omap2_clksel_round_rate,
 686         .set_rate       = &omap2_clksel_set_rate
 687 };
 688
 689 static struct clk gfx_2d_fck = {
 690         .name           = "gfx_2d_fck",
 691         .ops            = &clkops_omap2_dflt_wait,
 692         .parent         = &core_l3_ck,
 693         .clkdm_name     = "gfx_clkdm",
 694         .enable_reg     = OMAP_CM_REGADDR(GFX_MOD, CM_FCLKEN),
 695         .enable_bit     = OMAP24XX_EN_2D_SHIFT,
 696         .clksel_reg     = OMAP_CM_REGADDR(GFX_MOD, CM_CLKSEL),
 697         .clksel_mask    = OMAP_CLKSEL_GFX_MASK,
 698         .clksel         = gfx_fck_clksel,
 699         .recalc         = &omap2_clksel_recalc,
 700 };
 701
 702 /* This interface clock does not have a CM_AUTOIDLE bit */
 703 static struct clk gfx_ick = {
 704         .name           = "gfx_ick",            /* From l3 */
 705         .ops            = &clkops_omap2_dflt_wait,
 706         .parent         = &core_l3_ck,
 707         .clkdm_name     = "gfx_clkdm",
 708         .enable_reg     = OMAP_CM_REGADDR(GFX_MOD, CM_ICLKEN),
 709         .enable_bit     = OMAP_EN_GFX_SHIFT,
 710         .recalc         = &followparent_recalc,
 711 };
 712
 713 /*
 714  * DSS clock domain
 715  * CLOCKs:
 716  * DSS_L4_ICLK, DSS_L3_ICLK,
 717  * DSS_CLK1, DSS_CLK2, DSS_54MHz_CLK
 718  *
 719  * DSS is both initiator and target.
 720  */
 721 /* XXX Add RATE_NOT_VALIDATED */
 722
 723 static const struct clksel_rate dss1_fck_sys_rates[] = {
 724         { .div = 1, .val = 0, .flags = RATE_IN_24XX },
 725         { .div = 0 }
 726 };
 727
 728 static const struct clksel_rate dss1_fck_core_rates[] = {
 729         { .div = 1, .val = 1, .flags = RATE_IN_24XX },
 730         { .div = 2, .val = 2, .flags = RATE_IN_24XX },
 731         { .div = 3, .val = 3, .flags = RATE_IN_24XX },
 732         { .div = 4, .val = 4, .flags = RATE_IN_24XX },
 733         { .div = 5, .val = 5, .flags = RATE_IN_24XX },
 734         { .div = 6, .val = 6, .flags = RATE_IN_24XX },
 735         { .div = 8, .val = 8, .flags = RATE_IN_24XX },
 736         { .div = 9, .val = 9, .flags = RATE_IN_24XX },
 737         { .div = 12, .val = 12, .flags = RATE_IN_24XX },
 738         { .div = 16, .val = 16, .flags = RATE_IN_24XX },
 739         { .div = 0 }
 740 };
 741
 742 static const struct clksel dss1_fck_clksel[] = {
 743         { .parent = &sys_ck,  .rates = dss1_fck_sys_rates },
 744         { .parent = &core_ck, .rates = dss1_fck_core_rates },
 745         { .parent = NULL },
 746 };
 747
 748 static struct clk dss_ick = {           /* Enables both L3,L4 ICLK's */
 749         .name           = "dss_ick",
 750         .ops            = &clkops_omap2_iclk_dflt,
 751         .parent         = &l4_ck,       /* really both l3 and l4 */
 752         .clkdm_name     = "dss_clkdm",
 753         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
 754         .enable_bit     = OMAP24XX_EN_DSS1_SHIFT,
 755         .recalc         = &followparent_recalc,
 756 };
 757
 758 static struct clk dss1_fck = {
 759         .name           = "dss1_fck",
 760         .ops            = &clkops_omap2_dflt,
 761         .parent         = &core_ck,             /* Core or sys */
 762         .clkdm_name     = "dss_clkdm",
 763         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
 764         .enable_bit     = OMAP24XX_EN_DSS1_SHIFT,
 765         .init           = &omap2_init_clksel_parent,
 766         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL1),
 767         .clksel_mask    = OMAP24XX_CLKSEL_DSS1_MASK,
 768         .clksel         = dss1_fck_clksel,
 769         .recalc         = &omap2_clksel_recalc,
 770 };
 771
 772 static const struct clksel_rate dss2_fck_sys_rates[] = {
 773         { .div = 1, .val = 0, .flags = RATE_IN_24XX },
 774         { .div = 0 }
 775 };
 776
 777 static const struct clksel_rate dss2_fck_48m_rates[] = {
 778         { .div = 1, .val = 1, .flags = RATE_IN_24XX },
 779         { .div = 0 }
 780 };
 781
 782 static const struct clksel dss2_fck_clksel[] = {
 783         { .parent = &sys_ck,      .rates = dss2_fck_sys_rates },
 784         { .parent = &func_48m_ck, .rates = dss2_fck_48m_rates },
 785         { .parent = NULL }
 786 };
 787
 788 static struct clk dss2_fck = {          /* Alt clk used in power management */
 789         .name           = "dss2_fck",
 790         .ops            = &clkops_omap2_dflt,
 791         .parent         = &sys_ck,              /* fixed at sys_ck or 48MHz */
 792         .clkdm_name     = "dss_clkdm",
 793         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
 794         .enable_bit     = OMAP24XX_EN_DSS2_SHIFT,
 795         .init           = &omap2_init_clksel_parent,
 796         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL1),
 797         .clksel_mask    = OMAP24XX_CLKSEL_DSS2_MASK,
 798         .clksel         = dss2_fck_clksel,
 799         .recalc         = &omap2_clksel_recalc,
 800 };
 801
 802 static struct clk dss_54m_fck = {       /* Alt clk used in power management */
 803         .name           = "dss_54m_fck",        /* 54m tv clk */
 804         .ops            = &clkops_omap2_dflt_wait,
 805         .parent         = &func_54m_ck,
 806         .clkdm_name     = "dss_clkdm",
 807         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
 808         .enable_bit     = OMAP24XX_EN_TV_SHIFT,
 809         .recalc         = &followparent_recalc,
 810 };
 811
 812 static struct clk wu_l4_ick = {
 813         .name           = "wu_l4_ick",
 814         .ops            = &clkops_null,
 815         .parent         = &sys_ck,
 816         .clkdm_name     = "wkup_clkdm",
 817         .recalc         = &followparent_recalc,
 818 };
 819
 820 /*
 821  * CORE power domain ICLK & FCLK defines.
 822  * Many of the these can have more than one possible parent. Entries
 823  * here will likely have an L4 interface parent, and may have multiple
 824  * functional clock parents.
 825  */
 826 static const struct clksel_rate gpt_alt_rates[] = {
 827         { .div = 1, .val = 2, .flags = RATE_IN_24XX },
 828         { .div = 0 }
 829 };
 830
 831 static const struct clksel omap24xx_gpt_clksel[] = {
 832         { .parent = &func_32k_ck, .rates = gpt_32k_rates },
 833         { .parent = &sys_ck,      .rates = gpt_sys_rates },
 834         { .parent = &alt_ck,      .rates = gpt_alt_rates },
 835         { .parent = NULL },
 836 };
 837
 838 static struct clk gpt1_ick = {
 839         .name           = "gpt1_ick",
 840         .ops            = &clkops_omap2_iclk_dflt_wait,
 841         .parent         = &wu_l4_ick,
 842         .clkdm_name     = "wkup_clkdm",
 843         .enable_reg     = OMAP_CM_REGADDR(WKUP_MOD, CM_ICLKEN),
 844         .enable_bit     = OMAP24XX_EN_GPT1_SHIFT,
 845         .recalc         = &followparent_recalc,
 846 };
 847
 848 static struct clk gpt1_fck = {
 849         .name           = "gpt1_fck",
 850         .ops            = &clkops_omap2_dflt_wait,
 851         .parent         = &func_32k_ck,
 852         .clkdm_name     = "core_l4_clkdm",
 853         .enable_reg     = OMAP_CM_REGADDR(WKUP_MOD, CM_FCLKEN),
 854         .enable_bit     = OMAP24XX_EN_GPT1_SHIFT,
 855         .init           = &omap2_init_clksel_parent,
 856         .clksel_reg     = OMAP_CM_REGADDR(WKUP_MOD, CM_CLKSEL1),
 857         .clksel_mask    = OMAP24XX_CLKSEL_GPT1_MASK,
 858         .clksel         = omap24xx_gpt_clksel,
 859         .recalc         = &omap2_clksel_recalc,
 860         .round_rate     = &omap2_clksel_round_rate,
 861         .set_rate       = &omap2_clksel_set_rate
 862 };
 863
 864 static struct clk gpt2_ick = {
 865         .name           = "gpt2_ick",
 866         .ops            = &clkops_omap2_iclk_dflt_wait,
 867         .parent         = &l4_ck,
 868         .clkdm_name     = "core_l4_clkdm",
 869         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
 870         .enable_bit     = OMAP24XX_EN_GPT2_SHIFT,
 871         .recalc         = &followparent_recalc,
 872 };
 873
 874 static struct clk gpt2_fck = {
 875         .name           = "gpt2_fck",
 876         .ops            = &clkops_omap2_dflt_wait,
 877         .parent         = &func_32k_ck,
 878         .clkdm_name     = "core_l4_clkdm",
 879         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
 880         .enable_bit     = OMAP24XX_EN_GPT2_SHIFT,
 881         .init           = &omap2_init_clksel_parent,
 882         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL2),
 883         .clksel_mask    = OMAP24XX_CLKSEL_GPT2_MASK,
 884         .clksel         = omap24xx_gpt_clksel,
 885         .recalc         = &omap2_clksel_recalc,
 886 };
 887
 888 static struct clk gpt3_ick = {
 889         .name           = "gpt3_ick",
 890         .ops            = &clkops_omap2_iclk_dflt_wait,
 891         .parent         = &l4_ck,
 892         .clkdm_name     = "core_l4_clkdm",
 893         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
 894         .enable_bit     = OMAP24XX_EN_GPT3_SHIFT,
 895         .recalc         = &followparent_recalc,
 896 };
 897
 898 static struct clk gpt3_fck = {
 899         .name           = "gpt3_fck",
 900         .ops            = &clkops_omap2_dflt_wait,
 901         .parent         = &func_32k_ck,
 902         .clkdm_name     = "core_l4_clkdm",
 903         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
 904         .enable_bit     = OMAP24XX_EN_GPT3_SHIFT,
 905         .init           = &omap2_init_clksel_parent,
 906         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL2),
 907         .clksel_mask    = OMAP24XX_CLKSEL_GPT3_MASK,
 908         .clksel         = omap24xx_gpt_clksel,
 909         .recalc         = &omap2_clksel_recalc,
 910 };
 911
 912 static struct clk gpt4_ick = {
 913         .name           = "gpt4_ick",
 914         .ops            = &clkops_omap2_iclk_dflt_wait,
 915         .parent         = &l4_ck,
 916         .clkdm_name     = "core_l4_clkdm",
 917         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
 918         .enable_bit     = OMAP24XX_EN_GPT4_SHIFT,
 919         .recalc         = &followparent_recalc,
 920 };
 921
 922 static struct clk gpt4_fck = {
 923         .name           = "gpt4_fck",
 924         .ops            = &clkops_omap2_dflt_wait,
 925         .parent         = &func_32k_ck,
 926         .clkdm_name     = "core_l4_clkdm",
 927         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
 928         .enable_bit     = OMAP24XX_EN_GPT4_SHIFT,
 929         .init           = &omap2_init_clksel_parent,
 930         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL2),
 931         .clksel_mask    = OMAP24XX_CLKSEL_GPT4_MASK,
 932         .clksel         = omap24xx_gpt_clksel,
 933         .recalc         = &omap2_clksel_recalc,
 934 };
 935
 936 static struct clk gpt5_ick = {
 937         .name           = "gpt5_ick",
 938         .ops            = &clkops_omap2_iclk_dflt_wait,
 939         .parent         = &l4_ck,
 940         .clkdm_name     = "core_l4_clkdm",
 941         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
 942         .enable_bit     = OMAP24XX_EN_GPT5_SHIFT,
 943         .recalc         = &followparent_recalc,
 944 };
 945
 946 static struct clk gpt5_fck = {
 947         .name           = "gpt5_fck",
 948         .ops            = &clkops_omap2_dflt_wait,
 949         .parent         = &func_32k_ck,
 950         .clkdm_name     = "core_l4_clkdm",
 951         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
 952         .enable_bit     = OMAP24XX_EN_GPT5_SHIFT,
 953         .init           = &omap2_init_clksel_parent,
 954         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL2),
 955         .clksel_mask    = OMAP24XX_CLKSEL_GPT5_MASK,
 956         .clksel         = omap24xx_gpt_clksel,
 957         .recalc         = &omap2_clksel_recalc,
 958 };
 959
 960 static struct clk gpt6_ick = {
 961         .name           = "gpt6_ick",
 962         .ops            = &clkops_omap2_iclk_dflt_wait,
 963         .parent         = &l4_ck,
 964         .clkdm_name     = "core_l4_clkdm",
 965         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
 966         .enable_bit     = OMAP24XX_EN_GPT6_SHIFT,
 967         .recalc         = &followparent_recalc,
 968 };
 969
 970 static struct clk gpt6_fck = {
 971         .name           = "gpt6_fck",
 972         .ops            = &clkops_omap2_dflt_wait,
 973         .parent         = &func_32k_ck,
 974         .clkdm_name     = "core_l4_clkdm",
 975         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
 976         .enable_bit     = OMAP24XX_EN_GPT6_SHIFT,
 977         .init           = &omap2_init_clksel_parent,
 978         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL2),
 979         .clksel_mask    = OMAP24XX_CLKSEL_GPT6_MASK,
 980         .clksel         = omap24xx_gpt_clksel,
 981         .recalc         = &omap2_clksel_recalc,
 982 };
 983
 984 static struct clk gpt7_ick = {
 985         .name           = "gpt7_ick",
 986         .ops            = &clkops_omap2_iclk_dflt_wait,
 987         .parent         = &l4_ck,
 988         .clkdm_name     = "core_l4_clkdm",
 989         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
 990         .enable_bit     = OMAP24XX_EN_GPT7_SHIFT,
 991         .recalc         = &followparent_recalc,
 992 };
 993
 994 static struct clk gpt7_fck = {
 995         .name           = "gpt7_fck",
 996         .ops            = &clkops_omap2_dflt_wait,
 997         .parent         = &func_32k_ck,
 998         .clkdm_name     = "core_l4_clkdm",
 999         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1000         .enable_bit     = OMAP24XX_EN_GPT7_SHIFT,
1001         .init           = &omap2_init_clksel_parent,
1002         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL2),
1003         .clksel_mask    = OMAP24XX_CLKSEL_GPT7_MASK,
1004         .clksel         = omap24xx_gpt_clksel,
1005         .recalc         = &omap2_clksel_recalc,
1006 };
1007
1008 static struct clk gpt8_ick = {
1009         .name           = "gpt8_ick",
1010         .ops            = &clkops_omap2_iclk_dflt_wait,
1011         .parent         = &l4_ck,
1012         .clkdm_name     = "core_l4_clkdm",
1013         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1014         .enable_bit     = OMAP24XX_EN_GPT8_SHIFT,
1015         .recalc         = &followparent_recalc,
1016 };
1017
1018 static struct clk gpt8_fck = {
1019         .name           = "gpt8_fck",
1020         .ops            = &clkops_omap2_dflt_wait,
1021         .parent         = &func_32k_ck,
1022         .clkdm_name     = "core_l4_clkdm",
1023         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1024         .enable_bit     = OMAP24XX_EN_GPT8_SHIFT,
1025         .init           = &omap2_init_clksel_parent,
1026         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL2),
1027         .clksel_mask    = OMAP24XX_CLKSEL_GPT8_MASK,
1028         .clksel         = omap24xx_gpt_clksel,
1029         .recalc         = &omap2_clksel_recalc,
1030 };
1031
1032 static struct clk gpt9_ick = {
1033         .name           = "gpt9_ick",
1034         .ops            = &clkops_omap2_iclk_dflt_wait,
1035         .parent         = &l4_ck,
1036         .clkdm_name     = "core_l4_clkdm",
1037         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1038         .enable_bit     = OMAP24XX_EN_GPT9_SHIFT,
1039         .recalc         = &followparent_recalc,
1040 };
1041
1042 static struct clk gpt9_fck = {
1043         .name           = "gpt9_fck",
1044         .ops            = &clkops_omap2_dflt_wait,
1045         .parent         = &func_32k_ck,
1046         .clkdm_name     = "core_l4_clkdm",
1047         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1048         .enable_bit     = OMAP24XX_EN_GPT9_SHIFT,
1049         .init           = &omap2_init_clksel_parent,
1050         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL2),
1051         .clksel_mask    = OMAP24XX_CLKSEL_GPT9_MASK,
1052         .clksel         = omap24xx_gpt_clksel,
1053         .recalc         = &omap2_clksel_recalc,
1054 };
1055
1056 static struct clk gpt10_ick = {
1057         .name           = "gpt10_ick",
1058         .ops            = &clkops_omap2_iclk_dflt_wait,
1059         .parent         = &l4_ck,
1060         .clkdm_name     = "core_l4_clkdm",
1061         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1062         .enable_bit     = OMAP24XX_EN_GPT10_SHIFT,
1063         .recalc         = &followparent_recalc,
1064 };
1065
1066 static struct clk gpt10_fck = {
1067         .name           = "gpt10_fck",
1068         .ops            = &clkops_omap2_dflt_wait,
1069         .parent         = &func_32k_ck,
1070         .clkdm_name     = "core_l4_clkdm",
1071         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1072         .enable_bit     = OMAP24XX_EN_GPT10_SHIFT,
1073         .init           = &omap2_init_clksel_parent,
1074         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL2),
1075         .clksel_mask    = OMAP24XX_CLKSEL_GPT10_MASK,
1076         .clksel         = omap24xx_gpt_clksel,
1077         .recalc         = &omap2_clksel_recalc,
1078 };
1079
1080 static struct clk gpt11_ick = {
1081         .name           = "gpt11_ick",
1082         .ops            = &clkops_omap2_iclk_dflt_wait,
1083         .parent         = &l4_ck,
1084         .clkdm_name     = "core_l4_clkdm",
1085         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1086         .enable_bit     = OMAP24XX_EN_GPT11_SHIFT,
1087         .recalc         = &followparent_recalc,
1088 };
1089
1090 static struct clk gpt11_fck = {
1091         .name           = "gpt11_fck",
1092         .ops            = &clkops_omap2_dflt_wait,
1093         .parent         = &func_32k_ck,
1094         .clkdm_name     = "core_l4_clkdm",
1095         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1096         .enable_bit     = OMAP24XX_EN_GPT11_SHIFT,
1097         .init           = &omap2_init_clksel_parent,
1098         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL2),
1099         .clksel_mask    = OMAP24XX_CLKSEL_GPT11_MASK,
1100         .clksel         = omap24xx_gpt_clksel,
1101         .recalc         = &omap2_clksel_recalc,
1102 };
1103
1104 static struct clk gpt12_ick = {
1105         .name           = "gpt12_ick",
1106         .ops            = &clkops_omap2_iclk_dflt_wait,
1107         .parent         = &l4_ck,
1108         .clkdm_name     = "core_l4_clkdm",
1109         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1110         .enable_bit     = OMAP24XX_EN_GPT12_SHIFT,
1111         .recalc         = &followparent_recalc,
1112 };
1113
1114 static struct clk gpt12_fck = {
1115         .name           = "gpt12_fck",
1116         .ops            = &clkops_omap2_dflt_wait,
1117         .parent         = &secure_32k_ck,
1118         .clkdm_name     = "core_l4_clkdm",
1119         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1120         .enable_bit     = OMAP24XX_EN_GPT12_SHIFT,
1121         .init           = &omap2_init_clksel_parent,
1122         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL2),
1123         .clksel_mask    = OMAP24XX_CLKSEL_GPT12_MASK,
1124         .clksel         = omap24xx_gpt_clksel,
1125         .recalc         = &omap2_clksel_recalc,
1126 };
1127
1128 static struct clk mcbsp1_ick = {
1129         .name           = "mcbsp1_ick",
1130         .ops            = &clkops_omap2_iclk_dflt_wait,
1131         .parent         = &l4_ck,
1132         .clkdm_name     = "core_l4_clkdm",
1133         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1134         .enable_bit     = OMAP24XX_EN_MCBSP1_SHIFT,
1135         .recalc         = &followparent_recalc,
1136 };
1137
1138 static const struct clksel_rate common_mcbsp_96m_rates[] = {
1139         { .div = 1, .val = 0, .flags = RATE_IN_24XX },
1140         { .div = 0 }
1141 };
1142
1143 static const struct clksel_rate common_mcbsp_mcbsp_rates[] = {
1144         { .div = 1, .val = 1, .flags = RATE_IN_24XX },
1145         { .div = 0 }
1146 };
1147
1148 static const struct clksel mcbsp_fck_clksel[] = {
1149         { .parent = &func_96m_ck,  .rates = common_mcbsp_96m_rates },
1150         { .parent = &mcbsp_clks,   .rates = common_mcbsp_mcbsp_rates },
1151         { .parent = NULL }
1152 };
1153
1154 static struct clk mcbsp1_fck = {
1155         .name           = "mcbsp1_fck",
1156         .ops            = &clkops_omap2_dflt_wait,
1157         .parent         = &func_96m_ck,
1158         .init           = &omap2_init_clksel_parent,
1159         .clkdm_name     = "core_l4_clkdm",
1160         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1161         .enable_bit     = OMAP24XX_EN_MCBSP1_SHIFT,
1162         .clksel_reg     = OMAP242X_CTRL_REGADDR(OMAP2_CONTROL_DEVCONF0),
1163         .clksel_mask    = OMAP2_MCBSP1_CLKS_MASK,
1164         .clksel         = mcbsp_fck_clksel,
1165         .recalc         = &omap2_clksel_recalc,
1166 };
1167
1168 static struct clk mcbsp2_ick = {
1169         .name           = "mcbsp2_ick",
1170         .ops            = &clkops_omap2_iclk_dflt_wait,
1171         .parent         = &l4_ck,
1172         .clkdm_name     = "core_l4_clkdm",
1173         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1174         .enable_bit     = OMAP24XX_EN_MCBSP2_SHIFT,
1175         .recalc         = &followparent_recalc,
1176 };
1177
1178 static struct clk mcbsp2_fck = {
1179         .name           = "mcbsp2_fck",
1180         .ops            = &clkops_omap2_dflt_wait,
1181         .parent         = &func_96m_ck,
1182         .init           = &omap2_init_clksel_parent,
1183         .clkdm_name     = "core_l4_clkdm",
1184         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1185         .enable_bit     = OMAP24XX_EN_MCBSP2_SHIFT,
1186         .clksel_reg     = OMAP242X_CTRL_REGADDR(OMAP2_CONTROL_DEVCONF0),
1187         .clksel_mask    = OMAP2_MCBSP2_CLKS_MASK,
1188         .clksel         = mcbsp_fck_clksel,
1189         .recalc         = &omap2_clksel_recalc,
1190 };
1191
1192 static struct clk mcspi1_ick = {
1193         .name           = "mcspi1_ick",
1194         .ops            = &clkops_omap2_iclk_dflt_wait,
1195         .parent         = &l4_ck,
1196         .clkdm_name     = "core_l4_clkdm",
1197         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1198         .enable_bit     = OMAP24XX_EN_MCSPI1_SHIFT,
1199         .recalc         = &followparent_recalc,
1200 };
1201
1202 static struct clk mcspi1_fck = {
1203         .name           = "mcspi1_fck",
1204         .ops            = &clkops_omap2_dflt_wait,
1205         .parent         = &func_48m_ck,
1206         .clkdm_name     = "core_l4_clkdm",
1207         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1208         .enable_bit     = OMAP24XX_EN_MCSPI1_SHIFT,
1209         .recalc         = &followparent_recalc,
1210 };
1211
1212 static struct clk mcspi2_ick = {
1213         .name           = "mcspi2_ick",
1214         .ops            = &clkops_omap2_iclk_dflt_wait,
1215         .parent         = &l4_ck,
1216         .clkdm_name     = "core_l4_clkdm",
1217         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1218         .enable_bit     = OMAP24XX_EN_MCSPI2_SHIFT,
1219         .recalc         = &followparent_recalc,
1220 };
1221
1222 static struct clk mcspi2_fck = {
1223         .name           = "mcspi2_fck",
1224         .ops            = &clkops_omap2_dflt_wait,
1225         .parent         = &func_48m_ck,
1226         .clkdm_name     = "core_l4_clkdm",
1227         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1228         .enable_bit     = OMAP24XX_EN_MCSPI2_SHIFT,
1229         .recalc         = &followparent_recalc,
1230 };
1231
1232 static struct clk uart1_ick = {
1233         .name           = "uart1_ick",
1234         .ops            = &clkops_omap2_iclk_dflt_wait,
1235         .parent         = &l4_ck,
1236         .clkdm_name     = "core_l4_clkdm",
1237         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1238         .enable_bit     = OMAP24XX_EN_UART1_SHIFT,
1239         .recalc         = &followparent_recalc,
1240 };
1241
1242 static struct clk uart1_fck = {
1243         .name           = "uart1_fck",
1244         .ops            = &clkops_omap2_dflt_wait,
1245         .parent         = &func_48m_ck,
1246         .clkdm_name     = "core_l4_clkdm",
1247         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1248         .enable_bit     = OMAP24XX_EN_UART1_SHIFT,
1249         .recalc         = &followparent_recalc,
1250 };
1251
1252 static struct clk uart2_ick = {
1253         .name           = "uart2_ick",
1254         .ops            = &clkops_omap2_iclk_dflt_wait,
1255         .parent         = &l4_ck,
1256         .clkdm_name     = "core_l4_clkdm",
1257         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1258         .enable_bit     = OMAP24XX_EN_UART2_SHIFT,
1259         .recalc         = &followparent_recalc,
1260 };
1261
1262 static struct clk uart2_fck = {
1263         .name           = "uart2_fck",
1264         .ops            = &clkops_omap2_dflt_wait,
1265         .parent         = &func_48m_ck,
1266         .clkdm_name     = "core_l4_clkdm",
1267         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1268         .enable_bit     = OMAP24XX_EN_UART2_SHIFT,
1269         .recalc         = &followparent_recalc,
1270 };
1271
1272 static struct clk uart3_ick = {
1273         .name           = "uart3_ick",
1274         .ops            = &clkops_omap2_iclk_dflt_wait,
1275         .parent         = &l4_ck,
1276         .clkdm_name     = "core_l4_clkdm",
1277         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN2),
1278         .enable_bit     = OMAP24XX_EN_UART3_SHIFT,
1279         .recalc         = &followparent_recalc,
1280 };
1281
1282 static struct clk uart3_fck = {
1283         .name           = "uart3_fck",
1284         .ops            = &clkops_omap2_dflt_wait,
1285         .parent         = &func_48m_ck,
1286         .clkdm_name     = "core_l4_clkdm",
1287         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, OMAP24XX_CM_FCLKEN2),
1288         .enable_bit     = OMAP24XX_EN_UART3_SHIFT,
1289         .recalc         = &followparent_recalc,
1290 };
1291
1292 static struct clk gpios_ick = {
1293         .name           = "gpios_ick",
1294         .ops            = &clkops_omap2_iclk_dflt_wait,
1295         .parent         = &wu_l4_ick,
1296         .clkdm_name     = "wkup_clkdm",
1297         .enable_reg     = OMAP_CM_REGADDR(WKUP_MOD, CM_ICLKEN),
1298         .enable_bit     = OMAP24XX_EN_GPIOS_SHIFT,
1299         .recalc         = &followparent_recalc,
1300 };
1301
1302 static struct clk gpios_fck = {
1303         .name           = "gpios_fck",
1304         .ops            = &clkops_omap2_dflt_wait,
1305         .parent         = &func_32k_ck,
1306         .clkdm_name     = "wkup_clkdm",
1307         .enable_reg     = OMAP_CM_REGADDR(WKUP_MOD, CM_FCLKEN),
1308         .enable_bit     = OMAP24XX_EN_GPIOS_SHIFT,
1309         .recalc         = &followparent_recalc,
1310 };
1311
1312 static struct clk mpu_wdt_ick = {
1313         .name           = "mpu_wdt_ick",
1314         .ops            = &clkops_omap2_iclk_dflt_wait,
1315         .parent         = &wu_l4_ick,
1316         .clkdm_name     = "wkup_clkdm",
1317         .enable_reg     = OMAP_CM_REGADDR(WKUP_MOD, CM_ICLKEN),
1318         .enable_bit     = OMAP24XX_EN_MPU_WDT_SHIFT,
1319         .recalc         = &followparent_recalc,
1320 };
1321
1322 static struct clk mpu_wdt_fck = {
1323         .name           = "mpu_wdt_fck",
1324         .ops            = &clkops_omap2_dflt_wait,
1325         .parent         = &func_32k_ck,
1326         .clkdm_name     = "wkup_clkdm",
1327         .enable_reg     = OMAP_CM_REGADDR(WKUP_MOD, CM_FCLKEN),
1328         .enable_bit     = OMAP24XX_EN_MPU_WDT_SHIFT,
1329         .recalc         = &followparent_recalc,
1330 };
1331
1332 static struct clk sync_32k_ick = {
1333         .name           = "sync_32k_ick",
1334         .ops            = &clkops_omap2_iclk_dflt_wait,
1335         .parent         = &wu_l4_ick,
1336         .clkdm_name     = "wkup_clkdm",
1337         .flags          = ENABLE_ON_INIT,
1338         .enable_reg     = OMAP_CM_REGADDR(WKUP_MOD, CM_ICLKEN),
1339         .enable_bit     = OMAP24XX_EN_32KSYNC_SHIFT,
1340         .recalc         = &followparent_recalc,
1341 };
1342
1343 static struct clk wdt1_ick = {
1344         .name           = "wdt1_ick",
1345         .ops            = &clkops_omap2_iclk_dflt_wait,
1346         .parent         = &wu_l4_ick,
1347         .clkdm_name     = "wkup_clkdm",
1348         .enable_reg     = OMAP_CM_REGADDR(WKUP_MOD, CM_ICLKEN),
1349         .enable_bit     = OMAP24XX_EN_WDT1_SHIFT,
1350         .recalc         = &followparent_recalc,
1351 };
1352
1353 static struct clk omapctrl_ick = {
1354         .name           = "omapctrl_ick",
1355         .ops            = &clkops_omap2_iclk_dflt_wait,
1356         .parent         = &wu_l4_ick,
1357         .clkdm_name     = "wkup_clkdm",
1358         .flags          = ENABLE_ON_INIT,
1359         .enable_reg     = OMAP_CM_REGADDR(WKUP_MOD, CM_ICLKEN),
1360         .enable_bit     = OMAP24XX_EN_OMAPCTRL_SHIFT,
1361         .recalc         = &followparent_recalc,
1362 };
1363
1364 static struct clk cam_ick = {
1365         .name           = "cam_ick",
1366         .ops            = &clkops_omap2_iclk_dflt,
1367         .parent         = &l4_ck,
1368         .clkdm_name     = "core_l4_clkdm",
1369         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1370         .enable_bit     = OMAP24XX_EN_CAM_SHIFT,
1371         .recalc         = &followparent_recalc,
1372 };
1373
1374 /*
1375  * cam_fck controls both CAM_MCLK and CAM_FCLK.  It should probably be
1376  * split into two separate clocks, since the parent clocks are different
1377  * and the clockdomains are also different.
1378  */
1379 static struct clk cam_fck = {
1380         .name           = "cam_fck",
1381         .ops            = &clkops_omap2_dflt,
1382         .parent         = &func_96m_ck,
1383         .clkdm_name     = "core_l3_clkdm",
1384         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1385         .enable_bit     = OMAP24XX_EN_CAM_SHIFT,
1386         .recalc         = &followparent_recalc,
1387 };
1388
1389 static struct clk mailboxes_ick = {
1390         .name           = "mailboxes_ick",
1391         .ops            = &clkops_omap2_iclk_dflt_wait,
1392         .parent         = &l4_ck,
1393         .clkdm_name     = "core_l4_clkdm",
1394         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1395         .enable_bit     = OMAP24XX_EN_MAILBOXES_SHIFT,
1396         .recalc         = &followparent_recalc,
1397 };
1398
1399 static struct clk wdt4_ick = {
1400         .name           = "wdt4_ick",
1401         .ops            = &clkops_omap2_iclk_dflt_wait,
1402         .parent         = &l4_ck,
1403         .clkdm_name     = "core_l4_clkdm",
1404         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1405         .enable_bit     = OMAP24XX_EN_WDT4_SHIFT,
1406         .recalc         = &followparent_recalc,
1407 };
1408
1409 static struct clk wdt4_fck = {
1410         .name           = "wdt4_fck",
1411         .ops            = &clkops_omap2_dflt_wait,
1412         .parent         = &func_32k_ck,
1413         .clkdm_name     = "core_l4_clkdm",
1414         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1415         .enable_bit     = OMAP24XX_EN_WDT4_SHIFT,
1416         .recalc         = &followparent_recalc,
1417 };
1418
1419 static struct clk wdt3_ick = {
1420         .name           = "wdt3_ick",
1421         .ops            = &clkops_omap2_iclk_dflt_wait,
1422         .parent         = &l4_ck,
1423         .clkdm_name     = "core_l4_clkdm",
1424         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1425         .enable_bit     = OMAP2420_EN_WDT3_SHIFT,
1426         .recalc         = &followparent_recalc,
1427 };
1428
1429 static struct clk wdt3_fck = {
1430         .name           = "wdt3_fck",
1431         .ops            = &clkops_omap2_dflt_wait,
1432         .parent         = &func_32k_ck,
1433         .clkdm_name     = "core_l4_clkdm",
1434         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1435         .enable_bit     = OMAP2420_EN_WDT3_SHIFT,
1436         .recalc         = &followparent_recalc,
1437 };
1438
1439 static struct clk mspro_ick = {
1440         .name           = "mspro_ick",
1441         .ops            = &clkops_omap2_iclk_dflt_wait,
1442         .parent         = &l4_ck,
1443         .clkdm_name     = "core_l4_clkdm",
1444         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1445         .enable_bit     = OMAP24XX_EN_MSPRO_SHIFT,
1446         .recalc         = &followparent_recalc,
1447 };
1448
1449 static struct clk mspro_fck = {
1450         .name           = "mspro_fck",
1451         .ops            = &clkops_omap2_dflt_wait,
1452         .parent         = &func_96m_ck,
1453         .clkdm_name     = "core_l4_clkdm",
1454         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1455         .enable_bit     = OMAP24XX_EN_MSPRO_SHIFT,
1456         .recalc         = &followparent_recalc,
1457 };
1458
1459 static struct clk mmc_ick = {
1460         .name           = "mmc_ick",
1461         .ops            = &clkops_omap2_iclk_dflt_wait,
1462         .parent         = &l4_ck,
1463         .clkdm_name     = "core_l4_clkdm",
1464         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1465         .enable_bit     = OMAP2420_EN_MMC_SHIFT,
1466         .recalc         = &followparent_recalc,
1467 };
1468
1469 static struct clk mmc_fck = {
1470         .name           = "mmc_fck",
1471         .ops            = &clkops_omap2_dflt_wait,
1472         .parent         = &func_96m_ck,
1473         .clkdm_name     = "core_l4_clkdm",
1474         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1475         .enable_bit     = OMAP2420_EN_MMC_SHIFT,
1476         .recalc         = &followparent_recalc,
1477 };
1478
1479 static struct clk fac_ick = {
1480         .name           = "fac_ick",
1481         .ops            = &clkops_omap2_iclk_dflt_wait,
1482         .parent         = &l4_ck,
1483         .clkdm_name     = "core_l4_clkdm",
1484         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1485         .enable_bit     = OMAP24XX_EN_FAC_SHIFT,
1486         .recalc         = &followparent_recalc,
1487 };
1488
1489 static struct clk fac_fck = {
1490         .name           = "fac_fck",
1491         .ops            = &clkops_omap2_dflt_wait,
1492         .parent         = &func_12m_ck,
1493         .clkdm_name     = "core_l4_clkdm",
1494         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1495         .enable_bit     = OMAP24XX_EN_FAC_SHIFT,
1496         .recalc         = &followparent_recalc,
1497 };
1498
1499 static struct clk eac_ick = {
1500         .name           = "eac_ick",
1501         .ops            = &clkops_omap2_iclk_dflt_wait,
1502         .parent         = &l4_ck,
1503         .clkdm_name     = "core_l4_clkdm",
1504         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1505         .enable_bit     = OMAP2420_EN_EAC_SHIFT,
1506         .recalc         = &followparent_recalc,
1507 };
1508
1509 static struct clk eac_fck = {
1510         .name           = "eac_fck",
1511         .ops            = &clkops_omap2_dflt_wait,
1512         .parent         = &func_96m_ck,
1513         .clkdm_name     = "core_l4_clkdm",
1514         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1515         .enable_bit     = OMAP2420_EN_EAC_SHIFT,
1516         .recalc         = &followparent_recalc,
1517 };
1518
1519 static struct clk hdq_ick = {
1520         .name           = "hdq_ick",
1521         .ops            = &clkops_omap2_iclk_dflt_wait,
1522         .parent         = &l4_ck,
1523         .clkdm_name     = "core_l4_clkdm",
1524         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1525         .enable_bit     = OMAP24XX_EN_HDQ_SHIFT,
1526         .recalc         = &followparent_recalc,
1527 };
1528
1529 static struct clk hdq_fck = {
1530         .name           = "hdq_fck",
1531         .ops            = &clkops_omap2_dflt_wait,
1532         .parent         = &func_12m_ck,
1533         .clkdm_name     = "core_l4_clkdm",
1534         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1535         .enable_bit     = OMAP24XX_EN_HDQ_SHIFT,
1536         .recalc         = &followparent_recalc,
1537 };
1538
1539 static struct clk i2c2_ick = {
1540         .name           = "i2c2_ick",
1541         .ops            = &clkops_omap2_iclk_dflt_wait,
1542         .parent         = &l4_ck,
1543         .clkdm_name     = "core_l4_clkdm",
1544         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1545         .enable_bit     = OMAP2420_EN_I2C2_SHIFT,
1546         .recalc         = &followparent_recalc,
1547 };
1548
1549 static struct clk i2c2_fck = {
1550         .name           = "i2c2_fck",
1551         .ops            = &clkops_omap2_dflt_wait,
1552         .parent         = &func_12m_ck,
1553         .clkdm_name     = "core_l4_clkdm",
1554         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1555         .enable_bit     = OMAP2420_EN_I2C2_SHIFT,
1556         .recalc         = &followparent_recalc,
1557 };
1558
1559 static struct clk i2c1_ick = {
1560         .name           = "i2c1_ick",
1561         .ops            = &clkops_omap2_iclk_dflt_wait,
1562         .parent         = &l4_ck,
1563         .clkdm_name     = "core_l4_clkdm",
1564         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1565         .enable_bit     = OMAP2420_EN_I2C1_SHIFT,
1566         .recalc         = &followparent_recalc,
1567 };
1568
1569 static struct clk i2c1_fck = {
1570         .name           = "i2c1_fck",
1571         .ops            = &clkops_omap2_dflt_wait,
1572         .parent         = &func_12m_ck,
1573         .clkdm_name     = "core_l4_clkdm",
1574         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1575         .enable_bit     = OMAP2420_EN_I2C1_SHIFT,
1576         .recalc         = &followparent_recalc,
1577 };
1578
1579 /*
1580  * The enable_reg/enable_bit in this clock is only used for CM_AUTOIDLE
1581  * accesses derived from this data.
1582  */
1583 static struct clk gpmc_fck = {
1584         .name           = "gpmc_fck",
1585         .ops            = &clkops_omap2_iclk_idle_only,
1586         .parent         = &core_l3_ck,
1587         .flags          = ENABLE_ON_INIT,
1588         .clkdm_name     = "core_l3_clkdm",
1589         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN3),
1590         .enable_bit     = OMAP24XX_AUTO_GPMC_SHIFT,
1591         .recalc         = &followparent_recalc,
1592 };
1593
1594 static struct clk sdma_fck = {
1595         .name           = "sdma_fck",
1596         .ops            = &clkops_null, /* RMK: missing? */
1597         .parent         = &core_l3_ck,
1598         .clkdm_name     = "core_l3_clkdm",
1599         .recalc         = &followparent_recalc,
1600 };
1601
1602 /*
1603  * The enable_reg/enable_bit in this clock is only used for CM_AUTOIDLE
1604  * accesses derived from this data.
1605  */
1606 static struct clk sdma_ick = {
1607         .name           = "sdma_ick",
1608         .ops            = &clkops_omap2_iclk_idle_only,
1609         .parent         = &core_l3_ck,
1610         .clkdm_name     = "core_l3_clkdm",
1611         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN3),
1612         .enable_bit     = OMAP24XX_AUTO_SDMA_SHIFT,
1613         .recalc         = &followparent_recalc,
1614 };
1615
1616 /*
1617  * The enable_reg/enable_bit in this clock is only used for CM_AUTOIDLE
1618  * accesses derived from this data.
1619  */
1620 static struct clk sdrc_ick = {
1621         .name           = "sdrc_ick",
1622         .ops            = &clkops_omap2_iclk_idle_only,
1623         .parent         = &core_l3_ck,
1624         .flags          = ENABLE_ON_INIT,
1625         .clkdm_name     = "core_l3_clkdm",
1626         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN3),
1627         .enable_bit     = OMAP24XX_AUTO_SDRC_SHIFT,
1628         .recalc         = &followparent_recalc,
1629 };
1630
1631 static struct clk vlynq_ick = {
1632         .name           = "vlynq_ick",
1633         .ops            = &clkops_omap2_iclk_dflt_wait,
1634         .parent         = &core_l3_ck,
1635         .clkdm_name     = "core_l3_clkdm",
1636         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1637         .enable_bit     = OMAP2420_EN_VLYNQ_SHIFT,
1638         .recalc         = &followparent_recalc,
1639 };
1640
1641 static const struct clksel_rate vlynq_fck_96m_rates[] = {
1642         { .div = 1, .val = 0, .flags = RATE_IN_242X },
1643         { .div = 0 }
1644 };
1645
1646 static const struct clksel_rate vlynq_fck_core_rates[] = {
1647         { .div = 1, .val = 1, .flags = RATE_IN_242X },
1648         { .div = 2, .val = 2, .flags = RATE_IN_242X },
1649         { .div = 3, .val = 3, .flags = RATE_IN_242X },
1650         { .div = 4, .val = 4, .flags = RATE_IN_242X },
1651         { .div = 6, .val = 6, .flags = RATE_IN_242X },
1652         { .div = 8, .val = 8, .flags = RATE_IN_242X },
1653         { .div = 9, .val = 9, .flags = RATE_IN_242X },
1654         { .div = 12, .val = 12, .flags = RATE_IN_242X },
1655         { .div = 16, .val = 16, .flags = RATE_IN_242X },
1656         { .div = 18, .val = 18, .flags = RATE_IN_242X },
1657         { .div = 0 }
1658 };
1659
1660 static const struct clksel vlynq_fck_clksel[] = {
1661         { .parent = &func_96m_ck, .rates = vlynq_fck_96m_rates },
1662         { .parent = &core_ck,     .rates = vlynq_fck_core_rates },
1663         { .parent = NULL }
1664 };
1665
1666 static struct clk vlynq_fck = {
1667         .name           = "vlynq_fck",
1668         .ops            = &clkops_omap2_dflt_wait,
1669         .parent         = &func_96m_ck,
1670         .clkdm_name     = "core_l3_clkdm",
1671         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1672         .enable_bit     = OMAP2420_EN_VLYNQ_SHIFT,
1673         .init           = &omap2_init_clksel_parent,
1674         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL1),
1675         .clksel_mask    = OMAP2420_CLKSEL_VLYNQ_MASK,
1676         .clksel         = vlynq_fck_clksel,
1677         .recalc         = &omap2_clksel_recalc,
1678 };
1679
1680 static struct clk des_ick = {
1681         .name           = "des_ick",
1682         .ops            = &clkops_omap2_iclk_dflt_wait,
1683         .parent         = &l4_ck,
1684         .clkdm_name     = "core_l4_clkdm",
1685         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, OMAP24XX_CM_ICLKEN4),
1686         .enable_bit     = OMAP24XX_EN_DES_SHIFT,
1687         .recalc         = &followparent_recalc,
1688 };
1689
1690 static struct clk sha_ick = {
1691         .name           = "sha_ick",
1692         .ops            = &clkops_omap2_iclk_dflt_wait,
1693         .parent         = &l4_ck,
1694         .clkdm_name     = "core_l4_clkdm",
1695         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, OMAP24XX_CM_ICLKEN4),
1696         .enable_bit     = OMAP24XX_EN_SHA_SHIFT,
1697         .recalc         = &followparent_recalc,
1698 };
1699
1700 static struct clk rng_ick = {
1701         .name           = "rng_ick",
1702         .ops            = &clkops_omap2_iclk_dflt_wait,
1703         .parent         = &l4_ck,
1704         .clkdm_name     = "core_l4_clkdm",
1705         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, OMAP24XX_CM_ICLKEN4),
1706         .enable_bit     = OMAP24XX_EN_RNG_SHIFT,
1707         .recalc         = &followparent_recalc,
1708 };
1709
1710 static struct clk aes_ick = {
1711         .name           = "aes_ick",
1712         .ops            = &clkops_omap2_iclk_dflt_wait,
1713         .parent         = &l4_ck,
1714         .clkdm_name     = "core_l4_clkdm",
1715         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, OMAP24XX_CM_ICLKEN4),
1716         .enable_bit     = OMAP24XX_EN_AES_SHIFT,
1717         .recalc         = &followparent_recalc,
1718 };
1719
1720 static struct clk pka_ick = {
1721         .name           = "pka_ick",
1722         .ops            = &clkops_omap2_iclk_dflt_wait,
1723         .parent         = &l4_ck,
1724         .clkdm_name     = "core_l4_clkdm",
1725         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, OMAP24XX_CM_ICLKEN4),
1726         .enable_bit     = OMAP24XX_EN_PKA_SHIFT,
1727         .recalc         = &followparent_recalc,
1728 };
1729
1730 static struct clk usb_fck = {
1731         .name           = "usb_fck",
1732         .ops            = &clkops_omap2_dflt_wait,
1733         .parent         = &func_48m_ck,
1734         .clkdm_name     = "core_l3_clkdm",
1735         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, OMAP24XX_CM_FCLKEN2),
1736         .enable_bit     = OMAP24XX_EN_USB_SHIFT,
1737         .recalc         = &followparent_recalc,
1738 };
1739
1740 /*
1741  * This clock is a composite clock which does entire set changes then
1742  * forces a rebalance. It keys on the MPU speed, but it really could
1743  * be any key speed part of a set in the rate table.
1744  *
1745  * to really change a set, you need memory table sets which get changed
1746  * in sram, pre-notifiers & post notifiers, changing the top set, without
1747  * having low level display recalc's won't work... this is why dpm notifiers
1748  * work, isr's off, walk a list of clocks already _off_ and not messing with
1749  * the bus.
1750  *
1751  * This clock should have no parent. It embodies the entire upper level
1752  * active set. A parent will mess up some of the init also.
1753  */
1754 static struct clk virt_prcm_set = {
1755         .name           = "virt_prcm_set",
1756         .ops            = &clkops_null,
1757         .parent         = &mpu_ck,      /* Indexed by mpu speed, no parent */
1758         .recalc         = &omap2_table_mpu_recalc,      /* sets are keyed on mpu rate */
1759         .set_rate       = &omap2_select_table_rate,
1760         .round_rate     = &omap2_round_to_table_rate,
1761 };
1762
1763
1764 /*
1765  * clkdev integration
1766  */
1767
1768 static struct omap_clk omap2420_clks[] = {
1769         /* external root sources */
1770         CLK(NULL,       "func_32k_ck",  &func_32k_ck,   CK_242X),
1771         CLK(NULL,       "secure_32k_ck", &secure_32k_ck, CK_242X),
1772         CLK(NULL,       "osc_ck",       &osc_ck,        CK_242X),
1773         CLK(NULL,       "sys_ck",       &sys_ck,        CK_242X),
1774         CLK(NULL,       "alt_ck",       &alt_ck,        CK_242X),
1775         CLK(NULL,       "mcbsp_clks",   &mcbsp_clks,    CK_242X),
1776         /* internal analog sources */
1777         CLK(NULL,       "dpll_ck",      &dpll_ck,       CK_242X),
1778         CLK(NULL,       "apll96_ck",    &apll96_ck,     CK_242X),
1779         CLK(NULL,       "apll54_ck",    &apll54_ck,     CK_242X),
1780         /* internal prcm root sources */
1781         CLK(NULL,       "func_54m_ck",  &func_54m_ck,   CK_242X),
1782         CLK(NULL,       "core_ck",      &core_ck,       CK_242X),
1783         CLK(NULL,       "func_96m_ck",  &func_96m_ck,   CK_242X),
1784         CLK(NULL,       "func_48m_ck",  &func_48m_ck,   CK_242X),
1785         CLK(NULL,       "func_12m_ck",  &func_12m_ck,   CK_242X),
1786         CLK(NULL,       "ck_wdt1_osc",  &wdt1_osc_ck,   CK_242X),
1787         CLK(NULL,       "sys_clkout_src", &sys_clkout_src, CK_242X),
1788         CLK(NULL,       "sys_clkout",   &sys_clkout,    CK_242X),
1789         CLK(NULL,       "sys_clkout2_src", &sys_clkout2_src, CK_242X),
1790         CLK(NULL,       "sys_clkout2",  &sys_clkout2,   CK_242X),
1791         CLK(NULL,       "emul_ck",      &emul_ck,       CK_242X),
1792         /* mpu domain clocks */
1793         CLK(NULL,       "mpu_ck",       &mpu_ck,        CK_242X),
1794         /* dsp domain clocks */
1795         CLK(NULL,       "dsp_fck",      &dsp_fck,       CK_242X),
1796         CLK(NULL,       "dsp_ick",      &dsp_ick,       CK_242X),
1797         CLK(NULL,       "iva1_ifck",    &iva1_ifck,     CK_242X),
1798         CLK(NULL,       "iva1_mpu_int_ifck", &iva1_mpu_int_ifck, CK_242X),
1799         /* GFX domain clocks */
1800         CLK(NULL,       "gfx_3d_fck",   &gfx_3d_fck,    CK_242X),
1801         CLK(NULL,       "gfx_2d_fck",   &gfx_2d_fck,    CK_242X),
1802         CLK(NULL,       "gfx_ick",      &gfx_ick,       CK_242X),
1803         /* DSS domain clocks */
1804         CLK("omapdss_dss",      "ick",          &dss_ick,       CK_242X),
1805         CLK(NULL,       "dss_ick",              &dss_ick,       CK_242X),
1806         CLK(NULL,       "dss1_fck",             &dss1_fck,      CK_242X),
1807         CLK(NULL,       "dss2_fck",     &dss2_fck,      CK_242X),
1808         CLK(NULL,       "dss_54m_fck",  &dss_54m_fck,   CK_242X),
1809         /* L3 domain clocks */
1810         CLK(NULL,       "core_l3_ck",   &core_l3_ck,    CK_242X),
1811         CLK(NULL,       "ssi_fck",      &ssi_ssr_sst_fck, CK_242X),
1812         CLK(NULL,       "usb_l4_ick",   &usb_l4_ick,    CK_242X),
1813         /* L4 domain clocks */
1814         CLK(NULL,       "l4_ck",        &l4_ck,         CK_242X),
1815         CLK(NULL,       "ssi_l4_ick",   &ssi_l4_ick,    CK_242X),
1816         CLK(NULL,       "wu_l4_ick",    &wu_l4_ick,     CK_242X),
1817         /* virtual meta-group clock */
1818         CLK(NULL,       "virt_prcm_set", &virt_prcm_set, CK_242X),
1819         /* general l4 interface ck, multi-parent functional clk */
1820         CLK(NULL,       "gpt1_ick",     &gpt1_ick,      CK_242X),
1821         CLK(NULL,       "gpt1_fck",     &gpt1_fck,      CK_242X),
1822         CLK(NULL,       "gpt2_ick",     &gpt2_ick,      CK_242X),
1823         CLK(NULL,       "gpt2_fck",     &gpt2_fck,      CK_242X),
1824         CLK(NULL,       "gpt3_ick",     &gpt3_ick,      CK_242X),
1825         CLK(NULL,       "gpt3_fck",     &gpt3_fck,      CK_242X),
1826         CLK(NULL,       "gpt4_ick",     &gpt4_ick,      CK_242X),
1827         CLK(NULL,       "gpt4_fck",     &gpt4_fck,      CK_242X),
1828         CLK(NULL,       "gpt5_ick",     &gpt5_ick,      CK_242X),
1829         CLK(NULL,       "gpt5_fck",     &gpt5_fck,      CK_242X),
1830         CLK(NULL,       "gpt6_ick",     &gpt6_ick,      CK_242X),
1831         CLK(NULL,       "gpt6_fck",     &gpt6_fck,      CK_242X),
1832         CLK(NULL,       "gpt7_ick",     &gpt7_ick,      CK_242X),
1833         CLK(NULL,       "gpt7_fck",     &gpt7_fck,      CK_242X),
1834         CLK(NULL,       "gpt8_ick",     &gpt8_ick,      CK_242X),
1835         CLK(NULL,       "gpt8_fck",     &gpt8_fck,      CK_242X),
1836         CLK(NULL,       "gpt9_ick",     &gpt9_ick,      CK_242X),
1837         CLK(NULL,       "gpt9_fck",     &gpt9_fck,      CK_242X),
1838         CLK(NULL,       "gpt10_ick",    &gpt10_ick,     CK_242X),
1839         CLK(NULL,       "gpt10_fck",    &gpt10_fck,     CK_242X),
1840         CLK(NULL,       "gpt11_ick",    &gpt11_ick,     CK_242X),
1841         CLK(NULL,       "gpt11_fck",    &gpt11_fck,     CK_242X),
1842         CLK(NULL,       "gpt12_ick",    &gpt12_ick,     CK_242X),
1843         CLK(NULL,       "gpt12_fck",    &gpt12_fck,     CK_242X),
1844         CLK("omap-mcbsp.1", "ick",      &mcbsp1_ick,    CK_242X),
1845         CLK(NULL,       "mcbsp1_ick",   &mcbsp1_ick,    CK_242X),
1846         CLK(NULL,       "mcbsp1_fck",   &mcbsp1_fck,    CK_242X),
1847         CLK("omap-mcbsp.2", "ick",      &mcbsp2_ick,    CK_242X),
1848         CLK(NULL,       "mcbsp2_ick",   &mcbsp2_ick,    CK_242X),
1849         CLK(NULL,       "mcbsp2_fck",   &mcbsp2_fck,    CK_242X),
1850         CLK("omap2_mcspi.1", "ick",     &mcspi1_ick,    CK_242X),
1851         CLK(NULL,       "mcspi1_ick",   &mcspi1_ick,    CK_242X),
1852         CLK(NULL,       "mcspi1_fck",   &mcspi1_fck,    CK_242X),
1853         CLK("omap2_mcspi.2", "ick",     &mcspi2_ick,    CK_242X),
1854         CLK(NULL,       "mcspi2_ick",   &mcspi2_ick,    CK_242X),
1855         CLK(NULL,       "mcspi2_fck",   &mcspi2_fck,    CK_242X),
1856         CLK(NULL,       "uart1_ick",    &uart1_ick,     CK_242X),
1857         CLK(NULL,       "uart1_fck",    &uart1_fck,     CK_242X),
1858         CLK(NULL,       "uart2_ick",    &uart2_ick,     CK_242X),
1859         CLK(NULL,       "uart2_fck",    &uart2_fck,     CK_242X),
1860         CLK(NULL,       "uart3_ick",    &uart3_ick,     CK_242X),
1861         CLK(NULL,       "uart3_fck",    &uart3_fck,     CK_242X),
1862         CLK(NULL,       "gpios_ick",    &gpios_ick,     CK_242X),
1863         CLK(NULL,       "gpios_fck",    &gpios_fck,     CK_242X),
1864         CLK("omap_wdt", "ick",          &mpu_wdt_ick,   CK_242X),
1865         CLK(NULL,       "mpu_wdt_ick",          &mpu_wdt_ick,   CK_242X),
1866         CLK(NULL,       "mpu_wdt_fck",  &mpu_wdt_fck,   CK_242X),
1867         CLK(NULL,       "sync_32k_ick", &sync_32k_ick,  CK_242X),
1868         CLK(NULL,       "wdt1_ick",     &wdt1_ick,      CK_242X),
1869         CLK(NULL,       "omapctrl_ick", &omapctrl_ick,  CK_242X),
1870         CLK("omap24xxcam", "fck",       &cam_fck,       CK_242X),
1871         CLK(NULL,       "cam_fck",      &cam_fck,       CK_242X),
1872         CLK("omap24xxcam", "ick",       &cam_ick,       CK_242X),
1873         CLK(NULL,       "cam_ick",      &cam_ick,       CK_242X),
1874         CLK(NULL,       "mailboxes_ick", &mailboxes_ick,        CK_242X),
1875         CLK(NULL,       "wdt4_ick",     &wdt4_ick,      CK_242X),
1876         CLK(NULL,       "wdt4_fck",     &wdt4_fck,      CK_242X),
1877         CLK(NULL,       "wdt3_ick",     &wdt3_ick,      CK_242X),
1878         CLK(NULL,       "wdt3_fck",     &wdt3_fck,      CK_242X),
1879         CLK(NULL,       "mspro_ick",    &mspro_ick,     CK_242X),
1880         CLK(NULL,       "mspro_fck",    &mspro_fck,     CK_242X),
1881         CLK("mmci-omap.0", "ick",       &mmc_ick,       CK_242X),
1882         CLK(NULL,       "mmc_ick",      &mmc_ick,       CK_242X),
1883         CLK("mmci-omap.0", "fck",       &mmc_fck,       CK_242X),
1884         CLK(NULL,       "mmc_fck",      &mmc_fck,       CK_242X),
1885         CLK(NULL,       "fac_ick",      &fac_ick,       CK_242X),
1886         CLK(NULL,       "fac_fck",      &fac_fck,       CK_242X),
1887         CLK(NULL,       "eac_ick",      &eac_ick,       CK_242X),
1888         CLK(NULL,       "eac_fck",      &eac_fck,       CK_242X),
1889         CLK("omap_hdq.0", "ick",        &hdq_ick,       CK_242X),
1890         CLK(NULL,       "hdq_ick",      &hdq_ick,       CK_242X),
1891         CLK("omap_hdq.0", "fck",        &hdq_fck,       CK_242X),
1892         CLK(NULL,       "hdq_fck",      &hdq_fck,       CK_242X),
1893         CLK("omap_i2c.1", "ick",        &i2c1_ick,      CK_242X),
1894         CLK(NULL,       "i2c1_ick",     &i2c1_ick,      CK_242X),
1895         CLK(NULL,       "i2c1_fck",     &i2c1_fck,      CK_242X),
1896         CLK("omap_i2c.2", "ick",        &i2c2_ick,      CK_242X),
1897         CLK(NULL,       "i2c2_ick",     &i2c2_ick,      CK_242X),
1898         CLK(NULL,       "i2c2_fck",     &i2c2_fck,      CK_242X),
1899         CLK(NULL,       "gpmc_fck",     &gpmc_fck,      CK_242X),
1900         CLK(NULL,       "sdma_fck",     &sdma_fck,      CK_242X),
1901         CLK(NULL,       "sdma_ick",     &sdma_ick,      CK_242X),
1902         CLK(NULL,       "sdrc_ick",     &sdrc_ick,      CK_242X),
1903         CLK(NULL,       "vlynq_ick",    &vlynq_ick,     CK_242X),
1904         CLK(NULL,       "vlynq_fck",    &vlynq_fck,     CK_242X),
1905         CLK(NULL,       "des_ick",      &des_ick,       CK_242X),
1906         CLK("omap-sham",        "ick",  &sha_ick,       CK_242X),
1907         CLK(NULL,       "sha_ick",      &sha_ick,       CK_242X),
1908         CLK("omap_rng", "ick",          &rng_ick,       CK_242X),
1909         CLK(NULL,       "rng_ick",              &rng_ick,       CK_242X),
1910         CLK("omap-aes", "ick",  &aes_ick,       CK_242X),
1911         CLK(NULL,       "aes_ick",      &aes_ick,       CK_242X),
1912         CLK(NULL,       "pka_ick",      &pka_ick,       CK_242X),
1913         CLK(NULL,       "usb_fck",      &usb_fck,       CK_242X),
1914         CLK("musb-hdrc",        "fck",  &osc_ck,        CK_242X),
1915         CLK(NULL,       "timer_32k_ck", &func_32k_ck,   CK_242X),
1916         CLK(NULL,       "timer_sys_ck", &sys_ck,        CK_242X),
1917         CLK(NULL,       "timer_ext_ck", &alt_ck,        CK_242X),
1918         CLK(NULL,       "cpufreq_ck",   &virt_prcm_set, CK_242X),
1919 };
1920
1921 /*
1922  * init code
1923  */
1924
1925 int __init omap2420_clk_init(void)
1926 {
1927         const struct prcm_config *prcm;
1928         struct omap_clk *c;
1929         u32 clkrate;
1930
1931         prcm_clksrc_ctrl = OMAP2420_PRCM_CLKSRC_CTRL;
1932         cm_idlest_pll = OMAP_CM_REGADDR(PLL_MOD, CM_IDLEST);
1933         cpu_mask = RATE_IN_242X;
1934         rate_table = omap2420_rate_table;
1935
1936         for (c = omap2420_clks; c < omap2420_clks + ARRAY_SIZE(omap2420_clks);
1937              c++)
1938                 clk_preinit(c->lk.clk);
1939
1940         osc_ck.rate = omap2_osc_clk_recalc(&osc_ck);
1941         propagate_rate(&osc_ck);
1942         sys_ck.rate = omap2xxx_sys_clk_recalc(&sys_ck);
1943         propagate_rate(&sys_ck);
1944
1945         for (c = omap2420_clks; c < omap2420_clks + ARRAY_SIZE(omap2420_clks);
1946              c++) {
1947                 clkdev_add(&c->lk);
1948                 clk_register(c->lk.clk);
1949                 omap2_init_clk_clkdm(c->lk.clk);
1950         }
1951
1952         /* Disable autoidle on all clocks; let the PM code enable it later */
1953         omap_clk_disable_autoidle_all();
1954
1955         /* Check the MPU rate set by bootloader */
1956         clkrate = omap2xxx_clk_get_core_rate(&dpll_ck);
1957         for (prcm = rate_table; prcm->mpu_speed; prcm++) {
1958                 if (!(prcm->flags & cpu_mask))
1959                         continue;
1960                 if (prcm->xtal_speed != sys_ck.rate)
1961                         continue;
1962                 if (prcm->dpll_speed <= clkrate)
1963                         break;
1964         }
1965         curr_prcm_set = prcm;
1966
1967         recalculate_root_clocks();
1968
1969         pr_info("Clocking rate (Crystal/DPLL/MPU): %ld.%01ld/%ld/%ld MHz\n",
1970                 (sys_ck.rate / 1000000), (sys_ck.rate / 100000) % 10,
1971                 (dpll_ck.rate / 1000000), (mpu_ck.rate / 1000000)) ;
1972
1973         /*
1974          * Only enable those clocks we will need, let the drivers
1975          * enable other clocks as necessary
1976          */
1977         clk_enable_init_clocks();
1978
1979         /* Avoid sleeping sleeping during omap2_clk_prepare_for_reboot() */
1980         vclk = clk_get(NULL, "virt_prcm_set");
1981         sclk = clk_get(NULL, "sys_ck");
1982         dclk = clk_get(NULL, "dpll_ck");
1983
1984         return 0;
1985 }
1986