arch/arm/mach-omap2/memory.c

   1 /*
   2  * linux/arch/arm/mach-omap2/memory.c
   3  *
   4  * Memory timing related functions for OMAP24XX
   5  *
   6  * Copyright (C) 2005 Texas Instruments Inc.
   7  * Richard Woodruff <r-woodruff2@ti.com>
   8  *
   9  * Copyright (C) 2005 Nokia Corporation
  10  * Tony Lindgren <tony@atomide.com>
  11  *
  12  * This program is free software; you can redistribute it and/or modify
  13  * it under the terms of the GNU General Public License version 2 as
  14  * published by the Free Software Foundation.
  15  */
  16
  17 #include <linux/module.h>
  18 #include <linux/kernel.h>
  19 #include <linux/device.h>
  20 #include <linux/list.h>
  21 #include <linux/errno.h>
  22 #include <linux/delay.h>
  23 #include <linux/clk.h>
  24
  25 #include <asm/io.h>
  26
  27 #include <asm/arch/clock.h>
  28 #include <asm/arch/sram.h>
  29
  30 #include "prm.h"
  31
  32 #include "memory.h"
  33 #include "sdrc.h"
  34
  35 unsigned long omap2_sdrc_base;
  36 unsigned long omap2_sms_base;
  37
  38 static struct memory_timings mem_timings;
  39 static u32 curr_perf_level = CORE_CLK_SRC_DPLL_X2;
  40
  41 u32 omap2_memory_get_slow_dll_ctrl(void)
  42 {
  43         return mem_timings.slow_dll_ctrl;
  44 }
  45
  46 u32 omap2_memory_get_fast_dll_ctrl(void)
  47 {
  48         return mem_timings.fast_dll_ctrl;
  49 }
  50
  51 u32 omap2_memory_get_type(void)
  52 {
  53         return mem_timings.m_type;
  54 }
  55
  56 void omap2_init_memory_params(u32 force_lock_to_unlock_mode)
  57 {
  58         unsigned long dll_cnt;
  59         u32 fast_dll = 0;
  60
  61         mem_timings.m_type = !((sdrc_read_reg(SDRC_MR_0) & 0x3) == 0x1); /* DDR = 1, SDR = 0 */
  62
  63         /* 2422 es2.05 and beyond has a single SIP DDR instead of 2 like others.
  64          * In the case of 2422, its ok to use CS1 instead of CS0.
  65          */
  66         if (cpu_is_omap2422())
  67                 mem_timings.base_cs = 1;
  68         else
  69                 mem_timings.base_cs = 0;
  70
  71         if (mem_timings.m_type != M_DDR)
  72                 return;
  73
  74         /* With DDR we need to determine the low frequency DLL value */
  75         if (((mem_timings.fast_dll_ctrl & (1 << 2)) == M_LOCK_CTRL))
  76                 mem_timings.dll_mode = M_UNLOCK;
  77         else
  78                 mem_timings.dll_mode = M_LOCK;
  79
  80         if (mem_timings.base_cs == 0) {
  81                 fast_dll = sdrc_read_reg(SDRC_DLLA_CTRL);
  82                 dll_cnt = sdrc_read_reg(SDRC_DLLA_STATUS) & 0xff00;
  83         } else {
  84                 fast_dll = sdrc_read_reg(SDRC_DLLB_CTRL);
  85                 dll_cnt = sdrc_read_reg(SDRC_DLLB_STATUS) & 0xff00;
  86         }
  87         if (force_lock_to_unlock_mode) {
  88                 fast_dll &= ~0xff00;
  89                 fast_dll |= dll_cnt;            /* Current lock mode */
  90         }
  91         /* set fast timings with DLL filter disabled */
  92         mem_timings.fast_dll_ctrl = (fast_dll | (3 << 8));
  93
  94         /* No disruptions, DDR will be offline & C-ABI not followed */
  95         omap2_sram_ddr_init(&mem_timings.slow_dll_ctrl,
  96                             mem_timings.fast_dll_ctrl,
  97                             mem_timings.base_cs,
  98                             force_lock_to_unlock_mode);
  99         mem_timings.slow_dll_ctrl &= 0xff00;    /* Keep lock value */
 100
 101         /* Turn status into unlock ctrl */
 102         mem_timings.slow_dll_ctrl |=
 103                 ((mem_timings.fast_dll_ctrl & 0xF) | (1 << 2));
 104
 105         /* 90 degree phase for anything below 133Mhz + disable DLL filter */
 106         mem_timings.slow_dll_ctrl |= ((1 << 1) | (3 << 8));
 107 }
 108
 109 /* turn on smart idle modes for SDRAM scheduler and controller */
 110 void __init omap2_init_memory(void)
 111 {
 112         u32 l;
 113
 114         l = sms_read_reg(SMS_SYSCONFIG);
 115         l &= ~(0x3 << 3);
 116         l |= (0x2 << 3);
 117         sms_write_reg(l, SMS_SYSCONFIG);
 118
 119         l = sdrc_read_reg(SDRC_SYSCONFIG);
 120         l &= ~(0x3 << 3);
 121         l |= (0x2 << 3);
 122         sdrc_write_reg(l, SDRC_SYSCONFIG);
 123 }