arch/arm/mach-tegra/common.c

   1 /*
   2  * arch/arm/mach-tegra/common.c
   3  *
   4  * Copyright (C) 2010 Google, Inc.
   5  *
   6  * Author:
   7  *      Colin Cross <ccross@android.com>
   8  *
   9  * This software is licensed under the terms of the GNU General Public
  10  * License version 2, as published by the Free Software Foundation, and
  11  * may be copied, distributed, and modified under those terms.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  */
  19
  20 #include <linux/init.h>
  21 #include <linux/io.h>
  22 #include <linux/clk.h>
  23 #include <linux/delay.h>
  24 #include <linux/of_irq.h>
  25
  26 #include <asm/hardware/cache-l2x0.h>
  27 #include <asm/hardware/gic.h>
  28
  29 #include <mach/iomap.h>
  30
  31 #include "board.h"
  32 #include "clock.h"
  33 #include "fuse.h"
  34 #include "pmc.h"
  35
  36 /*
  37  * Storage for debug-macro.S's state.
  38  *
  39  * This must be in .data not .bss so that it gets initialized each time the
  40  * kernel is loaded. The data is declared here rather than debug-macro.S so
  41  * that multiple inclusions of debug-macro.S point at the same data.
  42  */
  43 #define TEGRA_DEBUG_UART_OFFSET (TEGRA_DEBUG_UART_BASE & 0xFFFF)
  44 u32 tegra_uart_config[3] = {
  45         /* Debug UART initialization required */
  46         1,
  47         /* Debug UART physical address */
  48         (u32)(IO_APB_PHYS + TEGRA_DEBUG_UART_OFFSET),
  49         /* Debug UART virtual address */
  50         (u32)(IO_APB_VIRT + TEGRA_DEBUG_UART_OFFSET),
  51 };
  52
  53 #ifdef CONFIG_OF
  54 static const struct of_device_id tegra_dt_irq_match[] __initconst = {
  55         { .compatible = "arm,cortex-a9-gic", .data = gic_of_init },
  56         { }
  57 };
  58
  59 void __init tegra_dt_init_irq(void)
  60 {
  61         tegra_init_irq();
  62         of_irq_init(tegra_dt_irq_match);
  63 }
  64 #endif
  65
  66 void tegra_assert_system_reset(char mode, const char *cmd)
  67 {
  68         void __iomem *reset = IO_ADDRESS(TEGRA_PMC_BASE + 0);
  69         u32 reg;
  70
  71         reg = readl_relaxed(reset);
  72         reg |= 0x10;
  73         writel_relaxed(reg, reset);
  74 }
  75
  76 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
  77 static __initdata struct tegra_clk_init_table tegra20_clk_init_table[] = {
  78         /* name         parent          rate            enabled */
  79         { "clk_m",      NULL,           0,              true },
  80         { "pll_p",      "clk_m",        216000000,      true },
  81         { "pll_p_out1", "pll_p",        28800000,       true },
  82         { "pll_p_out2", "pll_p",        48000000,       true },
  83         { "pll_p_out3", "pll_p",        72000000,       true },
  84         { "pll_p_out4", "pll_p",        108000000,      true },
  85         { "sclk",       "pll_p_out4",   108000000,      true },
  86         { "hclk",       "sclk",         108000000,      true },
  87         { "pclk",       "hclk",         54000000,       true },
  88         { "csite",      NULL,           0,              true },
  89         { "emc",        NULL,           0,              true },
  90         { "cpu",        NULL,           0,              true },
  91         { NULL,         NULL,           0,              0},
  92 };
  93 #endif
  94
  95 static void __init tegra_init_cache(u32 tag_latency, u32 data_latency)
  96 {
  97 #ifdef CONFIG_CACHE_L2X0
  98         void __iomem *p = IO_ADDRESS(TEGRA_ARM_PERIF_BASE) + 0x3000;
  99         u32 aux_ctrl, cache_type;
 100
 101         writel_relaxed(tag_latency, p + L2X0_TAG_LATENCY_CTRL);
 102         writel_relaxed(data_latency, p + L2X0_DATA_LATENCY_CTRL);
 103
 104         cache_type = readl(p + L2X0_CACHE_TYPE);
 105         aux_ctrl = (cache_type & 0x700) << (17-8);
 106         aux_ctrl |= 0x6C000001;
 107
 108         l2x0_init(p, aux_ctrl, 0x8200c3fe);
 109 #endif
 110
 111 }
 112
 113 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
 114 void __init tegra20_init_early(void)
 115 {
 116         tegra_init_fuse();
 117         tegra2_init_clocks();
 118         tegra_clk_init_from_table(tegra20_clk_init_table);
 119         tegra_init_cache(0x331, 0x441);
 120         tegra_pmc_init();
 121 }
 122 #endif
 123 #ifdef CONFIG_ARCH_TEGRA_3x_SOC
 124 void __init tegra30_init_early(void)
 125 {
 126         tegra30_init_clocks();
 127         tegra_init_cache(0x441, 0x551);
 128         tegra_pmc_init();
 129 }
 130 #endif