arch/arm64/include/asm/pgtable-hwdef.h

   1 /*
   2  * Copyright (C) 2012 ARM Ltd.
   3  *
   4  * This program is free software; you can redistribute it and/or modify
   5  * it under the terms of the GNU General Public License version 2 as
   6  * published by the Free Software Foundation.
   7  *
   8  * This program is distributed in the hope that it will be useful,
   9  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  10  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  11  * GNU General Public License for more details.
  12  *
  13  * You should have received a copy of the GNU General Public License
  14  * along with this program.  If not, see <http://www.gnu.org/licenses/>.
  15  */
  16 #ifndef __ASM_PGTABLE_HWDEF_H
  17 #define __ASM_PGTABLE_HWDEF_H
  18
  19 #define PTRS_PER_PTE            (1 << (PAGE_SHIFT - 3))
  20
  21 /*
  22  * PMD_SHIFT determines the size a level 2 page table entry can map.
  23  */
  24 #if CONFIG_PGTABLE_LEVELS > 2
  25 #define PMD_SHIFT               ((PAGE_SHIFT - 3) * 2 + 3)
  26 #define PMD_SIZE                (_AC(1, UL) << PMD_SHIFT)
  27 #define PMD_MASK                (~(PMD_SIZE-1))
  28 #define PTRS_PER_PMD            PTRS_PER_PTE
  29 #endif
  30
  31 /*
  32  * PUD_SHIFT determines the size a level 1 page table entry can map.
  33  */
  34 #if CONFIG_PGTABLE_LEVELS > 3
  35 #define PUD_SHIFT               ((PAGE_SHIFT - 3) * 3 + 3)
  36 #define PUD_SIZE                (_AC(1, UL) << PUD_SHIFT)
  37 #define PUD_MASK                (~(PUD_SIZE-1))
  38 #define PTRS_PER_PUD            PTRS_PER_PTE
  39 #endif
  40
  41 /*
  42  * PGDIR_SHIFT determines the size a top-level page table entry can map
  43  * (depending on the configuration, this level can be 0, 1 or 2).
  44  */
  45 #define PGDIR_SHIFT             ((PAGE_SHIFT - 3) * CONFIG_PGTABLE_LEVELS + 3)
  46 #define PGDIR_SIZE              (_AC(1, UL) << PGDIR_SHIFT)
  47 #define PGDIR_MASK              (~(PGDIR_SIZE-1))
  48 #define PTRS_PER_PGD            (1 << (VA_BITS - PGDIR_SHIFT))
  49
  50 /*
  51  * Section address mask and size definitions.
  52  */
  53 #define SECTION_SHIFT           PMD_SHIFT
  54 #define SECTION_SIZE            (_AC(1, UL) << SECTION_SHIFT)
  55 #define SECTION_MASK            (~(SECTION_SIZE-1))
  56
  57 /*
  58  * Contiguous page definitions.
  59  */
  60 #define CONT_PTES               (_AC(1, UL) << CONT_SHIFT)
  61 /* the the numerical offset of the PTE within a range of CONT_PTES */
  62 #define CONT_RANGE_OFFSET(addr) (((addr)>>PAGE_SHIFT)&(CONT_PTES-1))
  63
  64 /*
  65  * Hardware page table definitions.
  66  *
  67  * Level 1 descriptor (PUD).
  68  */
  69 #define PUD_TYPE_TABLE          (_AT(pudval_t, 3) << 0)
  70 #define PUD_TABLE_BIT           (_AT(pgdval_t, 1) << 1)
  71 #define PUD_TYPE_MASK           (_AT(pgdval_t, 3) << 0)
  72 #define PUD_TYPE_SECT           (_AT(pgdval_t, 1) << 0)
  73
  74 /*
  75  * Level 2 descriptor (PMD).
  76  */
  77 #define PMD_TYPE_MASK           (_AT(pmdval_t, 3) << 0)
  78 #define PMD_TYPE_FAULT          (_AT(pmdval_t, 0) << 0)
  79 #define PMD_TYPE_TABLE          (_AT(pmdval_t, 3) << 0)
  80 #define PMD_TYPE_SECT           (_AT(pmdval_t, 1) << 0)
  81 #define PMD_TABLE_BIT           (_AT(pmdval_t, 1) << 1)
  82
  83 /*
  84  * Section
  85  */
  86 #define PMD_SECT_VALID          (_AT(pmdval_t, 1) << 0)
  87 #define PMD_SECT_PROT_NONE      (_AT(pmdval_t, 1) << 58)
  88 #define PMD_SECT_USER           (_AT(pmdval_t, 1) << 6)         /* AP[1] */
  89 #define PMD_SECT_RDONLY         (_AT(pmdval_t, 1) << 7)         /* AP[2] */
  90 #define PMD_SECT_S              (_AT(pmdval_t, 3) << 8)
  91 #define PMD_SECT_AF             (_AT(pmdval_t, 1) << 10)
  92 #define PMD_SECT_NG             (_AT(pmdval_t, 1) << 11)
  93 #define PMD_SECT_CONT           (_AT(pmdval_t, 1) << 52)
  94 #define PMD_SECT_PXN            (_AT(pmdval_t, 1) << 53)
  95 #define PMD_SECT_UXN            (_AT(pmdval_t, 1) << 54)
  96
  97 /*
  98  * AttrIndx[2:0] encoding (mapping attributes defined in the MAIR* registers).
  99  */
 100 #define PMD_ATTRINDX(t)         (_AT(pmdval_t, (t)) << 2)
 101 #define PMD_ATTRINDX_MASK       (_AT(pmdval_t, 7) << 2)
 102
 103 /*
 104  * Level 3 descriptor (PTE).
 105  */
 106 #define PTE_TYPE_MASK           (_AT(pteval_t, 3) << 0)
 107 #define PTE_TYPE_FAULT          (_AT(pteval_t, 0) << 0)
 108 #define PTE_TYPE_PAGE           (_AT(pteval_t, 3) << 0)
 109 #define PTE_TABLE_BIT           (_AT(pteval_t, 1) << 1)
 110 #define PTE_USER                (_AT(pteval_t, 1) << 6)         /* AP[1] */
 111 #define PTE_RDONLY              (_AT(pteval_t, 1) << 7)         /* AP[2] */
 112 #define PTE_SHARED              (_AT(pteval_t, 3) << 8)         /* SH[1:0], inner shareable */
 113 #define PTE_AF                  (_AT(pteval_t, 1) << 10)        /* Access Flag */
 114 #define PTE_NG                  (_AT(pteval_t, 1) << 11)        /* nG */
 115 #define PTE_DBM                 (_AT(pteval_t, 1) << 51)        /* Dirty Bit Management */
 116 #define PTE_CONT                (_AT(pteval_t, 1) << 52)        /* Contiguous range */
 117 #define PTE_PXN                 (_AT(pteval_t, 1) << 53)        /* Privileged XN */
 118 #define PTE_UXN                 (_AT(pteval_t, 1) << 54)        /* User XN */
 119
 120 /*
 121  * AttrIndx[2:0] encoding (mapping attributes defined in the MAIR* registers).
 122  */
 123 #define PTE_ATTRINDX(t)         (_AT(pteval_t, (t)) << 2)
 124 #define PTE_ATTRINDX_MASK       (_AT(pteval_t, 7) << 2)
 125
 126 /*
 127  * 2nd stage PTE definitions
 128  */
 129 #define PTE_S2_RDONLY           (_AT(pteval_t, 1) << 6)   /* HAP[2:1] */
 130 #define PTE_S2_RDWR             (_AT(pteval_t, 3) << 6)   /* HAP[2:1] */
 131
 132 #define PMD_S2_RDONLY           (_AT(pmdval_t, 1) << 6)   /* HAP[2:1] */
 133 #define PMD_S2_RDWR             (_AT(pmdval_t, 3) << 6)   /* HAP[2:1] */
 134
 135 /*
 136  * Memory Attribute override for Stage-2 (MemAttr[3:0])
 137  */
 138 #define PTE_S2_MEMATTR(t)       (_AT(pteval_t, (t)) << 2)
 139 #define PTE_S2_MEMATTR_MASK     (_AT(pteval_t, 0xf) << 2)
 140
 141 /*
 142  * EL2/HYP PTE/PMD definitions
 143  */
 144 #define PMD_HYP                 PMD_SECT_USER
 145 #define PTE_HYP                 PTE_USER
 146
 147 /*
 148  * Highest possible physical address supported.
 149  */
 150 #define PHYS_MASK_SHIFT         (48)
 151 #define PHYS_MASK               ((UL(1) << PHYS_MASK_SHIFT) - 1)
 152
 153 /*
 154  * TCR flags.
 155  */
 156 #define TCR_T0SZ_OFFSET         0
 157 #define TCR_T1SZ_OFFSET         16
 158 #define TCR_T0SZ(x)             ((UL(64) - (x)) << TCR_T0SZ_OFFSET)
 159 #define TCR_T1SZ(x)             ((UL(64) - (x)) << TCR_T1SZ_OFFSET)
 160 #define TCR_TxSZ(x)             (TCR_T0SZ(x) | TCR_T1SZ(x))
 161 #define TCR_TxSZ_WIDTH          6
 162 #define TCR_IRGN_NC             ((UL(0) << 8) | (UL(0) << 24))
 163 #define TCR_IRGN_WBWA           ((UL(1) << 8) | (UL(1) << 24))
 164 #define TCR_IRGN_WT             ((UL(2) << 8) | (UL(2) << 24))
 165 #define TCR_IRGN_WBnWA          ((UL(3) << 8) | (UL(3) << 24))
 166 #define TCR_IRGN_MASK           ((UL(3) << 8) | (UL(3) << 24))
 167 #define TCR_ORGN_NC             ((UL(0) << 10) | (UL(0) << 26))
 168 #define TCR_ORGN_WBWA           ((UL(1) << 10) | (UL(1) << 26))
 169 #define TCR_ORGN_WT             ((UL(2) << 10) | (UL(2) << 26))
 170 #define TCR_ORGN_WBnWA          ((UL(3) << 10) | (UL(3) << 26))
 171 #define TCR_ORGN_MASK           ((UL(3) << 10) | (UL(3) << 26))
 172 #define TCR_SHARED              ((UL(3) << 12) | (UL(3) << 28))
 173 #define TCR_TG0_4K              (UL(0) << 14)
 174 #define TCR_TG0_64K             (UL(1) << 14)
 175 #define TCR_TG0_16K             (UL(2) << 14)
 176 #define TCR_TG1_16K             (UL(1) << 30)
 177 #define TCR_TG1_4K              (UL(2) << 30)
 178 #define TCR_TG1_64K             (UL(3) << 30)
 179 #define TCR_ASID16              (UL(1) << 36)
 180 #define TCR_TBI0                (UL(1) << 37)
 181 #define TCR_HA                  (UL(1) << 39)
 182 #define TCR_HD                  (UL(1) << 40)
 183
 184 #endif