arch/blackfin/mach-bf537/head.S

   1 /*
   2  * File:         arch/blackfin/mach-bf537/head.S
   3  * Based on:     arch/blackfin/mach-bf533/head.S
   4  * Author:       Jeff Dionne <jeff@uclinux.org> COPYRIGHT 1998 D. Jeff Dionne
   5  *
   6  * Created:      1998
   7  * Description:  Startup code for Blackfin BF537
   8  *
   9  * Modified:
  10  *               Copyright 2004-2006 Analog Devices Inc.
  11  *
  12  * Bugs:         Enter bugs at http://blackfin.uclinux.org/
  13  *
  14  * This program is free software; you can redistribute it and/or modify
  15  * it under the terms of the GNU General Public License as published by
  16  * the Free Software Foundation; either version 2 of the License, or
  17  * (at your option) any later version.
  18  *
  19  * This program is distributed in the hope that it will be useful,
  20  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  21  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  22  * GNU General Public License for more details.
  23  *
  24  * You should have received a copy of the GNU General Public License
  25  * along with this program; if not, see the file COPYING, or write
  26  * to the Free Software Foundation, Inc.,
  27  * 51 Franklin St, Fifth Floor, Boston, MA  02110-1301  USA
  28  */
  29
  30 #include <linux/linkage.h>
  31 #include <linux/init.h>
  32 #include <asm/blackfin.h>
  33 #include <asm/trace.h>
  34
  35 #if CONFIG_BFIN_KERNEL_CLOCK
  36 #include <asm/mach-common/clocks.h>
  37 #include <asm/mach/mem_init.h>
  38 #endif
  39
  40 .global __rambase
  41 .global __ramstart
  42 .global __ramend
  43 .extern ___bss_stop
  44 .extern ___bss_start
  45 .extern _bf53x_relocate_l1_mem
  46
  47 #define INITIAL_STACK   0xFFB01000
  48
  49 __INIT
  50
  51 ENTRY(__start)
  52         /* R0: argument of command line string, passed from uboot, save it */
  53         R7 = R0;
  54         /* Enable Cycle Counter and Nesting Of Interrupts */
  55 #ifdef CONFIG_BFIN_SCRATCH_REG_CYCLES
  56         R0 = SYSCFG_SNEN;
  57 #else
  58         R0 = SYSCFG_SNEN | SYSCFG_CCEN;
  59 #endif
  60         SYSCFG = R0;
  61         R0 = 0;
  62
  63         /* Clear Out All the data and pointer Registers */
  64         R1 = R0;
  65         R2 = R0;
  66         R3 = R0;
  67         R4 = R0;
  68         R5 = R0;
  69         R6 = R0;
  70
  71         P0 = R0;
  72         P1 = R0;
  73         P2 = R0;
  74         P3 = R0;
  75         P4 = R0;
  76         P5 = R0;
  77
  78         LC0 = r0;
  79         LC1 = r0;
  80         L0 = r0;
  81         L1 = r0;
  82         L2 = r0;
  83         L3 = r0;
  84
  85         /* Clear Out All the DAG Registers */
  86         B0 = r0;
  87         B1 = r0;
  88         B2 = r0;
  89         B3 = r0;
  90
  91         I0 = r0;
  92         I1 = r0;
  93         I2 = r0;
  94         I3 = r0;
  95
  96         M0 = r0;
  97         M1 = r0;
  98         M2 = r0;
  99         M3 = r0;
 100
 101         trace_buffer_init(p0,r0);
 102         P0 = R1;
 103         R0 = R1;
 104
 105         /* Turn off the icache */
 106         p0.l = LO(IMEM_CONTROL);
 107         p0.h = HI(IMEM_CONTROL);
 108         R1 = [p0];
 109         R0 = ~ENICPLB;
 110         R0 = R0 & R1;
 111
 112         /* Anomaly 05000125 */
 113 #if ANOMALY_05000125
 114         CLI R2;
 115         SSYNC;
 116 #endif
 117         [p0] = R0;
 118         SSYNC;
 119 #if ANOMALY_05000125
 120         STI R2;
 121 #endif
 122
 123         /* Turn off the dcache */
 124         p0.l = LO(DMEM_CONTROL);
 125         p0.h = HI(DMEM_CONTROL);
 126         R1 = [p0];
 127         R0 = ~ENDCPLB;
 128         R0 = R0 & R1;
 129
 130         /* Anomaly 05000125 */
 131 #if ANOMALY_05000125
 132         CLI R2;
 133         SSYNC;
 134 #endif
 135         [p0] = R0;
 136         SSYNC;
 137 #if ANOMALY_05000125
 138         STI R2;
 139 #endif
 140
 141         /* Initialise General-Purpose I/O Modules on BF537 */
 142         /* Rev 0.0 Anomaly 05000212 - PORTx_FER,
 143          * PORT_MUX Registers Do Not accept "writes" correctly:
 144          */
 145         p0.h = hi(BFIN_PORT_MUX);
 146         p0.l = lo(BFIN_PORT_MUX);
 147 #if ANOMALY_05000212
 148         R0.L = W[P0]; /* Read */
 149         SSYNC;
 150 #endif
 151         R0 = (PGDE_UART | PFTE_UART)(Z);
 152 #if ANOMALY_05000212
 153         W[P0] = R0.L; /* Write */
 154         SSYNC;
 155 #endif
 156         W[P0] = R0.L; /* Enable both UARTS */
 157         SSYNC;
 158
 159         p0.h = hi(PORTF_FER);
 160         p0.l = lo(PORTF_FER);
 161 #if ANOMALY_05000212
 162         R0.L = W[P0]; /* Read */
 163         SSYNC;
 164 #endif
 165         R0 = 0x000F(Z);
 166 #if ANOMALY_05000212
 167         W[P0] = R0.L; /* Write */
 168         SSYNC;
 169 #endif
 170         /* Enable peripheral function of PORTF for UART0 and UART1 */
 171         W[P0] = R0.L;
 172         SSYNC;
 173
 174 #if !defined(CONFIG_BF534)
 175         p0.h = hi(EMAC_SYSTAT);
 176         p0.l = lo(EMAC_SYSTAT);
 177         R0.h = 0xFFFF; /* Clear EMAC Interrupt Status bits */
 178         R0.l = 0xFFFF;
 179         [P0] = R0;
 180         SSYNC;
 181 #endif
 182
 183 #ifdef CONFIG_BF537_PORT_H
 184         p0.h = hi(PORTH_FER);
 185         p0.l = lo(PORTH_FER);
 186         R0.L = W[P0]; /* Read */
 187         SSYNC;
 188         R0 = 0x0000;
 189         W[P0] = R0.L; /* Write */
 190         SSYNC;
 191         W[P0] = R0.L; /* Disable peripheral function of PORTH */
 192         SSYNC;
 193 #endif
 194
 195         /* Initialise UART - when booting from u-boot, the UART is not disabled
 196          * so if we dont initalize here, our serial console gets hosed */
 197         p0.h = hi(UART_LCR);
 198         p0.l = lo(UART_LCR);
 199         r0 = 0x0(Z);
 200         w[p0] = r0.L;   /* To enable DLL writes */
 201         ssync;
 202
 203         p0.h = hi(UART_DLL);
 204         p0.l = lo(UART_DLL);
 205         r0 = 0x0(Z);
 206         w[p0] = r0.L;
 207         ssync;
 208
 209         p0.h = hi(UART_DLH);
 210         p0.l = lo(UART_DLH);
 211         r0 = 0x00(Z);
 212         w[p0] = r0.L;
 213         ssync;
 214
 215         p0.h = hi(UART_GCTL);
 216         p0.l = lo(UART_GCTL);
 217         r0 = 0x0(Z);
 218         w[p0] = r0.L;   /* To enable UART clock */
 219         ssync;
 220
 221         /* Initialize stack pointer */
 222         sp.l = lo(INITIAL_STACK);
 223         sp.h = hi(INITIAL_STACK);
 224         fp = sp;
 225         usp = sp;
 226
 227         /* Put The Code for PLL Programming and SDRAM Programming in L1 ISRAM */
 228         call _bf53x_relocate_l1_mem;
 229 #if CONFIG_BFIN_KERNEL_CLOCK
 230         call _start_dma_code;
 231 #endif
 232
 233         /* Code for initializing Async memory banks */
 234
 235         p2.h = hi(EBIU_AMBCTL1);
 236         p2.l = lo(EBIU_AMBCTL1);
 237         r0.h = hi(AMBCTL1VAL);
 238         r0.l = lo(AMBCTL1VAL);
 239         [p2] = r0;
 240         ssync;
 241
 242         p2.h = hi(EBIU_AMBCTL0);
 243         p2.l = lo(EBIU_AMBCTL0);
 244         r0.h = hi(AMBCTL0VAL);
 245         r0.l = lo(AMBCTL0VAL);
 246         [p2] = r0;
 247         ssync;
 248
 249         p2.h = hi(EBIU_AMGCTL);
 250         p2.l = lo(EBIU_AMGCTL);
 251         r0 = AMGCTLVAL;
 252         w[p2] = r0;
 253         ssync;
 254
 255         /* This section keeps the processor in supervisor mode
 256          * during kernel boot.  Switches to user mode at end of boot.
 257          * See page 3-9 of Hardware Reference manual for documentation.
 258          */
 259
 260         /* EVT15 = _real_start */
 261
 262         p0.l = lo(EVT15);
 263         p0.h = hi(EVT15);
 264         p1.l = _real_start;
 265         p1.h = _real_start;
 266         [p0] = p1;
 267         csync;
 268
 269         p0.l = lo(IMASK);
 270         p0.h = hi(IMASK);
 271         p1.l = IMASK_IVG15;
 272         p1.h = 0x0;
 273         [p0] = p1;
 274         csync;
 275
 276         raise 15;
 277         p0.l = .LWAIT_HERE;
 278         p0.h = .LWAIT_HERE;
 279         reti = p0;
 280 #if ANOMALY_05000281
 281         nop; nop; nop;
 282 #endif
 283         rti;
 284
 285 .LWAIT_HERE:
 286         jump .LWAIT_HERE;
 287 ENDPROC(__start)
 288
 289 ENTRY(_real_start)
 290         [ -- sp ] = reti;
 291         p0.l = lo(WDOG_CTL);
 292         p0.h = hi(WDOG_CTL);
 293         r0 = 0xAD6(z);
 294         w[p0] = r0;     /* watchdog off for now */
 295         ssync;
 296
 297         /* Code update for BSS size == 0
 298          * Zero out the bss region.
 299          */
 300
 301         p1.l = ___bss_start;
 302         p1.h = ___bss_start;
 303         p2.l = ___bss_stop;
 304         p2.h = ___bss_stop;
 305         r0 = 0;
 306         p2 -= p1;
 307         lsetup (.L_clear_bss, .L_clear_bss) lc0 = p2;
 308 .L_clear_bss:
 309         B[p1++] = r0;
 310
 311         /* In case there is a NULL pointer reference
 312          * Zero out region before stext
 313          */
 314
 315         p1.l = 0x0;
 316         p1.h = 0x0;
 317         r0.l = __stext;
 318         r0.h = __stext;
 319         r0 = r0 >> 1;
 320         p2 = r0;
 321         r0 = 0;
 322         lsetup (.L_clear_zero, .L_clear_zero) lc0 = p2;
 323 .L_clear_zero:
 324         W[p1++] = r0;
 325
 326         /* pass the uboot arguments to the global value command line */
 327         R0 = R7;
 328         call _cmdline_init;
 329
 330         p1.l = __rambase;
 331         p1.h = __rambase;
 332         r0.l = __sdata;
 333         r0.h = __sdata;
 334         [p1] = r0;
 335
 336         p1.l = __ramstart;
 337         p1.h = __ramstart;
 338         p3.l = ___bss_stop;
 339         p3.h = ___bss_stop;
 340
 341         r1 = p3;
 342         [p1] = r1;
 343
 344         /*
 345          * load the current thread pointer and stack
 346          */
 347         r1.l = _init_thread_union;
 348         r1.h = _init_thread_union;
 349
 350         r2.l = 0x2000;
 351         r2.h = 0x0000;
 352         r1 = r1 + r2;
 353         sp = r1;
 354         usp = sp;
 355         fp = sp;
 356         jump.l _start_kernel;
 357 ENDPROC(_real_start)
 358
 359 __FINIT
 360
 361 .section .l1.text
 362 #if CONFIG_BFIN_KERNEL_CLOCK
 363 ENTRY(_start_dma_code)
 364
 365         /* Enable PHY CLK buffer output */
 366         p0.h = hi(VR_CTL);
 367         p0.l = lo(VR_CTL);
 368         r0.l = w[p0];
 369         bitset(r0, 14);
 370         w[p0] = r0.l;
 371         ssync;
 372
 373         p0.h = hi(SIC_IWR);
 374         p0.l = lo(SIC_IWR);
 375         r0.l = 0x1;
 376         r0.h = 0x0;
 377         [p0] = r0;
 378         SSYNC;
 379
 380         /*
 381          *  Set PLL_CTL
 382          *   - [14:09] = MSEL[5:0] : CLKIN / VCO multiplication factors
 383          *   - [8]     = BYPASS    : BYPASS the PLL, run CLKIN into CCLK/SCLK
 384          *   - [7]     = output delay (add 200ps of delay to mem signals)
 385          *   - [6]     = input delay (add 200ps of input delay to mem signals)
 386          *   - [5]     = PDWN      : 1=All Clocks off
 387          *   - [3]     = STOPCK    : 1=Core Clock off
 388          *   - [1]     = PLL_OFF   : 1=Disable Power to PLL
 389          *   - [0]     = DF        : 1=Pass CLKIN/2 to PLL / 0=Pass CLKIN to PLL
 390          *   all other bits set to zero
 391          */
 392
 393         p0.h = hi(PLL_LOCKCNT);
 394         p0.l = lo(PLL_LOCKCNT);
 395         r0 = 0x300(Z);
 396         w[p0] = r0.l;
 397         ssync;
 398
 399         P2.H = hi(EBIU_SDGCTL);
 400         P2.L = lo(EBIU_SDGCTL);
 401         R0 = [P2];
 402         BITSET (R0, 24);
 403         [P2] = R0;
 404         SSYNC;
 405
 406         r0 = CONFIG_VCO_MULT & 63;       /* Load the VCO multiplier         */
 407         r0 = r0 << 9;                    /* Shift it over,                  */
 408         r1 = CLKIN_HALF;                 /* Do we need to divide CLKIN by 2?*/
 409         r0 = r1 | r0;
 410         r1 = PLL_BYPASS;                 /* Bypass the PLL?                 */
 411         r1 = r1 << 8;                    /* Shift it over                   */
 412         r0 = r1 | r0;                    /* add them all together           */
 413
 414         p0.h = hi(PLL_CTL);
 415         p0.l = lo(PLL_CTL);              /* Load the address                */
 416         cli r2;                          /* Disable interrupts              */
 417         ssync;
 418         w[p0] = r0.l;                    /* Set the value                   */
 419         idle;                            /* Wait for the PLL to stablize    */
 420         sti r2;                          /* Enable interrupts               */
 421
 422 .Lcheck_again:
 423         p0.h = hi(PLL_STAT);
 424         p0.l = lo(PLL_STAT);
 425         R0 = W[P0](Z);
 426         CC = BITTST(R0,5);
 427         if ! CC jump .Lcheck_again;
 428
 429         /* Configure SCLK & CCLK Dividers */
 430         r0 = (CONFIG_CCLK_ACT_DIV | CONFIG_SCLK_DIV);
 431         p0.h = hi(PLL_DIV);
 432         p0.l = lo(PLL_DIV);
 433         w[p0] = r0.l;
 434         ssync;
 435
 436         p0.l = lo(EBIU_SDRRC);
 437         p0.h = hi(EBIU_SDRRC);
 438         r0 = mem_SDRRC;
 439         w[p0] = r0.l;
 440         ssync;
 441
 442         p0.l = LO(EBIU_SDBCTL);
 443         p0.h = HI(EBIU_SDBCTL);     /* SDRAM Memory Bank Control Register */
 444         r0 = mem_SDBCTL;
 445         w[p0] = r0.l;
 446         ssync;
 447
 448         P2.H = hi(EBIU_SDGCTL);
 449         P2.L = lo(EBIU_SDGCTL);
 450         R0 = [P2];
 451         BITCLR (R0, 24);
 452         p0.h = hi(EBIU_SDSTAT);
 453         p0.l = lo(EBIU_SDSTAT);
 454         r2.l = w[p0];
 455         cc = bittst(r2,3);
 456         if !cc jump .Lskip;
 457         NOP;
 458         BITSET (R0, 23);
 459 .Lskip:
 460         [P2] = R0;
 461         SSYNC;
 462
 463         R0.L = lo(mem_SDGCTL);
 464         R0.H = hi(mem_SDGCTL);
 465         R1 = [p2];
 466         R1 = R1 | R0;
 467         [P2] = R1;
 468         SSYNC;
 469
 470         p0.h = hi(SIC_IWR);
 471         p0.l = lo(SIC_IWR);
 472         r0.l = lo(IWR_ENABLE_ALL);
 473         r0.h = hi(IWR_ENABLE_ALL);
 474         [p0] = r0;
 475         SSYNC;
 476
 477         RTS;
 478 ENDPROC(_start_dma_code)
 479 #endif /* CONFIG_BFIN_KERNEL_CLOCK */
 480
 481 ENTRY(_bfin_reset)
 482         /* No more interrupts to be handled*/
 483         CLI R6;
 484         SSYNC;
 485
 486 #if defined(CONFIG_MTD_M25P80)
 487         /*
 488          * The following code fix the SPI flash reboot issue,
 489          * /CS signal of the chip which is using PF10 return to GPIO mode
 490          */
 491         p0.h = hi(PORTF_FER);
 492         p0.l = lo(PORTF_FER);
 493         r0.l = 0x0000;
 494         w[p0] = r0.l;
 495         SSYNC;
 496
 497         /* /CS return to high */
 498         p0.h = hi(PORTFIO);
 499         p0.l = lo(PORTFIO);
 500         r0.l = 0xFFFF;
 501         w[p0] = r0.l;
 502         SSYNC;
 503
 504         /* Delay some time, This is necessary */
 505         r1.h = 0;
 506         r1.l = 0x400;
 507         p1   = r1;
 508         lsetup (.L_delay_lab1, .L_delay_lab1_end) lc1 = p1;
 509 .L_delay_lab1:
 510         r0.h = 0;
 511         r0.l = 0x8000;
 512         p0   = r0;
 513         lsetup (.L_delay_lab0, .L_delay_lab0_end) lc0 = p0;
 514 .L_delay_lab0:
 515         nop;
 516 .L_delay_lab0_end:
 517         nop;
 518 .L_delay_lab1_end:
 519         nop;
 520 #endif
 521
 522         /* Clear the IMASK register */
 523         p0.h = hi(IMASK);
 524         p0.l = lo(IMASK);
 525         r0 = 0x0;
 526         [p0] = r0;
 527
 528         /* Clear the ILAT register */
 529         p0.h = hi(ILAT);
 530         p0.l = lo(ILAT);
 531         r0 = [p0];
 532         [p0] = r0;
 533         SSYNC;
 534
 535         /* make sure SYSCR is set to use BMODE */
 536         P0.h = hi(SYSCR);
 537         P0.l = lo(SYSCR);
 538         R0.l = 0x0;
 539         W[P0] = R0.l;
 540         SSYNC;
 541
 542         /* issue a system soft reset */
 543         P1.h = hi(SWRST);
 544         P1.l = lo(SWRST);
 545         R1.l = 0x0007;
 546         W[P1] = R1;
 547         SSYNC;
 548
 549         /* clear system soft reset */
 550         R0.l = 0x0000;
 551         W[P0] = R0;
 552         SSYNC;
 553
 554         /* issue core reset */
 555         raise 1;
 556
 557         RTS;
 558 ENDPROC(_bfin_reset)
 559
 560 .data
 561
 562 /*
 563  * Set up the usable of RAM stuff. Size of RAM is determined then
 564  * an initial stack set up at the end.
 565  */
 566
 567 .align 4
 568 __rambase:
 569 .long   0
 570 __ramstart:
 571 .long   0
 572 __ramend:
 573 .long   0