arch/blackfin/mach-bf561/head.S

   1 /*
   2  * File:         arch/blackfin/mach-bf561/head.S
   3  * Based on:     arch/blackfin/mach-bf533/head.S
   4  * Author:
   5  *
   6  * Created:
   7  * Description:  BF561 startup file
   8  *
   9  * Modified:
  10  *               Copyright 2004-2006 Analog Devices Inc.
  11  *
  12  * Bugs:         Enter bugs at http://blackfin.uclinux.org/
  13  *
  14  * This program is free software; you can redistribute it and/or modify
  15  * it under the terms of the GNU General Public License as published by
  16  * the Free Software Foundation; either version 2 of the License, or
  17  * (at your option) any later version.
  18  *
  19  * This program is distributed in the hope that it will be useful,
  20  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  21  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  22  * GNU General Public License for more details.
  23  *
  24  * You should have received a copy of the GNU General Public License
  25  * along with this program; if not, see the file COPYING, or write
  26  * to the Free Software Foundation, Inc.,
  27  * 51 Franklin St, Fifth Floor, Boston, MA  02110-1301  USA
  28  */
  29
  30 #include <linux/linkage.h>
  31 #include <linux/init.h>
  32 #include <asm/blackfin.h>
  33 #include <asm/trace.h>
  34
  35 #if CONFIG_BFIN_KERNEL_CLOCK
  36 #include <asm/mach-common/clocks.h>
  37 #include <asm/mach/mem_init.h>
  38 #endif
  39
  40 .extern ___bss_stop
  41 .extern ___bss_start
  42 .extern _bf53x_relocate_l1_mem
  43
  44 #define INITIAL_STACK   0xFFB01000
  45
  46 __INIT
  47
  48 ENTRY(__start)
  49         /* R0: argument of command line string, passed from uboot, save it */
  50         R7 = R0;
  51         /* Enable Cycle Counter and Nesting Of Interrupts */
  52 #ifdef CONFIG_BFIN_SCRATCH_REG_CYCLES
  53         R0 = SYSCFG_SNEN;
  54 #else
  55         R0 = SYSCFG_SNEN | SYSCFG_CCEN;
  56 #endif
  57         SYSCFG = R0;
  58         R0 = 0;
  59
  60         /* Clear Out All the data and pointer Registers */
  61         R1 = R0;
  62         R2 = R0;
  63         R3 = R0;
  64         R4 = R0;
  65         R5 = R0;
  66         R6 = R0;
  67
  68         P0 = R0;
  69         P1 = R0;
  70         P2 = R0;
  71         P3 = R0;
  72         P4 = R0;
  73         P5 = R0;
  74
  75         LC0 = r0;
  76         LC1 = r0;
  77         L0 = r0;
  78         L1 = r0;
  79         L2 = r0;
  80         L3 = r0;
  81
  82         /* Clear Out All the DAG Registers */
  83         B0 = r0;
  84         B1 = r0;
  85         B2 = r0;
  86         B3 = r0;
  87
  88         I0 = r0;
  89         I1 = r0;
  90         I2 = r0;
  91         I3 = r0;
  92
  93         M0 = r0;
  94         M1 = r0;
  95         M2 = r0;
  96         M3 = r0;
  97
  98         trace_buffer_init(p0,r0);
  99         P0 = R1;
 100         R0 = R1;
 101
 102         /* Turn off the icache */
 103         p0.l = LO(IMEM_CONTROL);
 104         p0.h = HI(IMEM_CONTROL);
 105         R1 = [p0];
 106         R0 = ~ENICPLB;
 107         R0 = R0 & R1;
 108         [p0] = R0;
 109         SSYNC;
 110
 111         /* Turn off the dcache */
 112         p0.l = LO(DMEM_CONTROL);
 113         p0.h = HI(DMEM_CONTROL);
 114         R1 = [p0];
 115         R0 = ~ENDCPLB;
 116         R0 = R0 & R1;
 117         [p0] = R0;
 118         SSYNC;
 119
 120         /* Initialise UART - when booting from u-boot, the UART is not disabled
 121          * so if we dont initalize here, our serial console gets hosed */
 122         p0.h = hi(BFIN_UART_LCR);
 123         p0.l = lo(BFIN_UART_LCR);
 124         r0 = 0x0(Z);
 125         w[p0] = r0.L;   /* To enable DLL writes */
 126         ssync;
 127
 128         p0.h = hi(BFIN_UART_DLL);
 129         p0.l = lo(BFIN_UART_DLL);
 130         r0 = 0x0(Z);
 131         w[p0] = r0.L;
 132         ssync;
 133
 134         p0.h = hi(BFIN_UART_DLH);
 135         p0.l = lo(BFIN_UART_DLH);
 136         r0 = 0x00(Z);
 137         w[p0] = r0.L;
 138         ssync;
 139
 140         p0.h = hi(BFIN_UART_GCTL);
 141         p0.l = lo(BFIN_UART_GCTL);
 142         r0 = 0x0(Z);
 143         w[p0] = r0.L;   /* To enable UART clock */
 144         ssync;
 145
 146         /* Initialize stack pointer */
 147         sp.l = lo(INITIAL_STACK);
 148         sp.h = hi(INITIAL_STACK);
 149         fp = sp;
 150         usp = sp;
 151
 152 #ifdef CONFIG_EARLY_PRINTK
 153         SP += -12;
 154         call _init_early_exception_vectors;
 155         SP += 12;
 156 #endif
 157
 158         /* Put The Code for PLL Programming and SDRAM Programming in L1 ISRAM */
 159         call _bf53x_relocate_l1_mem;
 160 #if CONFIG_BFIN_KERNEL_CLOCK
 161         call _start_dma_code;
 162 #endif
 163
 164         /* Code for initializing Async memory banks */
 165
 166         p2.h = hi(EBIU_AMBCTL1);
 167         p2.l = lo(EBIU_AMBCTL1);
 168         r0.h = hi(AMBCTL1VAL);
 169         r0.l = lo(AMBCTL1VAL);
 170         [p2] = r0;
 171         ssync;
 172
 173         p2.h = hi(EBIU_AMBCTL0);
 174         p2.l = lo(EBIU_AMBCTL0);
 175         r0.h = hi(AMBCTL0VAL);
 176         r0.l = lo(AMBCTL0VAL);
 177         [p2] = r0;
 178         ssync;
 179
 180         p2.h = hi(EBIU_AMGCTL);
 181         p2.l = lo(EBIU_AMGCTL);
 182         r0 = AMGCTLVAL;
 183         w[p2] = r0;
 184         ssync;
 185
 186         /* This section keeps the processor in supervisor mode
 187          * during kernel boot.  Switches to user mode at end of boot.
 188          * See page 3-9 of Hardware Reference manual for documentation.
 189          */
 190
 191         /* EVT15 = _real_start */
 192
 193         p0.l = lo(EVT15);
 194         p0.h = hi(EVT15);
 195         p1.l = _real_start;
 196         p1.h = _real_start;
 197         [p0] = p1;
 198         csync;
 199
 200         p0.l = lo(IMASK);
 201         p0.h = hi(IMASK);
 202         p1.l = IMASK_IVG15;
 203         p1.h = 0x0;
 204         [p0] = p1;
 205         csync;
 206
 207         raise 15;
 208         p0.l = .LWAIT_HERE;
 209         p0.h = .LWAIT_HERE;
 210         reti = p0;
 211 #if ANOMALY_05000281
 212         nop; nop; nop;
 213 #endif
 214         rti;
 215
 216 .LWAIT_HERE:
 217         jump .LWAIT_HERE;
 218 ENDPROC(__start)
 219
 220 __FINIT
 221
 222 .section .l1.text
 223 #if CONFIG_BFIN_KERNEL_CLOCK
 224 ENTRY(_start_dma_code)
 225         p0.h = hi(SICA_IWR0);
 226         p0.l = lo(SICA_IWR0);
 227         r0.l = 0x1;
 228         [p0] = r0;
 229         SSYNC;
 230
 231         /*
 232          *  Set PLL_CTL
 233          *   - [14:09] = MSEL[5:0] : CLKIN / VCO multiplication factors
 234          *   - [8]     = BYPASS    : BYPASS the PLL, run CLKIN into CCLK/SCLK
 235          *   - [7]     = output delay (add 200ps of delay to mem signals)
 236          *   - [6]     = input delay (add 200ps of input delay to mem signals)
 237          *   - [5]     = PDWN      : 1=All Clocks off
 238          *   - [3]     = STOPCK    : 1=Core Clock off
 239          *   - [1]     = PLL_OFF   : 1=Disable Power to PLL
 240          *   - [0]     = DF        : 1=Pass CLKIN/2 to PLL / 0=Pass CLKIN to PLL
 241          *   all other bits set to zero
 242          */
 243
 244         p0.h = hi(PLL_LOCKCNT);
 245         p0.l = lo(PLL_LOCKCNT);
 246         r0 = 0x300(Z);
 247         w[p0] = r0.l;
 248         ssync;
 249
 250         P2.H = hi(EBIU_SDGCTL);
 251         P2.L = lo(EBIU_SDGCTL);
 252         R0 = [P2];
 253         BITSET (R0, 24);
 254         [P2] = R0;
 255         SSYNC;
 256
 257         r0 = CONFIG_VCO_MULT & 63;       /* Load the VCO multiplier         */
 258         r0 = r0 << 9;                    /* Shift it over,                  */
 259         r1 = CLKIN_HALF;                 /* Do we need to divide CLKIN by 2?*/
 260         r0 = r1 | r0;
 261         r1 = PLL_BYPASS;                 /* Bypass the PLL?                 */
 262         r1 = r1 << 8;                    /* Shift it over                   */
 263         r0 = r1 | r0;                    /* add them all together           */
 264
 265         p0.h = hi(PLL_CTL);
 266         p0.l = lo(PLL_CTL);              /* Load the address                */
 267         cli r2;                          /* Disable interrupts              */
 268         ssync;
 269         w[p0] = r0.l;                    /* Set the value                   */
 270         idle;                            /* Wait for the PLL to stablize    */
 271         sti r2;                          /* Enable interrupts               */
 272
 273 .Lcheck_again:
 274         p0.h = hi(PLL_STAT);
 275         p0.l = lo(PLL_STAT);
 276         R0 = W[P0](Z);
 277         CC = BITTST(R0,5);
 278         if ! CC jump .Lcheck_again;
 279
 280         /* Configure SCLK & CCLK Dividers */
 281         r0 = (CONFIG_CCLK_ACT_DIV | CONFIG_SCLK_DIV);
 282         p0.h = hi(PLL_DIV);
 283         p0.l = lo(PLL_DIV);
 284         w[p0] = r0.l;
 285         ssync;
 286
 287         p0.l = lo(EBIU_SDRRC);
 288         p0.h = hi(EBIU_SDRRC);
 289         r0 = mem_SDRRC;
 290         w[p0] = r0.l;
 291         ssync;
 292
 293         P2.H = hi(EBIU_SDGCTL);
 294         P2.L = lo(EBIU_SDGCTL);
 295         R0 = [P2];
 296         BITCLR (R0, 24);
 297         p0.h = hi(EBIU_SDSTAT);
 298         p0.l = lo(EBIU_SDSTAT);
 299         r2.l = w[p0];
 300         cc = bittst(r2,3);
 301         if !cc jump .Lskip;
 302         NOP;
 303         BITSET (R0, 23);
 304 .Lskip:
 305         [P2] = R0;
 306         SSYNC;
 307
 308         R0.L = lo(mem_SDGCTL);
 309         R0.H = hi(mem_SDGCTL);
 310         R1 = [p2];
 311         R1 = R1 | R0;
 312         [P2] = R1;
 313         SSYNC;
 314
 315         RTS;
 316 ENDPROC(_start_dma_code)
 317 #endif /* CONFIG_BFIN_KERNEL_CLOCK */