arch/mips/include/asm/cpu-features.h

   1 /*
   2  * This file is subject to the terms and conditions of the GNU General Public
   3  * License.  See the file "COPYING" in the main directory of this archive
   4  * for more details.
   5  *
   6  * Copyright (C) 2003, 2004 Ralf Baechle
   7  * Copyright (C) 2004  Maciej W. Rozycki
   8  */
   9 #ifndef __ASM_CPU_FEATURES_H
  10 #define __ASM_CPU_FEATURES_H
  11
  12 #include <asm/cpu.h>
  13 #include <asm/cpu-info.h>
  14 #include <cpu-feature-overrides.h>
  15
  16 /*
  17  * SMP assumption: Options of CPU 0 are a superset of all processors.
  18  * This is true for all known MIPS systems.
  19  */
  20 #ifndef cpu_has_tlb
  21 #define cpu_has_tlb             (cpu_data[0].options & MIPS_CPU_TLB)
  22 #endif
  23 #ifndef cpu_has_tlbinv
  24 #define cpu_has_tlbinv          (cpu_data[0].options & MIPS_CPU_TLBINV)
  25 #endif
  26 #ifndef cpu_has_segments
  27 #define cpu_has_segments        (cpu_data[0].options & MIPS_CPU_SEGMENTS)
  28 #endif
  29 #ifndef cpu_has_eva
  30 #define cpu_has_eva             (cpu_data[0].options & MIPS_CPU_EVA)
  31 #endif
  32 #ifndef cpu_has_htw
  33 #define cpu_has_htw             (cpu_data[0].options & MIPS_CPU_HTW)
  34 #endif
  35 #ifndef cpu_has_rixiex
  36 #define cpu_has_rixiex          (cpu_data[0].options & MIPS_CPU_RIXIEX)
  37 #endif
  38 #ifndef cpu_has_maar
  39 #define cpu_has_maar            (cpu_data[0].options & MIPS_CPU_MAAR)
  40 #endif
  41 #ifndef cpu_has_rw_llb
  42 #define cpu_has_rw_llb          (cpu_data[0].options & MIPS_CPU_RW_LLB)
  43 #endif
  44
  45 /*
  46  * For the moment we don't consider R6000 and R8000 so we can assume that
  47  * anything that doesn't support R4000-style exceptions and interrupts is
  48  * R3000-like.  Users should still treat these two macro definitions as
  49  * opaque.
  50  */
  51 #ifndef cpu_has_3kex
  52 #define cpu_has_3kex            (!cpu_has_4kex)
  53 #endif
  54 #ifndef cpu_has_4kex
  55 #define cpu_has_4kex            (cpu_data[0].options & MIPS_CPU_4KEX)
  56 #endif
  57 #ifndef cpu_has_3k_cache
  58 #define cpu_has_3k_cache        (cpu_data[0].options & MIPS_CPU_3K_CACHE)
  59 #endif
  60 #define cpu_has_6k_cache        0
  61 #define cpu_has_8k_cache        0
  62 #ifndef cpu_has_4k_cache
  63 #define cpu_has_4k_cache        (cpu_data[0].options & MIPS_CPU_4K_CACHE)
  64 #endif
  65 #ifndef cpu_has_tx39_cache
  66 #define cpu_has_tx39_cache      (cpu_data[0].options & MIPS_CPU_TX39_CACHE)
  67 #endif
  68 #ifndef cpu_has_octeon_cache
  69 #define cpu_has_octeon_cache    0
  70 #endif
  71 #ifndef cpu_has_fpu
  72 #define cpu_has_fpu             (current_cpu_data.options & MIPS_CPU_FPU)
  73 #define raw_cpu_has_fpu         (raw_current_cpu_data.options & MIPS_CPU_FPU)
  74 #else
  75 #define raw_cpu_has_fpu         cpu_has_fpu
  76 #endif
  77 #ifndef cpu_has_32fpr
  78 #define cpu_has_32fpr           (cpu_data[0].options & MIPS_CPU_32FPR)
  79 #endif
  80 #ifndef cpu_has_counter
  81 #define cpu_has_counter         (cpu_data[0].options & MIPS_CPU_COUNTER)
  82 #endif
  83 #ifndef cpu_has_watch
  84 #define cpu_has_watch           (cpu_data[0].options & MIPS_CPU_WATCH)
  85 #endif
  86 #ifndef cpu_has_divec
  87 #define cpu_has_divec           (cpu_data[0].options & MIPS_CPU_DIVEC)
  88 #endif
  89 #ifndef cpu_has_vce
  90 #define cpu_has_vce             (cpu_data[0].options & MIPS_CPU_VCE)
  91 #endif
  92 #ifndef cpu_has_cache_cdex_p
  93 #define cpu_has_cache_cdex_p    (cpu_data[0].options & MIPS_CPU_CACHE_CDEX_P)
  94 #endif
  95 #ifndef cpu_has_cache_cdex_s
  96 #define cpu_has_cache_cdex_s    (cpu_data[0].options & MIPS_CPU_CACHE_CDEX_S)
  97 #endif
  98 #ifndef cpu_has_prefetch
  99 #define cpu_has_prefetch        (cpu_data[0].options & MIPS_CPU_PREFETCH)
 100 #endif
 101 #ifndef cpu_has_mcheck
 102 #define cpu_has_mcheck          (cpu_data[0].options & MIPS_CPU_MCHECK)
 103 #endif
 104 #ifndef cpu_has_ejtag
 105 #define cpu_has_ejtag           (cpu_data[0].options & MIPS_CPU_EJTAG)
 106 #endif
 107 #ifndef cpu_has_llsc
 108 #define cpu_has_llsc            (cpu_data[0].options & MIPS_CPU_LLSC)
 109 #endif
 110 #ifndef kernel_uses_llsc
 111 #define kernel_uses_llsc        cpu_has_llsc
 112 #endif
 113 #ifndef cpu_has_mips16
 114 #define cpu_has_mips16          (cpu_data[0].ases & MIPS_ASE_MIPS16)
 115 #endif
 116 #ifndef cpu_has_mdmx
 117 #define cpu_has_mdmx            (cpu_data[0].ases & MIPS_ASE_MDMX)
 118 #endif
 119 #ifndef cpu_has_mips3d
 120 #define cpu_has_mips3d          (cpu_data[0].ases & MIPS_ASE_MIPS3D)
 121 #endif
 122 #ifndef cpu_has_smartmips
 123 #define cpu_has_smartmips       (cpu_data[0].ases & MIPS_ASE_SMARTMIPS)
 124 #endif
 125
 126 #ifndef cpu_has_rixi
 127 # ifdef CONFIG_64BIT
 128 # define cpu_has_rixi           (cpu_data[0].options & MIPS_CPU_RIXI)
 129 # else /* CONFIG_32BIT */
 130 # define cpu_has_rixi           ((cpu_data[0].options & MIPS_CPU_RIXI) && !cpu_has_64bits)
 131 # endif
 132 #endif
 133
 134 #ifndef cpu_has_mmips
 135 # ifdef CONFIG_SYS_SUPPORTS_MICROMIPS
 136 #  define cpu_has_mmips         (cpu_data[0].options & MIPS_CPU_MICROMIPS)
 137 # else
 138 #  define cpu_has_mmips         0
 139 # endif
 140 #endif
 141
 142 #ifndef cpu_has_xpa
 143 #define cpu_has_xpa             (cpu_data[0].options & MIPS_CPU_XPA)
 144 #endif
 145 #ifndef cpu_has_vtag_icache
 146 #define cpu_has_vtag_icache     (cpu_data[0].icache.flags & MIPS_CACHE_VTAG)
 147 #endif
 148 #ifndef cpu_has_dc_aliases
 149 #define cpu_has_dc_aliases      (cpu_data[0].dcache.flags & MIPS_CACHE_ALIASES)
 150 #endif
 151 #ifndef cpu_has_ic_fills_f_dc
 152 #define cpu_has_ic_fills_f_dc   (cpu_data[0].icache.flags & MIPS_CACHE_IC_F_DC)
 153 #endif
 154 #ifndef cpu_has_pindexed_dcache
 155 #define cpu_has_pindexed_dcache (cpu_data[0].dcache.flags & MIPS_CACHE_PINDEX)
 156 #endif
 157 #ifndef cpu_has_local_ebase
 158 #define cpu_has_local_ebase     1
 159 #endif
 160
 161 /*
 162  * I-Cache snoops remote store.  This only matters on SMP.  Some multiprocessors
 163  * such as the R10000 have I-Caches that snoop local stores; the embedded ones
 164  * don't.  For maintaining I-cache coherency this means we need to flush the
 165  * D-cache all the way back to whever the I-cache does refills from, so the
 166  * I-cache has a chance to see the new data at all.  Then we have to flush the
 167  * I-cache also.
 168  * Note we may have been rescheduled and may no longer be running on the CPU
 169  * that did the store so we can't optimize this into only doing the flush on
 170  * the local CPU.
 171  */
 172 #ifndef cpu_icache_snoops_remote_store
 173 #ifdef CONFIG_SMP
 174 #define cpu_icache_snoops_remote_store  (cpu_data[0].icache.flags & MIPS_IC_SNOOPS_REMOTE)
 175 #else
 176 #define cpu_icache_snoops_remote_store  1
 177 #endif
 178 #endif
 179
 180 #ifndef cpu_has_mips_1
 181 # define cpu_has_mips_1         (!cpu_has_mips_r6)
 182 #endif
 183 #ifndef cpu_has_mips_2
 184 # define cpu_has_mips_2         (cpu_data[0].isa_level & MIPS_CPU_ISA_II)
 185 #endif
 186 #ifndef cpu_has_mips_3
 187 # define cpu_has_mips_3         (cpu_data[0].isa_level & MIPS_CPU_ISA_III)
 188 #endif
 189 #ifndef cpu_has_mips_4
 190 # define cpu_has_mips_4         (cpu_data[0].isa_level & MIPS_CPU_ISA_IV)
 191 #endif
 192 #ifndef cpu_has_mips_5
 193 # define cpu_has_mips_5         (cpu_data[0].isa_level & MIPS_CPU_ISA_V)
 194 #endif
 195 #ifndef cpu_has_mips32r1
 196 # define cpu_has_mips32r1       (cpu_data[0].isa_level & MIPS_CPU_ISA_M32R1)
 197 #endif
 198 #ifndef cpu_has_mips32r2
 199 # define cpu_has_mips32r2       (cpu_data[0].isa_level & MIPS_CPU_ISA_M32R2)
 200 #endif
 201 #ifndef cpu_has_mips32r6
 202 # define cpu_has_mips32r6       (cpu_data[0].isa_level & MIPS_CPU_ISA_M32R6)
 203 #endif
 204 #ifndef cpu_has_mips64r1
 205 # define cpu_has_mips64r1       (cpu_data[0].isa_level & MIPS_CPU_ISA_M64R1)
 206 #endif
 207 #ifndef cpu_has_mips64r2
 208 # define cpu_has_mips64r2       (cpu_data[0].isa_level & MIPS_CPU_ISA_M64R2)
 209 #endif
 210 #ifndef cpu_has_mips64r6
 211 # define cpu_has_mips64r6       (cpu_data[0].isa_level & MIPS_CPU_ISA_M64R6)
 212 #endif
 213
 214 /*
 215  * Shortcuts ...
 216  */
 217 #define cpu_has_mips_2_3_4_5    (cpu_has_mips_2 | cpu_has_mips_3_4_5)
 218 #define cpu_has_mips_3_4_5      (cpu_has_mips_3 | cpu_has_mips_4_5)
 219 #define cpu_has_mips_4_5        (cpu_has_mips_4 | cpu_has_mips_5)
 220
 221 #define cpu_has_mips_2_3_4_5_r  (cpu_has_mips_2 | cpu_has_mips_3_4_5_r)
 222 #define cpu_has_mips_3_4_5_r    (cpu_has_mips_3 | cpu_has_mips_4_5_r)
 223 #define cpu_has_mips_4_5_r      (cpu_has_mips_4 | cpu_has_mips_5_r)
 224 #define cpu_has_mips_5_r        (cpu_has_mips_5 | cpu_has_mips_r)
 225
 226 #define cpu_has_mips_4_5_r2_r6  (cpu_has_mips_4_5 | cpu_has_mips_r2 | \
 227                                  cpu_has_mips_r6)
 228
 229 #define cpu_has_mips32  (cpu_has_mips32r1 | cpu_has_mips32r2 | cpu_has_mips32r6)
 230 #define cpu_has_mips64  (cpu_has_mips64r1 | cpu_has_mips64r2 | cpu_has_mips64r6)
 231 #define cpu_has_mips_r1 (cpu_has_mips32r1 | cpu_has_mips64r1)
 232 #define cpu_has_mips_r2 (cpu_has_mips32r2 | cpu_has_mips64r2)
 233 #define cpu_has_mips_r6 (cpu_has_mips32r6 | cpu_has_mips64r6)
 234 #define cpu_has_mips_r  (cpu_has_mips32r1 | cpu_has_mips32r2 | \
 235                          cpu_has_mips32r6 | cpu_has_mips64r1 | \
 236                          cpu_has_mips64r2 | cpu_has_mips64r6)
 237
 238 /* MIPSR2 and MIPSR6 have a lot of similarities */
 239 #define cpu_has_mips_r2_r6      (cpu_has_mips_r2 | cpu_has_mips_r6)
 240
 241 /*
 242  * cpu_has_mips_r2_exec_hazard - return if IHB is required on current processor
 243  *
 244  * Returns non-zero value if the current processor implementation requires
 245  * an IHB instruction to deal with an instruction hazard as per MIPS R2
 246  * architecture specification, zero otherwise.
 247  */
 248 #ifndef cpu_has_mips_r2_exec_hazard
 249 #define cpu_has_mips_r2_exec_hazard                                     \
 250 ({                                                                      \
 251         int __res;                                                      \
 252                                                                         \
 253         switch (current_cpu_type()) {                                   \
 254         case CPU_M14KC:                                                 \
 255         case CPU_74K:                                                   \
 256         case CPU_1074K:                                                 \
 257         case CPU_PROAPTIV:                                              \
 258         case CPU_P5600:                                                 \
 259         case CPU_M5150:                                                 \
 260         case CPU_QEMU_GENERIC:                                          \
 261         case CPU_CAVIUM_OCTEON:                                         \
 262         case CPU_CAVIUM_OCTEON_PLUS:                                    \
 263         case CPU_CAVIUM_OCTEON2:                                        \
 264         case CPU_CAVIUM_OCTEON3:                                        \
 265                 __res = 0;                                              \
 266                 break;                                                  \
 267                                                                         \
 268         default:                                                        \
 269                 __res = 1;                                              \
 270         }                                                               \
 271                                                                         \
 272         __res;                                                          \
 273 })
 274 #endif
 275
 276 /*
 277  * MIPS32, MIPS64, VR5500, IDT32332, IDT32334 and maybe a few other
 278  * pre-MIPS32/MIPS64 processors have CLO, CLZ.  The IDT RC64574 is 64-bit and
 279  * has CLO and CLZ but not DCLO nor DCLZ.  For 64-bit kernels
 280  * cpu_has_clo_clz also indicates the availability of DCLO and DCLZ.
 281  */
 282 #ifndef cpu_has_clo_clz
 283 #define cpu_has_clo_clz cpu_has_mips_r
 284 #endif
 285
 286 /*
 287  * MIPS32 R2, MIPS64 R2, Loongson 3A and Octeon have WSBH.
 288  * MIPS64 R2, Loongson 3A and Octeon have WSBH, DSBH and DSHD.
 289  * This indicates the availability of WSBH and in case of 64 bit CPUs also
 290  * DSBH and DSHD.
 291  */
 292 #ifndef cpu_has_wsbh
 293 #define cpu_has_wsbh            cpu_has_mips_r2
 294 #endif
 295
 296 #ifndef cpu_has_dsp
 297 #define cpu_has_dsp             (cpu_data[0].ases & MIPS_ASE_DSP)
 298 #endif
 299
 300 #ifndef cpu_has_dsp2
 301 #define cpu_has_dsp2            (cpu_data[0].ases & MIPS_ASE_DSP2P)
 302 #endif
 303
 304 #ifndef cpu_has_mipsmt
 305 #define cpu_has_mipsmt          (cpu_data[0].ases & MIPS_ASE_MIPSMT)
 306 #endif
 307
 308 #ifndef cpu_has_userlocal
 309 #define cpu_has_userlocal       (cpu_data[0].options & MIPS_CPU_ULRI)
 310 #endif
 311
 312 #ifdef CONFIG_32BIT
 313 # ifndef cpu_has_nofpuex
 314 # define cpu_has_nofpuex        (cpu_data[0].options & MIPS_CPU_NOFPUEX)
 315 # endif
 316 # ifndef cpu_has_64bits
 317 # define cpu_has_64bits         (cpu_data[0].isa_level & MIPS_CPU_ISA_64BIT)
 318 # endif
 319 # ifndef cpu_has_64bit_zero_reg
 320 # define cpu_has_64bit_zero_reg (cpu_data[0].isa_level & MIPS_CPU_ISA_64BIT)
 321 # endif
 322 # ifndef cpu_has_64bit_gp_regs
 323 # define cpu_has_64bit_gp_regs          0
 324 # endif
 325 # ifndef cpu_has_64bit_addresses
 326 # define cpu_has_64bit_addresses        0
 327 # endif
 328 # ifndef cpu_vmbits
 329 # define cpu_vmbits 31
 330 # endif
 331 #endif
 332
 333 #ifdef CONFIG_64BIT
 334 # ifndef cpu_has_nofpuex
 335 # define cpu_has_nofpuex                0
 336 # endif
 337 # ifndef cpu_has_64bits
 338 # define cpu_has_64bits                 1
 339 # endif
 340 # ifndef cpu_has_64bit_zero_reg
 341 # define cpu_has_64bit_zero_reg         1
 342 # endif
 343 # ifndef cpu_has_64bit_gp_regs
 344 # define cpu_has_64bit_gp_regs          1
 345 # endif
 346 # ifndef cpu_has_64bit_addresses
 347 # define cpu_has_64bit_addresses        1
 348 # endif
 349 # ifndef cpu_vmbits
 350 # define cpu_vmbits cpu_data[0].vmbits
 351 # define __NEED_VMBITS_PROBE
 352 # endif
 353 #endif
 354
 355 #if defined(CONFIG_CPU_MIPSR2_IRQ_VI) && !defined(cpu_has_vint)
 356 # define cpu_has_vint           (cpu_data[0].options & MIPS_CPU_VINT)
 357 #elif !defined(cpu_has_vint)
 358 # define cpu_has_vint                   0
 359 #endif
 360
 361 #if defined(CONFIG_CPU_MIPSR2_IRQ_EI) && !defined(cpu_has_veic)
 362 # define cpu_has_veic           (cpu_data[0].options & MIPS_CPU_VEIC)
 363 #elif !defined(cpu_has_veic)
 364 # define cpu_has_veic                   0
 365 #endif
 366
 367 #ifndef cpu_has_inclusive_pcaches
 368 #define cpu_has_inclusive_pcaches       (cpu_data[0].options & MIPS_CPU_INCLUSIVE_CACHES)
 369 #endif
 370
 371 #ifndef cpu_dcache_line_size
 372 #define cpu_dcache_line_size()  cpu_data[0].dcache.linesz
 373 #endif
 374 #ifndef cpu_icache_line_size
 375 #define cpu_icache_line_size()  cpu_data[0].icache.linesz
 376 #endif
 377 #ifndef cpu_scache_line_size
 378 #define cpu_scache_line_size()  cpu_data[0].scache.linesz
 379 #endif
 380
 381 #ifndef cpu_hwrena_impl_bits
 382 #define cpu_hwrena_impl_bits            0
 383 #endif
 384
 385 #ifndef cpu_has_perf_cntr_intr_bit
 386 #define cpu_has_perf_cntr_intr_bit      (cpu_data[0].options & MIPS_CPU_PCI)
 387 #endif
 388
 389 #ifndef cpu_has_vz
 390 #define cpu_has_vz              (cpu_data[0].ases & MIPS_ASE_VZ)
 391 #endif
 392
 393 #if defined(CONFIG_CPU_HAS_MSA) && !defined(cpu_has_msa)
 394 # define cpu_has_msa            (cpu_data[0].ases & MIPS_ASE_MSA)
 395 #elif !defined(cpu_has_msa)
 396 # define cpu_has_msa            0
 397 #endif
 398
 399 #ifndef cpu_has_fre
 400 # define cpu_has_fre            (cpu_data[0].options & MIPS_CPU_FRE)
 401 #endif
 402
 403 #endif /* __ASM_CPU_FEATURES_H */