arch/mips/mm/tlbex.c

   1 /*
   2  * This file is subject to the terms and conditions of the GNU General Public
   3  * License.  See the file "COPYING" in the main directory of this archive
   4  * for more details.
   5  *
   6  * Synthesize TLB refill handlers at runtime.
   7  *
   8  * Copyright (C) 2004, 2005, 2006, 2008  Thiemo Seufer
   9  * Copyright (C) 2005, 2007, 2008, 2009  Maciej W. Rozycki
  10  * Copyright (C) 2006  Ralf Baechle (ralf@linux-mips.org)
  11  * Copyright (C) 2008, 2009 Cavium Networks, Inc.
  12  *
  13  * ... and the days got worse and worse and now you see
  14  * I've gone completly out of my mind.
  15  *
  16  * They're coming to take me a away haha
  17  * they're coming to take me a away hoho hihi haha
  18  * to the funny farm where code is beautiful all the time ...
  19  *
  20  * (Condolences to Napoleon XIV)
  21  */
  22
  23 #include <linux/bug.h>
  24 #include <linux/kernel.h>
  25 #include <linux/types.h>
  26 #include <linux/smp.h>
  27 #include <linux/string.h>
  28 #include <linux/init.h>
  29
  30 #include <asm/mmu_context.h>
  31 #include <asm/war.h>
  32
  33 #include "uasm.h"
  34
  35 static inline int r45k_bvahwbug(void)
  36 {
  37         /* XXX: We should probe for the presence of this bug, but we don't. */
  38         return 0;
  39 }
  40
  41 static inline int r4k_250MHZhwbug(void)
  42 {
  43         /* XXX: We should probe for the presence of this bug, but we don't. */
  44         return 0;
  45 }
  46
  47 static inline int __maybe_unused bcm1250_m3_war(void)
  48 {
  49         return BCM1250_M3_WAR;
  50 }
  51
  52 static inline int __maybe_unused r10000_llsc_war(void)
  53 {
  54         return R10000_LLSC_WAR;
  55 }
  56
  57 /*
  58  * Found by experiment: At least some revisions of the 4kc throw under
  59  * some circumstances a machine check exception, triggered by invalid
  60  * values in the index register.  Delaying the tlbp instruction until
  61  * after the next branch,  plus adding an additional nop in front of
  62  * tlbwi/tlbwr avoids the invalid index register values. Nobody knows
  63  * why; it's not an issue caused by the core RTL.
  64  *
  65  */
  66 static int __cpuinit m4kc_tlbp_war(void)
  67 {
  68         return (current_cpu_data.processor_id & 0xffff00) ==
  69                (PRID_COMP_MIPS | PRID_IMP_4KC);
  70 }
  71
  72 /* Handle labels (which must be positive integers). */
  73 enum label_id {
  74         label_second_part = 1,
  75         label_leave,
  76         label_vmalloc,
  77         label_vmalloc_done,
  78         label_tlbw_hazard,
  79         label_split,
  80         label_nopage_tlbl,
  81         label_nopage_tlbs,
  82         label_nopage_tlbm,
  83         label_smp_pgtable_change,
  84         label_r3000_write_probe_fail,
  85 #ifdef CONFIG_HUGETLB_PAGE
  86         label_tlb_huge_update,
  87 #endif
  88 };
  89
  90 UASM_L_LA(_second_part)
  91 UASM_L_LA(_leave)
  92 UASM_L_LA(_vmalloc)
  93 UASM_L_LA(_vmalloc_done)
  94 UASM_L_LA(_tlbw_hazard)
  95 UASM_L_LA(_split)
  96 UASM_L_LA(_nopage_tlbl)
  97 UASM_L_LA(_nopage_tlbs)
  98 UASM_L_LA(_nopage_tlbm)
  99 UASM_L_LA(_smp_pgtable_change)
 100 UASM_L_LA(_r3000_write_probe_fail)
 101 #ifdef CONFIG_HUGETLB_PAGE
 102 UASM_L_LA(_tlb_huge_update)
 103 #endif
 104
 105 /*
 106  * For debug purposes.
 107  */
 108 static inline void dump_handler(const u32 *handler, int count)
 109 {
 110         int i;
 111
 112         pr_debug("\t.set push\n");
 113         pr_debug("\t.set noreorder\n");
 114
 115         for (i = 0; i < count; i++)
 116                 pr_debug("\t%p\t.word 0x%08x\n", &handler[i], handler[i]);
 117
 118         pr_debug("\t.set pop\n");
 119 }
 120
 121 /* The only general purpose registers allowed in TLB handlers. */
 122 #define K0              26
 123 #define K1              27
 124
 125 /* Some CP0 registers */
 126 #define C0_INDEX        0, 0
 127 #define C0_ENTRYLO0     2, 0
 128 #define C0_TCBIND       2, 2
 129 #define C0_ENTRYLO1     3, 0
 130 #define C0_CONTEXT      4, 0
 131 #define C0_PAGEMASK     5, 0
 132 #define C0_BADVADDR     8, 0
 133 #define C0_ENTRYHI      10, 0
 134 #define C0_EPC          14, 0
 135 #define C0_XCONTEXT     20, 0
 136
 137 #ifdef CONFIG_64BIT
 138 # define GET_CONTEXT(buf, reg) UASM_i_MFC0(buf, reg, C0_XCONTEXT)
 139 #else
 140 # define GET_CONTEXT(buf, reg) UASM_i_MFC0(buf, reg, C0_CONTEXT)
 141 #endif
 142
 143 /* The worst case length of the handler is around 18 instructions for
 144  * R3000-style TLBs and up to 63 instructions for R4000-style TLBs.
 145  * Maximum space available is 32 instructions for R3000 and 64
 146  * instructions for R4000.
 147  *
 148  * We deliberately chose a buffer size of 128, so we won't scribble
 149  * over anything important on overflow before we panic.
 150  */
 151 static u32 tlb_handler[128] __cpuinitdata;
 152
 153 /* simply assume worst case size for labels and relocs */
 154 static struct uasm_label labels[128] __cpuinitdata;
 155 static struct uasm_reloc relocs[128] __cpuinitdata;
 156
 157 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
 158 /*
 159  * CONFIG_MIPS_PGD_C0_CONTEXT implies 64 bit and lack of pgd_current,
 160  * we cannot do r3000 under these circumstances.
 161  */
 162
 163 /*
 164  * The R3000 TLB handler is simple.
 165  */
 166 static void __cpuinit build_r3000_tlb_refill_handler(void)
 167 {
 168         long pgdc = (long)pgd_current;
 169         u32 *p;
 170
 171         memset(tlb_handler, 0, sizeof(tlb_handler));
 172         p = tlb_handler;
 173
 174         uasm_i_mfc0(&p, K0, C0_BADVADDR);
 175         uasm_i_lui(&p, K1, uasm_rel_hi(pgdc)); /* cp0 delay */
 176         uasm_i_lw(&p, K1, uasm_rel_lo(pgdc), K1);
 177         uasm_i_srl(&p, K0, K0, 22); /* load delay */
 178         uasm_i_sll(&p, K0, K0, 2);
 179         uasm_i_addu(&p, K1, K1, K0);
 180         uasm_i_mfc0(&p, K0, C0_CONTEXT);
 181         uasm_i_lw(&p, K1, 0, K1); /* cp0 delay */
 182         uasm_i_andi(&p, K0, K0, 0xffc); /* load delay */
 183         uasm_i_addu(&p, K1, K1, K0);
 184         uasm_i_lw(&p, K0, 0, K1);
 185         uasm_i_nop(&p); /* load delay */
 186         uasm_i_mtc0(&p, K0, C0_ENTRYLO0);
 187         uasm_i_mfc0(&p, K1, C0_EPC); /* cp0 delay */
 188         uasm_i_tlbwr(&p); /* cp0 delay */
 189         uasm_i_jr(&p, K1);
 190         uasm_i_rfe(&p); /* branch delay */
 191
 192         if (p > tlb_handler + 32)
 193                 panic("TLB refill handler space exceeded");
 194
 195         pr_debug("Wrote TLB refill handler (%u instructions).\n",
 196                  (unsigned int)(p - tlb_handler));
 197
 198         memcpy((void *)ebase, tlb_handler, 0x80);
 199
 200         dump_handler((u32 *)ebase, 32);
 201 }
 202 #endif /* CONFIG_MIPS_PGD_C0_CONTEXT */
 203
 204 /*
 205  * The R4000 TLB handler is much more complicated. We have two
 206  * consecutive handler areas with 32 instructions space each.
 207  * Since they aren't used at the same time, we can overflow in the
 208  * other one.To keep things simple, we first assume linear space,
 209  * then we relocate it to the final handler layout as needed.
 210  */
 211 static u32 final_handler[64] __cpuinitdata;
 212
 213 /*
 214  * Hazards
 215  *
 216  * From the IDT errata for the QED RM5230 (Nevada), processor revision 1.0:
 217  * 2. A timing hazard exists for the TLBP instruction.
 218  *
 219  *      stalling_instruction
 220  *      TLBP
 221  *
 222  * The JTLB is being read for the TLBP throughout the stall generated by the
 223  * previous instruction. This is not really correct as the stalling instruction
 224  * can modify the address used to access the JTLB.  The failure symptom is that
 225  * the TLBP instruction will use an address created for the stalling instruction
 226  * and not the address held in C0_ENHI and thus report the wrong results.
 227  *
 228  * The software work-around is to not allow the instruction preceding the TLBP
 229  * to stall - make it an NOP or some other instruction guaranteed not to stall.
 230  *
 231  * Errata 2 will not be fixed.  This errata is also on the R5000.
 232  *
 233  * As if we MIPS hackers wouldn't know how to nop pipelines happy ...
 234  */
 235 static void __cpuinit __maybe_unused build_tlb_probe_entry(u32 **p)
 236 {
 237         switch (current_cpu_type()) {
 238         /* Found by experiment: R4600 v2.0/R4700 needs this, too.  */
 239         case CPU_R4600:
 240         case CPU_R4700:
 241         case CPU_R5000:
 242         case CPU_R5000A:
 243         case CPU_NEVADA:
 244                 uasm_i_nop(p);
 245                 uasm_i_tlbp(p);
 246                 break;
 247
 248         default:
 249                 uasm_i_tlbp(p);
 250                 break;
 251         }
 252 }
 253
 254 /*
 255  * Write random or indexed TLB entry, and care about the hazards from
 256  * the preceeding mtc0 and for the following eret.
 257  */
 258 enum tlb_write_entry { tlb_random, tlb_indexed };
 259
 260 static void __cpuinit build_tlb_write_entry(u32 **p, struct uasm_label **l,
 261                                          struct uasm_reloc **r,
 262                                          enum tlb_write_entry wmode)
 263 {
 264         void(*tlbw)(u32 **) = NULL;
 265
 266         switch (wmode) {
 267         case tlb_random: tlbw = uasm_i_tlbwr; break;
 268         case tlb_indexed: tlbw = uasm_i_tlbwi; break;
 269         }
 270
 271         if (cpu_has_mips_r2) {
 272                 if (cpu_has_mips_r2_exec_hazard)
 273                         uasm_i_ehb(p);
 274                 tlbw(p);
 275                 return;
 276         }
 277
 278         switch (current_cpu_type()) {
 279         case CPU_R4000PC:
 280         case CPU_R4000SC:
 281         case CPU_R4000MC:
 282         case CPU_R4400PC:
 283         case CPU_R4400SC:
 284         case CPU_R4400MC:
 285                 /*
 286                  * This branch uses up a mtc0 hazard nop slot and saves
 287                  * two nops after the tlbw instruction.
 288                  */
 289                 uasm_il_bgezl(p, r, 0, label_tlbw_hazard);
 290                 tlbw(p);
 291                 uasm_l_tlbw_hazard(l, *p);
 292                 uasm_i_nop(p);
 293                 break;
 294
 295         case CPU_R4600:
 296         case CPU_R4700:
 297         case CPU_R5000:
 298         case CPU_R5000A:
 299                 uasm_i_nop(p);
 300                 tlbw(p);
 301                 uasm_i_nop(p);
 302                 break;
 303
 304         case CPU_R4300:
 305         case CPU_5KC:
 306         case CPU_TX49XX:
 307         case CPU_PR4450:
 308                 uasm_i_nop(p);
 309                 tlbw(p);
 310                 break;
 311
 312         case CPU_R10000:
 313         case CPU_R12000:
 314         case CPU_R14000:
 315         case CPU_4KC:
 316         case CPU_4KEC:
 317         case CPU_SB1:
 318         case CPU_SB1A:
 319         case CPU_4KSC:
 320         case CPU_20KC:
 321         case CPU_25KF:
 322         case CPU_BCM3302:
 323         case CPU_BCM4710:
 324         case CPU_LOONGSON2:
 325         case CPU_BCM6338:
 326         case CPU_BCM6345:
 327         case CPU_BCM6348:
 328         case CPU_BCM6358:
 329         case CPU_R5500:
 330                 if (m4kc_tlbp_war())
 331                         uasm_i_nop(p);
 332         case CPU_ALCHEMY:
 333                 tlbw(p);
 334                 break;
 335
 336         case CPU_NEVADA:
 337                 uasm_i_nop(p); /* QED specifies 2 nops hazard */
 338                 /*
 339                  * This branch uses up a mtc0 hazard nop slot and saves
 340                  * a nop after the tlbw instruction.
 341                  */
 342                 uasm_il_bgezl(p, r, 0, label_tlbw_hazard);
 343                 tlbw(p);
 344                 uasm_l_tlbw_hazard(l, *p);
 345                 break;
 346
 347         case CPU_RM7000:
 348                 uasm_i_nop(p);
 349                 uasm_i_nop(p);
 350                 uasm_i_nop(p);
 351                 uasm_i_nop(p);
 352                 tlbw(p);
 353                 break;
 354
 355         case CPU_RM9000:
 356                 /*
 357                  * When the JTLB is updated by tlbwi or tlbwr, a subsequent
 358                  * use of the JTLB for instructions should not occur for 4
 359                  * cpu cycles and use for data translations should not occur
 360                  * for 3 cpu cycles.
 361                  */
 362                 uasm_i_ssnop(p);
 363                 uasm_i_ssnop(p);
 364                 uasm_i_ssnop(p);
 365                 uasm_i_ssnop(p);
 366                 tlbw(p);
 367                 uasm_i_ssnop(p);
 368                 uasm_i_ssnop(p);
 369                 uasm_i_ssnop(p);
 370                 uasm_i_ssnop(p);
 371                 break;
 372
 373         case CPU_VR4111:
 374         case CPU_VR4121:
 375         case CPU_VR4122:
 376         case CPU_VR4181:
 377         case CPU_VR4181A:
 378                 uasm_i_nop(p);
 379                 uasm_i_nop(p);
 380                 tlbw(p);
 381                 uasm_i_nop(p);
 382                 uasm_i_nop(p);
 383                 break;
 384
 385         case CPU_VR4131:
 386         case CPU_VR4133:
 387         case CPU_R5432:
 388                 uasm_i_nop(p);
 389                 uasm_i_nop(p);
 390                 tlbw(p);
 391                 break;
 392
 393         default:
 394                 panic("No TLB refill handler yet (CPU type: %d)",
 395                       current_cpu_data.cputype);
 396                 break;
 397         }
 398 }
 399
 400 #ifdef CONFIG_HUGETLB_PAGE
 401 static __cpuinit void build_huge_tlb_write_entry(u32 **p,
 402                                                  struct uasm_label **l,
 403                                                  struct uasm_reloc **r,
 404                                                  unsigned int tmp,
 405                                                  enum tlb_write_entry wmode)
 406 {
 407         /* Set huge page tlb entry size */
 408         uasm_i_lui(p, tmp, PM_HUGE_MASK >> 16);
 409         uasm_i_ori(p, tmp, tmp, PM_HUGE_MASK & 0xffff);
 410         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 411
 412         build_tlb_write_entry(p, l, r, wmode);
 413
 414         /* Reset default page size */
 415         if (PM_DEFAULT_MASK >> 16) {
 416                 uasm_i_lui(p, tmp, PM_DEFAULT_MASK >> 16);
 417                 uasm_i_ori(p, tmp, tmp, PM_DEFAULT_MASK & 0xffff);
 418                 uasm_il_b(p, r, label_leave);
 419                 uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 420         } else if (PM_DEFAULT_MASK) {
 421                 uasm_i_ori(p, tmp, 0, PM_DEFAULT_MASK);
 422                 uasm_il_b(p, r, label_leave);
 423                 uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 424         } else {
 425                 uasm_il_b(p, r, label_leave);
 426                 uasm_i_mtc0(p, 0, C0_PAGEMASK);
 427         }
 428 }
 429
 430 /*
 431  * Check if Huge PTE is present, if so then jump to LABEL.
 432  */
 433 static void __cpuinit
 434 build_is_huge_pte(u32 **p, struct uasm_reloc **r, unsigned int tmp,
 435                 unsigned int pmd, int lid)
 436 {
 437         UASM_i_LW(p, tmp, 0, pmd);
 438         uasm_i_andi(p, tmp, tmp, _PAGE_HUGE);
 439         uasm_il_bnez(p, r, tmp, lid);
 440 }
 441
 442 static __cpuinit void build_huge_update_entries(u32 **p,
 443                                                 unsigned int pte,
 444                                                 unsigned int tmp)
 445 {
 446         int small_sequence;
 447
 448         /*
 449          * A huge PTE describes an area the size of the
 450          * configured huge page size. This is twice the
 451          * of the large TLB entry size we intend to use.
 452          * A TLB entry half the size of the configured
 453          * huge page size is configured into entrylo0
 454          * and entrylo1 to cover the contiguous huge PTE
 455          * address space.
 456          */
 457         small_sequence = (HPAGE_SIZE >> 7) < 0x10000;
 458
 459         /* We can clobber tmp.  It isn't used after this.*/
 460         if (!small_sequence)
 461                 uasm_i_lui(p, tmp, HPAGE_SIZE >> (7 + 16));
 462
 463         UASM_i_SRL(p, pte, pte, 6); /* convert to entrylo */
 464         uasm_i_mtc0(p, pte, C0_ENTRYLO0); /* load it */
 465         /* convert to entrylo1 */
 466         if (small_sequence)
 467                 UASM_i_ADDIU(p, pte, pte, HPAGE_SIZE >> 7);
 468         else
 469                 UASM_i_ADDU(p, pte, pte, tmp);
 470
 471         uasm_i_mtc0(p, pte, C0_ENTRYLO1); /* load it */
 472 }
 473
 474 static __cpuinit void build_huge_handler_tail(u32 **p,
 475                                               struct uasm_reloc **r,
 476                                               struct uasm_label **l,
 477                                               unsigned int pte,
 478                                               unsigned int ptr)
 479 {
 480 #ifdef CONFIG_SMP
 481         UASM_i_SC(p, pte, 0, ptr);
 482         uasm_il_beqz(p, r, pte, label_tlb_huge_update);
 483         UASM_i_LW(p, pte, 0, ptr); /* Needed because SC killed our PTE */
 484 #else
 485         UASM_i_SW(p, pte, 0, ptr);
 486 #endif
 487         build_huge_update_entries(p, pte, ptr);
 488         build_huge_tlb_write_entry(p, l, r, pte, tlb_indexed);
 489 }
 490 #endif /* CONFIG_HUGETLB_PAGE */
 491
 492 #ifdef CONFIG_64BIT
 493 /*
 494  * TMP and PTR are scratch.
 495  * TMP will be clobbered, PTR will hold the pmd entry.
 496  */
 497 static void __cpuinit
 498 build_get_pmde64(u32 **p, struct uasm_label **l, struct uasm_reloc **r,
 499                  unsigned int tmp, unsigned int ptr)
 500 {
 501 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
 502         long pgdc = (long)pgd_current;
 503 #endif
 504         /*
 505          * The vmalloc handling is not in the hotpath.
 506          */
 507         uasm_i_dmfc0(p, tmp, C0_BADVADDR);
 508         uasm_il_bltz(p, r, tmp, label_vmalloc);
 509         /* No uasm_i_nop needed here, since the next insn doesn't touch TMP. */
 510
 511 #ifdef CONFIG_MIPS_PGD_C0_CONTEXT
 512         /*
 513          * &pgd << 11 stored in CONTEXT [23..63].
 514          */
 515         UASM_i_MFC0(p, ptr, C0_CONTEXT);
 516         uasm_i_dins(p, ptr, 0, 0, 23); /* Clear lower 23 bits of context. */
 517         uasm_i_ori(p, ptr, ptr, 0x540); /* 1 0  1 0 1  << 6  xkphys cached */
 518         uasm_i_drotr(p, ptr, ptr, 11);
 519 #elif defined(CONFIG_SMP)
 520 # ifdef  CONFIG_MIPS_MT_SMTC
 521         /*
 522          * SMTC uses TCBind value as "CPU" index
 523          */
 524         uasm_i_mfc0(p, ptr, C0_TCBIND);
 525         uasm_i_dsrl(p, ptr, ptr, 19);
 526 # else
 527         /*
 528          * 64 bit SMP running in XKPHYS has smp_processor_id() << 3
 529          * stored in CONTEXT.
 530          */
 531         uasm_i_dmfc0(p, ptr, C0_CONTEXT);
 532         uasm_i_dsrl(p, ptr, ptr, 23);
 533 # endif
 534         UASM_i_LA_mostly(p, tmp, pgdc);
 535         uasm_i_daddu(p, ptr, ptr, tmp);
 536         uasm_i_dmfc0(p, tmp, C0_BADVADDR);
 537         uasm_i_ld(p, ptr, uasm_rel_lo(pgdc), ptr);
 538 #else
 539         UASM_i_LA_mostly(p, ptr, pgdc);
 540         uasm_i_ld(p, ptr, uasm_rel_lo(pgdc), ptr);
 541 #endif
 542
 543         uasm_l_vmalloc_done(l, *p);
 544
 545         if (PGDIR_SHIFT - 3 < 32)               /* get pgd offset in bytes */
 546                 uasm_i_dsrl(p, tmp, tmp, PGDIR_SHIFT-3);
 547         else
 548                 uasm_i_dsrl32(p, tmp, tmp, PGDIR_SHIFT - 3 - 32);
 549
 550         uasm_i_andi(p, tmp, tmp, (PTRS_PER_PGD - 1)<<3);
 551         uasm_i_daddu(p, ptr, ptr, tmp); /* add in pgd offset */
 552 #ifndef __PAGETABLE_PMD_FOLDED
 553         uasm_i_dmfc0(p, tmp, C0_BADVADDR); /* get faulting address */
 554         uasm_i_ld(p, ptr, 0, ptr); /* get pmd pointer */
 555         uasm_i_dsrl(p, tmp, tmp, PMD_SHIFT-3); /* get pmd offset in bytes */
 556         uasm_i_andi(p, tmp, tmp, (PTRS_PER_PMD - 1)<<3);
 557         uasm_i_daddu(p, ptr, ptr, tmp); /* add in pmd offset */
 558 #endif
 559 }
 560
 561 /*
 562  * BVADDR is the faulting address, PTR is scratch.
 563  * PTR will hold the pgd for vmalloc.
 564  */
 565 static void __cpuinit
 566 build_get_pgd_vmalloc64(u32 **p, struct uasm_label **l, struct uasm_reloc **r,
 567                         unsigned int bvaddr, unsigned int ptr)
 568 {
 569         long swpd = (long)swapper_pg_dir;
 570
 571         uasm_l_vmalloc(l, *p);
 572
 573         if (uasm_in_compat_space_p(swpd) && !uasm_rel_lo(swpd)) {
 574                 uasm_il_b(p, r, label_vmalloc_done);
 575                 uasm_i_lui(p, ptr, uasm_rel_hi(swpd));
 576         } else {
 577                 UASM_i_LA_mostly(p, ptr, swpd);
 578                 uasm_il_b(p, r, label_vmalloc_done);
 579                 if (uasm_in_compat_space_p(swpd))
 580                         uasm_i_addiu(p, ptr, ptr, uasm_rel_lo(swpd));
 581                 else
 582                         uasm_i_daddiu(p, ptr, ptr, uasm_rel_lo(swpd));
 583         }
 584 }
 585
 586 #else /* !CONFIG_64BIT */
 587
 588 /*
 589  * TMP and PTR are scratch.
 590  * TMP will be clobbered, PTR will hold the pgd entry.
 591  */
 592 static void __cpuinit __maybe_unused
 593 build_get_pgde32(u32 **p, unsigned int tmp, unsigned int ptr)
 594 {
 595         long pgdc = (long)pgd_current;
 596
 597         /* 32 bit SMP has smp_processor_id() stored in CONTEXT. */
 598 #ifdef CONFIG_SMP
 599 #ifdef  CONFIG_MIPS_MT_SMTC
 600         /*
 601          * SMTC uses TCBind value as "CPU" index
 602          */
 603         uasm_i_mfc0(p, ptr, C0_TCBIND);
 604         UASM_i_LA_mostly(p, tmp, pgdc);
 605         uasm_i_srl(p, ptr, ptr, 19);
 606 #else
 607         /*
 608          * smp_processor_id() << 3 is stored in CONTEXT.
 609          */
 610         uasm_i_mfc0(p, ptr, C0_CONTEXT);
 611         UASM_i_LA_mostly(p, tmp, pgdc);
 612         uasm_i_srl(p, ptr, ptr, 23);
 613 #endif
 614         uasm_i_addu(p, ptr, tmp, ptr);
 615 #else
 616         UASM_i_LA_mostly(p, ptr, pgdc);
 617 #endif
 618         uasm_i_mfc0(p, tmp, C0_BADVADDR); /* get faulting address */
 619         uasm_i_lw(p, ptr, uasm_rel_lo(pgdc), ptr);
 620         uasm_i_srl(p, tmp, tmp, PGDIR_SHIFT); /* get pgd only bits */
 621         uasm_i_sll(p, tmp, tmp, PGD_T_LOG2);
 622         uasm_i_addu(p, ptr, ptr, tmp); /* add in pgd offset */
 623 }
 624
 625 #endif /* !CONFIG_64BIT */
 626
 627 static void __cpuinit build_adjust_context(u32 **p, unsigned int ctx)
 628 {
 629         unsigned int shift = 4 - (PTE_T_LOG2 + 1) + PAGE_SHIFT - 12;
 630         unsigned int mask = (PTRS_PER_PTE / 2 - 1) << (PTE_T_LOG2 + 1);
 631
 632         switch (current_cpu_type()) {
 633         case CPU_VR41XX:
 634         case CPU_VR4111:
 635         case CPU_VR4121:
 636         case CPU_VR4122:
 637         case CPU_VR4131:
 638         case CPU_VR4181:
 639         case CPU_VR4181A:
 640         case CPU_VR4133:
 641                 shift += 2;
 642                 break;
 643
 644         default:
 645                 break;
 646         }
 647
 648         if (shift)
 649                 UASM_i_SRL(p, ctx, ctx, shift);
 650         uasm_i_andi(p, ctx, ctx, mask);
 651 }
 652
 653 static void __cpuinit build_get_ptep(u32 **p, unsigned int tmp, unsigned int ptr)
 654 {
 655         /*
 656          * Bug workaround for the Nevada. It seems as if under certain
 657          * circumstances the move from cp0_context might produce a
 658          * bogus result when the mfc0 instruction and its consumer are
 659          * in a different cacheline or a load instruction, probably any
 660          * memory reference, is between them.
 661          */
 662         switch (current_cpu_type()) {
 663         case CPU_NEVADA:
 664                 UASM_i_LW(p, ptr, 0, ptr);
 665                 GET_CONTEXT(p, tmp); /* get context reg */
 666                 break;
 667
 668         default:
 669                 GET_CONTEXT(p, tmp); /* get context reg */
 670                 UASM_i_LW(p, ptr, 0, ptr);
 671                 break;
 672         }
 673
 674         build_adjust_context(p, tmp);
 675         UASM_i_ADDU(p, ptr, ptr, tmp); /* add in offset */
 676 }
 677
 678 static void __cpuinit build_update_entries(u32 **p, unsigned int tmp,
 679                                         unsigned int ptep)
 680 {
 681         /*
 682          * 64bit address support (36bit on a 32bit CPU) in a 32bit
 683          * Kernel is a special case. Only a few CPUs use it.
 684          */
 685 #ifdef CONFIG_64BIT_PHYS_ADDR
 686         if (cpu_has_64bits) {
 687                 uasm_i_ld(p, tmp, 0, ptep); /* get even pte */
 688                 uasm_i_ld(p, ptep, sizeof(pte_t), ptep); /* get odd pte */
 689                 uasm_i_dsrl(p, tmp, tmp, 6); /* convert to entrylo0 */
 690                 uasm_i_mtc0(p, tmp, C0_ENTRYLO0); /* load it */
 691                 uasm_i_dsrl(p, ptep, ptep, 6); /* convert to entrylo1 */
 692                 uasm_i_mtc0(p, ptep, C0_ENTRYLO1); /* load it */
 693         } else {
 694                 int pte_off_even = sizeof(pte_t) / 2;
 695                 int pte_off_odd = pte_off_even + sizeof(pte_t);
 696
 697                 /* The pte entries are pre-shifted */
 698                 uasm_i_lw(p, tmp, pte_off_even, ptep); /* get even pte */
 699                 uasm_i_mtc0(p, tmp, C0_ENTRYLO0); /* load it */
 700                 uasm_i_lw(p, ptep, pte_off_odd, ptep); /* get odd pte */
 701                 uasm_i_mtc0(p, ptep, C0_ENTRYLO1); /* load it */
 702         }
 703 #else
 704         UASM_i_LW(p, tmp, 0, ptep); /* get even pte */
 705         UASM_i_LW(p, ptep, sizeof(pte_t), ptep); /* get odd pte */
 706         if (r45k_bvahwbug())
 707                 build_tlb_probe_entry(p);
 708         UASM_i_SRL(p, tmp, tmp, 6); /* convert to entrylo0 */
 709         if (r4k_250MHZhwbug())
 710                 uasm_i_mtc0(p, 0, C0_ENTRYLO0);
 711         uasm_i_mtc0(p, tmp, C0_ENTRYLO0); /* load it */
 712         UASM_i_SRL(p, ptep, ptep, 6); /* convert to entrylo1 */
 713         if (r45k_bvahwbug())
 714                 uasm_i_mfc0(p, tmp, C0_INDEX);
 715         if (r4k_250MHZhwbug())
 716                 uasm_i_mtc0(p, 0, C0_ENTRYLO1);
 717         uasm_i_mtc0(p, ptep, C0_ENTRYLO1); /* load it */
 718 #endif
 719 }
 720
 721 /*
 722  * For a 64-bit kernel, we are using the 64-bit XTLB refill exception
 723  * because EXL == 0.  If we wrap, we can also use the 32 instruction
 724  * slots before the XTLB refill exception handler which belong to the
 725  * unused TLB refill exception.
 726  */
 727 #define MIPS64_REFILL_INSNS 32
 728
 729 static void __cpuinit build_r4000_tlb_refill_handler(void)
 730 {
 731         u32 *p = tlb_handler;
 732         struct uasm_label *l = labels;
 733         struct uasm_reloc *r = relocs;
 734         u32 *f;
 735         unsigned int final_len;
 736
 737         memset(tlb_handler, 0, sizeof(tlb_handler));
 738         memset(labels, 0, sizeof(labels));
 739         memset(relocs, 0, sizeof(relocs));
 740         memset(final_handler, 0, sizeof(final_handler));
 741
 742         /*
 743          * create the plain linear handler
 744          */
 745         if (bcm1250_m3_war()) {
 746                 UASM_i_MFC0(&p, K0, C0_BADVADDR);
 747                 UASM_i_MFC0(&p, K1, C0_ENTRYHI);
 748                 uasm_i_xor(&p, K0, K0, K1);
 749                 UASM_i_SRL(&p, K0, K0, PAGE_SHIFT + 1);
 750                 uasm_il_bnez(&p, &r, K0, label_leave);
 751                 /* No need for uasm_i_nop */
 752         }
 753
 754 #ifdef CONFIG_64BIT
 755         build_get_pmde64(&p, &l, &r, K0, K1); /* get pmd in K1 */
 756 #else
 757         build_get_pgde32(&p, K0, K1); /* get pgd in K1 */
 758 #endif
 759
 760 #ifdef CONFIG_HUGETLB_PAGE
 761         build_is_huge_pte(&p, &r, K0, K1, label_tlb_huge_update);
 762 #endif
 763
 764         build_get_ptep(&p, K0, K1);
 765         build_update_entries(&p, K0, K1);
 766         build_tlb_write_entry(&p, &l, &r, tlb_random);
 767         uasm_l_leave(&l, p);
 768         uasm_i_eret(&p); /* return from trap */
 769
 770 #ifdef CONFIG_HUGETLB_PAGE
 771         uasm_l_tlb_huge_update(&l, p);
 772         UASM_i_LW(&p, K0, 0, K1);
 773         build_huge_update_entries(&p, K0, K1);
 774         build_huge_tlb_write_entry(&p, &l, &r, K0, tlb_random);
 775 #endif
 776
 777 #ifdef CONFIG_64BIT
 778         build_get_pgd_vmalloc64(&p, &l, &r, K0, K1);
 779 #endif
 780
 781         /*
 782          * Overflow check: For the 64bit handler, we need at least one
 783          * free instruction slot for the wrap-around branch. In worst
 784          * case, if the intended insertion point is a delay slot, we
 785          * need three, with the second nop'ed and the third being
 786          * unused.
 787          */
 788         /* Loongson2 ebase is different than r4k, we have more space */
 789 #if defined(CONFIG_32BIT) || defined(CONFIG_CPU_LOONGSON2)
 790         if ((p - tlb_handler) > 64)
 791                 panic("TLB refill handler space exceeded");
 792 #else
 793         if (((p - tlb_handler) > (MIPS64_REFILL_INSNS * 2) - 1)
 794             || (((p - tlb_handler) > (MIPS64_REFILL_INSNS * 2) - 3)
 795                 && uasm_insn_has_bdelay(relocs,
 796                                         tlb_handler + MIPS64_REFILL_INSNS - 3)))
 797                 panic("TLB refill handler space exceeded");
 798 #endif
 799
 800         /*
 801          * Now fold the handler in the TLB refill handler space.
 802          */
 803 #if defined(CONFIG_32BIT) || defined(CONFIG_CPU_LOONGSON2)
 804         f = final_handler;
 805         /* Simplest case, just copy the handler. */
 806         uasm_copy_handler(relocs, labels, tlb_handler, p, f);
 807         final_len = p - tlb_handler;
 808 #else /* CONFIG_64BIT */
 809         f = final_handler + MIPS64_REFILL_INSNS;
 810         if ((p - tlb_handler) <= MIPS64_REFILL_INSNS) {
 811                 /* Just copy the handler. */
 812                 uasm_copy_handler(relocs, labels, tlb_handler, p, f);
 813                 final_len = p - tlb_handler;
 814         } else {
 815 #if defined(CONFIG_HUGETLB_PAGE)
 816                 const enum label_id ls = label_tlb_huge_update;
 817 #else
 818                 const enum label_id ls = label_vmalloc;
 819 #endif
 820                 u32 *split;
 821                 int ov = 0;
 822                 int i;
 823
 824                 for (i = 0; i < ARRAY_SIZE(labels) && labels[i].lab != ls; i++)
 825                         ;
 826                 BUG_ON(i == ARRAY_SIZE(labels));
 827                 split = labels[i].addr;
 828
 829                 /*
 830                  * See if we have overflown one way or the other.
 831                  */
 832                 if (split > tlb_handler + MIPS64_REFILL_INSNS ||
 833                     split < p - MIPS64_REFILL_INSNS)
 834                         ov = 1;
 835
 836                 if (ov) {
 837                         /*
 838                          * Split two instructions before the end.  One
 839                          * for the branch and one for the instruction
 840                          * in the delay slot.
 841                          */
 842                         split = tlb_handler + MIPS64_REFILL_INSNS - 2;
 843
 844                         /*
 845                          * If the branch would fall in a delay slot,
 846                          * we must back up an additional instruction
 847                          * so that it is no longer in a delay slot.
 848                          */
 849                         if (uasm_insn_has_bdelay(relocs, split - 1))
 850                                 split--;
 851                 }
 852                 /* Copy first part of the handler. */
 853                 uasm_copy_handler(relocs, labels, tlb_handler, split, f);
 854                 f += split - tlb_handler;
 855
 856                 if (ov) {
 857                         /* Insert branch. */
 858                         uasm_l_split(&l, final_handler);
 859                         uasm_il_b(&f, &r, label_split);
 860                         if (uasm_insn_has_bdelay(relocs, split))
 861                                 uasm_i_nop(&f);
 862                         else {
 863                                 uasm_copy_handler(relocs, labels,
 864                                                   split, split + 1, f);
 865                                 uasm_move_labels(labels, f, f + 1, -1);
 866                                 f++;
 867                                 split++;
 868                         }
 869                 }
 870
 871                 /* Copy the rest of the handler. */
 872                 uasm_copy_handler(relocs, labels, split, p, final_handler);
 873                 final_len = (f - (final_handler + MIPS64_REFILL_INSNS)) +
 874                             (p - split);
 875         }
 876 #endif /* CONFIG_64BIT */
 877
 878         uasm_resolve_relocs(relocs, labels);
 879         pr_debug("Wrote TLB refill handler (%u instructions).\n",
 880                  final_len);
 881
 882         memcpy((void *)ebase, final_handler, 0x100);
 883
 884         dump_handler((u32 *)ebase, 64);
 885 }
 886
 887 /*
 888  * TLB load/store/modify handlers.
 889  *
 890  * Only the fastpath gets synthesized at runtime, the slowpath for
 891  * do_page_fault remains normal asm.
 892  */
 893 extern void tlb_do_page_fault_0(void);
 894 extern void tlb_do_page_fault_1(void);
 895
 896 /*
 897  * 128 instructions for the fastpath handler is generous and should
 898  * never be exceeded.
 899  */
 900 #define FASTPATH_SIZE 128
 901
 902 u32 handle_tlbl[FASTPATH_SIZE] __cacheline_aligned;
 903 u32 handle_tlbs[FASTPATH_SIZE] __cacheline_aligned;
 904 u32 handle_tlbm[FASTPATH_SIZE] __cacheline_aligned;
 905
 906 static void __cpuinit
 907 iPTE_LW(u32 **p, unsigned int pte, unsigned int ptr)
 908 {
 909 #ifdef CONFIG_SMP
 910 # ifdef CONFIG_64BIT_PHYS_ADDR
 911         if (cpu_has_64bits)
 912                 uasm_i_lld(p, pte, 0, ptr);
 913         else
 914 # endif
 915                 UASM_i_LL(p, pte, 0, ptr);
 916 #else
 917 # ifdef CONFIG_64BIT_PHYS_ADDR
 918         if (cpu_has_64bits)
 919                 uasm_i_ld(p, pte, 0, ptr);
 920         else
 921 # endif
 922                 UASM_i_LW(p, pte, 0, ptr);
 923 #endif
 924 }
 925
 926 static void __cpuinit
 927 iPTE_SW(u32 **p, struct uasm_reloc **r, unsigned int pte, unsigned int ptr,
 928         unsigned int mode)
 929 {
 930 #ifdef CONFIG_64BIT_PHYS_ADDR
 931         unsigned int hwmode = mode & (_PAGE_VALID | _PAGE_DIRTY);
 932 #endif
 933
 934         uasm_i_ori(p, pte, pte, mode);
 935 #ifdef CONFIG_SMP
 936 # ifdef CONFIG_64BIT_PHYS_ADDR
 937         if (cpu_has_64bits)
 938                 uasm_i_scd(p, pte, 0, ptr);
 939         else
 940 # endif
 941                 UASM_i_SC(p, pte, 0, ptr);
 942
 943         if (r10000_llsc_war())
 944                 uasm_il_beqzl(p, r, pte, label_smp_pgtable_change);
 945         else
 946                 uasm_il_beqz(p, r, pte, label_smp_pgtable_change);
 947
 948 # ifdef CONFIG_64BIT_PHYS_ADDR
 949         if (!cpu_has_64bits) {
 950                 /* no uasm_i_nop needed */
 951                 uasm_i_ll(p, pte, sizeof(pte_t) / 2, ptr);
 952                 uasm_i_ori(p, pte, pte, hwmode);
 953                 uasm_i_sc(p, pte, sizeof(pte_t) / 2, ptr);
 954                 uasm_il_beqz(p, r, pte, label_smp_pgtable_change);
 955                 /* no uasm_i_nop needed */
 956                 uasm_i_lw(p, pte, 0, ptr);
 957         } else
 958                 uasm_i_nop(p);
 959 # else
 960         uasm_i_nop(p);
 961 # endif
 962 #else
 963 # ifdef CONFIG_64BIT_PHYS_ADDR
 964         if (cpu_has_64bits)
 965                 uasm_i_sd(p, pte, 0, ptr);
 966         else
 967 # endif
 968                 UASM_i_SW(p, pte, 0, ptr);
 969
 970 # ifdef CONFIG_64BIT_PHYS_ADDR
 971         if (!cpu_has_64bits) {
 972                 uasm_i_lw(p, pte, sizeof(pte_t) / 2, ptr);
 973                 uasm_i_ori(p, pte, pte, hwmode);
 974                 uasm_i_sw(p, pte, sizeof(pte_t) / 2, ptr);
 975                 uasm_i_lw(p, pte, 0, ptr);
 976         }
 977 # endif
 978 #endif
 979 }
 980
 981 /*
 982  * Check if PTE is present, if not then jump to LABEL. PTR points to
 983  * the page table where this PTE is located, PTE will be re-loaded
 984  * with it's original value.
 985  */
 986 static void __cpuinit
 987 build_pte_present(u32 **p, struct uasm_reloc **r,
 988                   unsigned int pte, unsigned int ptr, enum label_id lid)
 989 {
 990         uasm_i_andi(p, pte, pte, _PAGE_PRESENT | _PAGE_READ);
 991         uasm_i_xori(p, pte, pte, _PAGE_PRESENT | _PAGE_READ);
 992         uasm_il_bnez(p, r, pte, lid);
 993         iPTE_LW(p, pte, ptr);
 994 }
 995
 996 /* Make PTE valid, store result in PTR. */
 997 static void __cpuinit
 998 build_make_valid(u32 **p, struct uasm_reloc **r, unsigned int pte,
 999                  unsigned int ptr)
1000 {
1001         unsigned int mode = _PAGE_VALID | _PAGE_ACCESSED;
1002
1003         iPTE_SW(p, r, pte, ptr, mode);
1004 }
1005
1006 /*
1007  * Check if PTE can be written to, if not branch to LABEL. Regardless
1008  * restore PTE with value from PTR when done.
1009  */
1010 static void __cpuinit
1011 build_pte_writable(u32 **p, struct uasm_reloc **r,
1012                    unsigned int pte, unsigned int ptr, enum label_id lid)
1013 {
1014         uasm_i_andi(p, pte, pte, _PAGE_PRESENT | _PAGE_WRITE);
1015         uasm_i_xori(p, pte, pte, _PAGE_PRESENT | _PAGE_WRITE);
1016         uasm_il_bnez(p, r, pte, lid);
1017         iPTE_LW(p, pte, ptr);
1018 }
1019
1020 /* Make PTE writable, update software status bits as well, then store
1021  * at PTR.
1022  */
1023 static void __cpuinit
1024 build_make_write(u32 **p, struct uasm_reloc **r, unsigned int pte,
1025                  unsigned int ptr)
1026 {
1027         unsigned int mode = (_PAGE_ACCESSED | _PAGE_MODIFIED | _PAGE_VALID
1028                              | _PAGE_DIRTY);
1029
1030         iPTE_SW(p, r, pte, ptr, mode);
1031 }
1032
1033 /*
1034  * Check if PTE can be modified, if not branch to LABEL. Regardless
1035  * restore PTE with value from PTR when done.
1036  */
1037 static void __cpuinit
1038 build_pte_modifiable(u32 **p, struct uasm_reloc **r,
1039                      unsigned int pte, unsigned int ptr, enum label_id lid)
1040 {
1041         uasm_i_andi(p, pte, pte, _PAGE_WRITE);
1042         uasm_il_beqz(p, r, pte, lid);
1043         iPTE_LW(p, pte, ptr);
1044 }
1045
1046 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
1047 /*
1048  * R3000 style TLB load/store/modify handlers.
1049  */
1050
1051 /*
1052  * This places the pte into ENTRYLO0 and writes it with tlbwi.
1053  * Then it returns.
1054  */
1055 static void __cpuinit
1056 build_r3000_pte_reload_tlbwi(u32 **p, unsigned int pte, unsigned int tmp)
1057 {
1058         uasm_i_mtc0(p, pte, C0_ENTRYLO0); /* cp0 delay */
1059         uasm_i_mfc0(p, tmp, C0_EPC); /* cp0 delay */
1060         uasm_i_tlbwi(p);
1061         uasm_i_jr(p, tmp);
1062         uasm_i_rfe(p); /* branch delay */
1063 }
1064
1065 /*
1066  * This places the pte into ENTRYLO0 and writes it with tlbwi
1067  * or tlbwr as appropriate.  This is because the index register
1068  * may have the probe fail bit set as a result of a trap on a
1069  * kseg2 access, i.e. without refill.  Then it returns.
1070  */
1071 static void __cpuinit
1072 build_r3000_tlb_reload_write(u32 **p, struct uasm_label **l,
1073                              struct uasm_reloc **r, unsigned int pte,
1074                              unsigned int tmp)
1075 {
1076         uasm_i_mfc0(p, tmp, C0_INDEX);
1077         uasm_i_mtc0(p, pte, C0_ENTRYLO0); /* cp0 delay */
1078         uasm_il_bltz(p, r, tmp, label_r3000_write_probe_fail); /* cp0 delay */
1079         uasm_i_mfc0(p, tmp, C0_EPC); /* branch delay */
1080         uasm_i_tlbwi(p); /* cp0 delay */
1081         uasm_i_jr(p, tmp);
1082         uasm_i_rfe(p); /* branch delay */
1083         uasm_l_r3000_write_probe_fail(l, *p);
1084         uasm_i_tlbwr(p); /* cp0 delay */
1085         uasm_i_jr(p, tmp);
1086         uasm_i_rfe(p); /* branch delay */
1087 }
1088
1089 static void __cpuinit
1090 build_r3000_tlbchange_handler_head(u32 **p, unsigned int pte,
1091                                    unsigned int ptr)
1092 {
1093         long pgdc = (long)pgd_current;
1094
1095         uasm_i_mfc0(p, pte, C0_BADVADDR);
1096         uasm_i_lui(p, ptr, uasm_rel_hi(pgdc)); /* cp0 delay */
1097         uasm_i_lw(p, ptr, uasm_rel_lo(pgdc), ptr);
1098         uasm_i_srl(p, pte, pte, 22); /* load delay */
1099         uasm_i_sll(p, pte, pte, 2);
1100         uasm_i_addu(p, ptr, ptr, pte);
1101         uasm_i_mfc0(p, pte, C0_CONTEXT);
1102         uasm_i_lw(p, ptr, 0, ptr); /* cp0 delay */
1103         uasm_i_andi(p, pte, pte, 0xffc); /* load delay */
1104         uasm_i_addu(p, ptr, ptr, pte);
1105         uasm_i_lw(p, pte, 0, ptr);
1106         uasm_i_tlbp(p); /* load delay */
1107 }
1108
1109 static void __cpuinit build_r3000_tlb_load_handler(void)
1110 {
1111         u32 *p = handle_tlbl;
1112         struct uasm_label *l = labels;
1113         struct uasm_reloc *r = relocs;
1114
1115         memset(handle_tlbl, 0, sizeof(handle_tlbl));
1116         memset(labels, 0, sizeof(labels));
1117         memset(relocs, 0, sizeof(relocs));
1118
1119         build_r3000_tlbchange_handler_head(&p, K0, K1);
1120         build_pte_present(&p, &r, K0, K1, label_nopage_tlbl);
1121         uasm_i_nop(&p); /* load delay */
1122         build_make_valid(&p, &r, K0, K1);
1123         build_r3000_tlb_reload_write(&p, &l, &r, K0, K1);
1124
1125         uasm_l_nopage_tlbl(&l, p);
1126         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_0 & 0x0fffffff);
1127         uasm_i_nop(&p);
1128
1129         if ((p - handle_tlbl) > FASTPATH_SIZE)
1130                 panic("TLB load handler fastpath space exceeded");
1131
1132         uasm_resolve_relocs(relocs, labels);
1133         pr_debug("Wrote TLB load handler fastpath (%u instructions).\n",
1134                  (unsigned int)(p - handle_tlbl));
1135
1136         dump_handler(handle_tlbl, ARRAY_SIZE(handle_tlbl));
1137 }
1138
1139 static void __cpuinit build_r3000_tlb_store_handler(void)
1140 {
1141         u32 *p = handle_tlbs;
1142         struct uasm_label *l = labels;
1143         struct uasm_reloc *r = relocs;
1144
1145         memset(handle_tlbs, 0, sizeof(handle_tlbs));
1146         memset(labels, 0, sizeof(labels));
1147         memset(relocs, 0, sizeof(relocs));
1148
1149         build_r3000_tlbchange_handler_head(&p, K0, K1);
1150         build_pte_writable(&p, &r, K0, K1, label_nopage_tlbs);
1151         uasm_i_nop(&p); /* load delay */
1152         build_make_write(&p, &r, K0, K1);
1153         build_r3000_tlb_reload_write(&p, &l, &r, K0, K1);
1154
1155         uasm_l_nopage_tlbs(&l, p);
1156         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
1157         uasm_i_nop(&p);
1158
1159         if ((p - handle_tlbs) > FASTPATH_SIZE)
1160                 panic("TLB store handler fastpath space exceeded");
1161
1162         uasm_resolve_relocs(relocs, labels);
1163         pr_debug("Wrote TLB store handler fastpath (%u instructions).\n",
1164                  (unsigned int)(p - handle_tlbs));
1165
1166         dump_handler(handle_tlbs, ARRAY_SIZE(handle_tlbs));
1167 }
1168
1169 static void __cpuinit build_r3000_tlb_modify_handler(void)
1170 {
1171         u32 *p = handle_tlbm;
1172         struct uasm_label *l = labels;
1173         struct uasm_reloc *r = relocs;
1174
1175         memset(handle_tlbm, 0, sizeof(handle_tlbm));
1176         memset(labels, 0, sizeof(labels));
1177         memset(relocs, 0, sizeof(relocs));
1178
1179         build_r3000_tlbchange_handler_head(&p, K0, K1);
1180         build_pte_modifiable(&p, &r, K0, K1, label_nopage_tlbm);
1181         uasm_i_nop(&p); /* load delay */
1182         build_make_write(&p, &r, K0, K1);
1183         build_r3000_pte_reload_tlbwi(&p, K0, K1);
1184
1185         uasm_l_nopage_tlbm(&l, p);
1186         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
1187         uasm_i_nop(&p);
1188
1189         if ((p - handle_tlbm) > FASTPATH_SIZE)
1190                 panic("TLB modify handler fastpath space exceeded");
1191
1192         uasm_resolve_relocs(relocs, labels);
1193         pr_debug("Wrote TLB modify handler fastpath (%u instructions).\n",
1194                  (unsigned int)(p - handle_tlbm));
1195
1196         dump_handler(handle_tlbm, ARRAY_SIZE(handle_tlbm));
1197 }
1198 #endif /* CONFIG_MIPS_PGD_C0_CONTEXT */
1199
1200 /*
1201  * R4000 style TLB load/store/modify handlers.
1202  */
1203 static void __cpuinit
1204 build_r4000_tlbchange_handler_head(u32 **p, struct uasm_label **l,
1205                                    struct uasm_reloc **r, unsigned int pte,
1206                                    unsigned int ptr)
1207 {
1208 #ifdef CONFIG_64BIT
1209         build_get_pmde64(p, l, r, pte, ptr); /* get pmd in ptr */
1210 #else
1211         build_get_pgde32(p, pte, ptr); /* get pgd in ptr */
1212 #endif
1213
1214 #ifdef CONFIG_HUGETLB_PAGE
1215         /*
1216          * For huge tlb entries, pmd doesn't contain an address but
1217          * instead contains the tlb pte. Check the PAGE_HUGE bit and
1218          * see if we need to jump to huge tlb processing.
1219          */
1220         build_is_huge_pte(p, r, pte, ptr, label_tlb_huge_update);
1221 #endif
1222
1223         UASM_i_MFC0(p, pte, C0_BADVADDR);
1224         UASM_i_LW(p, ptr, 0, ptr);
1225         UASM_i_SRL(p, pte, pte, PAGE_SHIFT + PTE_ORDER - PTE_T_LOG2);
1226         uasm_i_andi(p, pte, pte, (PTRS_PER_PTE - 1) << PTE_T_LOG2);
1227         UASM_i_ADDU(p, ptr, ptr, pte);
1228
1229 #ifdef CONFIG_SMP
1230         uasm_l_smp_pgtable_change(l, *p);
1231 #endif
1232         iPTE_LW(p, pte, ptr); /* get even pte */
1233         if (!m4kc_tlbp_war())
1234                 build_tlb_probe_entry(p);
1235 }
1236
1237 static void __cpuinit
1238 build_r4000_tlbchange_handler_tail(u32 **p, struct uasm_label **l,
1239                                    struct uasm_reloc **r, unsigned int tmp,
1240                                    unsigned int ptr)
1241 {
1242         uasm_i_ori(p, ptr, ptr, sizeof(pte_t));
1243         uasm_i_xori(p, ptr, ptr, sizeof(pte_t));
1244         build_update_entries(p, tmp, ptr);
1245         build_tlb_write_entry(p, l, r, tlb_indexed);
1246         uasm_l_leave(l, *p);
1247         uasm_i_eret(p); /* return from trap */
1248
1249 #ifdef CONFIG_64BIT
1250         build_get_pgd_vmalloc64(p, l, r, tmp, ptr);
1251 #endif
1252 }
1253
1254 static void __cpuinit build_r4000_tlb_load_handler(void)
1255 {
1256         u32 *p = handle_tlbl;
1257         struct uasm_label *l = labels;
1258         struct uasm_reloc *r = relocs;
1259
1260         memset(handle_tlbl, 0, sizeof(handle_tlbl));
1261         memset(labels, 0, sizeof(labels));
1262         memset(relocs, 0, sizeof(relocs));
1263
1264         if (bcm1250_m3_war()) {
1265                 UASM_i_MFC0(&p, K0, C0_BADVADDR);
1266                 UASM_i_MFC0(&p, K1, C0_ENTRYHI);
1267                 uasm_i_xor(&p, K0, K0, K1);
1268                 UASM_i_SRL(&p, K0, K0, PAGE_SHIFT + 1);
1269                 uasm_il_bnez(&p, &r, K0, label_leave);
1270                 /* No need for uasm_i_nop */
1271         }
1272
1273         build_r4000_tlbchange_handler_head(&p, &l, &r, K0, K1);
1274         build_pte_present(&p, &r, K0, K1, label_nopage_tlbl);
1275         if (m4kc_tlbp_war())
1276                 build_tlb_probe_entry(&p);
1277         build_make_valid(&p, &r, K0, K1);
1278         build_r4000_tlbchange_handler_tail(&p, &l, &r, K0, K1);
1279
1280 #ifdef CONFIG_HUGETLB_PAGE
1281         /*
1282          * This is the entry point when build_r4000_tlbchange_handler_head
1283          * spots a huge page.
1284          */
1285         uasm_l_tlb_huge_update(&l, p);
1286         iPTE_LW(&p, K0, K1);
1287         build_pte_present(&p, &r, K0, K1, label_nopage_tlbl);
1288         build_tlb_probe_entry(&p);
1289         uasm_i_ori(&p, K0, K0, (_PAGE_ACCESSED | _PAGE_VALID));
1290         build_huge_handler_tail(&p, &r, &l, K0, K1);
1291 #endif
1292
1293         uasm_l_nopage_tlbl(&l, p);
1294         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_0 & 0x0fffffff);
1295         uasm_i_nop(&p);
1296
1297         if ((p - handle_tlbl) > FASTPATH_SIZE)
1298                 panic("TLB load handler fastpath space exceeded");
1299
1300         uasm_resolve_relocs(relocs, labels);
1301         pr_debug("Wrote TLB load handler fastpath (%u instructions).\n",
1302                  (unsigned int)(p - handle_tlbl));
1303
1304         dump_handler(handle_tlbl, ARRAY_SIZE(handle_tlbl));
1305 }
1306
1307 static void __cpuinit build_r4000_tlb_store_handler(void)
1308 {
1309         u32 *p = handle_tlbs;
1310         struct uasm_label *l = labels;
1311         struct uasm_reloc *r = relocs;
1312
1313         memset(handle_tlbs, 0, sizeof(handle_tlbs));
1314         memset(labels, 0, sizeof(labels));
1315         memset(relocs, 0, sizeof(relocs));
1316
1317         build_r4000_tlbchange_handler_head(&p, &l, &r, K0, K1);
1318         build_pte_writable(&p, &r, K0, K1, label_nopage_tlbs);
1319         if (m4kc_tlbp_war())
1320                 build_tlb_probe_entry(&p);
1321         build_make_write(&p, &r, K0, K1);
1322         build_r4000_tlbchange_handler_tail(&p, &l, &r, K0, K1);
1323
1324 #ifdef CONFIG_HUGETLB_PAGE
1325         /*
1326          * This is the entry point when
1327          * build_r4000_tlbchange_handler_head spots a huge page.
1328          */
1329         uasm_l_tlb_huge_update(&l, p);
1330         iPTE_LW(&p, K0, K1);
1331         build_pte_writable(&p, &r, K0, K1, label_nopage_tlbs);
1332         build_tlb_probe_entry(&p);
1333         uasm_i_ori(&p, K0, K0,
1334                    _PAGE_ACCESSED | _PAGE_MODIFIED | _PAGE_VALID | _PAGE_DIRTY);
1335         build_huge_handler_tail(&p, &r, &l, K0, K1);
1336 #endif
1337
1338         uasm_l_nopage_tlbs(&l, p);
1339         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
1340         uasm_i_nop(&p);
1341
1342         if ((p - handle_tlbs) > FASTPATH_SIZE)
1343                 panic("TLB store handler fastpath space exceeded");
1344
1345         uasm_resolve_relocs(relocs, labels);
1346         pr_debug("Wrote TLB store handler fastpath (%u instructions).\n",
1347                  (unsigned int)(p - handle_tlbs));
1348
1349         dump_handler(handle_tlbs, ARRAY_SIZE(handle_tlbs));
1350 }
1351
1352 static void __cpuinit build_r4000_tlb_modify_handler(void)
1353 {
1354         u32 *p = handle_tlbm;
1355         struct uasm_label *l = labels;
1356         struct uasm_reloc *r = relocs;
1357
1358         memset(handle_tlbm, 0, sizeof(handle_tlbm));
1359         memset(labels, 0, sizeof(labels));
1360         memset(relocs, 0, sizeof(relocs));
1361
1362         build_r4000_tlbchange_handler_head(&p, &l, &r, K0, K1);
1363         build_pte_modifiable(&p, &r, K0, K1, label_nopage_tlbm);
1364         if (m4kc_tlbp_war())
1365                 build_tlb_probe_entry(&p);
1366         /* Present and writable bits set, set accessed and dirty bits. */
1367         build_make_write(&p, &r, K0, K1);
1368         build_r4000_tlbchange_handler_tail(&p, &l, &r, K0, K1);
1369
1370 #ifdef CONFIG_HUGETLB_PAGE
1371         /*
1372          * This is the entry point when
1373          * build_r4000_tlbchange_handler_head spots a huge page.
1374          */
1375         uasm_l_tlb_huge_update(&l, p);
1376         iPTE_LW(&p, K0, K1);
1377         build_pte_modifiable(&p, &r, K0, K1, label_nopage_tlbm);
1378         build_tlb_probe_entry(&p);
1379         uasm_i_ori(&p, K0, K0,
1380                    _PAGE_ACCESSED | _PAGE_MODIFIED | _PAGE_VALID | _PAGE_DIRTY);
1381         build_huge_handler_tail(&p, &r, &l, K0, K1);
1382 #endif
1383
1384         uasm_l_nopage_tlbm(&l, p);
1385         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
1386         uasm_i_nop(&p);
1387
1388         if ((p - handle_tlbm) > FASTPATH_SIZE)
1389                 panic("TLB modify handler fastpath space exceeded");
1390
1391         uasm_resolve_relocs(relocs, labels);
1392         pr_debug("Wrote TLB modify handler fastpath (%u instructions).\n",
1393                  (unsigned int)(p - handle_tlbm));
1394
1395         dump_handler(handle_tlbm, ARRAY_SIZE(handle_tlbm));
1396 }
1397
1398 void __cpuinit build_tlb_refill_handler(void)
1399 {
1400         /*
1401          * The refill handler is generated per-CPU, multi-node systems
1402          * may have local storage for it. The other handlers are only
1403          * needed once.
1404          */
1405         static int run_once = 0;
1406
1407         switch (current_cpu_type()) {
1408         case CPU_R2000:
1409         case CPU_R3000:
1410         case CPU_R3000A:
1411         case CPU_R3081E:
1412         case CPU_TX3912:
1413         case CPU_TX3922:
1414         case CPU_TX3927:
1415 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
1416                 build_r3000_tlb_refill_handler();
1417                 if (!run_once) {
1418                         build_r3000_tlb_load_handler();
1419                         build_r3000_tlb_store_handler();
1420                         build_r3000_tlb_modify_handler();
1421                         run_once++;
1422                 }
1423 #else
1424                 panic("No R3000 TLB refill handler");
1425 #endif
1426                 break;
1427
1428         case CPU_R6000:
1429         case CPU_R6000A:
1430                 panic("No R6000 TLB refill handler yet");
1431                 break;
1432
1433         case CPU_R8000:
1434                 panic("No R8000 TLB refill handler yet");
1435                 break;
1436
1437         default:
1438                 build_r4000_tlb_refill_handler();
1439                 if (!run_once) {
1440                         build_r4000_tlb_load_handler();
1441                         build_r4000_tlb_store_handler();
1442                         build_r4000_tlb_modify_handler();
1443                         run_once++;
1444                 }
1445         }
1446 }
1447
1448 void __cpuinit flush_tlb_handlers(void)
1449 {
1450         local_flush_icache_range((unsigned long)handle_tlbl,
1451                            (unsigned long)handle_tlbl + sizeof(handle_tlbl));
1452         local_flush_icache_range((unsigned long)handle_tlbs,
1453                            (unsigned long)handle_tlbs + sizeof(handle_tlbs));
1454         local_flush_icache_range((unsigned long)handle_tlbm,
1455                            (unsigned long)handle_tlbm + sizeof(handle_tlbm));
1456 }