arch/mips/mm/tlbex.c

   1 /*
   2  * This file is subject to the terms and conditions of the GNU General Public
   3  * License.  See the file "COPYING" in the main directory of this archive
   4  * for more details.
   5  *
   6  * Synthesize TLB refill handlers at runtime.
   7  *
   8  * Copyright (C) 2004, 2005, 2006, 2008  Thiemo Seufer
   9  * Copyright (C) 2005, 2007, 2008, 2009  Maciej W. Rozycki
  10  * Copyright (C) 2006  Ralf Baechle (ralf@linux-mips.org)
  11  * Copyright (C) 2008, 2009 Cavium Networks, Inc.
  12  *
  13  * ... and the days got worse and worse and now you see
  14  * I've gone completly out of my mind.
  15  *
  16  * They're coming to take me a away haha
  17  * they're coming to take me a away hoho hihi haha
  18  * to the funny farm where code is beautiful all the time ...
  19  *
  20  * (Condolences to Napoleon XIV)
  21  */
  22
  23 #include <linux/bug.h>
  24 #include <linux/kernel.h>
  25 #include <linux/types.h>
  26 #include <linux/smp.h>
  27 #include <linux/string.h>
  28 #include <linux/init.h>
  29
  30 #include <asm/mmu_context.h>
  31 #include <asm/war.h>
  32 #include <asm/uasm.h>
  33
  34 static inline int r45k_bvahwbug(void)
  35 {
  36         /* XXX: We should probe for the presence of this bug, but we don't. */
  37         return 0;
  38 }
  39
  40 static inline int r4k_250MHZhwbug(void)
  41 {
  42         /* XXX: We should probe for the presence of this bug, but we don't. */
  43         return 0;
  44 }
  45
  46 static inline int __maybe_unused bcm1250_m3_war(void)
  47 {
  48         return BCM1250_M3_WAR;
  49 }
  50
  51 static inline int __maybe_unused r10000_llsc_war(void)
  52 {
  53         return R10000_LLSC_WAR;
  54 }
  55
  56 /*
  57  * Found by experiment: At least some revisions of the 4kc throw under
  58  * some circumstances a machine check exception, triggered by invalid
  59  * values in the index register.  Delaying the tlbp instruction until
  60  * after the next branch,  plus adding an additional nop in front of
  61  * tlbwi/tlbwr avoids the invalid index register values. Nobody knows
  62  * why; it's not an issue caused by the core RTL.
  63  *
  64  */
  65 static int __cpuinit m4kc_tlbp_war(void)
  66 {
  67         return (current_cpu_data.processor_id & 0xffff00) ==
  68                (PRID_COMP_MIPS | PRID_IMP_4KC);
  69 }
  70
  71 /* Handle labels (which must be positive integers). */
  72 enum label_id {
  73         label_second_part = 1,
  74         label_leave,
  75         label_vmalloc,
  76         label_vmalloc_done,
  77         label_tlbw_hazard,
  78         label_split,
  79         label_nopage_tlbl,
  80         label_nopage_tlbs,
  81         label_nopage_tlbm,
  82         label_smp_pgtable_change,
  83         label_r3000_write_probe_fail,
  84 #ifdef CONFIG_HUGETLB_PAGE
  85         label_tlb_huge_update,
  86 #endif
  87 };
  88
  89 UASM_L_LA(_second_part)
  90 UASM_L_LA(_leave)
  91 UASM_L_LA(_vmalloc)
  92 UASM_L_LA(_vmalloc_done)
  93 UASM_L_LA(_tlbw_hazard)
  94 UASM_L_LA(_split)
  95 UASM_L_LA(_nopage_tlbl)
  96 UASM_L_LA(_nopage_tlbs)
  97 UASM_L_LA(_nopage_tlbm)
  98 UASM_L_LA(_smp_pgtable_change)
  99 UASM_L_LA(_r3000_write_probe_fail)
 100 #ifdef CONFIG_HUGETLB_PAGE
 101 UASM_L_LA(_tlb_huge_update)
 102 #endif
 103
 104 /*
 105  * For debug purposes.
 106  */
 107 static inline void dump_handler(const u32 *handler, int count)
 108 {
 109         int i;
 110
 111         pr_debug("\t.set push\n");
 112         pr_debug("\t.set noreorder\n");
 113
 114         for (i = 0; i < count; i++)
 115                 pr_debug("\t%p\t.word 0x%08x\n", &handler[i], handler[i]);
 116
 117         pr_debug("\t.set pop\n");
 118 }
 119
 120 /* The only general purpose registers allowed in TLB handlers. */
 121 #define K0              26
 122 #define K1              27
 123
 124 /* Some CP0 registers */
 125 #define C0_INDEX        0, 0
 126 #define C0_ENTRYLO0     2, 0
 127 #define C0_TCBIND       2, 2
 128 #define C0_ENTRYLO1     3, 0
 129 #define C0_CONTEXT      4, 0
 130 #define C0_PAGEMASK     5, 0
 131 #define C0_BADVADDR     8, 0
 132 #define C0_ENTRYHI      10, 0
 133 #define C0_EPC          14, 0
 134 #define C0_XCONTEXT     20, 0
 135
 136 #ifdef CONFIG_64BIT
 137 # define GET_CONTEXT(buf, reg) UASM_i_MFC0(buf, reg, C0_XCONTEXT)
 138 #else
 139 # define GET_CONTEXT(buf, reg) UASM_i_MFC0(buf, reg, C0_CONTEXT)
 140 #endif
 141
 142 /* The worst case length of the handler is around 18 instructions for
 143  * R3000-style TLBs and up to 63 instructions for R4000-style TLBs.
 144  * Maximum space available is 32 instructions for R3000 and 64
 145  * instructions for R4000.
 146  *
 147  * We deliberately chose a buffer size of 128, so we won't scribble
 148  * over anything important on overflow before we panic.
 149  */
 150 static u32 tlb_handler[128] __cpuinitdata;
 151
 152 /* simply assume worst case size for labels and relocs */
 153 static struct uasm_label labels[128] __cpuinitdata;
 154 static struct uasm_reloc relocs[128] __cpuinitdata;
 155
 156 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
 157 /*
 158  * CONFIG_MIPS_PGD_C0_CONTEXT implies 64 bit and lack of pgd_current,
 159  * we cannot do r3000 under these circumstances.
 160  */
 161
 162 /*
 163  * The R3000 TLB handler is simple.
 164  */
 165 static void __cpuinit build_r3000_tlb_refill_handler(void)
 166 {
 167         long pgdc = (long)pgd_current;
 168         u32 *p;
 169
 170         memset(tlb_handler, 0, sizeof(tlb_handler));
 171         p = tlb_handler;
 172
 173         uasm_i_mfc0(&p, K0, C0_BADVADDR);
 174         uasm_i_lui(&p, K1, uasm_rel_hi(pgdc)); /* cp0 delay */
 175         uasm_i_lw(&p, K1, uasm_rel_lo(pgdc), K1);
 176         uasm_i_srl(&p, K0, K0, 22); /* load delay */
 177         uasm_i_sll(&p, K0, K0, 2);
 178         uasm_i_addu(&p, K1, K1, K0);
 179         uasm_i_mfc0(&p, K0, C0_CONTEXT);
 180         uasm_i_lw(&p, K1, 0, K1); /* cp0 delay */
 181         uasm_i_andi(&p, K0, K0, 0xffc); /* load delay */
 182         uasm_i_addu(&p, K1, K1, K0);
 183         uasm_i_lw(&p, K0, 0, K1);
 184         uasm_i_nop(&p); /* load delay */
 185         uasm_i_mtc0(&p, K0, C0_ENTRYLO0);
 186         uasm_i_mfc0(&p, K1, C0_EPC); /* cp0 delay */
 187         uasm_i_tlbwr(&p); /* cp0 delay */
 188         uasm_i_jr(&p, K1);
 189         uasm_i_rfe(&p); /* branch delay */
 190
 191         if (p > tlb_handler + 32)
 192                 panic("TLB refill handler space exceeded");
 193
 194         pr_debug("Wrote TLB refill handler (%u instructions).\n",
 195                  (unsigned int)(p - tlb_handler));
 196
 197         memcpy((void *)ebase, tlb_handler, 0x80);
 198
 199         dump_handler((u32 *)ebase, 32);
 200 }
 201 #endif /* CONFIG_MIPS_PGD_C0_CONTEXT */
 202
 203 /*
 204  * The R4000 TLB handler is much more complicated. We have two
 205  * consecutive handler areas with 32 instructions space each.
 206  * Since they aren't used at the same time, we can overflow in the
 207  * other one.To keep things simple, we first assume linear space,
 208  * then we relocate it to the final handler layout as needed.
 209  */
 210 static u32 final_handler[64] __cpuinitdata;
 211
 212 /*
 213  * Hazards
 214  *
 215  * From the IDT errata for the QED RM5230 (Nevada), processor revision 1.0:
 216  * 2. A timing hazard exists for the TLBP instruction.
 217  *
 218  *      stalling_instruction
 219  *      TLBP
 220  *
 221  * The JTLB is being read for the TLBP throughout the stall generated by the
 222  * previous instruction. This is not really correct as the stalling instruction
 223  * can modify the address used to access the JTLB.  The failure symptom is that
 224  * the TLBP instruction will use an address created for the stalling instruction
 225  * and not the address held in C0_ENHI and thus report the wrong results.
 226  *
 227  * The software work-around is to not allow the instruction preceding the TLBP
 228  * to stall - make it an NOP or some other instruction guaranteed not to stall.
 229  *
 230  * Errata 2 will not be fixed.  This errata is also on the R5000.
 231  *
 232  * As if we MIPS hackers wouldn't know how to nop pipelines happy ...
 233  */
 234 static void __cpuinit __maybe_unused build_tlb_probe_entry(u32 **p)
 235 {
 236         switch (current_cpu_type()) {
 237         /* Found by experiment: R4600 v2.0/R4700 needs this, too.  */
 238         case CPU_R4600:
 239         case CPU_R4700:
 240         case CPU_R5000:
 241         case CPU_R5000A:
 242         case CPU_NEVADA:
 243                 uasm_i_nop(p);
 244                 uasm_i_tlbp(p);
 245                 break;
 246
 247         default:
 248                 uasm_i_tlbp(p);
 249                 break;
 250         }
 251 }
 252
 253 /*
 254  * Write random or indexed TLB entry, and care about the hazards from
 255  * the preceeding mtc0 and for the following eret.
 256  */
 257 enum tlb_write_entry { tlb_random, tlb_indexed };
 258
 259 static void __cpuinit build_tlb_write_entry(u32 **p, struct uasm_label **l,
 260                                          struct uasm_reloc **r,
 261                                          enum tlb_write_entry wmode)
 262 {
 263         void(*tlbw)(u32 **) = NULL;
 264
 265         switch (wmode) {
 266         case tlb_random: tlbw = uasm_i_tlbwr; break;
 267         case tlb_indexed: tlbw = uasm_i_tlbwi; break;
 268         }
 269
 270         if (cpu_has_mips_r2) {
 271                 if (cpu_has_mips_r2_exec_hazard)
 272                         uasm_i_ehb(p);
 273                 tlbw(p);
 274                 return;
 275         }
 276
 277         switch (current_cpu_type()) {
 278         case CPU_R4000PC:
 279         case CPU_R4000SC:
 280         case CPU_R4000MC:
 281         case CPU_R4400PC:
 282         case CPU_R4400SC:
 283         case CPU_R4400MC:
 284                 /*
 285                  * This branch uses up a mtc0 hazard nop slot and saves
 286                  * two nops after the tlbw instruction.
 287                  */
 288                 uasm_il_bgezl(p, r, 0, label_tlbw_hazard);
 289                 tlbw(p);
 290                 uasm_l_tlbw_hazard(l, *p);
 291                 uasm_i_nop(p);
 292                 break;
 293
 294         case CPU_R4600:
 295         case CPU_R4700:
 296         case CPU_R5000:
 297         case CPU_R5000A:
 298                 uasm_i_nop(p);
 299                 tlbw(p);
 300                 uasm_i_nop(p);
 301                 break;
 302
 303         case CPU_R4300:
 304         case CPU_5KC:
 305         case CPU_TX49XX:
 306         case CPU_PR4450:
 307                 uasm_i_nop(p);
 308                 tlbw(p);
 309                 break;
 310
 311         case CPU_R10000:
 312         case CPU_R12000:
 313         case CPU_R14000:
 314         case CPU_4KC:
 315         case CPU_4KEC:
 316         case CPU_SB1:
 317         case CPU_SB1A:
 318         case CPU_4KSC:
 319         case CPU_20KC:
 320         case CPU_25KF:
 321         case CPU_BCM3302:
 322         case CPU_BCM4710:
 323         case CPU_LOONGSON2:
 324         case CPU_BCM6338:
 325         case CPU_BCM6345:
 326         case CPU_BCM6348:
 327         case CPU_BCM6358:
 328         case CPU_R5500:
 329                 if (m4kc_tlbp_war())
 330                         uasm_i_nop(p);
 331         case CPU_ALCHEMY:
 332                 tlbw(p);
 333                 break;
 334
 335         case CPU_NEVADA:
 336                 uasm_i_nop(p); /* QED specifies 2 nops hazard */
 337                 /*
 338                  * This branch uses up a mtc0 hazard nop slot and saves
 339                  * a nop after the tlbw instruction.
 340                  */
 341                 uasm_il_bgezl(p, r, 0, label_tlbw_hazard);
 342                 tlbw(p);
 343                 uasm_l_tlbw_hazard(l, *p);
 344                 break;
 345
 346         case CPU_RM7000:
 347                 uasm_i_nop(p);
 348                 uasm_i_nop(p);
 349                 uasm_i_nop(p);
 350                 uasm_i_nop(p);
 351                 tlbw(p);
 352                 break;
 353
 354         case CPU_RM9000:
 355                 /*
 356                  * When the JTLB is updated by tlbwi or tlbwr, a subsequent
 357                  * use of the JTLB for instructions should not occur for 4
 358                  * cpu cycles and use for data translations should not occur
 359                  * for 3 cpu cycles.
 360                  */
 361                 uasm_i_ssnop(p);
 362                 uasm_i_ssnop(p);
 363                 uasm_i_ssnop(p);
 364                 uasm_i_ssnop(p);
 365                 tlbw(p);
 366                 uasm_i_ssnop(p);
 367                 uasm_i_ssnop(p);
 368                 uasm_i_ssnop(p);
 369                 uasm_i_ssnop(p);
 370                 break;
 371
 372         case CPU_VR4111:
 373         case CPU_VR4121:
 374         case CPU_VR4122:
 375         case CPU_VR4181:
 376         case CPU_VR4181A:
 377                 uasm_i_nop(p);
 378                 uasm_i_nop(p);
 379                 tlbw(p);
 380                 uasm_i_nop(p);
 381                 uasm_i_nop(p);
 382                 break;
 383
 384         case CPU_VR4131:
 385         case CPU_VR4133:
 386         case CPU_R5432:
 387                 uasm_i_nop(p);
 388                 uasm_i_nop(p);
 389                 tlbw(p);
 390                 break;
 391
 392         default:
 393                 panic("No TLB refill handler yet (CPU type: %d)",
 394                       current_cpu_data.cputype);
 395                 break;
 396         }
 397 }
 398
 399 #ifdef CONFIG_HUGETLB_PAGE
 400 static __cpuinit void build_huge_tlb_write_entry(u32 **p,
 401                                                  struct uasm_label **l,
 402                                                  struct uasm_reloc **r,
 403                                                  unsigned int tmp,
 404                                                  enum tlb_write_entry wmode)
 405 {
 406         /* Set huge page tlb entry size */
 407         uasm_i_lui(p, tmp, PM_HUGE_MASK >> 16);
 408         uasm_i_ori(p, tmp, tmp, PM_HUGE_MASK & 0xffff);
 409         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 410
 411         build_tlb_write_entry(p, l, r, wmode);
 412
 413         /* Reset default page size */
 414         if (PM_DEFAULT_MASK >> 16) {
 415                 uasm_i_lui(p, tmp, PM_DEFAULT_MASK >> 16);
 416                 uasm_i_ori(p, tmp, tmp, PM_DEFAULT_MASK & 0xffff);
 417                 uasm_il_b(p, r, label_leave);
 418                 uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 419         } else if (PM_DEFAULT_MASK) {
 420                 uasm_i_ori(p, tmp, 0, PM_DEFAULT_MASK);
 421                 uasm_il_b(p, r, label_leave);
 422                 uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 423         } else {
 424                 uasm_il_b(p, r, label_leave);
 425                 uasm_i_mtc0(p, 0, C0_PAGEMASK);
 426         }
 427 }
 428
 429 /*
 430  * Check if Huge PTE is present, if so then jump to LABEL.
 431  */
 432 static void __cpuinit
 433 build_is_huge_pte(u32 **p, struct uasm_reloc **r, unsigned int tmp,
 434                 unsigned int pmd, int lid)
 435 {
 436         UASM_i_LW(p, tmp, 0, pmd);
 437         uasm_i_andi(p, tmp, tmp, _PAGE_HUGE);
 438         uasm_il_bnez(p, r, tmp, lid);
 439 }
 440
 441 static __cpuinit void build_huge_update_entries(u32 **p,
 442                                                 unsigned int pte,
 443                                                 unsigned int tmp)
 444 {
 445         int small_sequence;
 446
 447         /*
 448          * A huge PTE describes an area the size of the
 449          * configured huge page size. This is twice the
 450          * of the large TLB entry size we intend to use.
 451          * A TLB entry half the size of the configured
 452          * huge page size is configured into entrylo0
 453          * and entrylo1 to cover the contiguous huge PTE
 454          * address space.
 455          */
 456         small_sequence = (HPAGE_SIZE >> 7) < 0x10000;
 457
 458         /* We can clobber tmp.  It isn't used after this.*/
 459         if (!small_sequence)
 460                 uasm_i_lui(p, tmp, HPAGE_SIZE >> (7 + 16));
 461
 462         UASM_i_SRL(p, pte, pte, 6); /* convert to entrylo */
 463         uasm_i_mtc0(p, pte, C0_ENTRYLO0); /* load it */
 464         /* convert to entrylo1 */
 465         if (small_sequence)
 466                 UASM_i_ADDIU(p, pte, pte, HPAGE_SIZE >> 7);
 467         else
 468                 UASM_i_ADDU(p, pte, pte, tmp);
 469
 470         uasm_i_mtc0(p, pte, C0_ENTRYLO1); /* load it */
 471 }
 472
 473 static __cpuinit void build_huge_handler_tail(u32 **p,
 474                                               struct uasm_reloc **r,
 475                                               struct uasm_label **l,
 476                                               unsigned int pte,
 477                                               unsigned int ptr)
 478 {
 479 #ifdef CONFIG_SMP
 480         UASM_i_SC(p, pte, 0, ptr);
 481         uasm_il_beqz(p, r, pte, label_tlb_huge_update);
 482         UASM_i_LW(p, pte, 0, ptr); /* Needed because SC killed our PTE */
 483 #else
 484         UASM_i_SW(p, pte, 0, ptr);
 485 #endif
 486         build_huge_update_entries(p, pte, ptr);
 487         build_huge_tlb_write_entry(p, l, r, pte, tlb_indexed);
 488 }
 489 #endif /* CONFIG_HUGETLB_PAGE */
 490
 491 #ifdef CONFIG_64BIT
 492 /*
 493  * TMP and PTR are scratch.
 494  * TMP will be clobbered, PTR will hold the pmd entry.
 495  */
 496 static void __cpuinit
 497 build_get_pmde64(u32 **p, struct uasm_label **l, struct uasm_reloc **r,
 498                  unsigned int tmp, unsigned int ptr)
 499 {
 500 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
 501         long pgdc = (long)pgd_current;
 502 #endif
 503         /*
 504          * The vmalloc handling is not in the hotpath.
 505          */
 506         uasm_i_dmfc0(p, tmp, C0_BADVADDR);
 507         uasm_il_bltz(p, r, tmp, label_vmalloc);
 508         /* No uasm_i_nop needed here, since the next insn doesn't touch TMP. */
 509
 510 #ifdef CONFIG_MIPS_PGD_C0_CONTEXT
 511         /*
 512          * &pgd << 11 stored in CONTEXT [23..63].
 513          */
 514         UASM_i_MFC0(p, ptr, C0_CONTEXT);
 515         uasm_i_dins(p, ptr, 0, 0, 23); /* Clear lower 23 bits of context. */
 516         uasm_i_ori(p, ptr, ptr, 0x540); /* 1 0  1 0 1  << 6  xkphys cached */
 517         uasm_i_drotr(p, ptr, ptr, 11);
 518 #elif defined(CONFIG_SMP)
 519 # ifdef  CONFIG_MIPS_MT_SMTC
 520         /*
 521          * SMTC uses TCBind value as "CPU" index
 522          */
 523         uasm_i_mfc0(p, ptr, C0_TCBIND);
 524         uasm_i_dsrl(p, ptr, ptr, 19);
 525 # else
 526         /*
 527          * 64 bit SMP running in XKPHYS has smp_processor_id() << 3
 528          * stored in CONTEXT.
 529          */
 530         uasm_i_dmfc0(p, ptr, C0_CONTEXT);
 531         uasm_i_dsrl(p, ptr, ptr, 23);
 532 # endif
 533         UASM_i_LA_mostly(p, tmp, pgdc);
 534         uasm_i_daddu(p, ptr, ptr, tmp);
 535         uasm_i_dmfc0(p, tmp, C0_BADVADDR);
 536         uasm_i_ld(p, ptr, uasm_rel_lo(pgdc), ptr);
 537 #else
 538         UASM_i_LA_mostly(p, ptr, pgdc);
 539         uasm_i_ld(p, ptr, uasm_rel_lo(pgdc), ptr);
 540 #endif
 541
 542         uasm_l_vmalloc_done(l, *p);
 543
 544         if (PGDIR_SHIFT - 3 < 32)               /* get pgd offset in bytes */
 545                 uasm_i_dsrl(p, tmp, tmp, PGDIR_SHIFT-3);
 546         else
 547                 uasm_i_dsrl32(p, tmp, tmp, PGDIR_SHIFT - 3 - 32);
 548
 549         uasm_i_andi(p, tmp, tmp, (PTRS_PER_PGD - 1)<<3);
 550         uasm_i_daddu(p, ptr, ptr, tmp); /* add in pgd offset */
 551 #ifndef __PAGETABLE_PMD_FOLDED
 552         uasm_i_dmfc0(p, tmp, C0_BADVADDR); /* get faulting address */
 553         uasm_i_ld(p, ptr, 0, ptr); /* get pmd pointer */
 554         uasm_i_dsrl(p, tmp, tmp, PMD_SHIFT-3); /* get pmd offset in bytes */
 555         uasm_i_andi(p, tmp, tmp, (PTRS_PER_PMD - 1)<<3);
 556         uasm_i_daddu(p, ptr, ptr, tmp); /* add in pmd offset */
 557 #endif
 558 }
 559
 560 /*
 561  * BVADDR is the faulting address, PTR is scratch.
 562  * PTR will hold the pgd for vmalloc.
 563  */
 564 static void __cpuinit
 565 build_get_pgd_vmalloc64(u32 **p, struct uasm_label **l, struct uasm_reloc **r,
 566                         unsigned int bvaddr, unsigned int ptr)
 567 {
 568         long swpd = (long)swapper_pg_dir;
 569
 570         uasm_l_vmalloc(l, *p);
 571
 572         if (uasm_in_compat_space_p(swpd) && !uasm_rel_lo(swpd)) {
 573                 uasm_il_b(p, r, label_vmalloc_done);
 574                 uasm_i_lui(p, ptr, uasm_rel_hi(swpd));
 575         } else {
 576                 UASM_i_LA_mostly(p, ptr, swpd);
 577                 uasm_il_b(p, r, label_vmalloc_done);
 578                 if (uasm_in_compat_space_p(swpd))
 579                         uasm_i_addiu(p, ptr, ptr, uasm_rel_lo(swpd));
 580                 else
 581                         uasm_i_daddiu(p, ptr, ptr, uasm_rel_lo(swpd));
 582         }
 583 }
 584
 585 #else /* !CONFIG_64BIT */
 586
 587 /*
 588  * TMP and PTR are scratch.
 589  * TMP will be clobbered, PTR will hold the pgd entry.
 590  */
 591 static void __cpuinit __maybe_unused
 592 build_get_pgde32(u32 **p, unsigned int tmp, unsigned int ptr)
 593 {
 594         long pgdc = (long)pgd_current;
 595
 596         /* 32 bit SMP has smp_processor_id() stored in CONTEXT. */
 597 #ifdef CONFIG_SMP
 598 #ifdef  CONFIG_MIPS_MT_SMTC
 599         /*
 600          * SMTC uses TCBind value as "CPU" index
 601          */
 602         uasm_i_mfc0(p, ptr, C0_TCBIND);
 603         UASM_i_LA_mostly(p, tmp, pgdc);
 604         uasm_i_srl(p, ptr, ptr, 19);
 605 #else
 606         /*
 607          * smp_processor_id() << 3 is stored in CONTEXT.
 608          */
 609         uasm_i_mfc0(p, ptr, C0_CONTEXT);
 610         UASM_i_LA_mostly(p, tmp, pgdc);
 611         uasm_i_srl(p, ptr, ptr, 23);
 612 #endif
 613         uasm_i_addu(p, ptr, tmp, ptr);
 614 #else
 615         UASM_i_LA_mostly(p, ptr, pgdc);
 616 #endif
 617         uasm_i_mfc0(p, tmp, C0_BADVADDR); /* get faulting address */
 618         uasm_i_lw(p, ptr, uasm_rel_lo(pgdc), ptr);
 619         uasm_i_srl(p, tmp, tmp, PGDIR_SHIFT); /* get pgd only bits */
 620         uasm_i_sll(p, tmp, tmp, PGD_T_LOG2);
 621         uasm_i_addu(p, ptr, ptr, tmp); /* add in pgd offset */
 622 }
 623
 624 #endif /* !CONFIG_64BIT */
 625
 626 static void __cpuinit build_adjust_context(u32 **p, unsigned int ctx)
 627 {
 628         unsigned int shift = 4 - (PTE_T_LOG2 + 1) + PAGE_SHIFT - 12;
 629         unsigned int mask = (PTRS_PER_PTE / 2 - 1) << (PTE_T_LOG2 + 1);
 630
 631         switch (current_cpu_type()) {
 632         case CPU_VR41XX:
 633         case CPU_VR4111:
 634         case CPU_VR4121:
 635         case CPU_VR4122:
 636         case CPU_VR4131:
 637         case CPU_VR4181:
 638         case CPU_VR4181A:
 639         case CPU_VR4133:
 640                 shift += 2;
 641                 break;
 642
 643         default:
 644                 break;
 645         }
 646
 647         if (shift)
 648                 UASM_i_SRL(p, ctx, ctx, shift);
 649         uasm_i_andi(p, ctx, ctx, mask);
 650 }
 651
 652 static void __cpuinit build_get_ptep(u32 **p, unsigned int tmp, unsigned int ptr)
 653 {
 654         /*
 655          * Bug workaround for the Nevada. It seems as if under certain
 656          * circumstances the move from cp0_context might produce a
 657          * bogus result when the mfc0 instruction and its consumer are
 658          * in a different cacheline or a load instruction, probably any
 659          * memory reference, is between them.
 660          */
 661         switch (current_cpu_type()) {
 662         case CPU_NEVADA:
 663                 UASM_i_LW(p, ptr, 0, ptr);
 664                 GET_CONTEXT(p, tmp); /* get context reg */
 665                 break;
 666
 667         default:
 668                 GET_CONTEXT(p, tmp); /* get context reg */
 669                 UASM_i_LW(p, ptr, 0, ptr);
 670                 break;
 671         }
 672
 673         build_adjust_context(p, tmp);
 674         UASM_i_ADDU(p, ptr, ptr, tmp); /* add in offset */
 675 }
 676
 677 static void __cpuinit build_update_entries(u32 **p, unsigned int tmp,
 678                                         unsigned int ptep)
 679 {
 680         /*
 681          * 64bit address support (36bit on a 32bit CPU) in a 32bit
 682          * Kernel is a special case. Only a few CPUs use it.
 683          */
 684 #ifdef CONFIG_64BIT_PHYS_ADDR
 685         if (cpu_has_64bits) {
 686                 uasm_i_ld(p, tmp, 0, ptep); /* get even pte */
 687                 uasm_i_ld(p, ptep, sizeof(pte_t), ptep); /* get odd pte */
 688                 uasm_i_dsrl(p, tmp, tmp, 6); /* convert to entrylo0 */
 689                 uasm_i_mtc0(p, tmp, C0_ENTRYLO0); /* load it */
 690                 uasm_i_dsrl(p, ptep, ptep, 6); /* convert to entrylo1 */
 691                 uasm_i_mtc0(p, ptep, C0_ENTRYLO1); /* load it */
 692         } else {
 693                 int pte_off_even = sizeof(pte_t) / 2;
 694                 int pte_off_odd = pte_off_even + sizeof(pte_t);
 695
 696                 /* The pte entries are pre-shifted */
 697                 uasm_i_lw(p, tmp, pte_off_even, ptep); /* get even pte */
 698                 uasm_i_mtc0(p, tmp, C0_ENTRYLO0); /* load it */
 699                 uasm_i_lw(p, ptep, pte_off_odd, ptep); /* get odd pte */
 700                 uasm_i_mtc0(p, ptep, C0_ENTRYLO1); /* load it */
 701         }
 702 #else
 703         UASM_i_LW(p, tmp, 0, ptep); /* get even pte */
 704         UASM_i_LW(p, ptep, sizeof(pte_t), ptep); /* get odd pte */
 705         if (r45k_bvahwbug())
 706                 build_tlb_probe_entry(p);
 707         UASM_i_SRL(p, tmp, tmp, 6); /* convert to entrylo0 */
 708         if (r4k_250MHZhwbug())
 709                 uasm_i_mtc0(p, 0, C0_ENTRYLO0);
 710         uasm_i_mtc0(p, tmp, C0_ENTRYLO0); /* load it */
 711         UASM_i_SRL(p, ptep, ptep, 6); /* convert to entrylo1 */
 712         if (r45k_bvahwbug())
 713                 uasm_i_mfc0(p, tmp, C0_INDEX);
 714         if (r4k_250MHZhwbug())
 715                 uasm_i_mtc0(p, 0, C0_ENTRYLO1);
 716         uasm_i_mtc0(p, ptep, C0_ENTRYLO1); /* load it */
 717 #endif
 718 }
 719
 720 /*
 721  * For a 64-bit kernel, we are using the 64-bit XTLB refill exception
 722  * because EXL == 0.  If we wrap, we can also use the 32 instruction
 723  * slots before the XTLB refill exception handler which belong to the
 724  * unused TLB refill exception.
 725  */
 726 #define MIPS64_REFILL_INSNS 32
 727
 728 static void __cpuinit build_r4000_tlb_refill_handler(void)
 729 {
 730         u32 *p = tlb_handler;
 731         struct uasm_label *l = labels;
 732         struct uasm_reloc *r = relocs;
 733         u32 *f;
 734         unsigned int final_len;
 735
 736         memset(tlb_handler, 0, sizeof(tlb_handler));
 737         memset(labels, 0, sizeof(labels));
 738         memset(relocs, 0, sizeof(relocs));
 739         memset(final_handler, 0, sizeof(final_handler));
 740
 741         /*
 742          * create the plain linear handler
 743          */
 744         if (bcm1250_m3_war()) {
 745                 UASM_i_MFC0(&p, K0, C0_BADVADDR);
 746                 UASM_i_MFC0(&p, K1, C0_ENTRYHI);
 747                 uasm_i_xor(&p, K0, K0, K1);
 748                 UASM_i_SRL(&p, K0, K0, PAGE_SHIFT + 1);
 749                 uasm_il_bnez(&p, &r, K0, label_leave);
 750                 /* No need for uasm_i_nop */
 751         }
 752
 753 #ifdef CONFIG_64BIT
 754         build_get_pmde64(&p, &l, &r, K0, K1); /* get pmd in K1 */
 755 #else
 756         build_get_pgde32(&p, K0, K1); /* get pgd in K1 */
 757 #endif
 758
 759 #ifdef CONFIG_HUGETLB_PAGE
 760         build_is_huge_pte(&p, &r, K0, K1, label_tlb_huge_update);
 761 #endif
 762
 763         build_get_ptep(&p, K0, K1);
 764         build_update_entries(&p, K0, K1);
 765         build_tlb_write_entry(&p, &l, &r, tlb_random);
 766         uasm_l_leave(&l, p);
 767         uasm_i_eret(&p); /* return from trap */
 768
 769 #ifdef CONFIG_HUGETLB_PAGE
 770         uasm_l_tlb_huge_update(&l, p);
 771         UASM_i_LW(&p, K0, 0, K1);
 772         build_huge_update_entries(&p, K0, K1);
 773         build_huge_tlb_write_entry(&p, &l, &r, K0, tlb_random);
 774 #endif
 775
 776 #ifdef CONFIG_64BIT
 777         build_get_pgd_vmalloc64(&p, &l, &r, K0, K1);
 778 #endif
 779
 780         /*
 781          * Overflow check: For the 64bit handler, we need at least one
 782          * free instruction slot for the wrap-around branch. In worst
 783          * case, if the intended insertion point is a delay slot, we
 784          * need three, with the second nop'ed and the third being
 785          * unused.
 786          */
 787         /* Loongson2 ebase is different than r4k, we have more space */
 788 #if defined(CONFIG_32BIT) || defined(CONFIG_CPU_LOONGSON2)
 789         if ((p - tlb_handler) > 64)
 790                 panic("TLB refill handler space exceeded");
 791 #else
 792         if (((p - tlb_handler) > (MIPS64_REFILL_INSNS * 2) - 1)
 793             || (((p - tlb_handler) > (MIPS64_REFILL_INSNS * 2) - 3)
 794                 && uasm_insn_has_bdelay(relocs,
 795                                         tlb_handler + MIPS64_REFILL_INSNS - 3)))
 796                 panic("TLB refill handler space exceeded");
 797 #endif
 798
 799         /*
 800          * Now fold the handler in the TLB refill handler space.
 801          */
 802 #if defined(CONFIG_32BIT) || defined(CONFIG_CPU_LOONGSON2)
 803         f = final_handler;
 804         /* Simplest case, just copy the handler. */
 805         uasm_copy_handler(relocs, labels, tlb_handler, p, f);
 806         final_len = p - tlb_handler;
 807 #else /* CONFIG_64BIT */
 808         f = final_handler + MIPS64_REFILL_INSNS;
 809         if ((p - tlb_handler) <= MIPS64_REFILL_INSNS) {
 810                 /* Just copy the handler. */
 811                 uasm_copy_handler(relocs, labels, tlb_handler, p, f);
 812                 final_len = p - tlb_handler;
 813         } else {
 814 #if defined(CONFIG_HUGETLB_PAGE)
 815                 const enum label_id ls = label_tlb_huge_update;
 816 #else
 817                 const enum label_id ls = label_vmalloc;
 818 #endif
 819                 u32 *split;
 820                 int ov = 0;
 821                 int i;
 822
 823                 for (i = 0; i < ARRAY_SIZE(labels) && labels[i].lab != ls; i++)
 824                         ;
 825                 BUG_ON(i == ARRAY_SIZE(labels));
 826                 split = labels[i].addr;
 827
 828                 /*
 829                  * See if we have overflown one way or the other.
 830                  */
 831                 if (split > tlb_handler + MIPS64_REFILL_INSNS ||
 832                     split < p - MIPS64_REFILL_INSNS)
 833                         ov = 1;
 834
 835                 if (ov) {
 836                         /*
 837                          * Split two instructions before the end.  One
 838                          * for the branch and one for the instruction
 839                          * in the delay slot.
 840                          */
 841                         split = tlb_handler + MIPS64_REFILL_INSNS - 2;
 842
 843                         /*
 844                          * If the branch would fall in a delay slot,
 845                          * we must back up an additional instruction
 846                          * so that it is no longer in a delay slot.
 847                          */
 848                         if (uasm_insn_has_bdelay(relocs, split - 1))
 849                                 split--;
 850                 }
 851                 /* Copy first part of the handler. */
 852                 uasm_copy_handler(relocs, labels, tlb_handler, split, f);
 853                 f += split - tlb_handler;
 854
 855                 if (ov) {
 856                         /* Insert branch. */
 857                         uasm_l_split(&l, final_handler);
 858                         uasm_il_b(&f, &r, label_split);
 859                         if (uasm_insn_has_bdelay(relocs, split))
 860                                 uasm_i_nop(&f);
 861                         else {
 862                                 uasm_copy_handler(relocs, labels,
 863                                                   split, split + 1, f);
 864                                 uasm_move_labels(labels, f, f + 1, -1);
 865                                 f++;
 866                                 split++;
 867                         }
 868                 }
 869
 870                 /* Copy the rest of the handler. */
 871                 uasm_copy_handler(relocs, labels, split, p, final_handler);
 872                 final_len = (f - (final_handler + MIPS64_REFILL_INSNS)) +
 873                             (p - split);
 874         }
 875 #endif /* CONFIG_64BIT */
 876
 877         uasm_resolve_relocs(relocs, labels);
 878         pr_debug("Wrote TLB refill handler (%u instructions).\n",
 879                  final_len);
 880
 881         memcpy((void *)ebase, final_handler, 0x100);
 882
 883         dump_handler((u32 *)ebase, 64);
 884 }
 885
 886 /*
 887  * TLB load/store/modify handlers.
 888  *
 889  * Only the fastpath gets synthesized at runtime, the slowpath for
 890  * do_page_fault remains normal asm.
 891  */
 892 extern void tlb_do_page_fault_0(void);
 893 extern void tlb_do_page_fault_1(void);
 894
 895 /*
 896  * 128 instructions for the fastpath handler is generous and should
 897  * never be exceeded.
 898  */
 899 #define FASTPATH_SIZE 128
 900
 901 u32 handle_tlbl[FASTPATH_SIZE] __cacheline_aligned;
 902 u32 handle_tlbs[FASTPATH_SIZE] __cacheline_aligned;
 903 u32 handle_tlbm[FASTPATH_SIZE] __cacheline_aligned;
 904
 905 static void __cpuinit
 906 iPTE_LW(u32 **p, unsigned int pte, unsigned int ptr)
 907 {
 908 #ifdef CONFIG_SMP
 909 # ifdef CONFIG_64BIT_PHYS_ADDR
 910         if (cpu_has_64bits)
 911                 uasm_i_lld(p, pte, 0, ptr);
 912         else
 913 # endif
 914                 UASM_i_LL(p, pte, 0, ptr);
 915 #else
 916 # ifdef CONFIG_64BIT_PHYS_ADDR
 917         if (cpu_has_64bits)
 918                 uasm_i_ld(p, pte, 0, ptr);
 919         else
 920 # endif
 921                 UASM_i_LW(p, pte, 0, ptr);
 922 #endif
 923 }
 924
 925 static void __cpuinit
 926 iPTE_SW(u32 **p, struct uasm_reloc **r, unsigned int pte, unsigned int ptr,
 927         unsigned int mode)
 928 {
 929 #ifdef CONFIG_64BIT_PHYS_ADDR
 930         unsigned int hwmode = mode & (_PAGE_VALID | _PAGE_DIRTY);
 931 #endif
 932
 933         uasm_i_ori(p, pte, pte, mode);
 934 #ifdef CONFIG_SMP
 935 # ifdef CONFIG_64BIT_PHYS_ADDR
 936         if (cpu_has_64bits)
 937                 uasm_i_scd(p, pte, 0, ptr);
 938         else
 939 # endif
 940                 UASM_i_SC(p, pte, 0, ptr);
 941
 942         if (r10000_llsc_war())
 943                 uasm_il_beqzl(p, r, pte, label_smp_pgtable_change);
 944         else
 945                 uasm_il_beqz(p, r, pte, label_smp_pgtable_change);
 946
 947 # ifdef CONFIG_64BIT_PHYS_ADDR
 948         if (!cpu_has_64bits) {
 949                 /* no uasm_i_nop needed */
 950                 uasm_i_ll(p, pte, sizeof(pte_t) / 2, ptr);
 951                 uasm_i_ori(p, pte, pte, hwmode);
 952                 uasm_i_sc(p, pte, sizeof(pte_t) / 2, ptr);
 953                 uasm_il_beqz(p, r, pte, label_smp_pgtable_change);
 954                 /* no uasm_i_nop needed */
 955                 uasm_i_lw(p, pte, 0, ptr);
 956         } else
 957                 uasm_i_nop(p);
 958 # else
 959         uasm_i_nop(p);
 960 # endif
 961 #else
 962 # ifdef CONFIG_64BIT_PHYS_ADDR
 963         if (cpu_has_64bits)
 964                 uasm_i_sd(p, pte, 0, ptr);
 965         else
 966 # endif
 967                 UASM_i_SW(p, pte, 0, ptr);
 968
 969 # ifdef CONFIG_64BIT_PHYS_ADDR
 970         if (!cpu_has_64bits) {
 971                 uasm_i_lw(p, pte, sizeof(pte_t) / 2, ptr);
 972                 uasm_i_ori(p, pte, pte, hwmode);
 973                 uasm_i_sw(p, pte, sizeof(pte_t) / 2, ptr);
 974                 uasm_i_lw(p, pte, 0, ptr);
 975         }
 976 # endif
 977 #endif
 978 }
 979
 980 /*
 981  * Check if PTE is present, if not then jump to LABEL. PTR points to
 982  * the page table where this PTE is located, PTE will be re-loaded
 983  * with it's original value.
 984  */
 985 static void __cpuinit
 986 build_pte_present(u32 **p, struct uasm_reloc **r,
 987                   unsigned int pte, unsigned int ptr, enum label_id lid)
 988 {
 989         uasm_i_andi(p, pte, pte, _PAGE_PRESENT | _PAGE_READ);
 990         uasm_i_xori(p, pte, pte, _PAGE_PRESENT | _PAGE_READ);
 991         uasm_il_bnez(p, r, pte, lid);
 992         iPTE_LW(p, pte, ptr);
 993 }
 994
 995 /* Make PTE valid, store result in PTR. */
 996 static void __cpuinit
 997 build_make_valid(u32 **p, struct uasm_reloc **r, unsigned int pte,
 998                  unsigned int ptr)
 999 {
1000         unsigned int mode = _PAGE_VALID | _PAGE_ACCESSED;
1001
1002         iPTE_SW(p, r, pte, ptr, mode);
1003 }
1004
1005 /*
1006  * Check if PTE can be written to, if not branch to LABEL. Regardless
1007  * restore PTE with value from PTR when done.
1008  */
1009 static void __cpuinit
1010 build_pte_writable(u32 **p, struct uasm_reloc **r,
1011                    unsigned int pte, unsigned int ptr, enum label_id lid)
1012 {
1013         uasm_i_andi(p, pte, pte, _PAGE_PRESENT | _PAGE_WRITE);
1014         uasm_i_xori(p, pte, pte, _PAGE_PRESENT | _PAGE_WRITE);
1015         uasm_il_bnez(p, r, pte, lid);
1016         iPTE_LW(p, pte, ptr);
1017 }
1018
1019 /* Make PTE writable, update software status bits as well, then store
1020  * at PTR.
1021  */
1022 static void __cpuinit
1023 build_make_write(u32 **p, struct uasm_reloc **r, unsigned int pte,
1024                  unsigned int ptr)
1025 {
1026         unsigned int mode = (_PAGE_ACCESSED | _PAGE_MODIFIED | _PAGE_VALID
1027                              | _PAGE_DIRTY);
1028
1029         iPTE_SW(p, r, pte, ptr, mode);
1030 }
1031
1032 /*
1033  * Check if PTE can be modified, if not branch to LABEL. Regardless
1034  * restore PTE with value from PTR when done.
1035  */
1036 static void __cpuinit
1037 build_pte_modifiable(u32 **p, struct uasm_reloc **r,
1038                      unsigned int pte, unsigned int ptr, enum label_id lid)
1039 {
1040         uasm_i_andi(p, pte, pte, _PAGE_WRITE);
1041         uasm_il_beqz(p, r, pte, lid);
1042         iPTE_LW(p, pte, ptr);
1043 }
1044
1045 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
1046 /*
1047  * R3000 style TLB load/store/modify handlers.
1048  */
1049
1050 /*
1051  * This places the pte into ENTRYLO0 and writes it with tlbwi.
1052  * Then it returns.
1053  */
1054 static void __cpuinit
1055 build_r3000_pte_reload_tlbwi(u32 **p, unsigned int pte, unsigned int tmp)
1056 {
1057         uasm_i_mtc0(p, pte, C0_ENTRYLO0); /* cp0 delay */
1058         uasm_i_mfc0(p, tmp, C0_EPC); /* cp0 delay */
1059         uasm_i_tlbwi(p);
1060         uasm_i_jr(p, tmp);
1061         uasm_i_rfe(p); /* branch delay */
1062 }
1063
1064 /*
1065  * This places the pte into ENTRYLO0 and writes it with tlbwi
1066  * or tlbwr as appropriate.  This is because the index register
1067  * may have the probe fail bit set as a result of a trap on a
1068  * kseg2 access, i.e. without refill.  Then it returns.
1069  */
1070 static void __cpuinit
1071 build_r3000_tlb_reload_write(u32 **p, struct uasm_label **l,
1072                              struct uasm_reloc **r, unsigned int pte,
1073                              unsigned int tmp)
1074 {
1075         uasm_i_mfc0(p, tmp, C0_INDEX);
1076         uasm_i_mtc0(p, pte, C0_ENTRYLO0); /* cp0 delay */
1077         uasm_il_bltz(p, r, tmp, label_r3000_write_probe_fail); /* cp0 delay */
1078         uasm_i_mfc0(p, tmp, C0_EPC); /* branch delay */
1079         uasm_i_tlbwi(p); /* cp0 delay */
1080         uasm_i_jr(p, tmp);
1081         uasm_i_rfe(p); /* branch delay */
1082         uasm_l_r3000_write_probe_fail(l, *p);
1083         uasm_i_tlbwr(p); /* cp0 delay */
1084         uasm_i_jr(p, tmp);
1085         uasm_i_rfe(p); /* branch delay */
1086 }
1087
1088 static void __cpuinit
1089 build_r3000_tlbchange_handler_head(u32 **p, unsigned int pte,
1090                                    unsigned int ptr)
1091 {
1092         long pgdc = (long)pgd_current;
1093
1094         uasm_i_mfc0(p, pte, C0_BADVADDR);
1095         uasm_i_lui(p, ptr, uasm_rel_hi(pgdc)); /* cp0 delay */
1096         uasm_i_lw(p, ptr, uasm_rel_lo(pgdc), ptr);
1097         uasm_i_srl(p, pte, pte, 22); /* load delay */
1098         uasm_i_sll(p, pte, pte, 2);
1099         uasm_i_addu(p, ptr, ptr, pte);
1100         uasm_i_mfc0(p, pte, C0_CONTEXT);
1101         uasm_i_lw(p, ptr, 0, ptr); /* cp0 delay */
1102         uasm_i_andi(p, pte, pte, 0xffc); /* load delay */
1103         uasm_i_addu(p, ptr, ptr, pte);
1104         uasm_i_lw(p, pte, 0, ptr);
1105         uasm_i_tlbp(p); /* load delay */
1106 }
1107
1108 static void __cpuinit build_r3000_tlb_load_handler(void)
1109 {
1110         u32 *p = handle_tlbl;
1111         struct uasm_label *l = labels;
1112         struct uasm_reloc *r = relocs;
1113
1114         memset(handle_tlbl, 0, sizeof(handle_tlbl));
1115         memset(labels, 0, sizeof(labels));
1116         memset(relocs, 0, sizeof(relocs));
1117
1118         build_r3000_tlbchange_handler_head(&p, K0, K1);
1119         build_pte_present(&p, &r, K0, K1, label_nopage_tlbl);
1120         uasm_i_nop(&p); /* load delay */
1121         build_make_valid(&p, &r, K0, K1);
1122         build_r3000_tlb_reload_write(&p, &l, &r, K0, K1);
1123
1124         uasm_l_nopage_tlbl(&l, p);
1125         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_0 & 0x0fffffff);
1126         uasm_i_nop(&p);
1127
1128         if ((p - handle_tlbl) > FASTPATH_SIZE)
1129                 panic("TLB load handler fastpath space exceeded");
1130
1131         uasm_resolve_relocs(relocs, labels);
1132         pr_debug("Wrote TLB load handler fastpath (%u instructions).\n",
1133                  (unsigned int)(p - handle_tlbl));
1134
1135         dump_handler(handle_tlbl, ARRAY_SIZE(handle_tlbl));
1136 }
1137
1138 static void __cpuinit build_r3000_tlb_store_handler(void)
1139 {
1140         u32 *p = handle_tlbs;
1141         struct uasm_label *l = labels;
1142         struct uasm_reloc *r = relocs;
1143
1144         memset(handle_tlbs, 0, sizeof(handle_tlbs));
1145         memset(labels, 0, sizeof(labels));
1146         memset(relocs, 0, sizeof(relocs));
1147
1148         build_r3000_tlbchange_handler_head(&p, K0, K1);
1149         build_pte_writable(&p, &r, K0, K1, label_nopage_tlbs);
1150         uasm_i_nop(&p); /* load delay */
1151         build_make_write(&p, &r, K0, K1);
1152         build_r3000_tlb_reload_write(&p, &l, &r, K0, K1);
1153
1154         uasm_l_nopage_tlbs(&l, p);
1155         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
1156         uasm_i_nop(&p);
1157
1158         if ((p - handle_tlbs) > FASTPATH_SIZE)
1159                 panic("TLB store handler fastpath space exceeded");
1160
1161         uasm_resolve_relocs(relocs, labels);
1162         pr_debug("Wrote TLB store handler fastpath (%u instructions).\n",
1163                  (unsigned int)(p - handle_tlbs));
1164
1165         dump_handler(handle_tlbs, ARRAY_SIZE(handle_tlbs));
1166 }
1167
1168 static void __cpuinit build_r3000_tlb_modify_handler(void)
1169 {
1170         u32 *p = handle_tlbm;
1171         struct uasm_label *l = labels;
1172         struct uasm_reloc *r = relocs;
1173
1174         memset(handle_tlbm, 0, sizeof(handle_tlbm));
1175         memset(labels, 0, sizeof(labels));
1176         memset(relocs, 0, sizeof(relocs));
1177
1178         build_r3000_tlbchange_handler_head(&p, K0, K1);
1179         build_pte_modifiable(&p, &r, K0, K1, label_nopage_tlbm);
1180         uasm_i_nop(&p); /* load delay */
1181         build_make_write(&p, &r, K0, K1);
1182         build_r3000_pte_reload_tlbwi(&p, K0, K1);
1183
1184         uasm_l_nopage_tlbm(&l, p);
1185         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
1186         uasm_i_nop(&p);
1187
1188         if ((p - handle_tlbm) > FASTPATH_SIZE)
1189                 panic("TLB modify handler fastpath space exceeded");
1190
1191         uasm_resolve_relocs(relocs, labels);
1192         pr_debug("Wrote TLB modify handler fastpath (%u instructions).\n",
1193                  (unsigned int)(p - handle_tlbm));
1194
1195         dump_handler(handle_tlbm, ARRAY_SIZE(handle_tlbm));
1196 }
1197 #endif /* CONFIG_MIPS_PGD_C0_CONTEXT */
1198
1199 /*
1200  * R4000 style TLB load/store/modify handlers.
1201  */
1202 static void __cpuinit
1203 build_r4000_tlbchange_handler_head(u32 **p, struct uasm_label **l,
1204                                    struct uasm_reloc **r, unsigned int pte,
1205                                    unsigned int ptr)
1206 {
1207 #ifdef CONFIG_64BIT
1208         build_get_pmde64(p, l, r, pte, ptr); /* get pmd in ptr */
1209 #else
1210         build_get_pgde32(p, pte, ptr); /* get pgd in ptr */
1211 #endif
1212
1213 #ifdef CONFIG_HUGETLB_PAGE
1214         /*
1215          * For huge tlb entries, pmd doesn't contain an address but
1216          * instead contains the tlb pte. Check the PAGE_HUGE bit and
1217          * see if we need to jump to huge tlb processing.
1218          */
1219         build_is_huge_pte(p, r, pte, ptr, label_tlb_huge_update);
1220 #endif
1221
1222         UASM_i_MFC0(p, pte, C0_BADVADDR);
1223         UASM_i_LW(p, ptr, 0, ptr);
1224         UASM_i_SRL(p, pte, pte, PAGE_SHIFT + PTE_ORDER - PTE_T_LOG2);
1225         uasm_i_andi(p, pte, pte, (PTRS_PER_PTE - 1) << PTE_T_LOG2);
1226         UASM_i_ADDU(p, ptr, ptr, pte);
1227
1228 #ifdef CONFIG_SMP
1229         uasm_l_smp_pgtable_change(l, *p);
1230 #endif
1231         iPTE_LW(p, pte, ptr); /* get even pte */
1232         if (!m4kc_tlbp_war())
1233                 build_tlb_probe_entry(p);
1234 }
1235
1236 static void __cpuinit
1237 build_r4000_tlbchange_handler_tail(u32 **p, struct uasm_label **l,
1238                                    struct uasm_reloc **r, unsigned int tmp,
1239                                    unsigned int ptr)
1240 {
1241         uasm_i_ori(p, ptr, ptr, sizeof(pte_t));
1242         uasm_i_xori(p, ptr, ptr, sizeof(pte_t));
1243         build_update_entries(p, tmp, ptr);
1244         build_tlb_write_entry(p, l, r, tlb_indexed);
1245         uasm_l_leave(l, *p);
1246         uasm_i_eret(p); /* return from trap */
1247
1248 #ifdef CONFIG_64BIT
1249         build_get_pgd_vmalloc64(p, l, r, tmp, ptr);
1250 #endif
1251 }
1252
1253 static void __cpuinit build_r4000_tlb_load_handler(void)
1254 {
1255         u32 *p = handle_tlbl;
1256         struct uasm_label *l = labels;
1257         struct uasm_reloc *r = relocs;
1258
1259         memset(handle_tlbl, 0, sizeof(handle_tlbl));
1260         memset(labels, 0, sizeof(labels));
1261         memset(relocs, 0, sizeof(relocs));
1262
1263         if (bcm1250_m3_war()) {
1264                 UASM_i_MFC0(&p, K0, C0_BADVADDR);
1265                 UASM_i_MFC0(&p, K1, C0_ENTRYHI);
1266                 uasm_i_xor(&p, K0, K0, K1);
1267                 UASM_i_SRL(&p, K0, K0, PAGE_SHIFT + 1);
1268                 uasm_il_bnez(&p, &r, K0, label_leave);
1269                 /* No need for uasm_i_nop */
1270         }
1271
1272         build_r4000_tlbchange_handler_head(&p, &l, &r, K0, K1);
1273         build_pte_present(&p, &r, K0, K1, label_nopage_tlbl);
1274         if (m4kc_tlbp_war())
1275                 build_tlb_probe_entry(&p);
1276         build_make_valid(&p, &r, K0, K1);
1277         build_r4000_tlbchange_handler_tail(&p, &l, &r, K0, K1);
1278
1279 #ifdef CONFIG_HUGETLB_PAGE
1280         /*
1281          * This is the entry point when build_r4000_tlbchange_handler_head
1282          * spots a huge page.
1283          */
1284         uasm_l_tlb_huge_update(&l, p);
1285         iPTE_LW(&p, K0, K1);
1286         build_pte_present(&p, &r, K0, K1, label_nopage_tlbl);
1287         build_tlb_probe_entry(&p);
1288         uasm_i_ori(&p, K0, K0, (_PAGE_ACCESSED | _PAGE_VALID));
1289         build_huge_handler_tail(&p, &r, &l, K0, K1);
1290 #endif
1291
1292         uasm_l_nopage_tlbl(&l, p);
1293         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_0 & 0x0fffffff);
1294         uasm_i_nop(&p);
1295
1296         if ((p - handle_tlbl) > FASTPATH_SIZE)
1297                 panic("TLB load handler fastpath space exceeded");
1298
1299         uasm_resolve_relocs(relocs, labels);
1300         pr_debug("Wrote TLB load handler fastpath (%u instructions).\n",
1301                  (unsigned int)(p - handle_tlbl));
1302
1303         dump_handler(handle_tlbl, ARRAY_SIZE(handle_tlbl));
1304 }
1305
1306 static void __cpuinit build_r4000_tlb_store_handler(void)
1307 {
1308         u32 *p = handle_tlbs;
1309         struct uasm_label *l = labels;
1310         struct uasm_reloc *r = relocs;
1311
1312         memset(handle_tlbs, 0, sizeof(handle_tlbs));
1313         memset(labels, 0, sizeof(labels));
1314         memset(relocs, 0, sizeof(relocs));
1315
1316         build_r4000_tlbchange_handler_head(&p, &l, &r, K0, K1);
1317         build_pte_writable(&p, &r, K0, K1, label_nopage_tlbs);
1318         if (m4kc_tlbp_war())
1319                 build_tlb_probe_entry(&p);
1320         build_make_write(&p, &r, K0, K1);
1321         build_r4000_tlbchange_handler_tail(&p, &l, &r, K0, K1);
1322
1323 #ifdef CONFIG_HUGETLB_PAGE
1324         /*
1325          * This is the entry point when
1326          * build_r4000_tlbchange_handler_head spots a huge page.
1327          */
1328         uasm_l_tlb_huge_update(&l, p);
1329         iPTE_LW(&p, K0, K1);
1330         build_pte_writable(&p, &r, K0, K1, label_nopage_tlbs);
1331         build_tlb_probe_entry(&p);
1332         uasm_i_ori(&p, K0, K0,
1333                    _PAGE_ACCESSED | _PAGE_MODIFIED | _PAGE_VALID | _PAGE_DIRTY);
1334         build_huge_handler_tail(&p, &r, &l, K0, K1);
1335 #endif
1336
1337         uasm_l_nopage_tlbs(&l, p);
1338         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
1339         uasm_i_nop(&p);
1340
1341         if ((p - handle_tlbs) > FASTPATH_SIZE)
1342                 panic("TLB store handler fastpath space exceeded");
1343
1344         uasm_resolve_relocs(relocs, labels);
1345         pr_debug("Wrote TLB store handler fastpath (%u instructions).\n",
1346                  (unsigned int)(p - handle_tlbs));
1347
1348         dump_handler(handle_tlbs, ARRAY_SIZE(handle_tlbs));
1349 }
1350
1351 static void __cpuinit build_r4000_tlb_modify_handler(void)
1352 {
1353         u32 *p = handle_tlbm;
1354         struct uasm_label *l = labels;
1355         struct uasm_reloc *r = relocs;
1356
1357         memset(handle_tlbm, 0, sizeof(handle_tlbm));
1358         memset(labels, 0, sizeof(labels));
1359         memset(relocs, 0, sizeof(relocs));
1360
1361         build_r4000_tlbchange_handler_head(&p, &l, &r, K0, K1);
1362         build_pte_modifiable(&p, &r, K0, K1, label_nopage_tlbm);
1363         if (m4kc_tlbp_war())
1364                 build_tlb_probe_entry(&p);
1365         /* Present and writable bits set, set accessed and dirty bits. */
1366         build_make_write(&p, &r, K0, K1);
1367         build_r4000_tlbchange_handler_tail(&p, &l, &r, K0, K1);
1368
1369 #ifdef CONFIG_HUGETLB_PAGE
1370         /*
1371          * This is the entry point when
1372          * build_r4000_tlbchange_handler_head spots a huge page.
1373          */
1374         uasm_l_tlb_huge_update(&l, p);
1375         iPTE_LW(&p, K0, K1);
1376         build_pte_modifiable(&p, &r, K0, K1, label_nopage_tlbm);
1377         build_tlb_probe_entry(&p);
1378         uasm_i_ori(&p, K0, K0,
1379                    _PAGE_ACCESSED | _PAGE_MODIFIED | _PAGE_VALID | _PAGE_DIRTY);
1380         build_huge_handler_tail(&p, &r, &l, K0, K1);
1381 #endif
1382
1383         uasm_l_nopage_tlbm(&l, p);
1384         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
1385         uasm_i_nop(&p);
1386
1387         if ((p - handle_tlbm) > FASTPATH_SIZE)
1388                 panic("TLB modify handler fastpath space exceeded");
1389
1390         uasm_resolve_relocs(relocs, labels);
1391         pr_debug("Wrote TLB modify handler fastpath (%u instructions).\n",
1392                  (unsigned int)(p - handle_tlbm));
1393
1394         dump_handler(handle_tlbm, ARRAY_SIZE(handle_tlbm));
1395 }
1396
1397 void __cpuinit build_tlb_refill_handler(void)
1398 {
1399         /*
1400          * The refill handler is generated per-CPU, multi-node systems
1401          * may have local storage for it. The other handlers are only
1402          * needed once.
1403          */
1404         static int run_once = 0;
1405
1406         switch (current_cpu_type()) {
1407         case CPU_R2000:
1408         case CPU_R3000:
1409         case CPU_R3000A:
1410         case CPU_R3081E:
1411         case CPU_TX3912:
1412         case CPU_TX3922:
1413         case CPU_TX3927:
1414 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
1415                 build_r3000_tlb_refill_handler();
1416                 if (!run_once) {
1417                         build_r3000_tlb_load_handler();
1418                         build_r3000_tlb_store_handler();
1419                         build_r3000_tlb_modify_handler();
1420                         run_once++;
1421                 }
1422 #else
1423                 panic("No R3000 TLB refill handler");
1424 #endif
1425                 break;
1426
1427         case CPU_R6000:
1428         case CPU_R6000A:
1429                 panic("No R6000 TLB refill handler yet");
1430                 break;
1431
1432         case CPU_R8000:
1433                 panic("No R8000 TLB refill handler yet");
1434                 break;
1435
1436         default:
1437                 build_r4000_tlb_refill_handler();
1438                 if (!run_once) {
1439                         build_r4000_tlb_load_handler();
1440                         build_r4000_tlb_store_handler();
1441                         build_r4000_tlb_modify_handler();
1442                         run_once++;
1443                 }
1444         }
1445 }
1446
1447 void __cpuinit flush_tlb_handlers(void)
1448 {
1449         local_flush_icache_range((unsigned long)handle_tlbl,
1450                            (unsigned long)handle_tlbl + sizeof(handle_tlbl));
1451         local_flush_icache_range((unsigned long)handle_tlbs,
1452                            (unsigned long)handle_tlbs + sizeof(handle_tlbs));
1453         local_flush_icache_range((unsigned long)handle_tlbm,
1454                            (unsigned long)handle_tlbm + sizeof(handle_tlbm));
1455 }