arch/powerpc/kernel/exceptions-64e.S

   1 /*
   2  *  Boot code and exception vectors for Book3E processors
   3  *
   4  *  Copyright (C) 2007 Ben. Herrenschmidt (benh@kernel.crashing.org), IBM Corp.
   5  *
   6  *  This program is free software; you can redistribute it and/or
   7  *  modify it under the terms of the GNU General Public License
   8  *  as published by the Free Software Foundation; either version
   9  *  2 of the License, or (at your option) any later version.
  10  */
  11
  12 #include <linux/threads.h>
  13 #include <asm/reg.h>
  14 #include <asm/page.h>
  15 #include <asm/ppc_asm.h>
  16 #include <asm/asm-offsets.h>
  17 #include <asm/cputable.h>
  18 #include <asm/setup.h>
  19 #include <asm/thread_info.h>
  20 #include <asm/exception-64e.h>
  21 #include <asm/bug.h>
  22 #include <asm/irqflags.h>
  23 #include <asm/ptrace.h>
  24 #include <asm/ppc-opcode.h>
  25 #include <asm/mmu.h>
  26
  27 /* XXX This will ultimately add space for a special exception save
  28  *     structure used to save things like SRR0/SRR1, SPRGs, MAS, etc...
  29  *     when taking special interrupts. For now we don't support that,
  30  *     special interrupts from within a non-standard level will probably
  31  *     blow you up
  32  */
  33 #define SPECIAL_EXC_FRAME_SIZE  INT_FRAME_SIZE
  34
  35 /* Exception prolog code for all exceptions */
  36 #define EXCEPTION_PROLOG(n, type, addition)                                 \
  37         mtspr   SPRN_SPRG_##type##_SCRATCH,r13; /* get spare registers */   \
  38         mfspr   r13,SPRN_SPRG_PACA;     /* get PACA */                      \
  39         std     r10,PACA_EX##type+EX_R10(r13);                              \
  40         std     r11,PACA_EX##type+EX_R11(r13);                              \
  41         mfcr    r10;                    /* save CR */                       \
  42         addition;                       /* additional code for that exc. */ \
  43         std     r1,PACA_EX##type+EX_R1(r13); /* save old r1 in the PACA */  \
  44         stw     r10,PACA_EX##type+EX_CR(r13); /* save old CR in the PACA */ \
  45         mfspr   r11,SPRN_##type##_SRR1;/* what are we coming from */        \
  46         type##_SET_KSTACK;              /* get special stack if necessary */\
  47         andi.   r10,r11,MSR_PR;         /* save stack pointer */            \
  48         beq     1f;                     /* branch around if supervisor */   \
  49         ld      r1,PACAKSAVE(r13);      /* get kernel stack coming from usr */\
  50 1:      cmpdi   cr1,r1,0;               /* check if SP makes sense */       \
  51         bge-    cr1,exc_##n##_bad_stack;/* bad stack (TODO: out of line) */ \
  52         mfspr   r10,SPRN_##type##_SRR0; /* read SRR0 before touching stack */
  53
  54 /* Exception type-specific macros */
  55 #define GEN_SET_KSTACK                                                      \
  56         subi    r1,r1,INT_FRAME_SIZE;   /* alloc frame on kernel stack */
  57 #define SPRN_GEN_SRR0   SPRN_SRR0
  58 #define SPRN_GEN_SRR1   SPRN_SRR1
  59
  60 #define CRIT_SET_KSTACK                                                     \
  61         ld      r1,PACA_CRIT_STACK(r13);                                    \
  62         subi    r1,r1,SPECIAL_EXC_FRAME_SIZE;
  63 #define SPRN_CRIT_SRR0  SPRN_CSRR0
  64 #define SPRN_CRIT_SRR1  SPRN_CSRR1
  65
  66 #define DBG_SET_KSTACK                                                      \
  67         ld      r1,PACA_DBG_STACK(r13);                                     \
  68         subi    r1,r1,SPECIAL_EXC_FRAME_SIZE;
  69 #define SPRN_DBG_SRR0   SPRN_DSRR0
  70 #define SPRN_DBG_SRR1   SPRN_DSRR1
  71
  72 #define MC_SET_KSTACK                                                       \
  73         ld      r1,PACA_MC_STACK(r13);                                      \
  74         subi    r1,r1,SPECIAL_EXC_FRAME_SIZE;
  75 #define SPRN_MC_SRR0    SPRN_MCSRR0
  76 #define SPRN_MC_SRR1    SPRN_MCSRR1
  77
  78 #define NORMAL_EXCEPTION_PROLOG(n, addition)                                \
  79         EXCEPTION_PROLOG(n, GEN, addition##_GEN)
  80
  81 #define CRIT_EXCEPTION_PROLOG(n, addition)                                  \
  82         EXCEPTION_PROLOG(n, CRIT, addition##_CRIT)
  83
  84 #define DBG_EXCEPTION_PROLOG(n, addition)                                   \
  85         EXCEPTION_PROLOG(n, DBG, addition##_DBG)
  86
  87 #define MC_EXCEPTION_PROLOG(n, addition)                                    \
  88         EXCEPTION_PROLOG(n, MC, addition##_MC)
  89
  90
  91 /* Variants of the "addition" argument for the prolog
  92  */
  93 #define PROLOG_ADDITION_NONE_GEN
  94 #define PROLOG_ADDITION_NONE_CRIT
  95 #define PROLOG_ADDITION_NONE_DBG
  96 #define PROLOG_ADDITION_NONE_MC
  97
  98 #define PROLOG_ADDITION_MASKABLE_GEN                                        \
  99         lbz     r11,PACASOFTIRQEN(r13); /* are irqs soft-disabled ? */      \
 100         cmpwi   cr0,r11,0;              /* yes -> go out of line */         \
 101         beq     masked_interrupt_book3e;
 102
 103 #define PROLOG_ADDITION_2REGS_GEN                                           \
 104         std     r14,PACA_EXGEN+EX_R14(r13);                                 \
 105         std     r15,PACA_EXGEN+EX_R15(r13)
 106
 107 #define PROLOG_ADDITION_1REG_GEN                                            \
 108         std     r14,PACA_EXGEN+EX_R14(r13);
 109
 110 #define PROLOG_ADDITION_2REGS_CRIT                                          \
 111         std     r14,PACA_EXCRIT+EX_R14(r13);                                \
 112         std     r15,PACA_EXCRIT+EX_R15(r13)
 113
 114 #define PROLOG_ADDITION_2REGS_DBG                                           \
 115         std     r14,PACA_EXDBG+EX_R14(r13);                                 \
 116         std     r15,PACA_EXDBG+EX_R15(r13)
 117
 118 #define PROLOG_ADDITION_2REGS_MC                                            \
 119         std     r14,PACA_EXMC+EX_R14(r13);                                  \
 120         std     r15,PACA_EXMC+EX_R15(r13)
 121
 122 /* Core exception code for all exceptions except TLB misses.
 123  * XXX: Needs to make SPRN_SPRG_GEN depend on exception type
 124  */
 125 #define EXCEPTION_COMMON(n, excf, ints)                                     \
 126         std     r0,GPR0(r1);            /* save r0 in stackframe */         \
 127         std     r2,GPR2(r1);            /* save r2 in stackframe */         \
 128         SAVE_4GPRS(3, r1);              /* save r3 - r6 in stackframe */    \
 129         SAVE_2GPRS(7, r1);              /* save r7, r8 in stackframe */     \
 130         std     r9,GPR9(r1);            /* save r9 in stackframe */         \
 131         std     r10,_NIP(r1);           /* save SRR0 to stackframe */       \
 132         std     r11,_MSR(r1);           /* save SRR1 to stackframe */       \
 133         ACCOUNT_CPU_USER_ENTRY(r10,r11);/* accounting (uses cr0+eq) */      \
 134         ld      r3,excf+EX_R10(r13);    /* get back r10 */                  \
 135         ld      r4,excf+EX_R11(r13);    /* get back r11 */                  \
 136         mfspr   r5,SPRN_SPRG_GEN_SCRATCH;/* get back r13 */                 \
 137         std     r12,GPR12(r1);          /* save r12 in stackframe */        \
 138         ld      r2,PACATOC(r13);        /* get kernel TOC into r2 */        \
 139         mflr    r6;                     /* save LR in stackframe */         \
 140         mfctr   r7;                     /* save CTR in stackframe */        \
 141         mfspr   r8,SPRN_XER;            /* save XER in stackframe */        \
 142         ld      r9,excf+EX_R1(r13);     /* load orig r1 back from PACA */   \
 143         lwz     r10,excf+EX_CR(r13);    /* load orig CR back from PACA  */  \
 144         lbz     r11,PACASOFTIRQEN(r13); /* get current IRQ softe */         \
 145         ld      r12,exception_marker@toc(r2);                               \
 146         li      r0,0;                                                       \
 147         std     r3,GPR10(r1);           /* save r10 to stackframe */        \
 148         std     r4,GPR11(r1);           /* save r11 to stackframe */        \
 149         std     r5,GPR13(r1);           /* save it to stackframe */         \
 150         std     r6,_LINK(r1);                                               \
 151         std     r7,_CTR(r1);                                                \
 152         std     r8,_XER(r1);                                                \
 153         li      r3,(n)+1;               /* indicate partial regs in trap */ \
 154         std     r9,0(r1);               /* store stack frame back link */   \
 155         std     r10,_CCR(r1);           /* store orig CR in stackframe */   \
 156         std     r9,GPR1(r1);            /* store stack frame back link */   \
 157         std     r11,SOFTE(r1);          /* and save it to stackframe */     \
 158         std     r12,STACK_FRAME_OVERHEAD-16(r1); /* mark the frame */       \
 159         std     r3,_TRAP(r1);           /* set trap number              */  \
 160         std     r0,RESULT(r1);          /* clear regs->result */            \
 161         ints;
 162
 163 /* Variants for the "ints" argument */
 164 #define INTS_KEEP
 165 #define INTS_DISABLE_SOFT                                                   \
 166         stb     r0,PACASOFTIRQEN(r13);  /* mark interrupts soft-disabled */ \
 167         TRACE_DISABLE_INTS;
 168 #define INTS_DISABLE_HARD                                                   \
 169         stb     r0,PACAHARDIRQEN(r13); /* and hard disabled */
 170 #define INTS_DISABLE_ALL                                                    \
 171         INTS_DISABLE_SOFT                                                   \
 172         INTS_DISABLE_HARD
 173
 174 /* This is called by exceptions that used INTS_KEEP (that is did not clear
 175  * neither soft nor hard IRQ indicators in the PACA. This will restore MSR:EE
 176  * to it's previous value
 177  *
 178  * XXX In the long run, we may want to open-code it in order to separate the
 179  *     load from the wrtee, thus limiting the latency caused by the dependency
 180  *     but at this point, I'll favor code clarity until we have a near to final
 181  *     implementation
 182  */
 183 #define INTS_RESTORE_HARD                                                   \
 184         ld      r11,_MSR(r1);                                               \
 185         wrtee   r11;
 186
 187 /* XXX FIXME: Restore r14/r15 when necessary */
 188 #define BAD_STACK_TRAMPOLINE(n)                                             \
 189 exc_##n##_bad_stack:                                                        \
 190         li      r1,(n);                 /* get exception number */          \
 191         sth     r1,PACA_TRAP_SAVE(r13); /* store trap */                    \
 192         b       bad_stack_book3e;       /* bad stack error */
 193
 194 #define EXCEPTION_STUB(loc, label)                                      \
 195         . = interrupt_base_book3e + loc;                                \
 196         nop;    /* To make debug interrupts happy */                    \
 197         b       exc_##label##_book3e;
 198
 199 #define ACK_NONE(r)
 200 #define ACK_DEC(r)                                                      \
 201         lis     r,TSR_DIS@h;                                            \
 202         mtspr   SPRN_TSR,r
 203 #define ACK_FIT(r)                                                      \
 204         lis     r,TSR_FIS@h;                                            \
 205         mtspr   SPRN_TSR,r
 206
 207 /* Used by asynchronous interrupt that may happen in the idle loop.
 208  *
 209  * This check if the thread was in the idle loop, and if yes, returns
 210  * to the caller rather than the PC. This is to avoid a race if
 211  * interrupts happen before the wait instruction.
 212  */
 213 #define CHECK_NAPPING()                                                 \
 214         clrrdi  r11,r1,THREAD_SHIFT;                                    \
 215         ld      r10,TI_LOCAL_FLAGS(r11);                                \
 216         andi.   r9,r10,_TLF_NAPPING;                                    \
 217         beq+    1f;                                                     \
 218         ld      r8,_LINK(r1);                                           \
 219         rlwinm  r7,r10,0,~_TLF_NAPPING;                                 \
 220         std     r8,_NIP(r1);                                            \
 221         std     r7,TI_LOCAL_FLAGS(r11);                                 \
 222 1:
 223
 224
 225 #define MASKABLE_EXCEPTION(trapnum, label, hdlr, ack)                   \
 226         START_EXCEPTION(label);                                         \
 227         NORMAL_EXCEPTION_PROLOG(trapnum, PROLOG_ADDITION_MASKABLE)      \
 228         EXCEPTION_COMMON(trapnum, PACA_EXGEN, INTS_DISABLE_ALL)         \
 229         ack(r8);                                                        \
 230         CHECK_NAPPING();                                                \
 231         addi    r3,r1,STACK_FRAME_OVERHEAD;                             \
 232         bl      hdlr;                                                   \
 233         b       .ret_from_except_lite;
 234
 235 /* This value is used to mark exception frames on the stack. */
 236         .section        ".toc","aw"
 237 exception_marker:
 238         .tc     ID_EXC_MARKER[TC],STACK_FRAME_REGS_MARKER
 239
 240
 241 /*
 242  * And here we have the exception vectors !
 243  */
 244
 245         .text
 246         .balign 0x1000
 247         .globl interrupt_base_book3e
 248 interrupt_base_book3e:                                  /* fake trap */
 249         /* Note: If real debug exceptions are supported by the HW, the vector
 250          * below will have to be patched up to point to an appropriate handler
 251          */
 252         EXCEPTION_STUB(0x000, machine_check)            /* 0x0200 */
 253         EXCEPTION_STUB(0x020, critical_input)           /* 0x0580 */
 254         EXCEPTION_STUB(0x040, debug_crit)               /* 0x0d00 */
 255         EXCEPTION_STUB(0x060, data_storage)             /* 0x0300 */
 256         EXCEPTION_STUB(0x080, instruction_storage)      /* 0x0400 */
 257         EXCEPTION_STUB(0x0a0, external_input)           /* 0x0500 */
 258         EXCEPTION_STUB(0x0c0, alignment)                /* 0x0600 */
 259         EXCEPTION_STUB(0x0e0, program)                  /* 0x0700 */
 260         EXCEPTION_STUB(0x100, fp_unavailable)           /* 0x0800 */
 261         EXCEPTION_STUB(0x120, system_call)              /* 0x0c00 */
 262         EXCEPTION_STUB(0x140, ap_unavailable)           /* 0x0f20 */
 263         EXCEPTION_STUB(0x160, decrementer)              /* 0x0900 */
 264         EXCEPTION_STUB(0x180, fixed_interval)           /* 0x0980 */
 265         EXCEPTION_STUB(0x1a0, watchdog)                 /* 0x09f0 */
 266         EXCEPTION_STUB(0x1c0, data_tlb_miss)
 267         EXCEPTION_STUB(0x1e0, instruction_tlb_miss)
 268         EXCEPTION_STUB(0x280, doorbell)
 269         EXCEPTION_STUB(0x2a0, doorbell_crit)
 270
 271         .globl interrupt_end_book3e
 272 interrupt_end_book3e:
 273
 274 /* Critical Input Interrupt */
 275         START_EXCEPTION(critical_input);
 276         CRIT_EXCEPTION_PROLOG(0x100, PROLOG_ADDITION_NONE)
 277 //      EXCEPTION_COMMON(0x100, PACA_EXCRIT, INTS_DISABLE_ALL)
 278 //      bl      special_reg_save_crit
 279 //      CHECK_NAPPING();
 280 //      addi    r3,r1,STACK_FRAME_OVERHEAD
 281 //      bl      .critical_exception
 282 //      b       ret_from_crit_except
 283         b       .
 284
 285 /* Machine Check Interrupt */
 286         START_EXCEPTION(machine_check);
 287         CRIT_EXCEPTION_PROLOG(0x200, PROLOG_ADDITION_NONE)
 288 //      EXCEPTION_COMMON(0x200, PACA_EXMC, INTS_DISABLE_ALL)
 289 //      bl      special_reg_save_mc
 290 //      addi    r3,r1,STACK_FRAME_OVERHEAD
 291 //      CHECK_NAPPING();
 292 //      bl      .machine_check_exception
 293 //      b       ret_from_mc_except
 294         b       .
 295
 296 /* Data Storage Interrupt */
 297         START_EXCEPTION(data_storage)
 298         NORMAL_EXCEPTION_PROLOG(0x300, PROLOG_ADDITION_2REGS)
 299         mfspr   r14,SPRN_DEAR
 300         mfspr   r15,SPRN_ESR
 301         EXCEPTION_COMMON(0x300, PACA_EXGEN, INTS_KEEP)
 302         b       storage_fault_common
 303
 304 /* Instruction Storage Interrupt */
 305         START_EXCEPTION(instruction_storage);
 306         NORMAL_EXCEPTION_PROLOG(0x400, PROLOG_ADDITION_2REGS)
 307         li      r15,0
 308         mr      r14,r10
 309         EXCEPTION_COMMON(0x400, PACA_EXGEN, INTS_KEEP)
 310         b       storage_fault_common
 311
 312 /* External Input Interrupt */
 313         MASKABLE_EXCEPTION(0x500, external_input, .do_IRQ, ACK_NONE)
 314
 315 /* Alignment */
 316         START_EXCEPTION(alignment);
 317         NORMAL_EXCEPTION_PROLOG(0x600, PROLOG_ADDITION_2REGS)
 318         mfspr   r14,SPRN_DEAR
 319         mfspr   r15,SPRN_ESR
 320         EXCEPTION_COMMON(0x600, PACA_EXGEN, INTS_KEEP)
 321         b       alignment_more  /* no room, go out of line */
 322
 323 /* Program Interrupt */
 324         START_EXCEPTION(program);
 325         NORMAL_EXCEPTION_PROLOG(0x700, PROLOG_ADDITION_1REG)
 326         mfspr   r14,SPRN_ESR
 327         EXCEPTION_COMMON(0x700, PACA_EXGEN, INTS_DISABLE_SOFT)
 328         std     r14,_DSISR(r1)
 329         addi    r3,r1,STACK_FRAME_OVERHEAD
 330         ld      r14,PACA_EXGEN+EX_R14(r13)
 331         bl      .save_nvgprs
 332         INTS_RESTORE_HARD
 333         bl      .program_check_exception
 334         b       .ret_from_except
 335
 336 /* Floating Point Unavailable Interrupt */
 337         START_EXCEPTION(fp_unavailable);
 338         NORMAL_EXCEPTION_PROLOG(0x800, PROLOG_ADDITION_NONE)
 339         /* we can probably do a shorter exception entry for that one... */
 340         EXCEPTION_COMMON(0x800, PACA_EXGEN, INTS_KEEP)
 341         bne     1f                      /* if from user, just load it up */
 342         bl      .save_nvgprs
 343         addi    r3,r1,STACK_FRAME_OVERHEAD
 344         INTS_RESTORE_HARD
 345         bl      .kernel_fp_unavailable_exception
 346         BUG_OPCODE
 347 1:      ld      r12,_MSR(r1)
 348         bl      .load_up_fpu
 349         b       fast_exception_return
 350
 351 /* Decrementer Interrupt */
 352         MASKABLE_EXCEPTION(0x900, decrementer, .timer_interrupt, ACK_DEC)
 353
 354 /* Fixed Interval Timer Interrupt */
 355         MASKABLE_EXCEPTION(0x980, fixed_interval, .unknown_exception, ACK_FIT)
 356
 357 /* Watchdog Timer Interrupt */
 358         START_EXCEPTION(watchdog);
 359         CRIT_EXCEPTION_PROLOG(0x9f0, PROLOG_ADDITION_NONE)
 360 //      EXCEPTION_COMMON(0x9f0, PACA_EXCRIT, INTS_DISABLE_ALL)
 361 //      bl      special_reg_save_crit
 362 //      CHECK_NAPPING();
 363 //      addi    r3,r1,STACK_FRAME_OVERHEAD
 364 //      bl      .unknown_exception
 365 //      b       ret_from_crit_except
 366         b       .
 367
 368 /* System Call Interrupt */
 369         START_EXCEPTION(system_call)
 370         mr      r9,r13                  /* keep a copy of userland r13 */
 371         mfspr   r11,SPRN_SRR0           /* get return address */
 372         mfspr   r12,SPRN_SRR1           /* get previous MSR */
 373         mfspr   r13,SPRN_SPRG_PACA      /* get our PACA */
 374         b       system_call_common
 375
 376 /* Auxillary Processor Unavailable Interrupt */
 377         START_EXCEPTION(ap_unavailable);
 378         NORMAL_EXCEPTION_PROLOG(0xf20, PROLOG_ADDITION_NONE)
 379         EXCEPTION_COMMON(0xf20, PACA_EXGEN, INTS_KEEP)
 380         addi    r3,r1,STACK_FRAME_OVERHEAD
 381         bl      .save_nvgprs
 382         INTS_RESTORE_HARD
 383         bl      .unknown_exception
 384         b       .ret_from_except
 385
 386 /* Debug exception as a critical interrupt*/
 387         START_EXCEPTION(debug_crit);
 388         CRIT_EXCEPTION_PROLOG(0xd00, PROLOG_ADDITION_2REGS)
 389
 390         /*
 391          * If there is a single step or branch-taken exception in an
 392          * exception entry sequence, it was probably meant to apply to
 393          * the code where the exception occurred (since exception entry
 394          * doesn't turn off DE automatically).  We simulate the effect
 395          * of turning off DE on entry to an exception handler by turning
 396          * off DE in the CSRR1 value and clearing the debug status.
 397          */
 398
 399         mfspr   r14,SPRN_DBSR           /* check single-step/branch taken */
 400         andis.  r15,r14,DBSR_IC@h
 401         beq+    1f
 402
 403         LOAD_REG_IMMEDIATE(r14,interrupt_base_book3e)
 404         LOAD_REG_IMMEDIATE(r15,interrupt_end_book3e)
 405         cmpld   cr0,r10,r14
 406         cmpld   cr1,r10,r15
 407         blt+    cr0,1f
 408         bge+    cr1,1f
 409
 410         /* here it looks like we got an inappropriate debug exception. */
 411         lis     r14,DBSR_IC@h           /* clear the IC event */
 412         rlwinm  r11,r11,0,~MSR_DE       /* clear DE in the CSRR1 value */
 413         mtspr   SPRN_DBSR,r14
 414         mtspr   SPRN_CSRR1,r11
 415         lwz     r10,PACA_EXCRIT+EX_CR(r13)      /* restore registers */
 416         ld      r1,PACA_EXCRIT+EX_R1(r13)
 417         ld      r14,PACA_EXCRIT+EX_R14(r13)
 418         ld      r15,PACA_EXCRIT+EX_R15(r13)
 419         mtcr    r10
 420         ld      r10,PACA_EXCRIT+EX_R10(r13)     /* restore registers */
 421         ld      r11,PACA_EXCRIT+EX_R11(r13)
 422         mfspr   r13,SPRN_SPRG_CRIT_SCRATCH
 423         rfci
 424
 425         /* Normal debug exception */
 426         /* XXX We only handle coming from userspace for now since we can't
 427          *     quite save properly an interrupted kernel state yet
 428          */
 429 1:      andi.   r14,r11,MSR_PR;         /* check for userspace again */
 430         beq     kernel_dbg_exc;         /* if from kernel mode */
 431
 432         /* Now we mash up things to make it look like we are coming on a
 433          * normal exception
 434          */
 435         mfspr   r15,SPRN_SPRG_CRIT_SCRATCH
 436         mtspr   SPRN_SPRG_GEN_SCRATCH,r15
 437         mfspr   r14,SPRN_DBSR
 438         EXCEPTION_COMMON(0xd00, PACA_EXCRIT, INTS_DISABLE_ALL)
 439         std     r14,_DSISR(r1)
 440         addi    r3,r1,STACK_FRAME_OVERHEAD
 441         mr      r4,r14
 442         ld      r14,PACA_EXCRIT+EX_R14(r13)
 443         ld      r15,PACA_EXCRIT+EX_R15(r13)
 444         bl      .save_nvgprs
 445         bl      .DebugException
 446         b       .ret_from_except
 447
 448 kernel_dbg_exc:
 449         b       .       /* NYI */
 450
 451 /* Doorbell interrupt */
 452         MASKABLE_EXCEPTION(0x2070, doorbell, .doorbell_exception, ACK_NONE)
 453
 454 /* Doorbell critical Interrupt */
 455         START_EXCEPTION(doorbell_crit);
 456         CRIT_EXCEPTION_PROLOG(0x2080, PROLOG_ADDITION_NONE)
 457 //      EXCEPTION_COMMON(0x2080, PACA_EXCRIT, INTS_DISABLE_ALL)
 458 //      bl      special_reg_save_crit
 459 //      CHECK_NAPPING();
 460 //      addi    r3,r1,STACK_FRAME_OVERHEAD
 461 //      bl      .doorbell_critical_exception
 462 //      b       ret_from_crit_except
 463         b       .
 464
 465
 466 /*
 467  * An interrupt came in while soft-disabled; clear EE in SRR1,
 468  * clear paca->hard_enabled and return.
 469  */
 470 masked_interrupt_book3e:
 471         mtcr    r10
 472         stb     r11,PACAHARDIRQEN(r13)
 473         mfspr   r10,SPRN_SRR1
 474         rldicl  r11,r10,48,1            /* clear MSR_EE */
 475         rotldi  r10,r11,16
 476         mtspr   SPRN_SRR1,r10
 477         ld      r10,PACA_EXGEN+EX_R10(r13);     /* restore registers */
 478         ld      r11,PACA_EXGEN+EX_R11(r13);
 479         mfspr   r13,SPRN_SPRG_GEN_SCRATCH;
 480         rfi
 481         b       .
 482
 483 /*
 484  * This is called from 0x300 and 0x400 handlers after the prologs with
 485  * r14 and r15 containing the fault address and error code, with the
 486  * original values stashed away in the PACA
 487  */
 488 storage_fault_common:
 489         std     r14,_DAR(r1)
 490         std     r15,_DSISR(r1)
 491         addi    r3,r1,STACK_FRAME_OVERHEAD
 492         mr      r4,r14
 493         mr      r5,r15
 494         ld      r14,PACA_EXGEN+EX_R14(r13)
 495         ld      r15,PACA_EXGEN+EX_R15(r13)
 496         INTS_RESTORE_HARD
 497         bl      .do_page_fault
 498         cmpdi   r3,0
 499         bne-    1f
 500         b       .ret_from_except_lite
 501 1:      bl      .save_nvgprs
 502         mr      r5,r3
 503         addi    r3,r1,STACK_FRAME_OVERHEAD
 504         ld      r4,_DAR(r1)
 505         bl      .bad_page_fault
 506         b       .ret_from_except
 507
 508 /*
 509  * Alignment exception doesn't fit entirely in the 0x100 bytes so it
 510  * continues here.
 511  */
 512 alignment_more:
 513         std     r14,_DAR(r1)
 514         std     r15,_DSISR(r1)
 515         addi    r3,r1,STACK_FRAME_OVERHEAD
 516         ld      r14,PACA_EXGEN+EX_R14(r13)
 517         ld      r15,PACA_EXGEN+EX_R15(r13)
 518         bl      .save_nvgprs
 519         INTS_RESTORE_HARD
 520         bl      .alignment_exception
 521         b       .ret_from_except
 522
 523 /*
 524  * We branch here from entry_64.S for the last stage of the exception
 525  * return code path. MSR:EE is expected to be off at that point
 526  */
 527 _GLOBAL(exception_return_book3e)
 528         b       1f
 529
 530 /* This is the return from load_up_fpu fast path which could do with
 531  * less GPR restores in fact, but for now we have a single return path
 532  */
 533         .globl fast_exception_return
 534 fast_exception_return:
 535         wrteei  0
 536 1:      mr      r0,r13
 537         ld      r10,_MSR(r1)
 538         REST_4GPRS(2, r1)
 539         andi.   r6,r10,MSR_PR
 540         REST_2GPRS(6, r1)
 541         beq     1f
 542         ACCOUNT_CPU_USER_EXIT(r10, r11)
 543         ld      r0,GPR13(r1)
 544
 545 1:      stdcx.  r0,0,r1         /* to clear the reservation */
 546
 547         ld      r8,_CCR(r1)
 548         ld      r9,_LINK(r1)
 549         ld      r10,_CTR(r1)
 550         ld      r11,_XER(r1)
 551         mtcr    r8
 552         mtlr    r9
 553         mtctr   r10
 554         mtxer   r11
 555         REST_2GPRS(8, r1)
 556         ld      r10,GPR10(r1)
 557         ld      r11,GPR11(r1)
 558         ld      r12,GPR12(r1)
 559         mtspr   SPRN_SPRG_GEN_SCRATCH,r0
 560
 561         std     r10,PACA_EXGEN+EX_R10(r13);
 562         std     r11,PACA_EXGEN+EX_R11(r13);
 563         ld      r10,_NIP(r1)
 564         ld      r11,_MSR(r1)
 565         ld      r0,GPR0(r1)
 566         ld      r1,GPR1(r1)
 567         mtspr   SPRN_SRR0,r10
 568         mtspr   SPRN_SRR1,r11
 569         ld      r10,PACA_EXGEN+EX_R10(r13)
 570         ld      r11,PACA_EXGEN+EX_R11(r13)
 571         mfspr   r13,SPRN_SPRG_GEN_SCRATCH
 572         rfi
 573
 574 /*
 575  * Trampolines used when spotting a bad kernel stack pointer in
 576  * the exception entry code.
 577  *
 578  * TODO: move some bits like SRR0 read to trampoline, pass PACA
 579  * index around, etc... to handle crit & mcheck
 580  */
 581 BAD_STACK_TRAMPOLINE(0x000)
 582 BAD_STACK_TRAMPOLINE(0x100)
 583 BAD_STACK_TRAMPOLINE(0x200)
 584 BAD_STACK_TRAMPOLINE(0x300)
 585 BAD_STACK_TRAMPOLINE(0x400)
 586 BAD_STACK_TRAMPOLINE(0x500)
 587 BAD_STACK_TRAMPOLINE(0x600)
 588 BAD_STACK_TRAMPOLINE(0x700)
 589 BAD_STACK_TRAMPOLINE(0x800)
 590 BAD_STACK_TRAMPOLINE(0x900)
 591 BAD_STACK_TRAMPOLINE(0x980)
 592 BAD_STACK_TRAMPOLINE(0x9f0)
 593 BAD_STACK_TRAMPOLINE(0xa00)
 594 BAD_STACK_TRAMPOLINE(0xb00)
 595 BAD_STACK_TRAMPOLINE(0xc00)
 596 BAD_STACK_TRAMPOLINE(0xd00)
 597 BAD_STACK_TRAMPOLINE(0xe00)
 598 BAD_STACK_TRAMPOLINE(0xf00)
 599 BAD_STACK_TRAMPOLINE(0xf20)
 600 BAD_STACK_TRAMPOLINE(0x2070)
 601 BAD_STACK_TRAMPOLINE(0x2080)
 602
 603         .globl  bad_stack_book3e
 604 bad_stack_book3e:
 605         /* XXX: Needs to make SPRN_SPRG_GEN depend on exception type */
 606         mfspr   r10,SPRN_SRR0;            /* read SRR0 before touching stack */
 607         ld      r1,PACAEMERGSP(r13)
 608         subi    r1,r1,64+INT_FRAME_SIZE
 609         std     r10,_NIP(r1)
 610         std     r11,_MSR(r1)
 611         ld      r10,PACA_EXGEN+EX_R1(r13) /* FIXME for crit & mcheck */
 612         lwz     r11,PACA_EXGEN+EX_CR(r13) /* FIXME for crit & mcheck */
 613         std     r10,GPR1(r1)
 614         std     r11,_CCR(r1)
 615         mfspr   r10,SPRN_DEAR
 616         mfspr   r11,SPRN_ESR
 617         std     r10,_DAR(r1)
 618         std     r11,_DSISR(r1)
 619         std     r0,GPR0(r1);            /* save r0 in stackframe */         \
 620         std     r2,GPR2(r1);            /* save r2 in stackframe */         \
 621         SAVE_4GPRS(3, r1);              /* save r3 - r6 in stackframe */    \
 622         SAVE_2GPRS(7, r1);              /* save r7, r8 in stackframe */     \
 623         std     r9,GPR9(r1);            /* save r9 in stackframe */         \
 624         ld      r3,PACA_EXGEN+EX_R10(r13);/* get back r10 */                \
 625         ld      r4,PACA_EXGEN+EX_R11(r13);/* get back r11 */                \
 626         mfspr   r5,SPRN_SPRG_GEN_SCRATCH;/* get back r13 XXX can be wrong */ \
 627         std     r3,GPR10(r1);           /* save r10 to stackframe */        \
 628         std     r4,GPR11(r1);           /* save r11 to stackframe */        \
 629         std     r12,GPR12(r1);          /* save r12 in stackframe */        \
 630         std     r5,GPR13(r1);           /* save it to stackframe */         \
 631         mflr    r10
 632         mfctr   r11
 633         mfxer   r12
 634         std     r10,_LINK(r1)
 635         std     r11,_CTR(r1)
 636         std     r12,_XER(r1)
 637         SAVE_10GPRS(14,r1)
 638         SAVE_8GPRS(24,r1)
 639         lhz     r12,PACA_TRAP_SAVE(r13)
 640         std     r12,_TRAP(r1)
 641         addi    r11,r1,INT_FRAME_SIZE
 642         std     r11,0(r1)
 643         li      r12,0
 644         std     r12,0(r11)
 645         ld      r2,PACATOC(r13)
 646 1:      addi    r3,r1,STACK_FRAME_OVERHEAD
 647         bl      .kernel_bad_stack
 648         b       1b
 649
 650 /*
 651  * Setup the initial TLB for a core. This current implementation
 652  * assume that whatever we are running off will not conflict with
 653  * the new mapping at PAGE_OFFSET.
 654  */
 655 _GLOBAL(initial_tlb_book3e)
 656
 657         /* Look for the first TLB with IPROT set */
 658         mfspr   r4,SPRN_TLB0CFG
 659         andi.   r3,r4,TLBnCFG_IPROT
 660         lis     r3,MAS0_TLBSEL(0)@h
 661         bne     found_iprot
 662
 663         mfspr   r4,SPRN_TLB1CFG
 664         andi.   r3,r4,TLBnCFG_IPROT
 665         lis     r3,MAS0_TLBSEL(1)@h
 666         bne     found_iprot
 667
 668         mfspr   r4,SPRN_TLB2CFG
 669         andi.   r3,r4,TLBnCFG_IPROT
 670         lis     r3,MAS0_TLBSEL(2)@h
 671         bne     found_iprot
 672
 673         lis     r3,MAS0_TLBSEL(3)@h
 674         mfspr   r4,SPRN_TLB3CFG
 675         /* fall through */
 676
 677 found_iprot:
 678         andi.   r5,r4,TLBnCFG_HES
 679         bne     have_hes
 680
 681         mflr    r8                              /* save LR */
 682 /* 1. Find the index of the entry we're executing in
 683  *
 684  * r3 = MAS0_TLBSEL (for the iprot array)
 685  * r4 = SPRN_TLBnCFG
 686  */
 687         bl      invstr                          /* Find our address */
 688 invstr: mflr    r6                              /* Make it accessible */
 689         mfmsr   r7
 690         rlwinm  r5,r7,27,31,31                  /* extract MSR[IS] */
 691         mfspr   r7,SPRN_PID
 692         slwi    r7,r7,16
 693         or      r7,r7,r5
 694         mtspr   SPRN_MAS6,r7
 695         tlbsx   0,r6                            /* search MSR[IS], SPID=PID */
 696
 697         mfspr   r3,SPRN_MAS0
 698         rlwinm  r5,r3,16,20,31                  /* Extract MAS0(Entry) */
 699
 700         mfspr   r7,SPRN_MAS1                    /* Insure IPROT set */
 701         oris    r7,r7,MAS1_IPROT@h
 702         mtspr   SPRN_MAS1,r7
 703         tlbwe
 704
 705 /* 2. Invalidate all entries except the entry we're executing in
 706  *
 707  * r3 = MAS0 w/TLBSEL & ESEL for the entry we are running in
 708  * r4 = SPRN_TLBnCFG
 709  * r5 = ESEL of entry we are running in
 710  */
 711         andi.   r4,r4,TLBnCFG_N_ENTRY           /* Extract # entries */
 712         li      r6,0                            /* Set Entry counter to 0 */
 713 1:      mr      r7,r3                           /* Set MAS0(TLBSEL) */
 714         rlwimi  r7,r6,16,4,15                   /* Setup MAS0 = TLBSEL | ESEL(r6) */
 715         mtspr   SPRN_MAS0,r7
 716         tlbre
 717         mfspr   r7,SPRN_MAS1
 718         rlwinm  r7,r7,0,2,31                    /* Clear MAS1 Valid and IPROT */
 719         cmpw    r5,r6
 720         beq     skpinv                          /* Dont update the current execution TLB */
 721         mtspr   SPRN_MAS1,r7
 722         tlbwe
 723         isync
 724 skpinv: addi    r6,r6,1                         /* Increment */
 725         cmpw    r6,r4                           /* Are we done? */
 726         bne     1b                              /* If not, repeat */
 727
 728         /* Invalidate all TLBs */
 729         PPC_TLBILX_ALL(0,0)
 730         sync
 731         isync
 732
 733 /* 3. Setup a temp mapping and jump to it
 734  *
 735  * r3 = MAS0 w/TLBSEL & ESEL for the entry we are running in
 736  * r5 = ESEL of entry we are running in
 737  */
 738         andi.   r7,r5,0x1       /* Find an entry not used and is non-zero */
 739         addi    r7,r7,0x1
 740         mr      r4,r3           /* Set MAS0(TLBSEL) = 1 */
 741         mtspr   SPRN_MAS0,r4
 742         tlbre
 743
 744         rlwimi  r4,r7,16,4,15   /* Setup MAS0 = TLBSEL | ESEL(r7) */
 745         mtspr   SPRN_MAS0,r4
 746
 747         mfspr   r7,SPRN_MAS1
 748         xori    r6,r7,MAS1_TS           /* Setup TMP mapping in the other Address space */
 749         mtspr   SPRN_MAS1,r6
 750
 751         tlbwe
 752
 753         mfmsr   r6
 754         xori    r6,r6,MSR_IS
 755         mtspr   SPRN_SRR1,r6
 756         bl      1f              /* Find our address */
 757 1:      mflr    r6
 758         addi    r6,r6,(2f - 1b)
 759         mtspr   SPRN_SRR0,r6
 760         rfi
 761 2:
 762
 763 /* 4. Clear out PIDs & Search info
 764  *
 765  * r3 = MAS0 w/TLBSEL & ESEL for the entry we started in
 766  * r4 = MAS0 w/TLBSEL & ESEL for the temp mapping
 767  * r5 = MAS3
 768  */
 769         li      r6,0
 770         mtspr   SPRN_MAS6,r6
 771         mtspr   SPRN_PID,r6
 772
 773 /* 5. Invalidate mapping we started in
 774  *
 775  * r3 = MAS0 w/TLBSEL & ESEL for the entry we started in
 776  * r4 = MAS0 w/TLBSEL & ESEL for the temp mapping
 777  * r5 = MAS3
 778  */
 779         mtspr   SPRN_MAS0,r3
 780         tlbre
 781         mfspr   r6,SPRN_MAS1
 782         rlwinm  r6,r6,0,2,0     /* clear IPROT */
 783         mtspr   SPRN_MAS1,r6
 784         tlbwe
 785
 786         /* Invalidate TLB1 */
 787         PPC_TLBILX_ALL(0,0)
 788         sync
 789         isync
 790
 791 /* The mapping only needs to be cache-coherent on SMP */
 792 #ifdef CONFIG_SMP
 793 #define M_IF_SMP        MAS2_M
 794 #else
 795 #define M_IF_SMP        0
 796 #endif
 797
 798 /* 6. Setup KERNELBASE mapping in TLB[0]
 799  *
 800  * r3 = MAS0 w/TLBSEL & ESEL for the entry we started in
 801  * r4 = MAS0 w/TLBSEL & ESEL for the temp mapping
 802  * r5 = MAS3
 803  */
 804         rlwinm  r3,r3,0,16,3    /* clear ESEL */
 805         mtspr   SPRN_MAS0,r3
 806         lis     r6,(MAS1_VALID|MAS1_IPROT)@h
 807         ori     r6,r6,(MAS1_TSIZE(BOOK3E_PAGESZ_1GB))@l
 808         mtspr   SPRN_MAS1,r6
 809
 810         LOAD_REG_IMMEDIATE(r6, PAGE_OFFSET | M_IF_SMP)
 811         mtspr   SPRN_MAS2,r6
 812
 813         rlwinm  r5,r5,0,0,25
 814         ori     r5,r5,MAS3_SR | MAS3_SW | MAS3_SX
 815         mtspr   SPRN_MAS3,r5
 816         li      r5,-1
 817         rlwinm  r5,r5,0,0,25
 818
 819         tlbwe
 820
 821 /* 7. Jump to KERNELBASE mapping
 822  *
 823  * r4 = MAS0 w/TLBSEL & ESEL for the temp mapping
 824  */
 825         /* Now we branch the new virtual address mapped by this entry */
 826         LOAD_REG_IMMEDIATE(r6,2f)
 827         lis     r7,MSR_KERNEL@h
 828         ori     r7,r7,MSR_KERNEL@l
 829         mtspr   SPRN_SRR0,r6
 830         mtspr   SPRN_SRR1,r7
 831         rfi                             /* start execution out of TLB1[0] entry */
 832 2:
 833
 834 /* 8. Clear out the temp mapping
 835  *
 836  * r4 = MAS0 w/TLBSEL & ESEL for the entry we are running in
 837  */
 838         mtspr   SPRN_MAS0,r4
 839         tlbre
 840         mfspr   r5,SPRN_MAS1
 841         rlwinm  r5,r5,0,2,0     /* clear IPROT */
 842         mtspr   SPRN_MAS1,r5
 843         tlbwe
 844
 845         /* Invalidate TLB1 */
 846         PPC_TLBILX_ALL(0,0)
 847         sync
 848         isync
 849
 850         /* We translate LR and return */
 851         tovirt(r8,r8)
 852         mtlr    r8
 853         blr
 854
 855 have_hes:
 856         /* Setup MAS 0,1,2,3 and 7 for tlbwe of a 1G entry that maps the
 857          * kernel linear mapping. We also set MAS8 once for all here though
 858          * that will have to be made dependent on whether we are running under
 859          * a hypervisor I suppose.
 860          */
 861         ori     r3,r3,MAS0_HES | MAS0_WQ_ALLWAYS
 862         mtspr   SPRN_MAS0,r3
 863         lis     r3,(MAS1_VALID | MAS1_IPROT)@h
 864         ori     r3,r3,BOOK3E_PAGESZ_1GB << MAS1_TSIZE_SHIFT
 865         mtspr   SPRN_MAS1,r3
 866         LOAD_REG_IMMEDIATE(r3, PAGE_OFFSET | MAS2_M)
 867         mtspr   SPRN_MAS2,r3
 868         li      r3,MAS3_SR | MAS3_SW | MAS3_SX
 869         mtspr   SPRN_MAS7_MAS3,r3
 870         li      r3,0
 871         mtspr   SPRN_MAS8,r3
 872
 873         /* Write the TLB entry */
 874         tlbwe
 875
 876         /* Now we branch the new virtual address mapped by this entry */
 877         LOAD_REG_IMMEDIATE(r3,1f)
 878         mtctr   r3
 879         bctr
 880
 881 1:      /* We are now running at PAGE_OFFSET, clean the TLB of everything
 882          * else (XXX we should scan for bolted crap from the firmware too)
 883          */
 884         PPC_TLBILX(0,0,0)
 885         sync
 886         isync
 887
 888         /* We translate LR and return */
 889         mflr    r3
 890         tovirt(r3,r3)
 891         mtlr    r3
 892         blr
 893
 894 /*
 895  * Main entry (boot CPU, thread 0)
 896  *
 897  * We enter here from head_64.S, possibly after the prom_init trampoline
 898  * with r3 and r4 already saved to r31 and 30 respectively and in 64 bits
 899  * mode. Anything else is as it was left by the bootloader
 900  *
 901  * Initial requirements of this port:
 902  *
 903  * - Kernel loaded at 0 physical
 904  * - A good lump of memory mapped 0:0 by UTLB entry 0
 905  * - MSR:IS & MSR:DS set to 0
 906  *
 907  * Note that some of the above requirements will be relaxed in the future
 908  * as the kernel becomes smarter at dealing with different initial conditions
 909  * but for now you have to be careful
 910  */
 911 _GLOBAL(start_initialization_book3e)
 912         mflr    r28
 913
 914         /* First, we need to setup some initial TLBs to map the kernel
 915          * text, data and bss at PAGE_OFFSET. We don't have a real mode
 916          * and always use AS 0, so we just set it up to match our link
 917          * address and never use 0 based addresses.
 918          */
 919         bl      .initial_tlb_book3e
 920
 921         /* Init global core bits */
 922         bl      .init_core_book3e
 923
 924         /* Init per-thread bits */
 925         bl      .init_thread_book3e
 926
 927         /* Return to common init code */
 928         tovirt(r28,r28)
 929         mtlr    r28
 930         blr
 931
 932
 933 /*
 934  * Secondary core/processor entry
 935  *
 936  * This is entered for thread 0 of a secondary core, all other threads
 937  * are expected to be stopped. It's similar to start_initialization_book3e
 938  * except that it's generally entered from the holding loop in head_64.S
 939  * after CPUs have been gathered by Open Firmware.
 940  *
 941  * We assume we are in 32 bits mode running with whatever TLB entry was
 942  * set for us by the firmware or POR engine.
 943  */
 944 _GLOBAL(book3e_secondary_core_init_tlb_set)
 945         li      r4,1
 946         b       .generic_secondary_smp_init
 947
 948 _GLOBAL(book3e_secondary_core_init)
 949         mflr    r28
 950
 951         /* Do we need to setup initial TLB entry ? */
 952         cmplwi  r4,0
 953         bne     2f
 954
 955         /* Setup TLB for this core */
 956         bl      .initial_tlb_book3e
 957
 958         /* We can return from the above running at a different
 959          * address, so recalculate r2 (TOC)
 960          */
 961         bl      .relative_toc
 962
 963         /* Init global core bits */
 964 2:      bl      .init_core_book3e
 965
 966         /* Init per-thread bits */
 967 3:      bl      .init_thread_book3e
 968
 969         /* Return to common init code at proper virtual address.
 970          *
 971          * Due to various previous assumptions, we know we entered this
 972          * function at either the final PAGE_OFFSET mapping or using a
 973          * 1:1 mapping at 0, so we don't bother doing a complicated check
 974          * here, we just ensure the return address has the right top bits.
 975          *
 976          * Note that if we ever want to be smarter about where we can be
 977          * started from, we have to be careful that by the time we reach
 978          * the code below we may already be running at a different location
 979          * than the one we were called from since initial_tlb_book3e can
 980          * have moved us already.
 981          */
 982         cmpdi   cr0,r28,0
 983         blt     1f
 984         lis     r3,PAGE_OFFSET@highest
 985         sldi    r3,r3,32
 986         or      r28,r28,r3
 987 1:      mtlr    r28
 988         blr
 989
 990 _GLOBAL(book3e_secondary_thread_init)
 991         mflr    r28
 992         b       3b
 993
 994 _STATIC(init_core_book3e)
 995         /* Establish the interrupt vector base */
 996         LOAD_REG_IMMEDIATE(r3, interrupt_base_book3e)
 997         mtspr   SPRN_IVPR,r3
 998         sync
 999         blr
1000
1001 _STATIC(init_thread_book3e)
1002         lis     r3,(SPRN_EPCR_ICM | SPRN_EPCR_GICM)@h
1003         mtspr   SPRN_EPCR,r3
1004
1005         /* Make sure interrupts are off */
1006         wrteei  0
1007
1008         /* disable all timers and clear out status */
1009         li      r3,0
1010         mtspr   SPRN_TCR,r3
1011         mfspr   r3,SPRN_TSR
1012         mtspr   SPRN_TSR,r3
1013
1014         blr
1015
1016 _GLOBAL(__setup_base_ivors)
1017         SET_IVOR(0, 0x020) /* Critical Input */
1018         SET_IVOR(1, 0x000) /* Machine Check */
1019         SET_IVOR(2, 0x060) /* Data Storage */
1020         SET_IVOR(3, 0x080) /* Instruction Storage */
1021         SET_IVOR(4, 0x0a0) /* External Input */
1022         SET_IVOR(5, 0x0c0) /* Alignment */
1023         SET_IVOR(6, 0x0e0) /* Program */
1024         SET_IVOR(7, 0x100) /* FP Unavailable */
1025         SET_IVOR(8, 0x120) /* System Call */
1026         SET_IVOR(9, 0x140) /* Auxiliary Processor Unavailable */
1027         SET_IVOR(10, 0x160) /* Decrementer */
1028         SET_IVOR(11, 0x180) /* Fixed Interval Timer */
1029         SET_IVOR(12, 0x1a0) /* Watchdog Timer */
1030         SET_IVOR(13, 0x1c0) /* Data TLB Error */
1031         SET_IVOR(14, 0x1e0) /* Instruction TLB Error */
1032         SET_IVOR(15, 0x040) /* Debug */
1033
1034         sync
1035
1036         blr