arch/powerpc/kernel/head_32.S

   1 /*
   2  *  PowerPC version
   3  *    Copyright (C) 1995-1996 Gary Thomas (gdt@linuxppc.org)
   4  *
   5  *  Rewritten by Cort Dougan (cort@cs.nmt.edu) for PReP
   6  *    Copyright (C) 1996 Cort Dougan <cort@cs.nmt.edu>
   7  *  Adapted for Power Macintosh by Paul Mackerras.
   8  *  Low-level exception handlers and MMU support
   9  *  rewritten by Paul Mackerras.
  10  *    Copyright (C) 1996 Paul Mackerras.
  11  *  MPC8xx modifications Copyright (C) 1997 Dan Malek (dmalek@jlc.net).
  12  *  Amiga/APUS changes by Jesper Skov (jskov@cygnus.co.uk).
  13  *
  14  *  This file contains the low-level support and setup for the
  15  *  PowerPC platform, including trap and interrupt dispatch.
  16  *  (The PPC 8xx embedded CPUs use head_8xx.S instead.)
  17  *
  18  *  This program is free software; you can redistribute it and/or
  19  *  modify it under the terms of the GNU General Public License
  20  *  as published by the Free Software Foundation; either version
  21  *  2 of the License, or (at your option) any later version.
  22  *
  23  */
  24
  25 #include <linux/config.h>
  26 #include <asm/reg.h>
  27 #include <asm/page.h>
  28 #include <asm/mmu.h>
  29 #include <asm/pgtable.h>
  30 #include <asm/cputable.h>
  31 #include <asm/cache.h>
  32 #include <asm/thread_info.h>
  33 #include <asm/ppc_asm.h>
  34 #include <asm/asm-offsets.h>
  35
  36 #ifdef CONFIG_APUS
  37 #include <asm/amigappc.h>
  38 #endif
  39
  40 /* 601 only have IBAT; cr0.eq is set on 601 when using this macro */
  41 #define LOAD_BAT(n, reg, RA, RB)        \
  42         /* see the comment for clear_bats() -- Cort */ \
  43         li      RA,0;                   \
  44         mtspr   SPRN_IBAT##n##U,RA;     \
  45         mtspr   SPRN_DBAT##n##U,RA;     \
  46         lwz     RA,(n*16)+0(reg);       \
  47         lwz     RB,(n*16)+4(reg);       \
  48         mtspr   SPRN_IBAT##n##U,RA;     \
  49         mtspr   SPRN_IBAT##n##L,RB;     \
  50         beq     1f;                     \
  51         lwz     RA,(n*16)+8(reg);       \
  52         lwz     RB,(n*16)+12(reg);      \
  53         mtspr   SPRN_DBAT##n##U,RA;     \
  54         mtspr   SPRN_DBAT##n##L,RB;     \
  55 1:
  56
  57         .text
  58         .stabs  "arch/powerpc/kernel/",N_SO,0,0,0f
  59         .stabs  "head_32.S",N_SO,0,0,0f
  60 0:
  61         .globl  _stext
  62 _stext:
  63
  64 /*
  65  * _start is defined this way because the XCOFF loader in the OpenFirmware
  66  * on the powermac expects the entry point to be a procedure descriptor.
  67  */
  68         .text
  69         .globl  _start
  70 _start:
  71         /*
  72          * These are here for legacy reasons, the kernel used to
  73          * need to look like a coff function entry for the pmac
  74          * but we're always started by some kind of bootloader now.
  75          *  -- Cort
  76          */
  77         nop     /* used by __secondary_hold on prep (mtx) and chrp smp */
  78         nop     /* used by __secondary_hold on prep (mtx) and chrp smp */
  79         nop
  80
  81 /* PMAC
  82  * Enter here with the kernel text, data and bss loaded starting at
  83  * 0, running with virtual == physical mapping.
  84  * r5 points to the prom entry point (the client interface handler
  85  * address).  Address translation is turned on, with the prom
  86  * managing the hash table.  Interrupts are disabled.  The stack
  87  * pointer (r1) points to just below the end of the half-meg region
  88  * from 0x380000 - 0x400000, which is mapped in already.
  89  *
  90  * If we are booted from MacOS via BootX, we enter with the kernel
  91  * image loaded somewhere, and the following values in registers:
  92  *  r3: 'BooX' (0x426f6f58)
  93  *  r4: virtual address of boot_infos_t
  94  *  r5: 0
  95  *
  96  * APUS
  97  *   r3: 'APUS'
  98  *   r4: physical address of memory base
  99  *   Linux/m68k style BootInfo structure at &_end.
 100  *
 101  * PREP
 102  * This is jumped to on prep systems right after the kernel is relocated
 103  * to its proper place in memory by the boot loader.  The expected layout
 104  * of the regs is:
 105  *   r3: ptr to residual data
 106  *   r4: initrd_start or if no initrd then 0
 107  *   r5: initrd_end - unused if r4 is 0
 108  *   r6: Start of command line string
 109  *   r7: End of command line string
 110  *
 111  * This just gets a minimal mmu environment setup so we can call
 112  * start_here() to do the real work.
 113  * -- Cort
 114  */
 115
 116         .globl  __start
 117 __start:
 118 /*
 119  * We have to do any OF calls before we map ourselves to KERNELBASE,
 120  * because OF may have I/O devices mapped into that area
 121  * (particularly on CHRP).
 122  */
 123         cmpwi   0,r5,0
 124         beq     1f
 125         bl      prom_init
 126         trap
 127
 128 1:      mr      r31,r3                  /* save parameters */
 129         mr      r30,r4
 130         li      r24,0                   /* cpu # */
 131
 132 /*
 133  * early_init() does the early machine identification and does
 134  * the necessary low-level setup and clears the BSS
 135  *  -- Cort <cort@fsmlabs.com>
 136  */
 137         bl      early_init
 138
 139 #ifdef CONFIG_APUS
 140 /* On APUS the __va/__pa constants need to be set to the correct
 141  * values before continuing.
 142  */
 143         mr      r4,r30
 144         bl      fix_mem_constants
 145 #endif /* CONFIG_APUS */
 146
 147 /* Switch MMU off, clear BATs and flush TLB. At this point, r3 contains
 148  * the physical address we are running at, returned by early_init()
 149  */
 150         bl      mmu_off
 151 __after_mmu_off:
 152         bl      clear_bats
 153         bl      flush_tlbs
 154
 155         bl      initial_bats
 156
 157 /*
 158  * Call setup_cpu for CPU 0 and initialize 6xx Idle
 159  */
 160         bl      reloc_offset
 161         li      r24,0                   /* cpu# */
 162         bl      call_setup_cpu          /* Call setup_cpu for this CPU */
 163 #ifdef CONFIG_6xx
 164         bl      reloc_offset
 165         bl      init_idle_6xx
 166 #endif /* CONFIG_6xx */
 167
 168
 169 #ifndef CONFIG_APUS
 170 /*
 171  * We need to run with _start at physical address 0.
 172  * On CHRP, we are loaded at 0x10000 since OF on CHRP uses
 173  * the exception vectors at 0 (and therefore this copy
 174  * overwrites OF's exception vectors with our own).
 175  * The MMU is off at this point.
 176  */
 177         bl      reloc_offset
 178         mr      r26,r3
 179         addis   r4,r3,KERNELBASE@h      /* current address of _start */
 180         cmpwi   0,r4,0                  /* are we already running at 0? */
 181         bne     relocate_kernel
 182 #endif /* CONFIG_APUS */
 183 /*
 184  * we now have the 1st 16M of ram mapped with the bats.
 185  * prep needs the mmu to be turned on here, but pmac already has it on.
 186  * this shouldn't bother the pmac since it just gets turned on again
 187  * as we jump to our code at KERNELBASE. -- Cort
 188  * Actually no, pmac doesn't have it on any more. BootX enters with MMU
 189  * off, and in other cases, we now turn it off before changing BATs above.
 190  */
 191 turn_on_mmu:
 192         mfmsr   r0
 193         ori     r0,r0,MSR_DR|MSR_IR
 194         mtspr   SPRN_SRR1,r0
 195         lis     r0,start_here@h
 196         ori     r0,r0,start_here@l
 197         mtspr   SPRN_SRR0,r0
 198         SYNC
 199         RFI                             /* enables MMU */
 200
 201 /*
 202  * We need __secondary_hold as a place to hold the other cpus on
 203  * an SMP machine, even when we are running a UP kernel.
 204  */
 205         . = 0xc0                        /* for prep bootloader */
 206         li      r3,1                    /* MTX only has 1 cpu */
 207         .globl  __secondary_hold
 208 __secondary_hold:
 209         /* tell the master we're here */
 210         stw     r3,__secondary_hold_acknowledge@l(0)
 211 #ifdef CONFIG_SMP
 212 100:    lwz     r4,0(0)
 213         /* wait until we're told to start */
 214         cmpw    0,r4,r3
 215         bne     100b
 216         /* our cpu # was at addr 0 - go */
 217         mr      r24,r3                  /* cpu # */
 218         b       __secondary_start
 219 #else
 220         b       .
 221 #endif /* CONFIG_SMP */
 222
 223         .globl  __secondary_hold_spinloop
 224 __secondary_hold_spinloop:
 225         .long   0
 226         .globl  __secondary_hold_acknowledge
 227 __secondary_hold_acknowledge:
 228         .long   -1
 229
 230 /*
 231  * Exception entry code.  This code runs with address translation
 232  * turned off, i.e. using physical addresses.
 233  * We assume sprg3 has the physical address of the current
 234  * task's thread_struct.
 235  */
 236 #define EXCEPTION_PROLOG        \
 237         mtspr   SPRN_SPRG0,r10; \
 238         mtspr   SPRN_SPRG1,r11; \
 239         mfcr    r10;            \
 240         EXCEPTION_PROLOG_1;     \
 241         EXCEPTION_PROLOG_2
 242
 243 #define EXCEPTION_PROLOG_1      \
 244         mfspr   r11,SPRN_SRR1;          /* check whether user or kernel */ \
 245         andi.   r11,r11,MSR_PR; \
 246         tophys(r11,r1);                 /* use tophys(r1) if kernel */ \
 247         beq     1f;             \
 248         mfspr   r11,SPRN_SPRG3; \
 249         lwz     r11,THREAD_INFO-THREAD(r11);    \
 250         addi    r11,r11,THREAD_SIZE;    \
 251         tophys(r11,r11);        \
 252 1:      subi    r11,r11,INT_FRAME_SIZE  /* alloc exc. frame */
 253
 254
 255 #define EXCEPTION_PROLOG_2      \
 256         CLR_TOP32(r11);         \
 257         stw     r10,_CCR(r11);          /* save registers */ \
 258         stw     r12,GPR12(r11); \
 259         stw     r9,GPR9(r11);   \
 260         mfspr   r10,SPRN_SPRG0; \
 261         stw     r10,GPR10(r11); \
 262         mfspr   r12,SPRN_SPRG1; \
 263         stw     r12,GPR11(r11); \
 264         mflr    r10;            \
 265         stw     r10,_LINK(r11); \
 266         mfspr   r12,SPRN_SRR0;  \
 267         mfspr   r9,SPRN_SRR1;   \
 268         stw     r1,GPR1(r11);   \
 269         stw     r1,0(r11);      \
 270         tovirt(r1,r11);                 /* set new kernel sp */ \
 271         li      r10,MSR_KERNEL & ~(MSR_IR|MSR_DR); /* can take exceptions */ \
 272         MTMSRD(r10);                    /* (except for mach check in rtas) */ \
 273         stw     r0,GPR0(r11);   \
 274         SAVE_4GPRS(3, r11);     \
 275         SAVE_2GPRS(7, r11)
 276
 277 /*
 278  * Note: code which follows this uses cr0.eq (set if from kernel),
 279  * r11, r12 (SRR0), and r9 (SRR1).
 280  *
 281  * Note2: once we have set r1 we are in a position to take exceptions
 282  * again, and we could thus set MSR:RI at that point.
 283  */
 284
 285 /*
 286  * Exception vectors.
 287  */
 288 #define EXCEPTION(n, label, hdlr, xfer)         \
 289         . = n;                                  \
 290 label:                                          \
 291         EXCEPTION_PROLOG;                       \
 292         addi    r3,r1,STACK_FRAME_OVERHEAD;     \
 293         xfer(n, hdlr)
 294
 295 #define EXC_XFER_TEMPLATE(n, hdlr, trap, copyee, tfer, ret)     \
 296         li      r10,trap;                                       \
 297         stw     r10,_TRAP(r11);                                 \
 298         li      r10,MSR_KERNEL;                                 \
 299         copyee(r10, r9);                                        \
 300         bl      tfer;                                           \
 301 i##n:                                                           \
 302         .long   hdlr;                                           \
 303         .long   ret
 304
 305 #define COPY_EE(d, s)           rlwimi d,s,0,16,16
 306 #define NOCOPY(d, s)
 307
 308 #define EXC_XFER_STD(n, hdlr)           \
 309         EXC_XFER_TEMPLATE(n, hdlr, n, NOCOPY, transfer_to_handler_full, \
 310                           ret_from_except_full)
 311
 312 #define EXC_XFER_LITE(n, hdlr)          \
 313         EXC_XFER_TEMPLATE(n, hdlr, n+1, NOCOPY, transfer_to_handler, \
 314                           ret_from_except)
 315
 316 #define EXC_XFER_EE(n, hdlr)            \
 317         EXC_XFER_TEMPLATE(n, hdlr, n, COPY_EE, transfer_to_handler_full, \
 318                           ret_from_except_full)
 319
 320 #define EXC_XFER_EE_LITE(n, hdlr)       \
 321         EXC_XFER_TEMPLATE(n, hdlr, n+1, COPY_EE, transfer_to_handler, \
 322                           ret_from_except)
 323
 324 /* System reset */
 325 /* core99 pmac starts the seconary here by changing the vector, and
 326    putting it back to what it was (unknown_exception) when done.  */
 327 #if defined(CONFIG_GEMINI) && defined(CONFIG_SMP)
 328         . = 0x100
 329         b       __secondary_start_gemini
 330 #else
 331         EXCEPTION(0x100, Reset, unknown_exception, EXC_XFER_STD)
 332 #endif
 333
 334 /* Machine check */
 335 /*
 336  * On CHRP, this is complicated by the fact that we could get a
 337  * machine check inside RTAS, and we have no guarantee that certain
 338  * critical registers will have the values we expect.  The set of
 339  * registers that might have bad values includes all the GPRs
 340  * and all the BATs.  We indicate that we are in RTAS by putting
 341  * a non-zero value, the address of the exception frame to use,
 342  * in SPRG2.  The machine check handler checks SPRG2 and uses its
 343  * value if it is non-zero.  If we ever needed to free up SPRG2,
 344  * we could use a field in the thread_info or thread_struct instead.
 345  * (Other exception handlers assume that r1 is a valid kernel stack
 346  * pointer when we take an exception from supervisor mode.)
 347  *      -- paulus.
 348  */
 349         . = 0x200
 350         mtspr   SPRN_SPRG0,r10
 351         mtspr   SPRN_SPRG1,r11
 352         mfcr    r10
 353 #ifdef CONFIG_PPC_CHRP
 354         mfspr   r11,SPRN_SPRG2
 355         cmpwi   0,r11,0
 356         bne     7f
 357 #endif /* CONFIG_PPC_CHRP */
 358         EXCEPTION_PROLOG_1
 359 7:      EXCEPTION_PROLOG_2
 360         addi    r3,r1,STACK_FRAME_OVERHEAD
 361 #ifdef CONFIG_PPC_CHRP
 362         mfspr   r4,SPRN_SPRG2
 363         cmpwi   cr1,r4,0
 364         bne     cr1,1f
 365 #endif
 366         EXC_XFER_STD(0x200, machine_check_exception)
 367 #ifdef CONFIG_PPC_CHRP
 368 1:      b       machine_check_in_rtas
 369 #endif
 370
 371 /* Data access exception. */
 372         . = 0x300
 373 DataAccess:
 374         EXCEPTION_PROLOG
 375         mfspr   r10,SPRN_DSISR
 376         andis.  r0,r10,0xa470           /* weird error? */
 377         bne     1f                      /* if not, try to put a PTE */
 378         mfspr   r4,SPRN_DAR             /* into the hash table */
 379         rlwinm  r3,r10,32-15,21,21      /* DSISR_STORE -> _PAGE_RW */
 380         bl      hash_page
 381 1:      stw     r10,_DSISR(r11)
 382         mr      r5,r10
 383         mfspr   r4,SPRN_DAR
 384         EXC_XFER_EE_LITE(0x300, handle_page_fault)
 385
 386
 387 /* Instruction access exception. */
 388         . = 0x400
 389 InstructionAccess:
 390         EXCEPTION_PROLOG
 391         andis.  r0,r9,0x4000            /* no pte found? */
 392         beq     1f                      /* if so, try to put a PTE */
 393         li      r3,0                    /* into the hash table */
 394         mr      r4,r12                  /* SRR0 is fault address */
 395         bl      hash_page
 396 1:      mr      r4,r12
 397         mr      r5,r9
 398         EXC_XFER_EE_LITE(0x400, handle_page_fault)
 399
 400 /* External interrupt */
 401         EXCEPTION(0x500, HardwareInterrupt, do_IRQ, EXC_XFER_LITE)
 402
 403 /* Alignment exception */
 404         . = 0x600
 405 Alignment:
 406         EXCEPTION_PROLOG
 407         mfspr   r4,SPRN_DAR
 408         stw     r4,_DAR(r11)
 409         mfspr   r5,SPRN_DSISR
 410         stw     r5,_DSISR(r11)
 411         addi    r3,r1,STACK_FRAME_OVERHEAD
 412         EXC_XFER_EE(0x600, alignment_exception)
 413
 414 /* Program check exception */
 415         EXCEPTION(0x700, ProgramCheck, program_check_exception, EXC_XFER_STD)
 416
 417 /* Floating-point unavailable */
 418         . = 0x800
 419 FPUnavailable:
 420         EXCEPTION_PROLOG
 421         bne     load_up_fpu             /* if from user, just load it up */
 422         addi    r3,r1,STACK_FRAME_OVERHEAD
 423         EXC_XFER_EE_LITE(0x800, kernel_fp_unavailable_exception)
 424
 425 /* Decrementer */
 426         EXCEPTION(0x900, Decrementer, timer_interrupt, EXC_XFER_LITE)
 427
 428         EXCEPTION(0xa00, Trap_0a, unknown_exception, EXC_XFER_EE)
 429         EXCEPTION(0xb00, Trap_0b, unknown_exception, EXC_XFER_EE)
 430
 431 /* System call */
 432         . = 0xc00
 433 SystemCall:
 434         EXCEPTION_PROLOG
 435         EXC_XFER_EE_LITE(0xc00, DoSyscall)
 436
 437 /* Single step - not used on 601 */
 438         EXCEPTION(0xd00, SingleStep, single_step_exception, EXC_XFER_STD)
 439         EXCEPTION(0xe00, Trap_0e, unknown_exception, EXC_XFER_EE)
 440
 441 /*
 442  * The Altivec unavailable trap is at 0x0f20.  Foo.
 443  * We effectively remap it to 0x3000.
 444  * We include an altivec unavailable exception vector even if
 445  * not configured for Altivec, so that you can't panic a
 446  * non-altivec kernel running on a machine with altivec just
 447  * by executing an altivec instruction.
 448  */
 449         . = 0xf00
 450         b       Trap_0f
 451
 452         . = 0xf20
 453         b       AltiVecUnavailable
 454
 455 Trap_0f:
 456         EXCEPTION_PROLOG
 457         addi    r3,r1,STACK_FRAME_OVERHEAD
 458         EXC_XFER_EE(0xf00, unknown_exception)
 459
 460 /*
 461  * Handle TLB miss for instruction on 603/603e.
 462  * Note: we get an alternate set of r0 - r3 to use automatically.
 463  */
 464         . = 0x1000
 465 InstructionTLBMiss:
 466 /*
 467  * r0:  stored ctr
 468  * r1:  linux style pte ( later becomes ppc hardware pte )
 469  * r2:  ptr to linux-style pte
 470  * r3:  scratch
 471  */
 472         mfctr   r0
 473         /* Get PTE (linux-style) and check access */
 474         mfspr   r3,SPRN_IMISS
 475         lis     r1,KERNELBASE@h         /* check if kernel address */
 476         cmplw   0,r3,r1
 477         mfspr   r2,SPRN_SPRG3
 478         li      r1,_PAGE_USER|_PAGE_PRESENT /* low addresses tested as user */
 479         lwz     r2,PGDIR(r2)
 480         blt+    112f
 481         lis     r2,swapper_pg_dir@ha    /* if kernel address, use */
 482         addi    r2,r2,swapper_pg_dir@l  /* kernel page table */
 483         mfspr   r1,SPRN_SRR1            /* and MSR_PR bit from SRR1 */
 484         rlwinm  r1,r1,32-12,29,29       /* shift MSR_PR to _PAGE_USER posn */
 485 112:    tophys(r2,r2)
 486         rlwimi  r2,r3,12,20,29          /* insert top 10 bits of address */
 487         lwz     r2,0(r2)                /* get pmd entry */
 488         rlwinm. r2,r2,0,0,19            /* extract address of pte page */
 489         beq-    InstructionAddressInvalid       /* return if no mapping */
 490         rlwimi  r2,r3,22,20,29          /* insert next 10 bits of address */
 491         lwz     r3,0(r2)                /* get linux-style pte */
 492         andc.   r1,r1,r3                /* check access & ~permission */
 493         bne-    InstructionAddressInvalid /* return if access not permitted */
 494         ori     r3,r3,_PAGE_ACCESSED    /* set _PAGE_ACCESSED in pte */
 495         /*
 496          * NOTE! We are assuming this is not an SMP system, otherwise
 497          * we would need to update the pte atomically with lwarx/stwcx.
 498          */
 499         stw     r3,0(r2)                /* update PTE (accessed bit) */
 500         /* Convert linux-style PTE to low word of PPC-style PTE */
 501         rlwinm  r1,r3,32-10,31,31       /* _PAGE_RW -> PP lsb */
 502         rlwinm  r2,r3,32-7,31,31        /* _PAGE_DIRTY -> PP lsb */
 503         and     r1,r1,r2                /* writable if _RW and _DIRTY */
 504         rlwimi  r3,r3,32-1,30,30        /* _PAGE_USER -> PP msb */
 505         rlwimi  r3,r3,32-1,31,31        /* _PAGE_USER -> PP lsb */
 506         ori     r1,r1,0xe14             /* clear out reserved bits and M */
 507         andc    r1,r3,r1                /* PP = user? (rw&dirty? 2: 3): 0 */
 508         mtspr   SPRN_RPA,r1
 509         mfspr   r3,SPRN_IMISS
 510         tlbli   r3
 511         mfspr   r3,SPRN_SRR1            /* Need to restore CR0 */
 512         mtcrf   0x80,r3
 513         rfi
 514 InstructionAddressInvalid:
 515         mfspr   r3,SPRN_SRR1
 516         rlwinm  r1,r3,9,6,6     /* Get load/store bit */
 517
 518         addis   r1,r1,0x2000
 519         mtspr   SPRN_DSISR,r1   /* (shouldn't be needed) */
 520         mtctr   r0              /* Restore CTR */
 521         andi.   r2,r3,0xFFFF    /* Clear upper bits of SRR1 */
 522         or      r2,r2,r1
 523         mtspr   SPRN_SRR1,r2
 524         mfspr   r1,SPRN_IMISS   /* Get failing address */
 525         rlwinm. r2,r2,0,31,31   /* Check for little endian access */
 526         rlwimi  r2,r2,1,30,30   /* change 1 -> 3 */
 527         xor     r1,r1,r2
 528         mtspr   SPRN_DAR,r1     /* Set fault address */
 529         mfmsr   r0              /* Restore "normal" registers */
 530         xoris   r0,r0,MSR_TGPR>>16
 531         mtcrf   0x80,r3         /* Restore CR0 */
 532         mtmsr   r0
 533         b       InstructionAccess
 534
 535 /*
 536  * Handle TLB miss for DATA Load operation on 603/603e
 537  */
 538         . = 0x1100
 539 DataLoadTLBMiss:
 540 /*
 541  * r0:  stored ctr
 542  * r1:  linux style pte ( later becomes ppc hardware pte )
 543  * r2:  ptr to linux-style pte
 544  * r3:  scratch
 545  */
 546         mfctr   r0
 547         /* Get PTE (linux-style) and check access */
 548         mfspr   r3,SPRN_DMISS
 549         lis     r1,KERNELBASE@h         /* check if kernel address */
 550         cmplw   0,r3,r1
 551         mfspr   r2,SPRN_SPRG3
 552         li      r1,_PAGE_USER|_PAGE_PRESENT /* low addresses tested as user */
 553         lwz     r2,PGDIR(r2)
 554         blt+    112f
 555         lis     r2,swapper_pg_dir@ha    /* if kernel address, use */
 556         addi    r2,r2,swapper_pg_dir@l  /* kernel page table */
 557         mfspr   r1,SPRN_SRR1            /* and MSR_PR bit from SRR1 */
 558         rlwinm  r1,r1,32-12,29,29       /* shift MSR_PR to _PAGE_USER posn */
 559 112:    tophys(r2,r2)
 560         rlwimi  r2,r3,12,20,29          /* insert top 10 bits of address */
 561         lwz     r2,0(r2)                /* get pmd entry */
 562         rlwinm. r2,r2,0,0,19            /* extract address of pte page */
 563         beq-    DataAddressInvalid      /* return if no mapping */
 564         rlwimi  r2,r3,22,20,29          /* insert next 10 bits of address */
 565         lwz     r3,0(r2)                /* get linux-style pte */
 566         andc.   r1,r1,r3                /* check access & ~permission */
 567         bne-    DataAddressInvalid      /* return if access not permitted */
 568         ori     r3,r3,_PAGE_ACCESSED    /* set _PAGE_ACCESSED in pte */
 569         /*
 570          * NOTE! We are assuming this is not an SMP system, otherwise
 571          * we would need to update the pte atomically with lwarx/stwcx.
 572          */
 573         stw     r3,0(r2)                /* update PTE (accessed bit) */
 574         /* Convert linux-style PTE to low word of PPC-style PTE */
 575         rlwinm  r1,r3,32-10,31,31       /* _PAGE_RW -> PP lsb */
 576         rlwinm  r2,r3,32-7,31,31        /* _PAGE_DIRTY -> PP lsb */
 577         and     r1,r1,r2                /* writable if _RW and _DIRTY */
 578         rlwimi  r3,r3,32-1,30,30        /* _PAGE_USER -> PP msb */
 579         rlwimi  r3,r3,32-1,31,31        /* _PAGE_USER -> PP lsb */
 580         ori     r1,r1,0xe14             /* clear out reserved bits and M */
 581         andc    r1,r3,r1                /* PP = user? (rw&dirty? 2: 3): 0 */
 582         mtspr   SPRN_RPA,r1
 583         mfspr   r3,SPRN_DMISS
 584         tlbld   r3
 585         mfspr   r3,SPRN_SRR1            /* Need to restore CR0 */
 586         mtcrf   0x80,r3
 587         rfi
 588 DataAddressInvalid:
 589         mfspr   r3,SPRN_SRR1
 590         rlwinm  r1,r3,9,6,6     /* Get load/store bit */
 591         addis   r1,r1,0x2000
 592         mtspr   SPRN_DSISR,r1
 593         mtctr   r0              /* Restore CTR */
 594         andi.   r2,r3,0xFFFF    /* Clear upper bits of SRR1 */
 595         mtspr   SPRN_SRR1,r2
 596         mfspr   r1,SPRN_DMISS   /* Get failing address */
 597         rlwinm. r2,r2,0,31,31   /* Check for little endian access */
 598         beq     20f             /* Jump if big endian */
 599         xori    r1,r1,3
 600 20:     mtspr   SPRN_DAR,r1     /* Set fault address */
 601         mfmsr   r0              /* Restore "normal" registers */
 602         xoris   r0,r0,MSR_TGPR>>16
 603         mtcrf   0x80,r3         /* Restore CR0 */
 604         mtmsr   r0
 605         b       DataAccess
 606
 607 /*
 608  * Handle TLB miss for DATA Store on 603/603e
 609  */
 610         . = 0x1200
 611 DataStoreTLBMiss:
 612 /*
 613  * r0:  stored ctr
 614  * r1:  linux style pte ( later becomes ppc hardware pte )
 615  * r2:  ptr to linux-style pte
 616  * r3:  scratch
 617  */
 618         mfctr   r0
 619         /* Get PTE (linux-style) and check access */
 620         mfspr   r3,SPRN_DMISS
 621         lis     r1,KERNELBASE@h         /* check if kernel address */
 622         cmplw   0,r3,r1
 623         mfspr   r2,SPRN_SPRG3
 624         li      r1,_PAGE_RW|_PAGE_USER|_PAGE_PRESENT /* access flags */
 625         lwz     r2,PGDIR(r2)
 626         blt+    112f
 627         lis     r2,swapper_pg_dir@ha    /* if kernel address, use */
 628         addi    r2,r2,swapper_pg_dir@l  /* kernel page table */
 629         mfspr   r1,SPRN_SRR1            /* and MSR_PR bit from SRR1 */
 630         rlwinm  r1,r1,32-12,29,29       /* shift MSR_PR to _PAGE_USER posn */
 631 112:    tophys(r2,r2)
 632         rlwimi  r2,r3,12,20,29          /* insert top 10 bits of address */
 633         lwz     r2,0(r2)                /* get pmd entry */
 634         rlwinm. r2,r2,0,0,19            /* extract address of pte page */
 635         beq-    DataAddressInvalid      /* return if no mapping */
 636         rlwimi  r2,r3,22,20,29          /* insert next 10 bits of address */
 637         lwz     r3,0(r2)                /* get linux-style pte */
 638         andc.   r1,r1,r3                /* check access & ~permission */
 639         bne-    DataAddressInvalid      /* return if access not permitted */
 640         ori     r3,r3,_PAGE_ACCESSED|_PAGE_DIRTY
 641         /*
 642          * NOTE! We are assuming this is not an SMP system, otherwise
 643          * we would need to update the pte atomically with lwarx/stwcx.
 644          */
 645         stw     r3,0(r2)                /* update PTE (accessed/dirty bits) */
 646         /* Convert linux-style PTE to low word of PPC-style PTE */
 647         rlwimi  r3,r3,32-1,30,30        /* _PAGE_USER -> PP msb */
 648         li      r1,0xe15                /* clear out reserved bits and M */
 649         andc    r1,r3,r1                /* PP = user? 2: 0 */
 650         mtspr   SPRN_RPA,r1
 651         mfspr   r3,SPRN_DMISS
 652         tlbld   r3
 653         mfspr   r3,SPRN_SRR1            /* Need to restore CR0 */
 654         mtcrf   0x80,r3
 655         rfi
 656
 657 #ifndef CONFIG_ALTIVEC
 658 #define altivec_assist_exception        unknown_exception
 659 #endif
 660
 661         EXCEPTION(0x1300, Trap_13, instruction_breakpoint_exception, EXC_XFER_EE)
 662         EXCEPTION(0x1400, SMI, SMIException, EXC_XFER_EE)
 663         EXCEPTION(0x1500, Trap_15, unknown_exception, EXC_XFER_EE)
 664         EXCEPTION(0x1600, Trap_16, altivec_assist_exception, EXC_XFER_EE)
 665         EXCEPTION(0x1700, Trap_17, TAUException, EXC_XFER_STD)
 666         EXCEPTION(0x1800, Trap_18, unknown_exception, EXC_XFER_EE)
 667         EXCEPTION(0x1900, Trap_19, unknown_exception, EXC_XFER_EE)
 668         EXCEPTION(0x1a00, Trap_1a, unknown_exception, EXC_XFER_EE)
 669         EXCEPTION(0x1b00, Trap_1b, unknown_exception, EXC_XFER_EE)
 670         EXCEPTION(0x1c00, Trap_1c, unknown_exception, EXC_XFER_EE)
 671         EXCEPTION(0x1d00, Trap_1d, unknown_exception, EXC_XFER_EE)
 672         EXCEPTION(0x1e00, Trap_1e, unknown_exception, EXC_XFER_EE)
 673         EXCEPTION(0x1f00, Trap_1f, unknown_exception, EXC_XFER_EE)
 674         EXCEPTION(0x2000, RunMode, RunModeException, EXC_XFER_EE)
 675         EXCEPTION(0x2100, Trap_21, unknown_exception, EXC_XFER_EE)
 676         EXCEPTION(0x2200, Trap_22, unknown_exception, EXC_XFER_EE)
 677         EXCEPTION(0x2300, Trap_23, unknown_exception, EXC_XFER_EE)
 678         EXCEPTION(0x2400, Trap_24, unknown_exception, EXC_XFER_EE)
 679         EXCEPTION(0x2500, Trap_25, unknown_exception, EXC_XFER_EE)
 680         EXCEPTION(0x2600, Trap_26, unknown_exception, EXC_XFER_EE)
 681         EXCEPTION(0x2700, Trap_27, unknown_exception, EXC_XFER_EE)
 682         EXCEPTION(0x2800, Trap_28, unknown_exception, EXC_XFER_EE)
 683         EXCEPTION(0x2900, Trap_29, unknown_exception, EXC_XFER_EE)
 684         EXCEPTION(0x2a00, Trap_2a, unknown_exception, EXC_XFER_EE)
 685         EXCEPTION(0x2b00, Trap_2b, unknown_exception, EXC_XFER_EE)
 686         EXCEPTION(0x2c00, Trap_2c, unknown_exception, EXC_XFER_EE)
 687         EXCEPTION(0x2d00, Trap_2d, unknown_exception, EXC_XFER_EE)
 688         EXCEPTION(0x2e00, Trap_2e, unknown_exception, EXC_XFER_EE)
 689         EXCEPTION(0x2f00, MOLTrampoline, unknown_exception, EXC_XFER_EE_LITE)
 690
 691         .globl mol_trampoline
 692         .set mol_trampoline, i0x2f00
 693
 694         . = 0x3000
 695
 696 AltiVecUnavailable:
 697         EXCEPTION_PROLOG
 698 #ifdef CONFIG_ALTIVEC
 699         bne     load_up_altivec         /* if from user, just load it up */
 700 #endif /* CONFIG_ALTIVEC */
 701         EXC_XFER_EE_LITE(0xf20, altivec_unavailable_exception)
 702
 703 #ifdef CONFIG_ALTIVEC
 704 /* Note that the AltiVec support is closely modeled after the FP
 705  * support.  Changes to one are likely to be applicable to the
 706  * other!  */
 707 load_up_altivec:
 708 /*
 709  * Disable AltiVec for the task which had AltiVec previously,
 710  * and save its AltiVec registers in its thread_struct.
 711  * Enables AltiVec for use in the kernel on return.
 712  * On SMP we know the AltiVec units are free, since we give it up every
 713  * switch.  -- Kumar
 714  */
 715         mfmsr   r5
 716         oris    r5,r5,MSR_VEC@h
 717         MTMSRD(r5)                      /* enable use of AltiVec now */
 718         isync
 719 /*
 720  * For SMP, we don't do lazy AltiVec switching because it just gets too
 721  * horrendously complex, especially when a task switches from one CPU
 722  * to another.  Instead we call giveup_altivec in switch_to.
 723  */
 724 #ifndef CONFIG_SMP
 725         tophys(r6,0)
 726         addis   r3,r6,last_task_used_altivec@ha
 727         lwz     r4,last_task_used_altivec@l(r3)
 728         cmpwi   0,r4,0
 729         beq     1f
 730         add     r4,r4,r6
 731         addi    r4,r4,THREAD    /* want THREAD of last_task_used_altivec */
 732         SAVE_32VRS(0,r10,r4)
 733         mfvscr  vr0
 734         li      r10,THREAD_VSCR
 735         stvx    vr0,r10,r4
 736         lwz     r5,PT_REGS(r4)
 737         add     r5,r5,r6
 738         lwz     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
 739         lis     r10,MSR_VEC@h
 740         andc    r4,r4,r10       /* disable altivec for previous task */
 741         stw     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
 742 1:
 743 #endif /* CONFIG_SMP */
 744         /* enable use of AltiVec after return */
 745         oris    r9,r9,MSR_VEC@h
 746         mfspr   r5,SPRN_SPRG3           /* current task's THREAD (phys) */
 747         li      r4,1
 748         li      r10,THREAD_VSCR
 749         stw     r4,THREAD_USED_VR(r5)
 750         lvx     vr0,r10,r5
 751         mtvscr  vr0
 752         REST_32VRS(0,r10,r5)
 753 #ifndef CONFIG_SMP
 754         subi    r4,r5,THREAD
 755         sub     r4,r4,r6
 756         stw     r4,last_task_used_altivec@l(r3)
 757 #endif /* CONFIG_SMP */
 758         /* restore registers and return */
 759         /* we haven't used ctr or xer or lr */
 760         b       fast_exception_return
 761
 762 /*
 763  * AltiVec unavailable trap from kernel - print a message, but let
 764  * the task use AltiVec in the kernel until it returns to user mode.
 765  */
 766 KernelAltiVec:
 767         lwz     r3,_MSR(r1)
 768         oris    r3,r3,MSR_VEC@h
 769         stw     r3,_MSR(r1)     /* enable use of AltiVec after return */
 770         lis     r3,87f@h
 771         ori     r3,r3,87f@l
 772         mr      r4,r2           /* current */
 773         lwz     r5,_NIP(r1)
 774         bl      printk
 775         b       ret_from_except
 776 87:     .string "AltiVec used in kernel  (task=%p, pc=%x)  \n"
 777         .align  4,0
 778
 779 /*
 780  * giveup_altivec(tsk)
 781  * Disable AltiVec for the task given as the argument,
 782  * and save the AltiVec registers in its thread_struct.
 783  * Enables AltiVec for use in the kernel on return.
 784  */
 785
 786         .globl  giveup_altivec
 787 giveup_altivec:
 788         mfmsr   r5
 789         oris    r5,r5,MSR_VEC@h
 790         SYNC
 791         MTMSRD(r5)                      /* enable use of AltiVec now */
 792         isync
 793         cmpwi   0,r3,0
 794         beqlr-                          /* if no previous owner, done */
 795         addi    r3,r3,THREAD            /* want THREAD of task */
 796         lwz     r5,PT_REGS(r3)
 797         cmpwi   0,r5,0
 798         SAVE_32VRS(0, r4, r3)
 799         mfvscr  vr0
 800         li      r4,THREAD_VSCR
 801         stvx    vr0,r4,r3
 802         beq     1f
 803         lwz     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
 804         lis     r3,MSR_VEC@h
 805         andc    r4,r4,r3                /* disable AltiVec for previous task */
 806         stw     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
 807 1:
 808 #ifndef CONFIG_SMP
 809         li      r5,0
 810         lis     r4,last_task_used_altivec@ha
 811         stw     r5,last_task_used_altivec@l(r4)
 812 #endif /* CONFIG_SMP */
 813         blr
 814 #endif /* CONFIG_ALTIVEC */
 815
 816 /*
 817  * This code is jumped to from the startup code to copy
 818  * the kernel image to physical address 0.
 819  */
 820 relocate_kernel:
 821         addis   r9,r26,klimit@ha        /* fetch klimit */
 822         lwz     r25,klimit@l(r9)
 823         addis   r25,r25,-KERNELBASE@h
 824         li      r3,0                    /* Destination base address */
 825         li      r6,0                    /* Destination offset */
 826         li      r5,0x4000               /* # bytes of memory to copy */
 827         bl      copy_and_flush          /* copy the first 0x4000 bytes */
 828         addi    r0,r3,4f@l              /* jump to the address of 4f */
 829         mtctr   r0                      /* in copy and do the rest. */
 830         bctr                            /* jump to the copy */
 831 4:      mr      r5,r25
 832         bl      copy_and_flush          /* copy the rest */
 833         b       turn_on_mmu
 834
 835 /*
 836  * Copy routine used to copy the kernel to start at physical address 0
 837  * and flush and invalidate the caches as needed.
 838  * r3 = dest addr, r4 = source addr, r5 = copy limit, r6 = start offset
 839  * on exit, r3, r4, r5 are unchanged, r6 is updated to be >= r5.
 840  */
 841 _GLOBAL(copy_and_flush)
 842         addi    r5,r5,-4
 843         addi    r6,r6,-4
 844 4:      li      r0,L1_CACHE_BYTES/4
 845         mtctr   r0
 846 3:      addi    r6,r6,4                 /* copy a cache line */
 847         lwzx    r0,r6,r4
 848         stwx    r0,r6,r3
 849         bdnz    3b
 850         dcbst   r6,r3                   /* write it to memory */
 851         sync
 852         icbi    r6,r3                   /* flush the icache line */
 853         cmplw   0,r6,r5
 854         blt     4b
 855         sync                            /* additional sync needed on g4 */
 856         isync
 857         addi    r5,r5,4
 858         addi    r6,r6,4
 859         blr
 860
 861 #ifdef CONFIG_APUS
 862 /*
 863  * On APUS the physical base address of the kernel is not known at compile
 864  * time, which means the __pa/__va constants used are incorrect. In the
 865  * __init section is recorded the virtual addresses of instructions using
 866  * these constants, so all that has to be done is fix these before
 867  * continuing the kernel boot.
 868  *
 869  * r4 = The physical address of the kernel base.
 870  */
 871 fix_mem_constants:
 872         mr      r10,r4
 873         addis   r10,r10,-KERNELBASE@h    /* virt_to_phys constant */
 874         neg     r11,r10                  /* phys_to_virt constant */
 875
 876         lis     r12,__vtop_table_begin@h
 877         ori     r12,r12,__vtop_table_begin@l
 878         add     r12,r12,r10              /* table begin phys address */
 879         lis     r13,__vtop_table_end@h
 880         ori     r13,r13,__vtop_table_end@l
 881         add     r13,r13,r10              /* table end phys address */
 882         subi    r12,r12,4
 883         subi    r13,r13,4
 884 1:      lwzu    r14,4(r12)               /* virt address of instruction */
 885         add     r14,r14,r10              /* phys address of instruction */
 886         lwz     r15,0(r14)               /* instruction, now insert top */
 887         rlwimi  r15,r10,16,16,31         /* half of vp const in low half */
 888         stw     r15,0(r14)               /* of instruction and restore. */
 889         dcbst   r0,r14                   /* write it to memory */
 890         sync
 891         icbi    r0,r14                   /* flush the icache line */
 892         cmpw    r12,r13
 893         bne     1b
 894         sync                            /* additional sync needed on g4 */
 895         isync
 896
 897 /*
 898  * Map the memory where the exception handlers will
 899  * be copied to when hash constants have been patched.
 900  */
 901 #ifdef CONFIG_APUS_FAST_EXCEPT
 902         lis     r8,0xfff0
 903 #else
 904         lis     r8,0
 905 #endif
 906         ori     r8,r8,0x2               /* 128KB, supervisor */
 907         mtspr   SPRN_DBAT3U,r8
 908         mtspr   SPRN_DBAT3L,r8
 909
 910         lis     r12,__ptov_table_begin@h
 911         ori     r12,r12,__ptov_table_begin@l
 912         add     r12,r12,r10              /* table begin phys address */
 913         lis     r13,__ptov_table_end@h
 914         ori     r13,r13,__ptov_table_end@l
 915         add     r13,r13,r10              /* table end phys address */
 916         subi    r12,r12,4
 917         subi    r13,r13,4
 918 1:      lwzu    r14,4(r12)               /* virt address of instruction */
 919         add     r14,r14,r10              /* phys address of instruction */
 920         lwz     r15,0(r14)               /* instruction, now insert top */
 921         rlwimi  r15,r11,16,16,31         /* half of pv const in low half*/
 922         stw     r15,0(r14)               /* of instruction and restore. */
 923         dcbst   r0,r14                   /* write it to memory */
 924         sync
 925         icbi    r0,r14                   /* flush the icache line */
 926         cmpw    r12,r13
 927         bne     1b
 928
 929         sync                            /* additional sync needed on g4 */
 930         isync                           /* No speculative loading until now */
 931         blr
 932
 933 /***********************************************************************
 934  *  Please note that on APUS the exception handlers are located at the
 935  *  physical address 0xfff0000. For this reason, the exception handlers
 936  *  cannot use relative branches to access the code below.
 937  ***********************************************************************/
 938 #endif /* CONFIG_APUS */
 939
 940 #ifdef CONFIG_SMP
 941 #ifdef CONFIG_GEMINI
 942         .globl  __secondary_start_gemini
 943 __secondary_start_gemini:
 944         mfspr   r4,SPRN_HID0
 945         ori     r4,r4,HID0_ICFI
 946         li      r3,0
 947         ori     r3,r3,HID0_ICE
 948         andc    r4,r4,r3
 949         mtspr   SPRN_HID0,r4
 950         sync
 951         b       __secondary_start
 952 #endif /* CONFIG_GEMINI */
 953
 954         .globl  __secondary_start_pmac_0
 955 __secondary_start_pmac_0:
 956         /* NB the entries for cpus 0, 1, 2 must each occupy 8 bytes. */
 957         li      r24,0
 958         b       1f
 959         li      r24,1
 960         b       1f
 961         li      r24,2
 962         b       1f
 963         li      r24,3
 964 1:
 965         /* on powersurge, we come in here with IR=0 and DR=1, and DBAT 0
 966            set to map the 0xf0000000 - 0xffffffff region */
 967         mfmsr   r0
 968         rlwinm  r0,r0,0,28,26           /* clear DR (0x10) */
 969         SYNC
 970         mtmsr   r0
 971         isync
 972
 973         .globl  __secondary_start
 974 __secondary_start:
 975         /* Copy some CPU settings from CPU 0 */
 976         bl      __restore_cpu_setup
 977
 978         lis     r3,-KERNELBASE@h
 979         mr      r4,r24
 980         bl      call_setup_cpu          /* Call setup_cpu for this CPU */
 981 #ifdef CONFIG_6xx
 982         lis     r3,-KERNELBASE@h
 983         bl      init_idle_6xx
 984 #endif /* CONFIG_6xx */
 985
 986         /* get current_thread_info and current */
 987         lis     r1,secondary_ti@ha
 988         tophys(r1,r1)
 989         lwz     r1,secondary_ti@l(r1)
 990         tophys(r2,r1)
 991         lwz     r2,TI_TASK(r2)
 992
 993         /* stack */
 994         addi    r1,r1,THREAD_SIZE-STACK_FRAME_OVERHEAD
 995         li      r0,0
 996         tophys(r3,r1)
 997         stw     r0,0(r3)
 998
 999         /* load up the MMU */
1000         bl      load_up_mmu
1001
1002         /* ptr to phys current thread */
1003         tophys(r4,r2)
1004         addi    r4,r4,THREAD    /* phys address of our thread_struct */
1005         CLR_TOP32(r4)
1006         mtspr   SPRN_SPRG3,r4
1007         li      r3,0
1008         mtspr   SPRN_SPRG2,r3   /* 0 => not in RTAS */
1009
1010         /* enable MMU and jump to start_secondary */
1011         li      r4,MSR_KERNEL
1012         FIX_SRR1(r4,r5)
1013         lis     r3,start_secondary@h
1014         ori     r3,r3,start_secondary@l
1015         mtspr   SPRN_SRR0,r3
1016         mtspr   SPRN_SRR1,r4
1017         SYNC
1018         RFI
1019 #endif /* CONFIG_SMP */
1020
1021 /*
1022  * Those generic dummy functions are kept for CPUs not
1023  * included in CONFIG_6xx
1024  */
1025 #if !defined(CONFIG_6xx)
1026 _GLOBAL(__save_cpu_setup)
1027         blr
1028 _GLOBAL(__restore_cpu_setup)
1029         blr
1030 #endif /* !defined(CONFIG_6xx) */
1031
1032
1033 /*
1034  * Load stuff into the MMU.  Intended to be called with
1035  * IR=0 and DR=0.
1036  */
1037 load_up_mmu:
1038         sync                    /* Force all PTE updates to finish */
1039         isync
1040         tlbia                   /* Clear all TLB entries */
1041         sync                    /* wait for tlbia/tlbie to finish */
1042         TLBSYNC                 /* ... on all CPUs */
1043         /* Load the SDR1 register (hash table base & size) */
1044         lis     r6,_SDR1@ha
1045         tophys(r6,r6)
1046         lwz     r6,_SDR1@l(r6)
1047         mtspr   SPRN_SDR1,r6
1048         li      r0,16           /* load up segment register values */
1049         mtctr   r0              /* for context 0 */
1050         lis     r3,0x2000       /* Ku = 1, VSID = 0 */
1051         li      r4,0
1052 3:      mtsrin  r3,r4
1053         addi    r3,r3,0x111     /* increment VSID */
1054         addis   r4,r4,0x1000    /* address of next segment */
1055         bdnz    3b
1056
1057 /* Load the BAT registers with the values set up by MMU_init.
1058    MMU_init takes care of whether we're on a 601 or not. */
1059         mfpvr   r3
1060         srwi    r3,r3,16
1061         cmpwi   r3,1
1062         lis     r3,BATS@ha
1063         addi    r3,r3,BATS@l
1064         tophys(r3,r3)
1065         LOAD_BAT(0,r3,r4,r5)
1066         LOAD_BAT(1,r3,r4,r5)
1067         LOAD_BAT(2,r3,r4,r5)
1068         LOAD_BAT(3,r3,r4,r5)
1069
1070         blr
1071
1072 /*
1073  * This is where the main kernel code starts.
1074  */
1075 start_here:
1076         /* ptr to current */
1077         lis     r2,init_task@h
1078         ori     r2,r2,init_task@l
1079         /* Set up for using our exception vectors */
1080         /* ptr to phys current thread */
1081         tophys(r4,r2)
1082         addi    r4,r4,THREAD    /* init task's THREAD */
1083         CLR_TOP32(r4)
1084         mtspr   SPRN_SPRG3,r4
1085         li      r3,0
1086         mtspr   SPRN_SPRG2,r3   /* 0 => not in RTAS */
1087
1088         /* stack */
1089         lis     r1,init_thread_union@ha
1090         addi    r1,r1,init_thread_union@l
1091         li      r0,0
1092         stwu    r0,THREAD_SIZE-STACK_FRAME_OVERHEAD(r1)
1093 /*
1094  * Do early platform-specific initialization,
1095  * and set up the MMU.
1096  */
1097         mr      r3,r31
1098         mr      r4,r30
1099         bl      machine_init
1100         bl      MMU_init
1101
1102 #ifdef CONFIG_APUS
1103         /* Copy exception code to exception vector base on APUS. */
1104         lis     r4,KERNELBASE@h
1105 #ifdef CONFIG_APUS_FAST_EXCEPT
1106         lis     r3,0xfff0               /* Copy to 0xfff00000 */
1107 #else
1108         lis     r3,0                    /* Copy to 0x00000000 */
1109 #endif
1110         li      r5,0x4000               /* # bytes of memory to copy */
1111         li      r6,0
1112         bl      copy_and_flush          /* copy the first 0x4000 bytes */
1113 #endif  /* CONFIG_APUS */
1114
1115 /*
1116  * Go back to running unmapped so we can load up new values
1117  * for SDR1 (hash table pointer) and the segment registers
1118  * and change to using our exception vectors.
1119  */
1120         lis     r4,2f@h
1121         ori     r4,r4,2f@l
1122         tophys(r4,r4)
1123         li      r3,MSR_KERNEL & ~(MSR_IR|MSR_DR)
1124         FIX_SRR1(r3,r5)
1125         mtspr   SPRN_SRR0,r4
1126         mtspr   SPRN_SRR1,r3
1127         SYNC
1128         RFI
1129 /* Load up the kernel context */
1130 2:      bl      load_up_mmu
1131
1132 #ifdef CONFIG_BDI_SWITCH
1133         /* Add helper information for the Abatron bdiGDB debugger.
1134          * We do this here because we know the mmu is disabled, and
1135          * will be enabled for real in just a few instructions.
1136          */
1137         lis     r5, abatron_pteptrs@h
1138         ori     r5, r5, abatron_pteptrs@l
1139         stw     r5, 0xf0(r0)    /* This much match your Abatron config */
1140         lis     r6, swapper_pg_dir@h
1141         ori     r6, r6, swapper_pg_dir@l
1142         tophys(r5, r5)
1143         stw     r6, 0(r5)
1144 #endif /* CONFIG_BDI_SWITCH */
1145
1146 /* Now turn on the MMU for real! */
1147         li      r4,MSR_KERNEL
1148         FIX_SRR1(r4,r5)
1149         lis     r3,start_kernel@h
1150         ori     r3,r3,start_kernel@l
1151         mtspr   SPRN_SRR0,r3
1152         mtspr   SPRN_SRR1,r4
1153         SYNC
1154         RFI
1155
1156 /*
1157  * Set up the segment registers for a new context.
1158  */
1159 _GLOBAL(set_context)
1160         mulli   r3,r3,897       /* multiply context by skew factor */
1161         rlwinm  r3,r3,4,8,27    /* VSID = (context & 0xfffff) << 4 */
1162         addis   r3,r3,0x6000    /* Set Ks, Ku bits */
1163         li      r0,NUM_USER_SEGMENTS
1164         mtctr   r0
1165
1166 #ifdef CONFIG_BDI_SWITCH
1167         /* Context switch the PTE pointer for the Abatron BDI2000.
1168          * The PGDIR is passed as second argument.
1169          */
1170         lis     r5, KERNELBASE@h
1171         lwz     r5, 0xf0(r5)
1172         stw     r4, 0x4(r5)
1173 #endif
1174         li      r4,0
1175         isync
1176 3:
1177         mtsrin  r3,r4
1178         addi    r3,r3,0x111     /* next VSID */
1179         rlwinm  r3,r3,0,8,3     /* clear out any overflow from VSID field */
1180         addis   r4,r4,0x1000    /* address of next segment */
1181         bdnz    3b
1182         sync
1183         isync
1184         blr
1185
1186 /*
1187  * An undocumented "feature" of 604e requires that the v bit
1188  * be cleared before changing BAT values.
1189  *
1190  * Also, newer IBM firmware does not clear bat3 and 4 so
1191  * this makes sure it's done.
1192  *  -- Cort
1193  */
1194 clear_bats:
1195         li      r10,0
1196         mfspr   r9,SPRN_PVR
1197         rlwinm  r9,r9,16,16,31          /* r9 = 1 for 601, 4 for 604 */
1198         cmpwi   r9, 1
1199         beq     1f
1200
1201         mtspr   SPRN_DBAT0U,r10
1202         mtspr   SPRN_DBAT0L,r10
1203         mtspr   SPRN_DBAT1U,r10
1204         mtspr   SPRN_DBAT1L,r10
1205         mtspr   SPRN_DBAT2U,r10
1206         mtspr   SPRN_DBAT2L,r10
1207         mtspr   SPRN_DBAT3U,r10
1208         mtspr   SPRN_DBAT3L,r10
1209 1:
1210         mtspr   SPRN_IBAT0U,r10
1211         mtspr   SPRN_IBAT0L,r10
1212         mtspr   SPRN_IBAT1U,r10
1213         mtspr   SPRN_IBAT1L,r10
1214         mtspr   SPRN_IBAT2U,r10
1215         mtspr   SPRN_IBAT2L,r10
1216         mtspr   SPRN_IBAT3U,r10
1217         mtspr   SPRN_IBAT3L,r10
1218 BEGIN_FTR_SECTION
1219         /* Here's a tweak: at this point, CPU setup have
1220          * not been called yet, so HIGH_BAT_EN may not be
1221          * set in HID0 for the 745x processors. However, it
1222          * seems that doesn't affect our ability to actually
1223          * write to these SPRs.
1224          */
1225         mtspr   SPRN_DBAT4U,r10
1226         mtspr   SPRN_DBAT4L,r10
1227         mtspr   SPRN_DBAT5U,r10
1228         mtspr   SPRN_DBAT5L,r10
1229         mtspr   SPRN_DBAT6U,r10
1230         mtspr   SPRN_DBAT6L,r10
1231         mtspr   SPRN_DBAT7U,r10
1232         mtspr   SPRN_DBAT7L,r10
1233         mtspr   SPRN_IBAT4U,r10
1234         mtspr   SPRN_IBAT4L,r10
1235         mtspr   SPRN_IBAT5U,r10
1236         mtspr   SPRN_IBAT5L,r10
1237         mtspr   SPRN_IBAT6U,r10
1238         mtspr   SPRN_IBAT6L,r10
1239         mtspr   SPRN_IBAT7U,r10
1240         mtspr   SPRN_IBAT7L,r10
1241 END_FTR_SECTION_IFSET(CPU_FTR_HAS_HIGH_BATS)
1242         blr
1243
1244 flush_tlbs:
1245         lis     r10, 0x40
1246 1:      addic.  r10, r10, -0x1000
1247         tlbie   r10
1248         blt     1b
1249         sync
1250         blr
1251
1252 mmu_off:
1253         addi    r4, r3, __after_mmu_off - _start
1254         mfmsr   r3
1255         andi.   r0,r3,MSR_DR|MSR_IR             /* MMU enabled? */
1256         beqlr
1257         andc    r3,r3,r0
1258         mtspr   SPRN_SRR0,r4
1259         mtspr   SPRN_SRR1,r3
1260         sync
1261         RFI
1262
1263 /*
1264  * Use the first pair of BAT registers to map the 1st 16MB
1265  * of RAM to KERNELBASE.  From this point on we can't safely
1266  * call OF any more.
1267  */
1268 initial_bats:
1269         lis     r11,KERNELBASE@h
1270         mfspr   r9,SPRN_PVR
1271         rlwinm  r9,r9,16,16,31          /* r9 = 1 for 601, 4 for 604 */
1272         cmpwi   0,r9,1
1273         bne     4f
1274         ori     r11,r11,4               /* set up BAT registers for 601 */
1275         li      r8,0x7f                 /* valid, block length = 8MB */
1276         oris    r9,r11,0x800000@h       /* set up BAT reg for 2nd 8M */
1277         oris    r10,r8,0x800000@h       /* set up BAT reg for 2nd 8M */
1278         mtspr   SPRN_IBAT0U,r11         /* N.B. 601 has valid bit in */
1279         mtspr   SPRN_IBAT0L,r8          /* lower BAT register */
1280         mtspr   SPRN_IBAT1U,r9
1281         mtspr   SPRN_IBAT1L,r10
1282         isync
1283         blr
1284
1285 4:      tophys(r8,r11)
1286 #ifdef CONFIG_SMP
1287         ori     r8,r8,0x12              /* R/W access, M=1 */
1288 #else
1289         ori     r8,r8,2                 /* R/W access */
1290 #endif /* CONFIG_SMP */
1291 #ifdef CONFIG_APUS
1292         ori     r11,r11,BL_8M<<2|0x2    /* set up 8MB BAT registers for 604 */
1293 #else
1294         ori     r11,r11,BL_256M<<2|0x2  /* set up BAT registers for 604 */
1295 #endif /* CONFIG_APUS */
1296
1297         mtspr   SPRN_DBAT0L,r8          /* N.B. 6xx (not 601) have valid */
1298         mtspr   SPRN_DBAT0U,r11         /* bit in upper BAT register */
1299         mtspr   SPRN_IBAT0L,r8
1300         mtspr   SPRN_IBAT0U,r11
1301         isync
1302         blr
1303
1304
1305 #ifdef CONFIG_8260
1306 /* Jump into the system reset for the rom.
1307  * We first disable the MMU, and then jump to the ROM reset address.
1308  *
1309  * r3 is the board info structure, r4 is the location for starting.
1310  * I use this for building a small kernel that can load other kernels,
1311  * rather than trying to write or rely on a rom monitor that can tftp load.
1312  */
1313        .globl  m8260_gorom
1314 m8260_gorom:
1315         mfmsr   r0
1316         rlwinm  r0,r0,0,17,15   /* clear MSR_EE in r0 */
1317         sync
1318         mtmsr   r0
1319         sync
1320         mfspr   r11, SPRN_HID0
1321         lis     r10, 0
1322         ori     r10,r10,HID0_ICE|HID0_DCE
1323         andc    r11, r11, r10
1324         mtspr   SPRN_HID0, r11
1325         isync
1326         li      r5, MSR_ME|MSR_RI
1327         lis     r6,2f@h
1328         addis   r6,r6,-KERNELBASE@h
1329         ori     r6,r6,2f@l
1330         mtspr   SPRN_SRR0,r6
1331         mtspr   SPRN_SRR1,r5
1332         isync
1333         sync
1334         rfi
1335 2:
1336         mtlr    r4
1337         blr
1338 #endif
1339
1340
1341 /*
1342  * We put a few things here that have to be page-aligned.
1343  * This stuff goes at the beginning of the data segment,
1344  * which is page-aligned.
1345  */
1346         .data
1347         .globl  sdata
1348 sdata:
1349         .globl  empty_zero_page
1350 empty_zero_page:
1351         .space  4096
1352
1353         .globl  swapper_pg_dir
1354 swapper_pg_dir:
1355         .space  4096
1356
1357 /*
1358  * This space gets a copy of optional info passed to us by the bootstrap
1359  * Used to pass parameters into the kernel like root=/dev/sda1, etc.
1360  */
1361         .globl  cmd_line
1362 cmd_line:
1363         .space  512
1364
1365         .globl intercept_table
1366 intercept_table:
1367         .long 0, 0, i0x200, i0x300, i0x400, 0, i0x600, i0x700
1368         .long i0x800, 0, 0, 0, 0, i0xd00, 0, 0
1369         .long 0, 0, 0, i0x1300, 0, 0, 0, 0
1370         .long 0, 0, 0, 0, 0, 0, 0, 0
1371         .long 0, 0, 0, 0, 0, 0, 0, 0
1372         .long 0, 0, 0, 0, 0, 0, 0, 0
1373
1374 /* Room for two PTE pointers, usually the kernel and current user pointers
1375  * to their respective root page table.
1376  */
1377 abatron_pteptrs:
1378         .space  8