arch/powerpc/kernel/head_8xx.S

   1 /*
   2  *  PowerPC version
   3  *    Copyright (C) 1995-1996 Gary Thomas (gdt@linuxppc.org)
   4  *  Rewritten by Cort Dougan (cort@cs.nmt.edu) for PReP
   5  *    Copyright (C) 1996 Cort Dougan <cort@cs.nmt.edu>
   6  *  Low-level exception handlers and MMU support
   7  *  rewritten by Paul Mackerras.
   8  *    Copyright (C) 1996 Paul Mackerras.
   9  *  MPC8xx modifications by Dan Malek
  10  *    Copyright (C) 1997 Dan Malek (dmalek@jlc.net).
  11  *
  12  *  This file contains low-level support and setup for PowerPC 8xx
  13  *  embedded processors, including trap and interrupt dispatch.
  14  *
  15  *  This program is free software; you can redistribute it and/or
  16  *  modify it under the terms of the GNU General Public License
  17  *  as published by the Free Software Foundation; either version
  18  *  2 of the License, or (at your option) any later version.
  19  *
  20  */
  21
  22 #include <linux/init.h>
  23 #include <asm/processor.h>
  24 #include <asm/page.h>
  25 #include <asm/mmu.h>
  26 #include <asm/cache.h>
  27 #include <asm/pgtable.h>
  28 #include <asm/cputable.h>
  29 #include <asm/thread_info.h>
  30 #include <asm/ppc_asm.h>
  31 #include <asm/asm-offsets.h>
  32
  33 /* Macro to make the code more readable. */
  34 #ifdef CONFIG_8xx_CPU6
  35 #define DO_8xx_CPU6(val, reg)   \
  36         li      reg, val;       \
  37         stw     reg, 12(r0);    \
  38         lwz     reg, 12(r0);
  39 #else
  40 #define DO_8xx_CPU6(val, reg)
  41 #endif
  42         __HEAD
  43 _ENTRY(_stext);
  44 _ENTRY(_start);
  45
  46 /* MPC8xx
  47  * This port was done on an MBX board with an 860.  Right now I only
  48  * support an ELF compressed (zImage) boot from EPPC-Bug because the
  49  * code there loads up some registers before calling us:
  50  *   r3: ptr to board info data
  51  *   r4: initrd_start or if no initrd then 0
  52  *   r5: initrd_end - unused if r4 is 0
  53  *   r6: Start of command line string
  54  *   r7: End of command line string
  55  *
  56  * I decided to use conditional compilation instead of checking PVR and
  57  * adding more processor specific branches around code I don't need.
  58  * Since this is an embedded processor, I also appreciate any memory
  59  * savings I can get.
  60  *
  61  * The MPC8xx does not have any BATs, but it supports large page sizes.
  62  * We first initialize the MMU to support 8M byte pages, then load one
  63  * entry into each of the instruction and data TLBs to map the first
  64  * 8M 1:1.  I also mapped an additional I/O space 1:1 so we can get to
  65  * the "internal" processor registers before MMU_init is called.
  66  *
  67  * The TLB code currently contains a major hack.  Since I use the condition
  68  * code register, I have to save and restore it.  I am out of registers, so
  69  * I just store it in memory location 0 (the TLB handlers are not reentrant).
  70  * To avoid making any decisions, I need to use the "segment" valid bit
  71  * in the first level table, but that would require many changes to the
  72  * Linux page directory/table functions that I don't want to do right now.
  73  *
  74  * I used to use SPRG2 for a temporary register in the TLB handler, but it
  75  * has since been put to other uses.  I now use a hack to save a register
  76  * and the CCR at memory location 0.....Someday I'll fix this.....
  77  *      -- Dan
  78  */
  79         .globl  __start
  80 __start:
  81         mr      r31,r3                  /* save parameters */
  82         mr      r30,r4
  83         mr      r29,r5
  84         mr      r28,r6
  85         mr      r27,r7
  86
  87         /* We have to turn on the MMU right away so we get cache modes
  88          * set correctly.
  89          */
  90         bl      initial_mmu
  91
  92 /* We now have the lower 8 Meg mapped into TLB entries, and the caches
  93  * ready to work.
  94  */
  95
  96 turn_on_mmu:
  97         mfmsr   r0
  98         ori     r0,r0,MSR_DR|MSR_IR
  99         mtspr   SPRN_SRR1,r0
 100         lis     r0,start_here@h
 101         ori     r0,r0,start_here@l
 102         mtspr   SPRN_SRR0,r0
 103         SYNC
 104         rfi                             /* enables MMU */
 105
 106 /*
 107  * Exception entry code.  This code runs with address translation
 108  * turned off, i.e. using physical addresses.
 109  * We assume sprg3 has the physical address of the current
 110  * task's thread_struct.
 111  */
 112 #define EXCEPTION_PROLOG        \
 113         mtspr   SPRN_SPRG_SCRATCH0,r10; \
 114         mtspr   SPRN_SPRG_SCRATCH1,r11; \
 115         mfcr    r10;            \
 116         EXCEPTION_PROLOG_1;     \
 117         EXCEPTION_PROLOG_2
 118
 119 #define EXCEPTION_PROLOG_1      \
 120         mfspr   r11,SPRN_SRR1;          /* check whether user or kernel */ \
 121         andi.   r11,r11,MSR_PR; \
 122         tophys(r11,r1);                 /* use tophys(r1) if kernel */ \
 123         beq     1f;             \
 124         mfspr   r11,SPRN_SPRG_THREAD;   \
 125         lwz     r11,THREAD_INFO-THREAD(r11);    \
 126         addi    r11,r11,THREAD_SIZE;    \
 127         tophys(r11,r11);        \
 128 1:      subi    r11,r11,INT_FRAME_SIZE  /* alloc exc. frame */
 129
 130
 131 #define EXCEPTION_PROLOG_2      \
 132         CLR_TOP32(r11);         \
 133         stw     r10,_CCR(r11);          /* save registers */ \
 134         stw     r12,GPR12(r11); \
 135         stw     r9,GPR9(r11);   \
 136         mfspr   r10,SPRN_SPRG_SCRATCH0; \
 137         stw     r10,GPR10(r11); \
 138         mfspr   r12,SPRN_SPRG_SCRATCH1; \
 139         stw     r12,GPR11(r11); \
 140         mflr    r10;            \
 141         stw     r10,_LINK(r11); \
 142         mfspr   r12,SPRN_SRR0;  \
 143         mfspr   r9,SPRN_SRR1;   \
 144         stw     r1,GPR1(r11);   \
 145         stw     r1,0(r11);      \
 146         tovirt(r1,r11);                 /* set new kernel sp */ \
 147         li      r10,MSR_KERNEL & ~(MSR_IR|MSR_DR); /* can take exceptions */ \
 148         MTMSRD(r10);                    /* (except for mach check in rtas) */ \
 149         stw     r0,GPR0(r11);   \
 150         SAVE_4GPRS(3, r11);     \
 151         SAVE_2GPRS(7, r11)
 152
 153 /*
 154  * Note: code which follows this uses cr0.eq (set if from kernel),
 155  * r11, r12 (SRR0), and r9 (SRR1).
 156  *
 157  * Note2: once we have set r1 we are in a position to take exceptions
 158  * again, and we could thus set MSR:RI at that point.
 159  */
 160
 161 /*
 162  * Exception vectors.
 163  */
 164 #define EXCEPTION(n, label, hdlr, xfer)         \
 165         . = n;                                  \
 166 label:                                          \
 167         EXCEPTION_PROLOG;                       \
 168         addi    r3,r1,STACK_FRAME_OVERHEAD;     \
 169         xfer(n, hdlr)
 170
 171 #define EXC_XFER_TEMPLATE(n, hdlr, trap, copyee, tfer, ret)     \
 172         li      r10,trap;                                       \
 173         stw     r10,_TRAP(r11);                                 \
 174         li      r10,MSR_KERNEL;                                 \
 175         copyee(r10, r9);                                        \
 176         bl      tfer;                                           \
 177 i##n:                                                           \
 178         .long   hdlr;                                           \
 179         .long   ret
 180
 181 #define COPY_EE(d, s)           rlwimi d,s,0,16,16
 182 #define NOCOPY(d, s)
 183
 184 #define EXC_XFER_STD(n, hdlr)           \
 185         EXC_XFER_TEMPLATE(n, hdlr, n, NOCOPY, transfer_to_handler_full, \
 186                           ret_from_except_full)
 187
 188 #define EXC_XFER_LITE(n, hdlr)          \
 189         EXC_XFER_TEMPLATE(n, hdlr, n+1, NOCOPY, transfer_to_handler, \
 190                           ret_from_except)
 191
 192 #define EXC_XFER_EE(n, hdlr)            \
 193         EXC_XFER_TEMPLATE(n, hdlr, n, COPY_EE, transfer_to_handler_full, \
 194                           ret_from_except_full)
 195
 196 #define EXC_XFER_EE_LITE(n, hdlr)       \
 197         EXC_XFER_TEMPLATE(n, hdlr, n+1, COPY_EE, transfer_to_handler, \
 198                           ret_from_except)
 199
 200 /* System reset */
 201         EXCEPTION(0x100, Reset, unknown_exception, EXC_XFER_STD)
 202
 203 /* Machine check */
 204         . = 0x200
 205 MachineCheck:
 206         EXCEPTION_PROLOG
 207         mfspr r4,SPRN_DAR
 208         stw r4,_DAR(r11)
 209         li r5,0x00f0
 210         mtspr SPRN_DAR,r5       /* Tag DAR, to be used in DTLB Error */
 211         mfspr r5,SPRN_DSISR
 212         stw r5,_DSISR(r11)
 213         addi r3,r1,STACK_FRAME_OVERHEAD
 214         EXC_XFER_STD(0x200, machine_check_exception)
 215
 216 /* Data access exception.
 217  * This is "never generated" by the MPC8xx.  We jump to it for other
 218  * translation errors.
 219  */
 220         . = 0x300
 221 DataAccess:
 222         EXCEPTION_PROLOG
 223         mfspr   r10,SPRN_DSISR
 224         stw     r10,_DSISR(r11)
 225         mr      r5,r10
 226         mfspr   r4,SPRN_DAR
 227         li      r10,0x00f0
 228         mtspr   SPRN_DAR,r10    /* Tag DAR, to be used in DTLB Error */
 229         EXC_XFER_EE_LITE(0x300, handle_page_fault)
 230
 231 /* Instruction access exception.
 232  * This is "never generated" by the MPC8xx.  We jump to it for other
 233  * translation errors.
 234  */
 235         . = 0x400
 236 InstructionAccess:
 237         EXCEPTION_PROLOG
 238         mr      r4,r12
 239         mr      r5,r9
 240         EXC_XFER_EE_LITE(0x400, handle_page_fault)
 241
 242 /* External interrupt */
 243         EXCEPTION(0x500, HardwareInterrupt, do_IRQ, EXC_XFER_LITE)
 244
 245 /* Alignment exception */
 246         . = 0x600
 247 Alignment:
 248         EXCEPTION_PROLOG
 249         mfspr   r4,SPRN_DAR
 250         stw     r4,_DAR(r11)
 251         li      r5,0x00f0
 252         mtspr   SPRN_DAR,r5     /* Tag DAR, to be used in DTLB Error */
 253         mfspr   r5,SPRN_DSISR
 254         stw     r5,_DSISR(r11)
 255         addi    r3,r1,STACK_FRAME_OVERHEAD
 256         EXC_XFER_EE(0x600, alignment_exception)
 257
 258 /* Program check exception */
 259         EXCEPTION(0x700, ProgramCheck, program_check_exception, EXC_XFER_STD)
 260
 261 /* No FPU on MPC8xx.  This exception is not supposed to happen.
 262 */
 263         EXCEPTION(0x800, FPUnavailable, unknown_exception, EXC_XFER_STD)
 264
 265 /* Decrementer */
 266         EXCEPTION(0x900, Decrementer, timer_interrupt, EXC_XFER_LITE)
 267
 268         EXCEPTION(0xa00, Trap_0a, unknown_exception, EXC_XFER_EE)
 269         EXCEPTION(0xb00, Trap_0b, unknown_exception, EXC_XFER_EE)
 270
 271 /* System call */
 272         . = 0xc00
 273 SystemCall:
 274         EXCEPTION_PROLOG
 275         EXC_XFER_EE_LITE(0xc00, DoSyscall)
 276
 277 /* Single step - not used on 601 */
 278         EXCEPTION(0xd00, SingleStep, single_step_exception, EXC_XFER_STD)
 279         EXCEPTION(0xe00, Trap_0e, unknown_exception, EXC_XFER_EE)
 280         EXCEPTION(0xf00, Trap_0f, unknown_exception, EXC_XFER_EE)
 281
 282 /* On the MPC8xx, this is a software emulation interrupt.  It occurs
 283  * for all unimplemented and illegal instructions.
 284  */
 285         EXCEPTION(0x1000, SoftEmu, SoftwareEmulation, EXC_XFER_STD)
 286
 287         . = 0x1100
 288 /*
 289  * For the MPC8xx, this is a software tablewalk to load the instruction
 290  * TLB.  It is modelled after the example in the Motorola manual.  The task
 291  * switch loads the M_TWB register with the pointer to the first level table.
 292  * If we discover there is no second level table (value is zero) or if there
 293  * is an invalid pte, we load that into the TLB, which causes another fault
 294  * into the TLB Error interrupt where we can handle such problems.
 295  * We have to use the MD_xxx registers for the tablewalk because the
 296  * equivalent MI_xxx registers only perform the attribute functions.
 297  */
 298 InstructionTLBMiss:
 299 #ifdef CONFIG_8xx_CPU6
 300         stw     r3, 8(r0)
 301 #endif
 302         DO_8xx_CPU6(0x3f80, r3)
 303         mtspr   SPRN_M_TW, r10  /* Save a couple of working registers */
 304         mfcr    r10
 305         stw     r10, 0(r0)
 306         stw     r11, 4(r0)
 307         mfspr   r10, SPRN_SRR0  /* Get effective address of fault */
 308 #ifdef CONFIG_8xx_CPU15
 309         addi    r11, r10, 0x1000
 310         tlbie   r11
 311         addi    r11, r10, -0x1000
 312         tlbie   r11
 313 #endif
 314         DO_8xx_CPU6(0x3780, r3)
 315         mtspr   SPRN_MD_EPN, r10        /* Have to use MD_EPN for walk, MI_EPN can't */
 316         mfspr   r10, SPRN_M_TWB /* Get level 1 table entry address */
 317
 318         /* If we are faulting a kernel address, we have to use the
 319          * kernel page tables.
 320          */
 321 #ifdef CONFIG_MODULES
 322         /* Only modules will cause ITLB Misses as we always
 323          * pin the first 8MB of kernel memory */
 324         andi.   r11, r10, 0x0800        /* Address >= 0x80000000 */
 325         beq     3f
 326         lis     r11, swapper_pg_dir@h
 327         ori     r11, r11, swapper_pg_dir@l
 328         rlwimi  r10, r11, 0, 2, 19
 329 3:
 330 #endif
 331         lwz     r11, 0(r10)     /* Get the level 1 entry */
 332         rlwinm. r10, r11,0,0,19 /* Extract page descriptor page address */
 333         beq     2f              /* If zero, don't try to find a pte */
 334
 335         /* We have a pte table, so load the MI_TWC with the attributes
 336          * for this "segment."
 337          */
 338         ori     r11,r11,1               /* Set valid bit */
 339         DO_8xx_CPU6(0x2b80, r3)
 340         mtspr   SPRN_MI_TWC, r11        /* Set segment attributes */
 341         DO_8xx_CPU6(0x3b80, r3)
 342         mtspr   SPRN_MD_TWC, r11        /* Load pte table base address */
 343         mfspr   r11, SPRN_MD_TWC        /* ....and get the pte address */
 344         lwz     r10, 0(r11)     /* Get the pte */
 345
 346         andi.   r11, r10, _PAGE_ACCESSED | _PAGE_PRESENT
 347         cmpwi   cr0, r11, _PAGE_ACCESSED | _PAGE_PRESENT
 348         bne-    cr0, 2f
 349
 350         /* The Linux PTE won't go exactly into the MMU TLB.
 351          * Software indicator bits 21 and 28 must be clear.
 352          * Software indicator bits 24, 25, 26, and 27 must be
 353          * set.  All other Linux PTE bits control the behavior
 354          * of the MMU.
 355          */
 356         li      r11, 0x00f0
 357         rlwimi  r10, r11, 0, 0x07f8     /* Set 24-27, clear 21-23,28 */
 358         DO_8xx_CPU6(0x2d80, r3)
 359         mtspr   SPRN_MI_RPN, r10        /* Update TLB entry */
 360
 361         mfspr   r10, SPRN_M_TW  /* Restore registers */
 362         lwz     r11, 0(r0)
 363         mtcr    r11
 364         lwz     r11, 4(r0)
 365 #ifdef CONFIG_8xx_CPU6
 366         lwz     r3, 8(r0)
 367 #endif
 368         rfi
 369 2:
 370         mfspr   r11, SPRN_SRR1
 371         /* clear all error bits as TLB Miss
 372          * sets a few unconditionally
 373         */
 374         rlwinm  r11, r11, 0, 0xffff
 375         mtspr   SPRN_SRR1, r11
 376
 377         mfspr   r10, SPRN_M_TW  /* Restore registers */
 378         lwz     r11, 0(r0)
 379         mtcr    r11
 380         lwz     r11, 4(r0)
 381 #ifdef CONFIG_8xx_CPU6
 382         lwz     r3, 8(r0)
 383 #endif
 384         b       InstructionAccess
 385
 386         . = 0x1200
 387 DataStoreTLBMiss:
 388 #ifdef CONFIG_8xx_CPU6
 389         stw     r3, 8(r0)
 390 #endif
 391         DO_8xx_CPU6(0x3f80, r3)
 392         mtspr   SPRN_M_TW, r10  /* Save a couple of working registers */
 393         mfcr    r10
 394         stw     r10, 0(r0)
 395         stw     r11, 4(r0)
 396         mfspr   r10, SPRN_M_TWB /* Get level 1 table entry address */
 397
 398         /* If we are faulting a kernel address, we have to use the
 399          * kernel page tables.
 400          */
 401         andi.   r11, r10, 0x0800
 402         beq     3f
 403         lis     r11, swapper_pg_dir@h
 404         ori     r11, r11, swapper_pg_dir@l
 405         rlwimi  r10, r11, 0, 2, 19
 406 3:
 407         lwz     r11, 0(r10)     /* Get the level 1 entry */
 408         rlwinm. r10, r11,0,0,19 /* Extract page descriptor page address */
 409         beq     2f              /* If zero, don't try to find a pte */
 410
 411         /* We have a pte table, so load fetch the pte from the table.
 412          */
 413         ori     r11, r11, 1     /* Set valid bit in physical L2 page */
 414         DO_8xx_CPU6(0x3b80, r3)
 415         mtspr   SPRN_MD_TWC, r11        /* Load pte table base address */
 416         mfspr   r10, SPRN_MD_TWC        /* ....and get the pte address */
 417         lwz     r10, 0(r10)     /* Get the pte */
 418
 419         /* Insert the Guarded flag into the TWC from the Linux PTE.
 420          * It is bit 27 of both the Linux PTE and the TWC (at least
 421          * I got that right :-).  It will be better when we can put
 422          * this into the Linux pgd/pmd and load it in the operation
 423          * above.
 424          */
 425         rlwimi  r11, r10, 0, 27, 27
 426         /* Insert the WriteThru flag into the TWC from the Linux PTE.
 427          * It is bit 25 in the Linux PTE and bit 30 in the TWC
 428          */
 429         rlwimi  r11, r10, 32-5, 30, 30
 430         DO_8xx_CPU6(0x3b80, r3)
 431         mtspr   SPRN_MD_TWC, r11
 432
 433         /* Both _PAGE_ACCESSED and _PAGE_PRESENT has to be set.
 434          * We also need to know if the insn is a load/store, so:
 435          * Clear _PAGE_PRESENT and load that which will
 436          * trap into DTLB Error with store bit set accordinly.
 437          */
 438         /* PRESENT=0x1, ACCESSED=0x20
 439          * r11 = ((r10 & PRESENT) & ((r10 & ACCESSED) >> 5));
 440          * r10 = (r10 & ~PRESENT) | r11;
 441          */
 442         rlwinm  r11, r10, 32-5, _PAGE_PRESENT
 443         and     r11, r11, r10
 444         rlwimi  r10, r11, 0, _PAGE_PRESENT
 445
 446         /* Honour kernel RO, User NA */
 447         /* 0x200 == Extended encoding, bit 22 */
 448         rlwimi  r10, r10, 32-2, 0x200 /* Copy USER to bit 22, 0x200 */
 449         /* r11 =  (r10 & _PAGE_RW) >> 1 */
 450         rlwinm  r11, r10, 32-1, 0x200
 451         or      r10, r11, r10
 452         /* invert RW and 0x200 bits */
 453         xori    r10, r10, _PAGE_RW | 0x200
 454
 455         /* The Linux PTE won't go exactly into the MMU TLB.
 456          * Software indicator bits 22 and 28 must be clear.
 457          * Software indicator bits 24, 25, 26, and 27 must be
 458          * set.  All other Linux PTE bits control the behavior
 459          * of the MMU.
 460          */
 461 2:      li      r11, 0x00f0
 462         mtspr   SPRN_DAR,r11    /* Tag DAR */
 463         rlwimi  r10, r11, 0, 24, 28     /* Set 24-27, clear 28 */
 464         DO_8xx_CPU6(0x3d80, r3)
 465         mtspr   SPRN_MD_RPN, r10        /* Update TLB entry */
 466
 467         mfspr   r10, SPRN_M_TW  /* Restore registers */
 468         lwz     r11, 0(r0)
 469         mtcr    r11
 470         lwz     r11, 4(r0)
 471 #ifdef CONFIG_8xx_CPU6
 472         lwz     r3, 8(r0)
 473 #endif
 474         rfi
 475
 476 /* This is an instruction TLB error on the MPC8xx.  This could be due
 477  * to many reasons, such as executing guarded memory or illegal instruction
 478  * addresses.  There is nothing to do but handle a big time error fault.
 479  */
 480         . = 0x1300
 481 InstructionTLBError:
 482         b       InstructionAccess
 483
 484 /* This is the data TLB error on the MPC8xx.  This could be due to
 485  * many reasons, including a dirty update to a pte.  We can catch that
 486  * one here, but anything else is an error.  First, we track down the
 487  * Linux pte.  If it is valid, write access is allowed, but the
 488  * page dirty bit is not set, we will set it and reload the TLB.  For
 489  * any other case, we bail out to a higher level function that can
 490  * handle it.
 491  */
 492         . = 0x1400
 493 DataTLBError:
 494 #ifdef CONFIG_8xx_CPU6
 495         stw     r3, 8(r0)
 496 #endif
 497         DO_8xx_CPU6(0x3f80, r3)
 498         mtspr   SPRN_M_TW, r10  /* Save a couple of working registers */
 499         mfcr    r10
 500         stw     r10, 0(r0)
 501         stw     r11, 4(r0)
 502
 503         mfspr   r10, SPRN_DAR
 504         cmpwi   cr0, r10, 0x00f0
 505         beq-    FixupDAR        /* must be a buggy dcbX, icbi insn. */
 506 DARFixed:/* Return from dcbx instruction bug workaround, r10 holds value of DAR */
 507         mfspr   r10, SPRN_M_TW  /* Restore registers */
 508         lwz     r11, 0(r0)
 509         mtcr    r11
 510         lwz     r11, 4(r0)
 511 #ifdef CONFIG_8xx_CPU6
 512         lwz     r3, 8(r0)
 513 #endif
 514         b       DataAccess
 515
 516         EXCEPTION(0x1500, Trap_15, unknown_exception, EXC_XFER_EE)
 517         EXCEPTION(0x1600, Trap_16, unknown_exception, EXC_XFER_EE)
 518         EXCEPTION(0x1700, Trap_17, unknown_exception, EXC_XFER_EE)
 519         EXCEPTION(0x1800, Trap_18, unknown_exception, EXC_XFER_EE)
 520         EXCEPTION(0x1900, Trap_19, unknown_exception, EXC_XFER_EE)
 521         EXCEPTION(0x1a00, Trap_1a, unknown_exception, EXC_XFER_EE)
 522         EXCEPTION(0x1b00, Trap_1b, unknown_exception, EXC_XFER_EE)
 523
 524 /* On the MPC8xx, these next four traps are used for development
 525  * support of breakpoints and such.  Someday I will get around to
 526  * using them.
 527  */
 528         EXCEPTION(0x1c00, Trap_1c, unknown_exception, EXC_XFER_EE)
 529         EXCEPTION(0x1d00, Trap_1d, unknown_exception, EXC_XFER_EE)
 530         EXCEPTION(0x1e00, Trap_1e, unknown_exception, EXC_XFER_EE)
 531         EXCEPTION(0x1f00, Trap_1f, unknown_exception, EXC_XFER_EE)
 532
 533         . = 0x2000
 534
 535 /* This is the procedure to calculate the data EA for buggy dcbx,dcbi instructions
 536  * by decoding the registers used by the dcbx instruction and adding them.
 537  * DAR is set to the calculated address and r10 also holds the EA on exit.
 538  */
 539  /* define if you don't want to use self modifying code */
 540 #define NO_SELF_MODIFYING_CODE
 541 FixupDAR:/* Entry point for dcbx workaround. */
 542         /* fetch instruction from memory. */
 543         mfspr   r10, SPRN_SRR0
 544         andis.  r11, r10, 0x8000        /* Address >= 0x80000000 */
 545         DO_8xx_CPU6(0x3780, r3)
 546         mtspr   SPRN_MD_EPN, r10
 547         mfspr   r11, SPRN_M_TWB /* Get level 1 table entry address */
 548         beq-    3f              /* Branch if user space */
 549         lis     r11, (swapper_pg_dir-PAGE_OFFSET)@h
 550         ori     r11, r11, (swapper_pg_dir-PAGE_OFFSET)@l
 551         rlwimi  r11, r10, 32-20, 0xffc /* r11 = r11&~0xffc|(r10>>20)&0xffc */
 552 3:      lwz     r11, 0(r11)     /* Get the level 1 entry */
 553         DO_8xx_CPU6(0x3b80, r3)
 554         mtspr   SPRN_MD_TWC, r11        /* Load pte table base address */
 555         mfspr   r11, SPRN_MD_TWC        /* ....and get the pte address */
 556         lwz     r11, 0(r11)     /* Get the pte */
 557         /* concat physical page address(r11) and page offset(r10) */
 558         rlwimi  r11, r10, 0, 20, 31
 559         lwz     r11,0(r11)
 560 /* Check if it really is a dcbx instruction. */
 561 /* dcbt and dcbtst does not generate DTLB Misses/Errors,
 562  * no need to include them here */
 563         srwi    r10, r11, 26    /* check if major OP code is 31 */
 564         cmpwi   cr0, r10, 31
 565         bne-    141f
 566         rlwinm  r10, r11, 0, 21, 30
 567         cmpwi   cr0, r10, 2028  /* Is dcbz? */
 568         beq+    142f
 569         cmpwi   cr0, r10, 940   /* Is dcbi? */
 570         beq+    142f
 571         cmpwi   cr0, r10, 108   /* Is dcbst? */
 572         beq+    144f            /* Fix up store bit! */
 573         cmpwi   cr0, r10, 172   /* Is dcbf? */
 574         beq+    142f
 575         cmpwi   cr0, r10, 1964  /* Is icbi? */
 576         beq+    142f
 577 141:    mfspr   r10, SPRN_DAR   /* r10 must hold DAR at exit */
 578         b       DARFixed        /* Nope, go back to normal TLB processing */
 579
 580 144:    mfspr   r10, SPRN_DSISR
 581         rlwinm  r10, r10,0,7,5  /* Clear store bit for buggy dcbst insn */
 582         mtspr   SPRN_DSISR, r10
 583 142:    /* continue, it was a dcbx, dcbi instruction. */
 584 #ifdef CONFIG_8xx_CPU6
 585         lwz     r3, 8(r0)       /* restore r3 from memory */
 586 #endif
 587 #ifndef NO_SELF_MODIFYING_CODE
 588         andis.  r10,r11,0x1f    /* test if reg RA is r0 */
 589         li      r10,modified_instr@l
 590         dcbtst  r0,r10          /* touch for store */
 591         rlwinm  r11,r11,0,0,20  /* Zero lower 10 bits */
 592         oris    r11,r11,640     /* Transform instr. to a "add r10,RA,RB" */
 593         ori     r11,r11,532
 594         stw     r11,0(r10)      /* store add/and instruction */
 595         dcbf    0,r10           /* flush new instr. to memory. */
 596         icbi    0,r10           /* invalidate instr. cache line */
 597         lwz     r11, 4(r0)      /* restore r11 from memory */
 598         mfspr   r10, SPRN_M_TW  /* restore r10 from M_TW */
 599         isync                   /* Wait until new instr is loaded from memory */
 600 modified_instr:
 601         .space  4               /* this is where the add instr. is stored */
 602         bne+    143f
 603         subf    r10,r0,r10      /* r10=r10-r0, only if reg RA is r0 */
 604 143:    mtdar   r10             /* store faulting EA in DAR */
 605         b       DARFixed        /* Go back to normal TLB handling */
 606 #else
 607         mfctr   r10
 608         mtdar   r10                     /* save ctr reg in DAR */
 609         rlwinm  r10, r11, 24, 24, 28    /* offset into jump table for reg RB */
 610         addi    r10, r10, 150f@l        /* add start of table */
 611         mtctr   r10                     /* load ctr with jump address */
 612         xor     r10, r10, r10           /* sum starts at zero */
 613         bctr                            /* jump into table */
 614 150:
 615         add     r10, r10, r0    ;b      151f
 616         add     r10, r10, r1    ;b      151f
 617         add     r10, r10, r2    ;b      151f
 618         add     r10, r10, r3    ;b      151f
 619         add     r10, r10, r4    ;b      151f
 620         add     r10, r10, r5    ;b      151f
 621         add     r10, r10, r6    ;b      151f
 622         add     r10, r10, r7    ;b      151f
 623         add     r10, r10, r8    ;b      151f
 624         add     r10, r10, r9    ;b      151f
 625         mtctr   r11     ;b      154f    /* r10 needs special handling */
 626         mtctr   r11     ;b      153f    /* r11 needs special handling */
 627         add     r10, r10, r12   ;b      151f
 628         add     r10, r10, r13   ;b      151f
 629         add     r10, r10, r14   ;b      151f
 630         add     r10, r10, r15   ;b      151f
 631         add     r10, r10, r16   ;b      151f
 632         add     r10, r10, r17   ;b      151f
 633         add     r10, r10, r18   ;b      151f
 634         add     r10, r10, r19   ;b      151f
 635         add     r10, r10, r20   ;b      151f
 636         add     r10, r10, r21   ;b      151f
 637         add     r10, r10, r22   ;b      151f
 638         add     r10, r10, r23   ;b      151f
 639         add     r10, r10, r24   ;b      151f
 640         add     r10, r10, r25   ;b      151f
 641         add     r10, r10, r26   ;b      151f
 642         add     r10, r10, r27   ;b      151f
 643         add     r10, r10, r28   ;b      151f
 644         add     r10, r10, r29   ;b      151f
 645         add     r10, r10, r30   ;b      151f
 646         add     r10, r10, r31
 647 151:
 648         rlwinm. r11,r11,19,24,28        /* offset into jump table for reg RA */
 649         beq     152f                    /* if reg RA is zero, don't add it */
 650         addi    r11, r11, 150b@l        /* add start of table */
 651         mtctr   r11                     /* load ctr with jump address */
 652         rlwinm  r11,r11,0,16,10         /* make sure we don't execute this more than once */
 653         bctr                            /* jump into table */
 654 152:
 655         mfdar   r11
 656         mtctr   r11                     /* restore ctr reg from DAR */
 657         mtdar   r10                     /* save fault EA to DAR */
 658         b       DARFixed                /* Go back to normal TLB handling */
 659
 660         /* special handling for r10,r11 since these are modified already */
 661 153:    lwz     r11, 4(r0)      /* load r11 from memory */
 662         b       155f
 663 154:    mfspr   r11, SPRN_M_TW  /* load r10 from M_TW */
 664 155:    add     r10, r10, r11   /* add it */
 665         mfctr   r11             /* restore r11 */
 666         b       151b
 667 #endif
 668
 669         .globl  giveup_fpu
 670 giveup_fpu:
 671         blr
 672
 673 /*
 674  * This is where the main kernel code starts.
 675  */
 676 start_here:
 677         /* ptr to current */
 678         lis     r2,init_task@h
 679         ori     r2,r2,init_task@l
 680
 681         /* ptr to phys current thread */
 682         tophys(r4,r2)
 683         addi    r4,r4,THREAD    /* init task's THREAD */
 684         mtspr   SPRN_SPRG_THREAD,r4
 685         li      r3,0
 686         /* XXX What is that for ? SPRG2 appears otherwise unused on 8xx */
 687         mtspr   SPRN_SPRG2,r3   /* 0 => r1 has kernel sp */
 688
 689         /* stack */
 690         lis     r1,init_thread_union@ha
 691         addi    r1,r1,init_thread_union@l
 692         li      r0,0
 693         stwu    r0,THREAD_SIZE-STACK_FRAME_OVERHEAD(r1)
 694
 695         bl      early_init      /* We have to do this with MMU on */
 696
 697 /*
 698  * Decide what sort of machine this is and initialize the MMU.
 699  */
 700         mr      r3,r31
 701         mr      r4,r30
 702         mr      r5,r29
 703         mr      r6,r28
 704         mr      r7,r27
 705         bl      machine_init
 706         bl      MMU_init
 707
 708 /*
 709  * Go back to running unmapped so we can load up new values
 710  * and change to using our exception vectors.
 711  * On the 8xx, all we have to do is invalidate the TLB to clear
 712  * the old 8M byte TLB mappings and load the page table base register.
 713  */
 714         /* The right way to do this would be to track it down through
 715          * init's THREAD like the context switch code does, but this is
 716          * easier......until someone changes init's static structures.
 717          */
 718         lis     r6, swapper_pg_dir@h
 719         ori     r6, r6, swapper_pg_dir@l
 720         tophys(r6,r6)
 721 #ifdef CONFIG_8xx_CPU6
 722         lis     r4, cpu6_errata_word@h
 723         ori     r4, r4, cpu6_errata_word@l
 724         li      r3, 0x3980
 725         stw     r3, 12(r4)
 726         lwz     r3, 12(r4)
 727 #endif
 728         mtspr   SPRN_M_TWB, r6
 729         lis     r4,2f@h
 730         ori     r4,r4,2f@l
 731         tophys(r4,r4)
 732         li      r3,MSR_KERNEL & ~(MSR_IR|MSR_DR)
 733         mtspr   SPRN_SRR0,r4
 734         mtspr   SPRN_SRR1,r3
 735         rfi
 736 /* Load up the kernel context */
 737 2:
 738         SYNC                    /* Force all PTE updates to finish */
 739         tlbia                   /* Clear all TLB entries */
 740         sync                    /* wait for tlbia/tlbie to finish */
 741         TLBSYNC                 /* ... on all CPUs */
 742
 743         /* set up the PTE pointers for the Abatron bdiGDB.
 744         */
 745         tovirt(r6,r6)
 746         lis     r5, abatron_pteptrs@h
 747         ori     r5, r5, abatron_pteptrs@l
 748         stw     r5, 0xf0(r0)    /* Must match your Abatron config file */
 749         tophys(r5,r5)
 750         stw     r6, 0(r5)
 751
 752 /* Now turn on the MMU for real! */
 753         li      r4,MSR_KERNEL
 754         lis     r3,start_kernel@h
 755         ori     r3,r3,start_kernel@l
 756         mtspr   SPRN_SRR0,r3
 757         mtspr   SPRN_SRR1,r4
 758         rfi                     /* enable MMU and jump to start_kernel */
 759
 760 /* Set up the initial MMU state so we can do the first level of
 761  * kernel initialization.  This maps the first 8 MBytes of memory 1:1
 762  * virtual to physical.  Also, set the cache mode since that is defined
 763  * by TLB entries and perform any additional mapping (like of the IMMR).
 764  * If configured to pin some TLBs, we pin the first 8 Mbytes of kernel,
 765  * 24 Mbytes of data, and the 8M IMMR space.  Anything not covered by
 766  * these mappings is mapped by page tables.
 767  */
 768 initial_mmu:
 769         tlbia                   /* Invalidate all TLB entries */
 770 /* Always pin the first 8 MB ITLB to prevent ITLB
 771    misses while mucking around with SRR0/SRR1 in asm
 772 */
 773         lis     r8, MI_RSV4I@h
 774         ori     r8, r8, 0x1c00
 775
 776         mtspr   SPRN_MI_CTR, r8 /* Set instruction MMU control */
 777
 778 #ifdef CONFIG_PIN_TLB
 779         lis     r10, (MD_RSV4I | MD_RESETVAL)@h
 780         ori     r10, r10, 0x1c00
 781         mr      r8, r10
 782 #else
 783         lis     r10, MD_RESETVAL@h
 784 #endif
 785 #ifndef CONFIG_8xx_COPYBACK
 786         oris    r10, r10, MD_WTDEF@h
 787 #endif
 788         mtspr   SPRN_MD_CTR, r10        /* Set data TLB control */
 789
 790         /* Now map the lower 8 Meg into the TLBs.  For this quick hack,
 791          * we can load the instruction and data TLB registers with the
 792          * same values.
 793          */
 794         lis     r8, KERNELBASE@h        /* Create vaddr for TLB */
 795         ori     r8, r8, MI_EVALID       /* Mark it valid */
 796         mtspr   SPRN_MI_EPN, r8
 797         mtspr   SPRN_MD_EPN, r8
 798         li      r8, MI_PS8MEG           /* Set 8M byte page */
 799         ori     r8, r8, MI_SVALID       /* Make it valid */
 800         mtspr   SPRN_MI_TWC, r8
 801         mtspr   SPRN_MD_TWC, r8
 802         li      r8, MI_BOOTINIT         /* Create RPN for address 0 */
 803         mtspr   SPRN_MI_RPN, r8         /* Store TLB entry */
 804         mtspr   SPRN_MD_RPN, r8
 805         lis     r8, MI_Kp@h             /* Set the protection mode */
 806         mtspr   SPRN_MI_AP, r8
 807         mtspr   SPRN_MD_AP, r8
 808
 809         /* Map another 8 MByte at the IMMR to get the processor
 810          * internal registers (among other things).
 811          */
 812 #ifdef CONFIG_PIN_TLB
 813         addi    r10, r10, 0x0100
 814         mtspr   SPRN_MD_CTR, r10
 815 #endif
 816         mfspr   r9, 638                 /* Get current IMMR */
 817         andis.  r9, r9, 0xff80          /* Get 8Mbyte boundary */
 818
 819         mr      r8, r9                  /* Create vaddr for TLB */
 820         ori     r8, r8, MD_EVALID       /* Mark it valid */
 821         mtspr   SPRN_MD_EPN, r8
 822         li      r8, MD_PS8MEG           /* Set 8M byte page */
 823         ori     r8, r8, MD_SVALID       /* Make it valid */
 824         mtspr   SPRN_MD_TWC, r8
 825         mr      r8, r9                  /* Create paddr for TLB */
 826         ori     r8, r8, MI_BOOTINIT|0x2 /* Inhibit cache -- Cort */
 827         mtspr   SPRN_MD_RPN, r8
 828
 829 #ifdef CONFIG_PIN_TLB
 830         /* Map two more 8M kernel data pages.
 831         */
 832         addi    r10, r10, 0x0100
 833         mtspr   SPRN_MD_CTR, r10
 834
 835         lis     r8, KERNELBASE@h        /* Create vaddr for TLB */
 836         addis   r8, r8, 0x0080          /* Add 8M */
 837         ori     r8, r8, MI_EVALID       /* Mark it valid */
 838         mtspr   SPRN_MD_EPN, r8
 839         li      r9, MI_PS8MEG           /* Set 8M byte page */
 840         ori     r9, r9, MI_SVALID       /* Make it valid */
 841         mtspr   SPRN_MD_TWC, r9
 842         li      r11, MI_BOOTINIT        /* Create RPN for address 0 */
 843         addis   r11, r11, 0x0080        /* Add 8M */
 844         mtspr   SPRN_MD_RPN, r11
 845
 846         addis   r8, r8, 0x0080          /* Add 8M */
 847         mtspr   SPRN_MD_EPN, r8
 848         mtspr   SPRN_MD_TWC, r9
 849         addis   r11, r11, 0x0080        /* Add 8M */
 850         mtspr   SPRN_MD_RPN, r11
 851 #endif
 852
 853         /* Since the cache is enabled according to the information we
 854          * just loaded into the TLB, invalidate and enable the caches here.
 855          * We should probably check/set other modes....later.
 856          */
 857         lis     r8, IDC_INVALL@h
 858         mtspr   SPRN_IC_CST, r8
 859         mtspr   SPRN_DC_CST, r8
 860         lis     r8, IDC_ENABLE@h
 861         mtspr   SPRN_IC_CST, r8
 862 #ifdef CONFIG_8xx_COPYBACK
 863         mtspr   SPRN_DC_CST, r8
 864 #else
 865         /* For a debug option, I left this here to easily enable
 866          * the write through cache mode
 867          */
 868         lis     r8, DC_SFWT@h
 869         mtspr   SPRN_DC_CST, r8
 870         lis     r8, IDC_ENABLE@h
 871         mtspr   SPRN_DC_CST, r8
 872 #endif
 873         blr
 874
 875
 876 /*
 877  * Set up to use a given MMU context.
 878  * r3 is context number, r4 is PGD pointer.
 879  *
 880  * We place the physical address of the new task page directory loaded
 881  * into the MMU base register, and set the ASID compare register with
 882  * the new "context."
 883  */
 884 _GLOBAL(set_context)
 885
 886 #ifdef CONFIG_BDI_SWITCH
 887         /* Context switch the PTE pointer for the Abatron BDI2000.
 888          * The PGDIR is passed as second argument.
 889          */
 890         lis     r5, KERNELBASE@h
 891         lwz     r5, 0xf0(r5)
 892         stw     r4, 0x4(r5)
 893 #endif
 894
 895 #ifdef CONFIG_8xx_CPU6
 896         lis     r6, cpu6_errata_word@h
 897         ori     r6, r6, cpu6_errata_word@l
 898         tophys  (r4, r4)
 899         li      r7, 0x3980
 900         stw     r7, 12(r6)
 901         lwz     r7, 12(r6)
 902         mtspr   SPRN_M_TWB, r4               /* Update MMU base address */
 903         li      r7, 0x3380
 904         stw     r7, 12(r6)
 905         lwz     r7, 12(r6)
 906         mtspr   SPRN_M_CASID, r3             /* Update context */
 907 #else
 908         mtspr   SPRN_M_CASID,r3         /* Update context */
 909         tophys  (r4, r4)
 910         mtspr   SPRN_M_TWB, r4          /* and pgd */
 911 #endif
 912         SYNC
 913         blr
 914
 915 #ifdef CONFIG_8xx_CPU6
 916 /* It's here because it is unique to the 8xx.
 917  * It is important we get called with interrupts disabled.  I used to
 918  * do that, but it appears that all code that calls this already had
 919  * interrupt disabled.
 920  */
 921         .globl  set_dec_cpu6
 922 set_dec_cpu6:
 923         lis     r7, cpu6_errata_word@h
 924         ori     r7, r7, cpu6_errata_word@l
 925         li      r4, 0x2c00
 926         stw     r4, 8(r7)
 927         lwz     r4, 8(r7)
 928         mtspr   22, r3          /* Update Decrementer */
 929         SYNC
 930         blr
 931 #endif
 932
 933 /*
 934  * We put a few things here that have to be page-aligned.
 935  * This stuff goes at the beginning of the data segment,
 936  * which is page-aligned.
 937  */
 938         .data
 939         .globl  sdata
 940 sdata:
 941         .globl  empty_zero_page
 942 empty_zero_page:
 943         .space  4096
 944
 945         .globl  swapper_pg_dir
 946 swapper_pg_dir:
 947         .space  4096
 948
 949 /* Room for two PTE table poiners, usually the kernel and current user
 950  * pointer to their respective root page table (pgdir).
 951  */
 952 abatron_pteptrs:
 953         .space  8
 954
 955 #ifdef CONFIG_8xx_CPU6
 956         .globl  cpu6_errata_word
 957 cpu6_errata_word:
 958         .space  16
 959 #endif
 960