arch/powerpc/kernel/head_8xx.S

   1 /*
   2  *  PowerPC version
   3  *    Copyright (C) 1995-1996 Gary Thomas (gdt@linuxppc.org)
   4  *  Rewritten by Cort Dougan (cort@cs.nmt.edu) for PReP
   5  *    Copyright (C) 1996 Cort Dougan <cort@cs.nmt.edu>
   6  *  Low-level exception handlers and MMU support
   7  *  rewritten by Paul Mackerras.
   8  *    Copyright (C) 1996 Paul Mackerras.
   9  *  MPC8xx modifications by Dan Malek
  10  *    Copyright (C) 1997 Dan Malek (dmalek@jlc.net).
  11  *
  12  *  This file contains low-level support and setup for PowerPC 8xx
  13  *  embedded processors, including trap and interrupt dispatch.
  14  *
  15  *  This program is free software; you can redistribute it and/or
  16  *  modify it under the terms of the GNU General Public License
  17  *  as published by the Free Software Foundation; either version
  18  *  2 of the License, or (at your option) any later version.
  19  *
  20  */
  21
  22 #include <linux/init.h>
  23 #include <asm/processor.h>
  24 #include <asm/page.h>
  25 #include <asm/mmu.h>
  26 #include <asm/cache.h>
  27 #include <asm/pgtable.h>
  28 #include <asm/cputable.h>
  29 #include <asm/thread_info.h>
  30 #include <asm/ppc_asm.h>
  31 #include <asm/asm-offsets.h>
  32
  33 /* Macro to make the code more readable. */
  34 #ifdef CONFIG_8xx_CPU6
  35 #define DO_8xx_CPU6(val, reg)   \
  36         li      reg, val;       \
  37         stw     reg, 12(r0);    \
  38         lwz     reg, 12(r0);
  39 #else
  40 #define DO_8xx_CPU6(val, reg)
  41 #endif
  42         __HEAD
  43 _ENTRY(_stext);
  44 _ENTRY(_start);
  45
  46 /* MPC8xx
  47  * This port was done on an MBX board with an 860.  Right now I only
  48  * support an ELF compressed (zImage) boot from EPPC-Bug because the
  49  * code there loads up some registers before calling us:
  50  *   r3: ptr to board info data
  51  *   r4: initrd_start or if no initrd then 0
  52  *   r5: initrd_end - unused if r4 is 0
  53  *   r6: Start of command line string
  54  *   r7: End of command line string
  55  *
  56  * I decided to use conditional compilation instead of checking PVR and
  57  * adding more processor specific branches around code I don't need.
  58  * Since this is an embedded processor, I also appreciate any memory
  59  * savings I can get.
  60  *
  61  * The MPC8xx does not have any BATs, but it supports large page sizes.
  62  * We first initialize the MMU to support 8M byte pages, then load one
  63  * entry into each of the instruction and data TLBs to map the first
  64  * 8M 1:1.  I also mapped an additional I/O space 1:1 so we can get to
  65  * the "internal" processor registers before MMU_init is called.
  66  *
  67  * The TLB code currently contains a major hack.  Since I use the condition
  68  * code register, I have to save and restore it.  I am out of registers, so
  69  * I just store it in memory location 0 (the TLB handlers are not reentrant).
  70  * To avoid making any decisions, I need to use the "segment" valid bit
  71  * in the first level table, but that would require many changes to the
  72  * Linux page directory/table functions that I don't want to do right now.
  73  *
  74  * I used to use SPRG2 for a temporary register in the TLB handler, but it
  75  * has since been put to other uses.  I now use a hack to save a register
  76  * and the CCR at memory location 0.....Someday I'll fix this.....
  77  *      -- Dan
  78  */
  79         .globl  __start
  80 __start:
  81         mr      r31,r3                  /* save parameters */
  82         mr      r30,r4
  83         mr      r29,r5
  84         mr      r28,r6
  85         mr      r27,r7
  86
  87         /* We have to turn on the MMU right away so we get cache modes
  88          * set correctly.
  89          */
  90         bl      initial_mmu
  91
  92 /* We now have the lower 8 Meg mapped into TLB entries, and the caches
  93  * ready to work.
  94  */
  95
  96 turn_on_mmu:
  97         mfmsr   r0
  98         ori     r0,r0,MSR_DR|MSR_IR
  99         mtspr   SPRN_SRR1,r0
 100         lis     r0,start_here@h
 101         ori     r0,r0,start_here@l
 102         mtspr   SPRN_SRR0,r0
 103         SYNC
 104         rfi                             /* enables MMU */
 105
 106 /*
 107  * Exception entry code.  This code runs with address translation
 108  * turned off, i.e. using physical addresses.
 109  * We assume sprg3 has the physical address of the current
 110  * task's thread_struct.
 111  */
 112 #define EXCEPTION_PROLOG        \
 113         mtspr   SPRN_SPRG_SCRATCH0,r10; \
 114         mtspr   SPRN_SPRG_SCRATCH1,r11; \
 115         mfcr    r10;            \
 116         EXCEPTION_PROLOG_1;     \
 117         EXCEPTION_PROLOG_2
 118
 119 #define EXCEPTION_PROLOG_1      \
 120         mfspr   r11,SPRN_SRR1;          /* check whether user or kernel */ \
 121         andi.   r11,r11,MSR_PR; \
 122         tophys(r11,r1);                 /* use tophys(r1) if kernel */ \
 123         beq     1f;             \
 124         mfspr   r11,SPRN_SPRG_THREAD;   \
 125         lwz     r11,THREAD_INFO-THREAD(r11);    \
 126         addi    r11,r11,THREAD_SIZE;    \
 127         tophys(r11,r11);        \
 128 1:      subi    r11,r11,INT_FRAME_SIZE  /* alloc exc. frame */
 129
 130
 131 #define EXCEPTION_PROLOG_2      \
 132         CLR_TOP32(r11);         \
 133         stw     r10,_CCR(r11);          /* save registers */ \
 134         stw     r12,GPR12(r11); \
 135         stw     r9,GPR9(r11);   \
 136         mfspr   r10,SPRN_SPRG_SCRATCH0; \
 137         stw     r10,GPR10(r11); \
 138         mfspr   r12,SPRN_SPRG_SCRATCH1; \
 139         stw     r12,GPR11(r11); \
 140         mflr    r10;            \
 141         stw     r10,_LINK(r11); \
 142         mfspr   r12,SPRN_SRR0;  \
 143         mfspr   r9,SPRN_SRR1;   \
 144         stw     r1,GPR1(r11);   \
 145         stw     r1,0(r11);      \
 146         tovirt(r1,r11);                 /* set new kernel sp */ \
 147         li      r10,MSR_KERNEL & ~(MSR_IR|MSR_DR); /* can take exceptions */ \
 148         MTMSRD(r10);                    /* (except for mach check in rtas) */ \
 149         stw     r0,GPR0(r11);   \
 150         SAVE_4GPRS(3, r11);     \
 151         SAVE_2GPRS(7, r11)
 152
 153 /*
 154  * Note: code which follows this uses cr0.eq (set if from kernel),
 155  * r11, r12 (SRR0), and r9 (SRR1).
 156  *
 157  * Note2: once we have set r1 we are in a position to take exceptions
 158  * again, and we could thus set MSR:RI at that point.
 159  */
 160
 161 /*
 162  * Exception vectors.
 163  */
 164 #define EXCEPTION(n, label, hdlr, xfer)         \
 165         . = n;                                  \
 166 label:                                          \
 167         EXCEPTION_PROLOG;                       \
 168         addi    r3,r1,STACK_FRAME_OVERHEAD;     \
 169         xfer(n, hdlr)
 170
 171 #define EXC_XFER_TEMPLATE(n, hdlr, trap, copyee, tfer, ret)     \
 172         li      r10,trap;                                       \
 173         stw     r10,_TRAP(r11);                                 \
 174         li      r10,MSR_KERNEL;                                 \
 175         copyee(r10, r9);                                        \
 176         bl      tfer;                                           \
 177 i##n:                                                           \
 178         .long   hdlr;                                           \
 179         .long   ret
 180
 181 #define COPY_EE(d, s)           rlwimi d,s,0,16,16
 182 #define NOCOPY(d, s)
 183
 184 #define EXC_XFER_STD(n, hdlr)           \
 185         EXC_XFER_TEMPLATE(n, hdlr, n, NOCOPY, transfer_to_handler_full, \
 186                           ret_from_except_full)
 187
 188 #define EXC_XFER_LITE(n, hdlr)          \
 189         EXC_XFER_TEMPLATE(n, hdlr, n+1, NOCOPY, transfer_to_handler, \
 190                           ret_from_except)
 191
 192 #define EXC_XFER_EE(n, hdlr)            \
 193         EXC_XFER_TEMPLATE(n, hdlr, n, COPY_EE, transfer_to_handler_full, \
 194                           ret_from_except_full)
 195
 196 #define EXC_XFER_EE_LITE(n, hdlr)       \
 197         EXC_XFER_TEMPLATE(n, hdlr, n+1, COPY_EE, transfer_to_handler, \
 198                           ret_from_except)
 199
 200 /* System reset */
 201         EXCEPTION(0x100, Reset, unknown_exception, EXC_XFER_STD)
 202
 203 /* Machine check */
 204         . = 0x200
 205 MachineCheck:
 206         EXCEPTION_PROLOG
 207         mfspr r4,SPRN_DAR
 208         stw r4,_DAR(r11)
 209         li r5,0x00f0
 210         mtspr SPRN_DAR,r5       /* Tag DAR, to be used in DTLB Error */
 211         mfspr r5,SPRN_DSISR
 212         stw r5,_DSISR(r11)
 213         addi r3,r1,STACK_FRAME_OVERHEAD
 214         EXC_XFER_STD(0x200, machine_check_exception)
 215
 216 /* Data access exception.
 217  * This is "never generated" by the MPC8xx.  We jump to it for other
 218  * translation errors.
 219  */
 220         . = 0x300
 221 DataAccess:
 222         EXCEPTION_PROLOG
 223         mfspr   r10,SPRN_DSISR
 224         stw     r10,_DSISR(r11)
 225         mr      r5,r10
 226         mfspr   r4,SPRN_DAR
 227         li      r10,0x00f0
 228         mtspr   SPRN_DAR,r10    /* Tag DAR, to be used in DTLB Error */
 229         EXC_XFER_EE_LITE(0x300, handle_page_fault)
 230
 231 /* Instruction access exception.
 232  * This is "never generated" by the MPC8xx.  We jump to it for other
 233  * translation errors.
 234  */
 235         . = 0x400
 236 InstructionAccess:
 237         EXCEPTION_PROLOG
 238         mr      r4,r12
 239         mr      r5,r9
 240         EXC_XFER_EE_LITE(0x400, handle_page_fault)
 241
 242 /* External interrupt */
 243         EXCEPTION(0x500, HardwareInterrupt, do_IRQ, EXC_XFER_LITE)
 244
 245 /* Alignment exception */
 246         . = 0x600
 247 Alignment:
 248         EXCEPTION_PROLOG
 249         mfspr   r4,SPRN_DAR
 250         stw     r4,_DAR(r11)
 251         li      r5,0x00f0
 252         mtspr   SPRN_DAR,r5     /* Tag DAR, to be used in DTLB Error */
 253         mfspr   r5,SPRN_DSISR
 254         stw     r5,_DSISR(r11)
 255         addi    r3,r1,STACK_FRAME_OVERHEAD
 256         EXC_XFER_EE(0x600, alignment_exception)
 257
 258 /* Program check exception */
 259         EXCEPTION(0x700, ProgramCheck, program_check_exception, EXC_XFER_STD)
 260
 261 /* No FPU on MPC8xx.  This exception is not supposed to happen.
 262 */
 263         EXCEPTION(0x800, FPUnavailable, unknown_exception, EXC_XFER_STD)
 264
 265 /* Decrementer */
 266         EXCEPTION(0x900, Decrementer, timer_interrupt, EXC_XFER_LITE)
 267
 268         EXCEPTION(0xa00, Trap_0a, unknown_exception, EXC_XFER_EE)
 269         EXCEPTION(0xb00, Trap_0b, unknown_exception, EXC_XFER_EE)
 270
 271 /* System call */
 272         . = 0xc00
 273 SystemCall:
 274         EXCEPTION_PROLOG
 275         EXC_XFER_EE_LITE(0xc00, DoSyscall)
 276
 277 /* Single step - not used on 601 */
 278         EXCEPTION(0xd00, SingleStep, single_step_exception, EXC_XFER_STD)
 279         EXCEPTION(0xe00, Trap_0e, unknown_exception, EXC_XFER_EE)
 280         EXCEPTION(0xf00, Trap_0f, unknown_exception, EXC_XFER_EE)
 281
 282 /* On the MPC8xx, this is a software emulation interrupt.  It occurs
 283  * for all unimplemented and illegal instructions.
 284  */
 285         EXCEPTION(0x1000, SoftEmu, SoftwareEmulation, EXC_XFER_STD)
 286
 287         . = 0x1100
 288 /*
 289  * For the MPC8xx, this is a software tablewalk to load the instruction
 290  * TLB.  It is modelled after the example in the Motorola manual.  The task
 291  * switch loads the M_TWB register with the pointer to the first level table.
 292  * If we discover there is no second level table (value is zero) or if there
 293  * is an invalid pte, we load that into the TLB, which causes another fault
 294  * into the TLB Error interrupt where we can handle such problems.
 295  * We have to use the MD_xxx registers for the tablewalk because the
 296  * equivalent MI_xxx registers only perform the attribute functions.
 297  */
 298 InstructionTLBMiss:
 299 #ifdef CONFIG_8xx_CPU6
 300         stw     r3, 8(r0)
 301 #endif
 302         DO_8xx_CPU6(0x3f80, r3)
 303         mtspr   SPRN_M_TW, r10  /* Save a couple of working registers */
 304         mfcr    r10
 305         stw     r10, 0(r0)
 306         stw     r11, 4(r0)
 307         mfspr   r10, SPRN_SRR0  /* Get effective address of fault */
 308 #ifdef CONFIG_8xx_CPU15
 309         addi    r11, r10, 0x1000
 310         tlbie   r11
 311         addi    r11, r10, -0x1000
 312         tlbie   r11
 313 #endif
 314         DO_8xx_CPU6(0x3780, r3)
 315         mtspr   SPRN_MD_EPN, r10        /* Have to use MD_EPN for walk, MI_EPN can't */
 316         mfspr   r10, SPRN_M_TWB /* Get level 1 table entry address */
 317
 318         /* If we are faulting a kernel address, we have to use the
 319          * kernel page tables.
 320          */
 321         andi.   r11, r10, 0x0800        /* Address >= 0x80000000 */
 322         beq     3f
 323         lis     r11, swapper_pg_dir@h
 324         ori     r11, r11, swapper_pg_dir@l
 325         rlwimi  r10, r11, 0, 2, 19
 326 3:
 327         lwz     r11, 0(r10)     /* Get the level 1 entry */
 328         rlwinm. r10, r11,0,0,19 /* Extract page descriptor page address */
 329         beq     2f              /* If zero, don't try to find a pte */
 330
 331         /* We have a pte table, so load the MI_TWC with the attributes
 332          * for this "segment."
 333          */
 334         ori     r11,r11,1               /* Set valid bit */
 335         DO_8xx_CPU6(0x2b80, r3)
 336         mtspr   SPRN_MI_TWC, r11        /* Set segment attributes */
 337         DO_8xx_CPU6(0x3b80, r3)
 338         mtspr   SPRN_MD_TWC, r11        /* Load pte table base address */
 339         mfspr   r11, SPRN_MD_TWC        /* ....and get the pte address */
 340         lwz     r10, 0(r11)     /* Get the pte */
 341
 342         andi.   r11, r10, _PAGE_ACCESSED | _PAGE_PRESENT
 343         cmpwi   cr0, r11, _PAGE_ACCESSED | _PAGE_PRESENT
 344         bne-    cr0, 2f
 345
 346         /* Clear PP lsb, 0x400 */
 347         rlwinm  r10, r10, 0, 22, 20
 348
 349         /* The Linux PTE won't go exactly into the MMU TLB.
 350          * Software indicator bits 22 and 28 must be clear.
 351          * Software indicator bits 24, 25, 26, and 27 must be
 352          * set.  All other Linux PTE bits control the behavior
 353          * of the MMU.
 354          */
 355         li      r11, 0x00f0
 356         rlwimi  r10, r11, 0, 24, 28     /* Set 24-27, clear 28 */
 357         DO_8xx_CPU6(0x2d80, r3)
 358         mtspr   SPRN_MI_RPN, r10        /* Update TLB entry */
 359
 360         mfspr   r10, SPRN_M_TW  /* Restore registers */
 361         lwz     r11, 0(r0)
 362         mtcr    r11
 363         lwz     r11, 4(r0)
 364 #ifdef CONFIG_8xx_CPU6
 365         lwz     r3, 8(r0)
 366 #endif
 367         rfi
 368 2:
 369         mfspr   r11, SPRN_SRR1
 370         /* clear all error bits as TLB Miss
 371          * sets a few unconditionally
 372         */
 373         rlwinm  r11, r11, 0, 0xffff
 374         mtspr   SPRN_SRR1, r11
 375
 376         mfspr   r10, SPRN_M_TW  /* Restore registers */
 377         lwz     r11, 0(r0)
 378         mtcr    r11
 379         lwz     r11, 4(r0)
 380 #ifdef CONFIG_8xx_CPU6
 381         lwz     r3, 8(r0)
 382 #endif
 383         b       InstructionAccess
 384
 385         . = 0x1200
 386 DataStoreTLBMiss:
 387 #ifdef CONFIG_8xx_CPU6
 388         stw     r3, 8(r0)
 389 #endif
 390         DO_8xx_CPU6(0x3f80, r3)
 391         mtspr   SPRN_M_TW, r10  /* Save a couple of working registers */
 392         mfcr    r10
 393         stw     r10, 0(r0)
 394         stw     r11, 4(r0)
 395         mfspr   r10, SPRN_M_TWB /* Get level 1 table entry address */
 396
 397         /* If we are faulting a kernel address, we have to use the
 398          * kernel page tables.
 399          */
 400         andi.   r11, r10, 0x0800
 401         beq     3f
 402         lis     r11, swapper_pg_dir@h
 403         ori     r11, r11, swapper_pg_dir@l
 404         rlwimi  r10, r11, 0, 2, 19
 405 3:
 406         lwz     r11, 0(r10)     /* Get the level 1 entry */
 407         rlwinm. r10, r11,0,0,19 /* Extract page descriptor page address */
 408         beq     2f              /* If zero, don't try to find a pte */
 409
 410         /* We have a pte table, so load fetch the pte from the table.
 411          */
 412         ori     r11, r11, 1     /* Set valid bit in physical L2 page */
 413         DO_8xx_CPU6(0x3b80, r3)
 414         mtspr   SPRN_MD_TWC, r11        /* Load pte table base address */
 415         mfspr   r10, SPRN_MD_TWC        /* ....and get the pte address */
 416         lwz     r10, 0(r10)     /* Get the pte */
 417
 418         /* Insert the Guarded flag into the TWC from the Linux PTE.
 419          * It is bit 27 of both the Linux PTE and the TWC (at least
 420          * I got that right :-).  It will be better when we can put
 421          * this into the Linux pgd/pmd and load it in the operation
 422          * above.
 423          */
 424         rlwimi  r11, r10, 0, 27, 27
 425         /* Insert the WriteThru flag into the TWC from the Linux PTE.
 426          * It is bit 25 in the Linux PTE and bit 30 in the TWC
 427          */
 428         rlwimi  r11, r10, 32-5, 30, 30
 429         DO_8xx_CPU6(0x3b80, r3)
 430         mtspr   SPRN_MD_TWC, r11
 431
 432         /* Both _PAGE_ACCESSED and _PAGE_PRESENT has to be set.
 433          * We also need to know if the insn is a load/store, so:
 434          * Clear _PAGE_PRESENT and load that which will
 435          * trap into DTLB Error with store bit set accordinly.
 436          */
 437         /* PRESENT=0x1, ACCESSED=0x20
 438          * r11 = ((r10 & PRESENT) & ((r10 & ACCESSED) >> 5));
 439          * r10 = (r10 & ~PRESENT) | r11;
 440          */
 441         rlwinm  r11, r10, 32-5, 31, 31
 442         and     r11, r11, r10
 443         rlwimi  r10, r11, 0, 31, 31
 444
 445         /* Honour kernel RO, User NA */
 446         andi.   r11, r10, _PAGE_USER | _PAGE_RW
 447         bne-    cr0, 5f
 448         ori     r10,r10, 0x200 /* Extended encoding, bit 22 */
 449 5:      xori    r10, r10, _PAGE_RW  /* invert RW bit */
 450
 451         /* The Linux PTE won't go exactly into the MMU TLB.
 452          * Software indicator bits 22 and 28 must be clear.
 453          * Software indicator bits 24, 25, 26, and 27 must be
 454          * set.  All other Linux PTE bits control the behavior
 455          * of the MMU.
 456          */
 457 2:      li      r11, 0x00f0
 458         mtspr   SPRN_DAR,r11    /* Tag DAR */
 459         rlwimi  r10, r11, 0, 24, 28     /* Set 24-27, clear 28 */
 460         DO_8xx_CPU6(0x3d80, r3)
 461         mtspr   SPRN_MD_RPN, r10        /* Update TLB entry */
 462
 463         mfspr   r10, SPRN_M_TW  /* Restore registers */
 464         lwz     r11, 0(r0)
 465         mtcr    r11
 466         lwz     r11, 4(r0)
 467 #ifdef CONFIG_8xx_CPU6
 468         lwz     r3, 8(r0)
 469 #endif
 470         rfi
 471
 472 /* This is an instruction TLB error on the MPC8xx.  This could be due
 473  * to many reasons, such as executing guarded memory or illegal instruction
 474  * addresses.  There is nothing to do but handle a big time error fault.
 475  */
 476         . = 0x1300
 477 InstructionTLBError:
 478         b       InstructionAccess
 479
 480 /* This is the data TLB error on the MPC8xx.  This could be due to
 481  * many reasons, including a dirty update to a pte.  We can catch that
 482  * one here, but anything else is an error.  First, we track down the
 483  * Linux pte.  If it is valid, write access is allowed, but the
 484  * page dirty bit is not set, we will set it and reload the TLB.  For
 485  * any other case, we bail out to a higher level function that can
 486  * handle it.
 487  */
 488         . = 0x1400
 489 DataTLBError:
 490 #ifdef CONFIG_8xx_CPU6
 491         stw     r3, 8(r0)
 492 #endif
 493         DO_8xx_CPU6(0x3f80, r3)
 494         mtspr   SPRN_M_TW, r10  /* Save a couple of working registers */
 495         mfcr    r10
 496         stw     r10, 0(r0)
 497         stw     r11, 4(r0)
 498
 499         mfspr   r10, SPRN_DAR
 500         cmpwi   cr0, r10, 0x00f0
 501         beq-    FixupDAR        /* must be a buggy dcbX, icbi insn. */
 502 DARFixed:/* Return from dcbx instruction bug workaround, r10 holds value of DAR */
 503         mfspr   r11, SPRN_DSISR
 504         /* As the DAR fixup may clear store we may have all 3 states zero.
 505          * Make sure only 0x0200(store) falls down into DIRTY handling
 506          */
 507         andis.  r11, r11, 0x4a00        /* !translation, protection or store */
 508         srwi    r11, r11, 16
 509         cmpwi   cr0, r11, 0x0200        /* just store ? */
 510         bne     2f
 511         /* Only Change bit left now, do it here as it is faster
 512          * than trapping to the C fault handler.
 513         */
 514
 515         /* The EA of a data TLB miss is automatically stored in the MD_EPN
 516          * register.  The EA of a data TLB error is automatically stored in
 517          * the DAR, but not the MD_EPN register.  We must copy the 20 most
 518          * significant bits of the EA from the DAR to MD_EPN before we
 519          * start walking the page tables.  We also need to copy the CASID
 520          * value from the M_CASID register.
 521          * Addendum:  The EA of a data TLB error is _supposed_ to be stored
 522          * in DAR, but it seems that this doesn't happen in some cases, such
 523          * as when the error is due to a dcbi instruction to a page with a
 524          * TLB that doesn't have the changed bit set.  In such cases, there
 525          * does not appear to be any way  to recover the EA of the error
 526          * since it is neither in DAR nor MD_EPN.  As a workaround, the
 527          * _PAGE_HWWRITE bit is set for all kernel data pages when the PTEs
 528          * are initialized in mapin_ram().  This will avoid the problem,
 529          * assuming we only use the dcbi instruction on kernel addresses.
 530          */
 531
 532         /* DAR is in r10 already */
 533         rlwinm  r11, r10, 0, 0, 19
 534         ori     r11, r11, MD_EVALID
 535         mfspr   r10, SPRN_M_CASID
 536         rlwimi  r11, r10, 0, 28, 31
 537         DO_8xx_CPU6(0x3780, r3)
 538         mtspr   SPRN_MD_EPN, r11
 539
 540         mfspr   r10, SPRN_M_TWB /* Get level 1 table entry address */
 541
 542         /* If we are faulting a kernel address, we have to use the
 543          * kernel page tables.
 544          */
 545         andi.   r11, r10, 0x0800
 546         beq     3f
 547         lis     r11, swapper_pg_dir@h
 548         ori     r11, r11, swapper_pg_dir@l
 549         rlwimi  r10, r11, 0, 2, 19
 550 3:
 551         lwz     r11, 0(r10)     /* Get the level 1 entry */
 552         rlwinm. r10, r11,0,0,19 /* Extract page descriptor page address */
 553         beq     2f              /* If zero, bail */
 554
 555         /* We have a pte table, so fetch the pte from the table.
 556          */
 557         ori     r11, r11, 1             /* Set valid bit in physical L2 page */
 558         DO_8xx_CPU6(0x3b80, r3)
 559         mtspr   SPRN_MD_TWC, r11        /* Load pte table base address */
 560         mfspr   r10, SPRN_MD_TWC        /* ....and get the pte address */
 561         lwz     r10, 0(r10)             /* Get the pte */
 562         /* Insert the Guarded flag into the TWC from the Linux PTE.
 563          * It is bit 27 of both the Linux PTE and the TWC
 564          */
 565         rlwimi  r11, r10, 0, 27, 27
 566         /* Insert the WriteThru flag into the TWC from the Linux PTE.
 567          * It is bit 25 in the Linux PTE and bit 30 in the TWC
 568          */
 569         rlwimi  r11, r10, 32-5, 30, 30
 570         DO_8xx_CPU6(0x3b80, r3)
 571         mtspr   SPRN_MD_TWC, r11
 572         mfspr   r11, SPRN_MD_TWC        /* get the pte address again */
 573
 574         ori     r10, r10, _PAGE_DIRTY | _PAGE_ACCESSED | _PAGE_HWWRITE
 575         stw     r10, 0(r11)             /* and update pte in table */
 576         xori    r10, r10, _PAGE_RW      /* RW bit is inverted */
 577
 578         /* The Linux PTE won't go exactly into the MMU TLB.
 579          * Software indicator bits 22 and 28 must be clear.
 580          * Software indicator bits 24, 25, 26, and 27 must be
 581          * set.  All other Linux PTE bits control the behavior
 582          * of the MMU.
 583          */
 584         li      r11, 0x00f0
 585         mtspr   SPRN_DAR,r11    /* Tag DAR */
 586         rlwimi  r10, r11, 0, 24, 28     /* Set 24-27, clear 28 */
 587         DO_8xx_CPU6(0x3d80, r3)
 588         mtspr   SPRN_MD_RPN, r10        /* Update TLB entry */
 589
 590         mfspr   r10, SPRN_M_TW  /* Restore registers */
 591         lwz     r11, 0(r0)
 592         mtcr    r11
 593         lwz     r11, 4(r0)
 594 #ifdef CONFIG_8xx_CPU6
 595         lwz     r3, 8(r0)
 596 #endif
 597         rfi
 598 2:
 599         mfspr   r10, SPRN_M_TW  /* Restore registers */
 600         lwz     r11, 0(r0)
 601         mtcr    r11
 602         lwz     r11, 4(r0)
 603 #ifdef CONFIG_8xx_CPU6
 604         lwz     r3, 8(r0)
 605 #endif
 606         b       DataAccess
 607
 608         EXCEPTION(0x1500, Trap_15, unknown_exception, EXC_XFER_EE)
 609         EXCEPTION(0x1600, Trap_16, unknown_exception, EXC_XFER_EE)
 610         EXCEPTION(0x1700, Trap_17, unknown_exception, EXC_XFER_EE)
 611         EXCEPTION(0x1800, Trap_18, unknown_exception, EXC_XFER_EE)
 612         EXCEPTION(0x1900, Trap_19, unknown_exception, EXC_XFER_EE)
 613         EXCEPTION(0x1a00, Trap_1a, unknown_exception, EXC_XFER_EE)
 614         EXCEPTION(0x1b00, Trap_1b, unknown_exception, EXC_XFER_EE)
 615
 616 /* On the MPC8xx, these next four traps are used for development
 617  * support of breakpoints and such.  Someday I will get around to
 618  * using them.
 619  */
 620         EXCEPTION(0x1c00, Trap_1c, unknown_exception, EXC_XFER_EE)
 621         EXCEPTION(0x1d00, Trap_1d, unknown_exception, EXC_XFER_EE)
 622         EXCEPTION(0x1e00, Trap_1e, unknown_exception, EXC_XFER_EE)
 623         EXCEPTION(0x1f00, Trap_1f, unknown_exception, EXC_XFER_EE)
 624
 625         . = 0x2000
 626
 627 /* This is the procedure to calculate the data EA for buggy dcbx,dcbi instructions
 628  * by decoding the registers used by the dcbx instruction and adding them.
 629  * DAR is set to the calculated address and r10 also holds the EA on exit.
 630  */
 631  /* define if you don't want to use self modifying code */
 632 #define NO_SELF_MODIFYING_CODE
 633 FixupDAR:/* Entry point for dcbx workaround. */
 634         /* fetch instruction from memory. */
 635         mfspr   r10, SPRN_SRR0
 636         DO_8xx_CPU6(0x3780, r3)
 637         mtspr   SPRN_MD_EPN, r10
 638         mfspr   r11, SPRN_M_TWB /* Get level 1 table entry address */
 639         cmplwi  cr0, r11, 0x0800
 640         blt-    3f              /* Branch if user space */
 641         lis     r11, (swapper_pg_dir-PAGE_OFFSET)@h
 642         ori     r11, r11, (swapper_pg_dir-PAGE_OFFSET)@l
 643         rlwimi  r11, r10, 32-20, 0xffc /* r11 = r11&~0xffc|(r10>>20)&0xffc */
 644 3:      lwz     r11, 0(r11)     /* Get the level 1 entry */
 645         DO_8xx_CPU6(0x3b80, r3)
 646         mtspr   SPRN_MD_TWC, r11        /* Load pte table base address */
 647         mfspr   r11, SPRN_MD_TWC        /* ....and get the pte address */
 648         lwz     r11, 0(r11)     /* Get the pte */
 649         /* concat physical page address(r11) and page offset(r10) */
 650         rlwimi  r11, r10, 0, 20, 31
 651         lwz     r11,0(r11)
 652 /* Check if it really is a dcbx instruction. */
 653 /* dcbt and dcbtst does not generate DTLB Misses/Errors,
 654  * no need to include them here */
 655         srwi    r10, r11, 26    /* check if major OP code is 31 */
 656         cmpwi   cr0, r10, 31
 657         bne-    141f
 658         rlwinm  r10, r11, 0, 21, 30
 659         cmpwi   cr0, r10, 2028  /* Is dcbz? */
 660         beq+    142f
 661         cmpwi   cr0, r10, 940   /* Is dcbi? */
 662         beq+    142f
 663         cmpwi   cr0, r10, 108   /* Is dcbst? */
 664         beq+    144f            /* Fix up store bit! */
 665         cmpwi   cr0, r10, 172   /* Is dcbf? */
 666         beq+    142f
 667         cmpwi   cr0, r10, 1964  /* Is icbi? */
 668         beq+    142f
 669 141:    mfspr   r10, SPRN_DAR   /* r10 must hold DAR at exit */
 670         b       DARFixed        /* Nope, go back to normal TLB processing */
 671
 672 144:    mfspr   r10, SPRN_DSISR
 673         rlwinm  r10, r10,0,7,5  /* Clear store bit for buggy dcbst insn */
 674         mtspr   SPRN_DSISR, r10
 675 142:    /* continue, it was a dcbx, dcbi instruction. */
 676 #ifdef CONFIG_8xx_CPU6
 677         lwz     r3, 8(r0)       /* restore r3 from memory */
 678 #endif
 679 #ifndef NO_SELF_MODIFYING_CODE
 680         andis.  r10,r11,0x1f    /* test if reg RA is r0 */
 681         li      r10,modified_instr@l
 682         dcbtst  r0,r10          /* touch for store */
 683         rlwinm  r11,r11,0,0,20  /* Zero lower 10 bits */
 684         oris    r11,r11,640     /* Transform instr. to a "add r10,RA,RB" */
 685         ori     r11,r11,532
 686         stw     r11,0(r10)      /* store add/and instruction */
 687         dcbf    0,r10           /* flush new instr. to memory. */
 688         icbi    0,r10           /* invalidate instr. cache line */
 689         lwz     r11, 4(r0)      /* restore r11 from memory */
 690         mfspr   r10, SPRN_M_TW  /* restore r10 from M_TW */
 691         isync                   /* Wait until new instr is loaded from memory */
 692 modified_instr:
 693         .space  4               /* this is where the add instr. is stored */
 694         bne+    143f
 695         subf    r10,r0,r10      /* r10=r10-r0, only if reg RA is r0 */
 696 143:    mtdar   r10             /* store faulting EA in DAR */
 697         b       DARFixed        /* Go back to normal TLB handling */
 698 #else
 699         mfctr   r10
 700         mtdar   r10                     /* save ctr reg in DAR */
 701         rlwinm  r10, r11, 24, 24, 28    /* offset into jump table for reg RB */
 702         addi    r10, r10, 150f@l        /* add start of table */
 703         mtctr   r10                     /* load ctr with jump address */
 704         xor     r10, r10, r10           /* sum starts at zero */
 705         bctr                            /* jump into table */
 706 150:
 707         add     r10, r10, r0    ;b      151f
 708         add     r10, r10, r1    ;b      151f
 709         add     r10, r10, r2    ;b      151f
 710         add     r10, r10, r3    ;b      151f
 711         add     r10, r10, r4    ;b      151f
 712         add     r10, r10, r5    ;b      151f
 713         add     r10, r10, r6    ;b      151f
 714         add     r10, r10, r7    ;b      151f
 715         add     r10, r10, r8    ;b      151f
 716         add     r10, r10, r9    ;b      151f
 717         mtctr   r11     ;b      154f    /* r10 needs special handling */
 718         mtctr   r11     ;b      153f    /* r11 needs special handling */
 719         add     r10, r10, r12   ;b      151f
 720         add     r10, r10, r13   ;b      151f
 721         add     r10, r10, r14   ;b      151f
 722         add     r10, r10, r15   ;b      151f
 723         add     r10, r10, r16   ;b      151f
 724         add     r10, r10, r17   ;b      151f
 725         add     r10, r10, r18   ;b      151f
 726         add     r10, r10, r19   ;b      151f
 727         add     r10, r10, r20   ;b      151f
 728         add     r10, r10, r21   ;b      151f
 729         add     r10, r10, r22   ;b      151f
 730         add     r10, r10, r23   ;b      151f
 731         add     r10, r10, r24   ;b      151f
 732         add     r10, r10, r25   ;b      151f
 733         add     r10, r10, r26   ;b      151f
 734         add     r10, r10, r27   ;b      151f
 735         add     r10, r10, r28   ;b      151f
 736         add     r10, r10, r29   ;b      151f
 737         add     r10, r10, r30   ;b      151f
 738         add     r10, r10, r31
 739 151:
 740         rlwinm. r11,r11,19,24,28        /* offset into jump table for reg RA */
 741         beq     152f                    /* if reg RA is zero, don't add it */
 742         addi    r11, r11, 150b@l        /* add start of table */
 743         mtctr   r11                     /* load ctr with jump address */
 744         rlwinm  r11,r11,0,16,10         /* make sure we don't execute this more than once */
 745         bctr                            /* jump into table */
 746 152:
 747         mfdar   r11
 748         mtctr   r11                     /* restore ctr reg from DAR */
 749         mtdar   r10                     /* save fault EA to DAR */
 750         b       DARFixed                /* Go back to normal TLB handling */
 751
 752         /* special handling for r10,r11 since these are modified already */
 753 153:    lwz     r11, 4(r0)      /* load r11 from memory */
 754         b       155f
 755 154:    mfspr   r11, SPRN_M_TW  /* load r10 from M_TW */
 756 155:    add     r10, r10, r11   /* add it */
 757         mfctr   r11             /* restore r11 */
 758         b       151b
 759 #endif
 760
 761         .globl  giveup_fpu
 762 giveup_fpu:
 763         blr
 764
 765 /*
 766  * This is where the main kernel code starts.
 767  */
 768 start_here:
 769         /* ptr to current */
 770         lis     r2,init_task@h
 771         ori     r2,r2,init_task@l
 772
 773         /* ptr to phys current thread */
 774         tophys(r4,r2)
 775         addi    r4,r4,THREAD    /* init task's THREAD */
 776         mtspr   SPRN_SPRG_THREAD,r4
 777         li      r3,0
 778         /* XXX What is that for ? SPRG2 appears otherwise unused on 8xx */
 779         mtspr   SPRN_SPRG2,r3   /* 0 => r1 has kernel sp */
 780
 781         /* stack */
 782         lis     r1,init_thread_union@ha
 783         addi    r1,r1,init_thread_union@l
 784         li      r0,0
 785         stwu    r0,THREAD_SIZE-STACK_FRAME_OVERHEAD(r1)
 786
 787         bl      early_init      /* We have to do this with MMU on */
 788
 789 /*
 790  * Decide what sort of machine this is and initialize the MMU.
 791  */
 792         mr      r3,r31
 793         mr      r4,r30
 794         mr      r5,r29
 795         mr      r6,r28
 796         mr      r7,r27
 797         bl      machine_init
 798         bl      MMU_init
 799
 800 /*
 801  * Go back to running unmapped so we can load up new values
 802  * and change to using our exception vectors.
 803  * On the 8xx, all we have to do is invalidate the TLB to clear
 804  * the old 8M byte TLB mappings and load the page table base register.
 805  */
 806         /* The right way to do this would be to track it down through
 807          * init's THREAD like the context switch code does, but this is
 808          * easier......until someone changes init's static structures.
 809          */
 810         lis     r6, swapper_pg_dir@h
 811         ori     r6, r6, swapper_pg_dir@l
 812         tophys(r6,r6)
 813 #ifdef CONFIG_8xx_CPU6
 814         lis     r4, cpu6_errata_word@h
 815         ori     r4, r4, cpu6_errata_word@l
 816         li      r3, 0x3980
 817         stw     r3, 12(r4)
 818         lwz     r3, 12(r4)
 819 #endif
 820         mtspr   SPRN_M_TWB, r6
 821         lis     r4,2f@h
 822         ori     r4,r4,2f@l
 823         tophys(r4,r4)
 824         li      r3,MSR_KERNEL & ~(MSR_IR|MSR_DR)
 825         mtspr   SPRN_SRR0,r4
 826         mtspr   SPRN_SRR1,r3
 827         rfi
 828 /* Load up the kernel context */
 829 2:
 830         SYNC                    /* Force all PTE updates to finish */
 831         tlbia                   /* Clear all TLB entries */
 832         sync                    /* wait for tlbia/tlbie to finish */
 833         TLBSYNC                 /* ... on all CPUs */
 834
 835         /* set up the PTE pointers for the Abatron bdiGDB.
 836         */
 837         tovirt(r6,r6)
 838         lis     r5, abatron_pteptrs@h
 839         ori     r5, r5, abatron_pteptrs@l
 840         stw     r5, 0xf0(r0)    /* Must match your Abatron config file */
 841         tophys(r5,r5)
 842         stw     r6, 0(r5)
 843
 844 /* Now turn on the MMU for real! */
 845         li      r4,MSR_KERNEL
 846         lis     r3,start_kernel@h
 847         ori     r3,r3,start_kernel@l
 848         mtspr   SPRN_SRR0,r3
 849         mtspr   SPRN_SRR1,r4
 850         rfi                     /* enable MMU and jump to start_kernel */
 851
 852 /* Set up the initial MMU state so we can do the first level of
 853  * kernel initialization.  This maps the first 8 MBytes of memory 1:1
 854  * virtual to physical.  Also, set the cache mode since that is defined
 855  * by TLB entries and perform any additional mapping (like of the IMMR).
 856  * If configured to pin some TLBs, we pin the first 8 Mbytes of kernel,
 857  * 24 Mbytes of data, and the 8M IMMR space.  Anything not covered by
 858  * these mappings is mapped by page tables.
 859  */
 860 initial_mmu:
 861         tlbia                   /* Invalidate all TLB entries */
 862 #ifdef CONFIG_PIN_TLB
 863         lis     r8, MI_RSV4I@h
 864         ori     r8, r8, 0x1c00
 865 #else
 866         li      r8, 0
 867 #endif
 868         mtspr   SPRN_MI_CTR, r8 /* Set instruction MMU control */
 869
 870 #ifdef CONFIG_PIN_TLB
 871         lis     r10, (MD_RSV4I | MD_RESETVAL)@h
 872         ori     r10, r10, 0x1c00
 873         mr      r8, r10
 874 #else
 875         lis     r10, MD_RESETVAL@h
 876 #endif
 877 #ifndef CONFIG_8xx_COPYBACK
 878         oris    r10, r10, MD_WTDEF@h
 879 #endif
 880         mtspr   SPRN_MD_CTR, r10        /* Set data TLB control */
 881
 882         /* Now map the lower 8 Meg into the TLBs.  For this quick hack,
 883          * we can load the instruction and data TLB registers with the
 884          * same values.
 885          */
 886         lis     r8, KERNELBASE@h        /* Create vaddr for TLB */
 887         ori     r8, r8, MI_EVALID       /* Mark it valid */
 888         mtspr   SPRN_MI_EPN, r8
 889         mtspr   SPRN_MD_EPN, r8
 890         li      r8, MI_PS8MEG           /* Set 8M byte page */
 891         ori     r8, r8, MI_SVALID       /* Make it valid */
 892         mtspr   SPRN_MI_TWC, r8
 893         mtspr   SPRN_MD_TWC, r8
 894         li      r8, MI_BOOTINIT         /* Create RPN for address 0 */
 895         mtspr   SPRN_MI_RPN, r8         /* Store TLB entry */
 896         mtspr   SPRN_MD_RPN, r8
 897         lis     r8, MI_Kp@h             /* Set the protection mode */
 898         mtspr   SPRN_MI_AP, r8
 899         mtspr   SPRN_MD_AP, r8
 900
 901         /* Map another 8 MByte at the IMMR to get the processor
 902          * internal registers (among other things).
 903          */
 904 #ifdef CONFIG_PIN_TLB
 905         addi    r10, r10, 0x0100
 906         mtspr   SPRN_MD_CTR, r10
 907 #endif
 908         mfspr   r9, 638                 /* Get current IMMR */
 909         andis.  r9, r9, 0xff80          /* Get 8Mbyte boundary */
 910
 911         mr      r8, r9                  /* Create vaddr for TLB */
 912         ori     r8, r8, MD_EVALID       /* Mark it valid */
 913         mtspr   SPRN_MD_EPN, r8
 914         li      r8, MD_PS8MEG           /* Set 8M byte page */
 915         ori     r8, r8, MD_SVALID       /* Make it valid */
 916         mtspr   SPRN_MD_TWC, r8
 917         mr      r8, r9                  /* Create paddr for TLB */
 918         ori     r8, r8, MI_BOOTINIT|0x2 /* Inhibit cache -- Cort */
 919         mtspr   SPRN_MD_RPN, r8
 920
 921 #ifdef CONFIG_PIN_TLB
 922         /* Map two more 8M kernel data pages.
 923         */
 924         addi    r10, r10, 0x0100
 925         mtspr   SPRN_MD_CTR, r10
 926
 927         lis     r8, KERNELBASE@h        /* Create vaddr for TLB */
 928         addis   r8, r8, 0x0080          /* Add 8M */
 929         ori     r8, r8, MI_EVALID       /* Mark it valid */
 930         mtspr   SPRN_MD_EPN, r8
 931         li      r9, MI_PS8MEG           /* Set 8M byte page */
 932         ori     r9, r9, MI_SVALID       /* Make it valid */
 933         mtspr   SPRN_MD_TWC, r9
 934         li      r11, MI_BOOTINIT        /* Create RPN for address 0 */
 935         addis   r11, r11, 0x0080        /* Add 8M */
 936         mtspr   SPRN_MD_RPN, r11
 937
 938         addis   r8, r8, 0x0080          /* Add 8M */
 939         mtspr   SPRN_MD_EPN, r8
 940         mtspr   SPRN_MD_TWC, r9
 941         addis   r11, r11, 0x0080        /* Add 8M */
 942         mtspr   SPRN_MD_RPN, r11
 943 #endif
 944
 945         /* Since the cache is enabled according to the information we
 946          * just loaded into the TLB, invalidate and enable the caches here.
 947          * We should probably check/set other modes....later.
 948          */
 949         lis     r8, IDC_INVALL@h
 950         mtspr   SPRN_IC_CST, r8
 951         mtspr   SPRN_DC_CST, r8
 952         lis     r8, IDC_ENABLE@h
 953         mtspr   SPRN_IC_CST, r8
 954 #ifdef CONFIG_8xx_COPYBACK
 955         mtspr   SPRN_DC_CST, r8
 956 #else
 957         /* For a debug option, I left this here to easily enable
 958          * the write through cache mode
 959          */
 960         lis     r8, DC_SFWT@h
 961         mtspr   SPRN_DC_CST, r8
 962         lis     r8, IDC_ENABLE@h
 963         mtspr   SPRN_DC_CST, r8
 964 #endif
 965         blr
 966
 967
 968 /*
 969  * Set up to use a given MMU context.
 970  * r3 is context number, r4 is PGD pointer.
 971  *
 972  * We place the physical address of the new task page directory loaded
 973  * into the MMU base register, and set the ASID compare register with
 974  * the new "context."
 975  */
 976 _GLOBAL(set_context)
 977
 978 #ifdef CONFIG_BDI_SWITCH
 979         /* Context switch the PTE pointer for the Abatron BDI2000.
 980          * The PGDIR is passed as second argument.
 981          */
 982         lis     r5, KERNELBASE@h
 983         lwz     r5, 0xf0(r5)
 984         stw     r4, 0x4(r5)
 985 #endif
 986
 987 #ifdef CONFIG_8xx_CPU6
 988         lis     r6, cpu6_errata_word@h
 989         ori     r6, r6, cpu6_errata_word@l
 990         tophys  (r4, r4)
 991         li      r7, 0x3980
 992         stw     r7, 12(r6)
 993         lwz     r7, 12(r6)
 994         mtspr   SPRN_M_TWB, r4               /* Update MMU base address */
 995         li      r7, 0x3380
 996         stw     r7, 12(r6)
 997         lwz     r7, 12(r6)
 998         mtspr   SPRN_M_CASID, r3             /* Update context */
 999 #else
1000         mtspr   SPRN_M_CASID,r3         /* Update context */
1001         tophys  (r4, r4)
1002         mtspr   SPRN_M_TWB, r4          /* and pgd */
1003 #endif
1004         SYNC
1005         blr
1006
1007 #ifdef CONFIG_8xx_CPU6
1008 /* It's here because it is unique to the 8xx.
1009  * It is important we get called with interrupts disabled.  I used to
1010  * do that, but it appears that all code that calls this already had
1011  * interrupt disabled.
1012  */
1013         .globl  set_dec_cpu6
1014 set_dec_cpu6:
1015         lis     r7, cpu6_errata_word@h
1016         ori     r7, r7, cpu6_errata_word@l
1017         li      r4, 0x2c00
1018         stw     r4, 8(r7)
1019         lwz     r4, 8(r7)
1020         mtspr   22, r3          /* Update Decrementer */
1021         SYNC
1022         blr
1023 #endif
1024
1025 /*
1026  * We put a few things here that have to be page-aligned.
1027  * This stuff goes at the beginning of the data segment,
1028  * which is page-aligned.
1029  */
1030         .data
1031         .globl  sdata
1032 sdata:
1033         .globl  empty_zero_page
1034 empty_zero_page:
1035         .space  4096
1036
1037         .globl  swapper_pg_dir
1038 swapper_pg_dir:
1039         .space  4096
1040
1041 /* Room for two PTE table poiners, usually the kernel and current user
1042  * pointer to their respective root page table (pgdir).
1043  */
1044 abatron_pteptrs:
1045         .space  8
1046
1047 #ifdef CONFIG_8xx_CPU6
1048         .globl  cpu6_errata_word
1049 cpu6_errata_word:
1050         .space  16
1051 #endif
1052