arch/powerpc/kernel/head_fsl_booke.S

   1 /*
   2  * Kernel execution entry point code.
   3  *
   4  *    Copyright (c) 1995-1996 Gary Thomas <gdt@linuxppc.org>
   5  *      Initial PowerPC version.
   6  *    Copyright (c) 1996 Cort Dougan <cort@cs.nmt.edu>
   7  *      Rewritten for PReP
   8  *    Copyright (c) 1996 Paul Mackerras <paulus@cs.anu.edu.au>
   9  *      Low-level exception handers, MMU support, and rewrite.
  10  *    Copyright (c) 1997 Dan Malek <dmalek@jlc.net>
  11  *      PowerPC 8xx modifications.
  12  *    Copyright (c) 1998-1999 TiVo, Inc.
  13  *      PowerPC 403GCX modifications.
  14  *    Copyright (c) 1999 Grant Erickson <grant@lcse.umn.edu>
  15  *      PowerPC 403GCX/405GP modifications.
  16  *    Copyright 2000 MontaVista Software Inc.
  17  *      PPC405 modifications
  18  *      PowerPC 403GCX/405GP modifications.
  19  *      Author: MontaVista Software, Inc.
  20  *              frank_rowand@mvista.com or source@mvista.com
  21  *              debbie_chu@mvista.com
  22  *    Copyright 2002-2004 MontaVista Software, Inc.
  23  *      PowerPC 44x support, Matt Porter <mporter@kernel.crashing.org>
  24  *    Copyright 2004 Freescale Semiconductor, Inc
  25  *      PowerPC e500 modifications, Kumar Gala <galak@kernel.crashing.org>
  26  *
  27  * This program is free software; you can redistribute  it and/or modify it
  28  * under  the terms of  the GNU General  Public License as published by the
  29  * Free Software Foundation;  either version 2 of the  License, or (at your
  30  * option) any later version.
  31  */
  32
  33 #include <linux/init.h>
  34 #include <linux/threads.h>
  35 #include <asm/processor.h>
  36 #include <asm/page.h>
  37 #include <asm/mmu.h>
  38 #include <asm/pgtable.h>
  39 #include <asm/cputable.h>
  40 #include <asm/thread_info.h>
  41 #include <asm/ppc_asm.h>
  42 #include <asm/asm-offsets.h>
  43 #include <asm/cache.h>
  44 #include "head_booke.h"
  45
  46 /* As with the other PowerPC ports, it is expected that when code
  47  * execution begins here, the following registers contain valid, yet
  48  * optional, information:
  49  *
  50  *   r3 - Board info structure pointer (DRAM, frequency, MAC address, etc.)
  51  *   r4 - Starting address of the init RAM disk
  52  *   r5 - Ending address of the init RAM disk
  53  *   r6 - Start of kernel command line string (e.g. "mem=128")
  54  *   r7 - End of kernel command line string
  55  *
  56  */
  57         __HEAD
  58 _ENTRY(_stext);
  59 _ENTRY(_start);
  60         /*
  61          * Reserve a word at a fixed location to store the address
  62          * of abatron_pteptrs
  63          */
  64         nop
  65 /*
  66  * Save parameters we are passed
  67  */
  68         mr      r31,r3
  69         mr      r30,r4
  70         mr      r29,r5
  71         mr      r28,r6
  72         mr      r27,r7
  73         li      r25,0           /* phys kernel start (low) */
  74         li      r24,0           /* CPU number */
  75         li      r23,0           /* phys kernel start (high) */
  76
  77 /* We try to not make any assumptions about how the boot loader
  78  * setup or used the TLBs.  We invalidate all mappings from the
  79  * boot loader and load a single entry in TLB1[0] to map the
  80  * first 64M of kernel memory.  Any boot info passed from the
  81  * bootloader needs to live in this first 64M.
  82  *
  83  * Requirement on bootloader:
  84  *  - The page we're executing in needs to reside in TLB1 and
  85  *    have IPROT=1.  If not an invalidate broadcast could
  86  *    evict the entry we're currently executing in.
  87  *
  88  *  r3 = Index of TLB1 were executing in
  89  *  r4 = Current MSR[IS]
  90  *  r5 = Index of TLB1 temp mapping
  91  *
  92  * Later in mapin_ram we will correctly map lowmem, and resize TLB1[0]
  93  * if needed
  94  */
  95
  96 _ENTRY(__early_start)
  97
  98 #include "fsl_booke_entry_mapping.S"
  99
 100         /* Establish the interrupt vector offsets */
 101         SET_IVOR(0,  CriticalInput);
 102         SET_IVOR(1,  MachineCheck);
 103         SET_IVOR(2,  DataStorage);
 104         SET_IVOR(3,  InstructionStorage);
 105         SET_IVOR(4,  ExternalInput);
 106         SET_IVOR(5,  Alignment);
 107         SET_IVOR(6,  Program);
 108         SET_IVOR(7,  FloatingPointUnavailable);
 109         SET_IVOR(8,  SystemCall);
 110         SET_IVOR(9,  AuxillaryProcessorUnavailable);
 111         SET_IVOR(10, Decrementer);
 112         SET_IVOR(11, FixedIntervalTimer);
 113         SET_IVOR(12, WatchdogTimer);
 114         SET_IVOR(13, DataTLBError);
 115         SET_IVOR(14, InstructionTLBError);
 116         SET_IVOR(15, DebugCrit);
 117
 118         /* Establish the interrupt vector base */
 119         lis     r4,interrupt_base@h     /* IVPR only uses the high 16-bits */
 120         mtspr   SPRN_IVPR,r4
 121
 122         /* Setup the defaults for TLB entries */
 123         li      r2,(MAS4_TSIZED(BOOK3E_PAGESZ_4K))@l
 124 #ifdef CONFIG_E200
 125         oris    r2,r2,MAS4_TLBSELD(1)@h
 126 #endif
 127         mtspr   SPRN_MAS4, r2
 128
 129 #if 0
 130         /* Enable DOZE */
 131         mfspr   r2,SPRN_HID0
 132         oris    r2,r2,HID0_DOZE@h
 133         mtspr   SPRN_HID0, r2
 134 #endif
 135
 136 #if !defined(CONFIG_BDI_SWITCH)
 137         /*
 138          * The Abatron BDI JTAG debugger does not tolerate others
 139          * mucking with the debug registers.
 140          */
 141         lis     r2,DBCR0_IDM@h
 142         mtspr   SPRN_DBCR0,r2
 143         isync
 144         /* clear any residual debug events */
 145         li      r2,-1
 146         mtspr   SPRN_DBSR,r2
 147 #endif
 148
 149 #ifdef CONFIG_SMP
 150         /* Check to see if we're the second processor, and jump
 151          * to the secondary_start code if so
 152          */
 153         mfspr   r24,SPRN_PIR
 154         cmpwi   r24,0
 155         bne     __secondary_start
 156 #endif
 157
 158         /*
 159          * This is where the main kernel code starts.
 160          */
 161
 162         /* ptr to current */
 163         lis     r2,init_task@h
 164         ori     r2,r2,init_task@l
 165
 166         /* ptr to current thread */
 167         addi    r4,r2,THREAD    /* init task's THREAD */
 168         mtspr   SPRN_SPRG_THREAD,r4
 169
 170         /* stack */
 171         lis     r1,init_thread_union@h
 172         ori     r1,r1,init_thread_union@l
 173         li      r0,0
 174         stwu    r0,THREAD_SIZE-STACK_FRAME_OVERHEAD(r1)
 175
 176         bl      early_init
 177
 178 #ifdef CONFIG_RELOCATABLE
 179         lis     r3,kernstart_addr@ha
 180         la      r3,kernstart_addr@l(r3)
 181 #ifdef CONFIG_PHYS_64BIT
 182         stw     r23,0(r3)
 183         stw     r25,4(r3)
 184 #else
 185         stw     r25,0(r3)
 186 #endif
 187 #endif
 188
 189 /*
 190  * Decide what sort of machine this is and initialize the MMU.
 191  */
 192         mr      r3,r31
 193         mr      r4,r30
 194         mr      r5,r29
 195         mr      r6,r28
 196         mr      r7,r27
 197         bl      machine_init
 198         bl      MMU_init
 199
 200         /* Setup PTE pointers for the Abatron bdiGDB */
 201         lis     r6, swapper_pg_dir@h
 202         ori     r6, r6, swapper_pg_dir@l
 203         lis     r5, abatron_pteptrs@h
 204         ori     r5, r5, abatron_pteptrs@l
 205         lis     r4, KERNELBASE@h
 206         ori     r4, r4, KERNELBASE@l
 207         stw     r5, 0(r4)       /* Save abatron_pteptrs at a fixed location */
 208         stw     r6, 0(r5)
 209
 210         /* Let's move on */
 211         lis     r4,start_kernel@h
 212         ori     r4,r4,start_kernel@l
 213         lis     r3,MSR_KERNEL@h
 214         ori     r3,r3,MSR_KERNEL@l
 215         mtspr   SPRN_SRR0,r4
 216         mtspr   SPRN_SRR1,r3
 217         rfi                     /* change context and jump to start_kernel */
 218
 219 /* Macros to hide the PTE size differences
 220  *
 221  * FIND_PTE -- walks the page tables given EA & pgdir pointer
 222  *   r10 -- EA of fault
 223  *   r11 -- PGDIR pointer
 224  *   r12 -- free
 225  *   label 2: is the bailout case
 226  *
 227  * if we find the pte (fall through):
 228  *   r11 is low pte word
 229  *   r12 is pointer to the pte
 230  */
 231 #ifdef CONFIG_PTE_64BIT
 232 #define FIND_PTE        \
 233         rlwinm  r12, r10, 13, 19, 29;   /* Compute pgdir/pmd offset */  \
 234         lwzx    r11, r12, r11;          /* Get pgd/pmd entry */         \
 235         rlwinm. r12, r11, 0, 0, 20;     /* Extract pt base address */   \
 236         beq     2f;                     /* Bail if no table */          \
 237         rlwimi  r12, r10, 23, 20, 28;   /* Compute pte address */       \
 238         lwz     r11, 4(r12);            /* Get pte entry */
 239 #else
 240 #define FIND_PTE        \
 241         rlwimi  r11, r10, 12, 20, 29;   /* Create L1 (pgdir/pmd) address */     \
 242         lwz     r11, 0(r11);            /* Get L1 entry */                      \
 243         rlwinm. r12, r11, 0, 0, 19;     /* Extract L2 (pte) base address */     \
 244         beq     2f;                     /* Bail if no table */                  \
 245         rlwimi  r12, r10, 22, 20, 29;   /* Compute PTE address */               \
 246         lwz     r11, 0(r12);            /* Get Linux PTE */
 247 #endif
 248
 249 /*
 250  * Interrupt vector entry code
 251  *
 252  * The Book E MMUs are always on so we don't need to handle
 253  * interrupts in real mode as with previous PPC processors. In
 254  * this case we handle interrupts in the kernel virtual address
 255  * space.
 256  *
 257  * Interrupt vectors are dynamically placed relative to the
 258  * interrupt prefix as determined by the address of interrupt_base.
 259  * The interrupt vectors offsets are programmed using the labels
 260  * for each interrupt vector entry.
 261  *
 262  * Interrupt vectors must be aligned on a 16 byte boundary.
 263  * We align on a 32 byte cache line boundary for good measure.
 264  */
 265
 266 interrupt_base:
 267         /* Critical Input Interrupt */
 268         CRITICAL_EXCEPTION(0x0100, CriticalInput, unknown_exception)
 269
 270         /* Machine Check Interrupt */
 271 #ifdef CONFIG_E200
 272         /* no RFMCI, MCSRRs on E200 */
 273         CRITICAL_EXCEPTION(0x0200, MachineCheck, machine_check_exception)
 274 #else
 275         MCHECK_EXCEPTION(0x0200, MachineCheck, machine_check_exception)
 276 #endif
 277
 278         /* Data Storage Interrupt */
 279         START_EXCEPTION(DataStorage)
 280         NORMAL_EXCEPTION_PROLOG
 281         mfspr   r5,SPRN_ESR             /* Grab the ESR, save it, pass arg3 */
 282         stw     r5,_ESR(r11)
 283         mfspr   r4,SPRN_DEAR            /* Grab the DEAR, save it, pass arg2 */
 284         andis.  r10,r5,(ESR_ILK|ESR_DLK)@h
 285         bne     1f
 286         EXC_XFER_EE_LITE(0x0300, handle_page_fault)
 287 1:
 288         addi    r3,r1,STACK_FRAME_OVERHEAD
 289         EXC_XFER_EE_LITE(0x0300, CacheLockingException)
 290
 291         /* Instruction Storage Interrupt */
 292         INSTRUCTION_STORAGE_EXCEPTION
 293
 294         /* External Input Interrupt */
 295         EXCEPTION(0x0500, ExternalInput, do_IRQ, EXC_XFER_LITE)
 296
 297         /* Alignment Interrupt */
 298         ALIGNMENT_EXCEPTION
 299
 300         /* Program Interrupt */
 301         PROGRAM_EXCEPTION
 302
 303         /* Floating Point Unavailable Interrupt */
 304 #ifdef CONFIG_PPC_FPU
 305         FP_UNAVAILABLE_EXCEPTION
 306 #else
 307 #ifdef CONFIG_E200
 308         /* E200 treats 'normal' floating point instructions as FP Unavail exception */
 309         EXCEPTION(0x0800, FloatingPointUnavailable, program_check_exception, EXC_XFER_EE)
 310 #else
 311         EXCEPTION(0x0800, FloatingPointUnavailable, unknown_exception, EXC_XFER_EE)
 312 #endif
 313 #endif
 314
 315         /* System Call Interrupt */
 316         START_EXCEPTION(SystemCall)
 317         NORMAL_EXCEPTION_PROLOG
 318         EXC_XFER_EE_LITE(0x0c00, DoSyscall)
 319
 320         /* Auxillary Processor Unavailable Interrupt */
 321         EXCEPTION(0x2900, AuxillaryProcessorUnavailable, unknown_exception, EXC_XFER_EE)
 322
 323         /* Decrementer Interrupt */
 324         DECREMENTER_EXCEPTION
 325
 326         /* Fixed Internal Timer Interrupt */
 327         /* TODO: Add FIT support */
 328         EXCEPTION(0x3100, FixedIntervalTimer, unknown_exception, EXC_XFER_EE)
 329
 330         /* Watchdog Timer Interrupt */
 331 #ifdef CONFIG_BOOKE_WDT
 332         CRITICAL_EXCEPTION(0x3200, WatchdogTimer, WatchdogException)
 333 #else
 334         CRITICAL_EXCEPTION(0x3200, WatchdogTimer, unknown_exception)
 335 #endif
 336
 337         /* Data TLB Error Interrupt */
 338         START_EXCEPTION(DataTLBError)
 339         mtspr   SPRN_SPRG_WSCRATCH0, r10 /* Save some working registers */
 340         mtspr   SPRN_SPRG_WSCRATCH1, r11
 341         mtspr   SPRN_SPRG_WSCRATCH2, r12
 342         mtspr   SPRN_SPRG_WSCRATCH3, r13
 343         mfcr    r11
 344         mtspr   SPRN_SPRG_WSCRATCH4, r11
 345         mfspr   r10, SPRN_DEAR          /* Get faulting address */
 346
 347         /* If we are faulting a kernel address, we have to use the
 348          * kernel page tables.
 349          */
 350         lis     r11, PAGE_OFFSET@h
 351         cmplw   5, r10, r11
 352         blt     5, 3f
 353         lis     r11, swapper_pg_dir@h
 354         ori     r11, r11, swapper_pg_dir@l
 355
 356         mfspr   r12,SPRN_MAS1           /* Set TID to 0 */
 357         rlwinm  r12,r12,0,16,1
 358         mtspr   SPRN_MAS1,r12
 359
 360         b       4f
 361
 362         /* Get the PGD for the current thread */
 363 3:
 364         mfspr   r11,SPRN_SPRG_THREAD
 365         lwz     r11,PGDIR(r11)
 366
 367 4:
 368         /* Mask of required permission bits. Note that while we
 369          * do copy ESR:ST to _PAGE_RW position as trying to write
 370          * to an RO page is pretty common, we don't do it with
 371          * _PAGE_DIRTY. We could do it, but it's a fairly rare
 372          * event so I'd rather take the overhead when it happens
 373          * rather than adding an instruction here. We should measure
 374          * whether the whole thing is worth it in the first place
 375          * as we could avoid loading SPRN_ESR completely in the first
 376          * place...
 377          *
 378          * TODO: Is it worth doing that mfspr & rlwimi in the first
 379          *       place or can we save a couple of instructions here ?
 380          */
 381         mfspr   r12,SPRN_ESR
 382 #ifdef CONFIG_PTE_64BIT
 383         li      r13,_PAGE_PRESENT
 384         oris    r13,r13,_PAGE_ACCESSED@h
 385 #else
 386         li      r13,_PAGE_PRESENT|_PAGE_ACCESSED
 387 #endif
 388         rlwimi  r13,r12,11,29,29
 389
 390         FIND_PTE
 391         andc.   r13,r13,r11             /* Check permission */
 392
 393 #ifdef CONFIG_PTE_64BIT
 394 #ifdef CONFIG_SMP
 395         subf    r10,r11,r12             /* create false data dep */
 396         lwzx    r13,r11,r10             /* Get upper pte bits */
 397 #else
 398         lwz     r13,0(r12)              /* Get upper pte bits */
 399 #endif
 400 #endif
 401
 402         bne     2f                      /* Bail if permission/valid mismach */
 403
 404         /* Jump to common tlb load */
 405         b       finish_tlb_load
 406 2:
 407         /* The bailout.  Restore registers to pre-exception conditions
 408          * and call the heavyweights to help us out.
 409          */
 410         mfspr   r11, SPRN_SPRG_RSCRATCH4
 411         mtcr    r11
 412         mfspr   r13, SPRN_SPRG_RSCRATCH3
 413         mfspr   r12, SPRN_SPRG_RSCRATCH2
 414         mfspr   r11, SPRN_SPRG_RSCRATCH1
 415         mfspr   r10, SPRN_SPRG_RSCRATCH0
 416         b       DataStorage
 417
 418         /* Instruction TLB Error Interrupt */
 419         /*
 420          * Nearly the same as above, except we get our
 421          * information from different registers and bailout
 422          * to a different point.
 423          */
 424         START_EXCEPTION(InstructionTLBError)
 425         mtspr   SPRN_SPRG_WSCRATCH0, r10 /* Save some working registers */
 426         mtspr   SPRN_SPRG_WSCRATCH1, r11
 427         mtspr   SPRN_SPRG_WSCRATCH2, r12
 428         mtspr   SPRN_SPRG_WSCRATCH3, r13
 429         mfcr    r11
 430         mtspr   SPRN_SPRG_WSCRATCH4, r11
 431         mfspr   r10, SPRN_SRR0          /* Get faulting address */
 432
 433         /* If we are faulting a kernel address, we have to use the
 434          * kernel page tables.
 435          */
 436         lis     r11, PAGE_OFFSET@h
 437         cmplw   5, r10, r11
 438         blt     5, 3f
 439         lis     r11, swapper_pg_dir@h
 440         ori     r11, r11, swapper_pg_dir@l
 441
 442         mfspr   r12,SPRN_MAS1           /* Set TID to 0 */
 443         rlwinm  r12,r12,0,16,1
 444         mtspr   SPRN_MAS1,r12
 445
 446         /* Make up the required permissions for kernel code */
 447 #ifdef CONFIG_PTE_64BIT
 448         li      r13,_PAGE_PRESENT | _PAGE_BAP_SX
 449         oris    r13,r13,_PAGE_ACCESSED@h
 450 #else
 451         li      r13,_PAGE_PRESENT | _PAGE_ACCESSED | _PAGE_EXEC
 452 #endif
 453         b       4f
 454
 455         /* Get the PGD for the current thread */
 456 3:
 457         mfspr   r11,SPRN_SPRG_THREAD
 458         lwz     r11,PGDIR(r11)
 459
 460         /* Make up the required permissions for user code */
 461 #ifdef CONFIG_PTE_64BIT
 462         li      r13,_PAGE_PRESENT | _PAGE_BAP_UX
 463         oris    r13,r13,_PAGE_ACCESSED@h
 464 #else
 465         li      r13,_PAGE_PRESENT | _PAGE_ACCESSED | _PAGE_EXEC
 466 #endif
 467
 468 4:
 469         FIND_PTE
 470         andc.   r13,r13,r11             /* Check permission */
 471
 472 #ifdef CONFIG_PTE_64BIT
 473 #ifdef CONFIG_SMP
 474         subf    r10,r11,r12             /* create false data dep */
 475         lwzx    r13,r11,r10             /* Get upper pte bits */
 476 #else
 477         lwz     r13,0(r12)              /* Get upper pte bits */
 478 #endif
 479 #endif
 480
 481         bne     2f                      /* Bail if permission mismach */
 482
 483         /* Jump to common TLB load point */
 484         b       finish_tlb_load
 485
 486 2:
 487         /* The bailout.  Restore registers to pre-exception conditions
 488          * and call the heavyweights to help us out.
 489          */
 490         mfspr   r11, SPRN_SPRG_RSCRATCH4
 491         mtcr    r11
 492         mfspr   r13, SPRN_SPRG_RSCRATCH3
 493         mfspr   r12, SPRN_SPRG_RSCRATCH2
 494         mfspr   r11, SPRN_SPRG_RSCRATCH1
 495         mfspr   r10, SPRN_SPRG_RSCRATCH0
 496         b       InstructionStorage
 497
 498 #ifdef CONFIG_SPE
 499         /* SPE Unavailable */
 500         START_EXCEPTION(SPEUnavailable)
 501         NORMAL_EXCEPTION_PROLOG
 502         bne     load_up_spe
 503         addi    r3,r1,STACK_FRAME_OVERHEAD
 504         EXC_XFER_EE_LITE(0x2010, KernelSPE)
 505 #else
 506         EXCEPTION(0x2020, SPEUnavailable, unknown_exception, EXC_XFER_EE)
 507 #endif /* CONFIG_SPE */
 508
 509         /* SPE Floating Point Data */
 510 #ifdef CONFIG_SPE
 511         EXCEPTION(0x2030, SPEFloatingPointData, SPEFloatingPointException, EXC_XFER_EE);
 512
 513         /* SPE Floating Point Round */
 514         EXCEPTION(0x2050, SPEFloatingPointRound, SPEFloatingPointRoundException, EXC_XFER_EE)
 515 #else
 516         EXCEPTION(0x2040, SPEFloatingPointData, unknown_exception, EXC_XFER_EE)
 517         EXCEPTION(0x2050, SPEFloatingPointRound, unknown_exception, EXC_XFER_EE)
 518 #endif /* CONFIG_SPE */
 519
 520         /* Performance Monitor */
 521         EXCEPTION(0x2060, PerformanceMonitor, performance_monitor_exception, EXC_XFER_STD)
 522
 523         EXCEPTION(0x2070, Doorbell, doorbell_exception, EXC_XFER_STD)
 524
 525         CRITICAL_EXCEPTION(0x2080, CriticalDoorbell, unknown_exception)
 526
 527         /* Debug Interrupt */
 528         DEBUG_DEBUG_EXCEPTION
 529         DEBUG_CRIT_EXCEPTION
 530
 531 /*
 532  * Local functions
 533  */
 534
 535 /*
 536  * Both the instruction and data TLB miss get to this
 537  * point to load the TLB.
 538  *      r10 - available to use
 539  *      r11 - TLB (info from Linux PTE)
 540  *      r12 - available to use
 541  *      r13 - upper bits of PTE (if PTE_64BIT) or available to use
 542  *      CR5 - results of addr >= PAGE_OFFSET
 543  *      MAS0, MAS1 - loaded with proper value when we get here
 544  *      MAS2, MAS3 - will need additional info from Linux PTE
 545  *      Upon exit, we reload everything and RFI.
 546  */
 547 finish_tlb_load:
 548         /*
 549          * We set execute, because we don't have the granularity to
 550          * properly set this at the page level (Linux problem).
 551          * Many of these bits are software only.  Bits we don't set
 552          * here we (properly should) assume have the appropriate value.
 553          */
 554
 555         mfspr   r12, SPRN_MAS2
 556 #ifdef CONFIG_PTE_64BIT
 557         rlwimi  r12, r11, 32-19, 27, 31 /* extract WIMGE from pte */
 558 #else
 559         rlwimi  r12, r11, 26, 27, 31    /* extract WIMGE from pte */
 560 #endif
 561         mtspr   SPRN_MAS2, r12
 562
 563 #ifdef CONFIG_PTE_64BIT
 564         rlwinm  r12, r11, 32-2, 26, 31  /* Move in perm bits */
 565         andi.   r10, r11, _PAGE_DIRTY
 566         bne     1f
 567         li      r10, MAS3_SW | MAS3_UW
 568         andc    r12, r12, r10
 569 1:      rlwimi  r12, r13, 20, 0, 11     /* grab RPN[32:43] */
 570         rlwimi  r12, r11, 20, 12, 19    /* grab RPN[44:51] */
 571         mtspr   SPRN_MAS3, r12
 572 BEGIN_MMU_FTR_SECTION
 573         srwi    r10, r13, 12            /* grab RPN[12:31] */
 574         mtspr   SPRN_MAS7, r10
 575 END_MMU_FTR_SECTION_IFSET(MMU_FTR_BIG_PHYS)
 576 #else
 577         li      r10, (_PAGE_EXEC | _PAGE_PRESENT)
 578         rlwimi  r10, r11, 31, 29, 29    /* extract _PAGE_DIRTY into SW */
 579         and     r12, r11, r10
 580         andi.   r10, r11, _PAGE_USER    /* Test for _PAGE_USER */
 581         slwi    r10, r12, 1
 582         or      r10, r10, r12
 583         iseleq  r12, r12, r10
 584         rlwimi  r11, r12, 0, 20, 31     /* Extract RPN from PTE and merge with perms */
 585         mtspr   SPRN_MAS3, r11
 586 #endif
 587 #ifdef CONFIG_E200
 588         /* Round robin TLB1 entries assignment */
 589         mfspr   r12, SPRN_MAS0
 590
 591         /* Extract TLB1CFG(NENTRY) */
 592         mfspr   r11, SPRN_TLB1CFG
 593         andi.   r11, r11, 0xfff
 594
 595         /* Extract MAS0(NV) */
 596         andi.   r13, r12, 0xfff
 597         addi    r13, r13, 1
 598         cmpw    0, r13, r11
 599         addi    r12, r12, 1
 600
 601         /* check if we need to wrap */
 602         blt     7f
 603
 604         /* wrap back to first free tlbcam entry */
 605         lis     r13, tlbcam_index@ha
 606         lwz     r13, tlbcam_index@l(r13)
 607         rlwimi  r12, r13, 0, 20, 31
 608 7:
 609         mtspr   SPRN_MAS0,r12
 610 #endif /* CONFIG_E200 */
 611
 612         tlbwe
 613
 614         /* Done...restore registers and get out of here.  */
 615         mfspr   r11, SPRN_SPRG_RSCRATCH4
 616         mtcr    r11
 617         mfspr   r13, SPRN_SPRG_RSCRATCH3
 618         mfspr   r12, SPRN_SPRG_RSCRATCH2
 619         mfspr   r11, SPRN_SPRG_RSCRATCH1
 620         mfspr   r10, SPRN_SPRG_RSCRATCH0
 621         rfi                                     /* Force context change */
 622
 623 #ifdef CONFIG_SPE
 624 /* Note that the SPE support is closely modeled after the AltiVec
 625  * support.  Changes to one are likely to be applicable to the
 626  * other!  */
 627 load_up_spe:
 628 /*
 629  * Disable SPE for the task which had SPE previously,
 630  * and save its SPE registers in its thread_struct.
 631  * Enables SPE for use in the kernel on return.
 632  * On SMP we know the SPE units are free, since we give it up every
 633  * switch.  -- Kumar
 634  */
 635         mfmsr   r5
 636         oris    r5,r5,MSR_SPE@h
 637         mtmsr   r5                      /* enable use of SPE now */
 638         isync
 639 /*
 640  * For SMP, we don't do lazy SPE switching because it just gets too
 641  * horrendously complex, especially when a task switches from one CPU
 642  * to another.  Instead we call giveup_spe in switch_to.
 643  */
 644 #ifndef CONFIG_SMP
 645         lis     r3,last_task_used_spe@ha
 646         lwz     r4,last_task_used_spe@l(r3)
 647         cmpi    0,r4,0
 648         beq     1f
 649         addi    r4,r4,THREAD    /* want THREAD of last_task_used_spe */
 650         SAVE_32EVRS(0,r10,r4)
 651         evxor   evr10, evr10, evr10     /* clear out evr10 */
 652         evmwumiaa evr10, evr10, evr10   /* evr10 <- ACC = 0 * 0 + ACC */
 653         li      r5,THREAD_ACC
 654         evstddx evr10, r4, r5           /* save off accumulator */
 655         lwz     r5,PT_REGS(r4)
 656         lwz     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
 657         lis     r10,MSR_SPE@h
 658         andc    r4,r4,r10       /* disable SPE for previous task */
 659         stw     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
 660 1:
 661 #endif /* !CONFIG_SMP */
 662         /* enable use of SPE after return */
 663         oris    r9,r9,MSR_SPE@h
 664         mfspr   r5,SPRN_SPRG_THREAD     /* current task's THREAD (phys) */
 665         li      r4,1
 666         li      r10,THREAD_ACC
 667         stw     r4,THREAD_USED_SPE(r5)
 668         evlddx  evr4,r10,r5
 669         evmra   evr4,evr4
 670         REST_32EVRS(0,r10,r5)
 671 #ifndef CONFIG_SMP
 672         subi    r4,r5,THREAD
 673         stw     r4,last_task_used_spe@l(r3)
 674 #endif /* !CONFIG_SMP */
 675         /* restore registers and return */
 676 2:      REST_4GPRS(3, r11)
 677         lwz     r10,_CCR(r11)
 678         REST_GPR(1, r11)
 679         mtcr    r10
 680         lwz     r10,_LINK(r11)
 681         mtlr    r10
 682         REST_GPR(10, r11)
 683         mtspr   SPRN_SRR1,r9
 684         mtspr   SPRN_SRR0,r12
 685         REST_GPR(9, r11)
 686         REST_GPR(12, r11)
 687         lwz     r11,GPR11(r11)
 688         rfi
 689
 690 /*
 691  * SPE unavailable trap from kernel - print a message, but let
 692  * the task use SPE in the kernel until it returns to user mode.
 693  */
 694 KernelSPE:
 695         lwz     r3,_MSR(r1)
 696         oris    r3,r3,MSR_SPE@h
 697         stw     r3,_MSR(r1)     /* enable use of SPE after return */
 698 #ifdef CONFIG_PRINTK
 699         lis     r3,87f@h
 700         ori     r3,r3,87f@l
 701         mr      r4,r2           /* current */
 702         lwz     r5,_NIP(r1)
 703         bl      printk
 704 #endif
 705         b       ret_from_except
 706 #ifdef CONFIG_PRINTK
 707 87:     .string "SPE used in kernel  (task=%p, pc=%x)  \n"
 708 #endif
 709         .align  4,0
 710
 711 #endif /* CONFIG_SPE */
 712
 713 /*
 714  * Global functions
 715  */
 716
 717 /* Adjust or setup IVORs for e200 */
 718 _GLOBAL(__setup_e200_ivors)
 719         li      r3,DebugDebug@l
 720         mtspr   SPRN_IVOR15,r3
 721         li      r3,SPEUnavailable@l
 722         mtspr   SPRN_IVOR32,r3
 723         li      r3,SPEFloatingPointData@l
 724         mtspr   SPRN_IVOR33,r3
 725         li      r3,SPEFloatingPointRound@l
 726         mtspr   SPRN_IVOR34,r3
 727         sync
 728         blr
 729
 730 /* Adjust or setup IVORs for e500v1/v2 */
 731 _GLOBAL(__setup_e500_ivors)
 732         li      r3,DebugCrit@l
 733         mtspr   SPRN_IVOR15,r3
 734         li      r3,SPEUnavailable@l
 735         mtspr   SPRN_IVOR32,r3
 736         li      r3,SPEFloatingPointData@l
 737         mtspr   SPRN_IVOR33,r3
 738         li      r3,SPEFloatingPointRound@l
 739         mtspr   SPRN_IVOR34,r3
 740         li      r3,PerformanceMonitor@l
 741         mtspr   SPRN_IVOR35,r3
 742         sync
 743         blr
 744
 745 /* Adjust or setup IVORs for e500mc */
 746 _GLOBAL(__setup_e500mc_ivors)
 747         li      r3,DebugDebug@l
 748         mtspr   SPRN_IVOR15,r3
 749         li      r3,PerformanceMonitor@l
 750         mtspr   SPRN_IVOR35,r3
 751         li      r3,Doorbell@l
 752         mtspr   SPRN_IVOR36,r3
 753         li      r3,CriticalDoorbell@l
 754         mtspr   SPRN_IVOR37,r3
 755         sync
 756         blr
 757
 758 /*
 759  * extern void giveup_altivec(struct task_struct *prev)
 760  *
 761  * The e500 core does not have an AltiVec unit.
 762  */
 763 _GLOBAL(giveup_altivec)
 764         blr
 765
 766 #ifdef CONFIG_SPE
 767 /*
 768  * extern void giveup_spe(struct task_struct *prev)
 769  *
 770  */
 771 _GLOBAL(giveup_spe)
 772         mfmsr   r5
 773         oris    r5,r5,MSR_SPE@h
 774         mtmsr   r5                      /* enable use of SPE now */
 775         isync
 776         cmpi    0,r3,0
 777         beqlr-                          /* if no previous owner, done */
 778         addi    r3,r3,THREAD            /* want THREAD of task */
 779         lwz     r5,PT_REGS(r3)
 780         cmpi    0,r5,0
 781         SAVE_32EVRS(0, r4, r3)
 782         evxor   evr6, evr6, evr6        /* clear out evr6 */
 783         evmwumiaa evr6, evr6, evr6      /* evr6 <- ACC = 0 * 0 + ACC */
 784         li      r4,THREAD_ACC
 785         evstddx evr6, r4, r3            /* save off accumulator */
 786         mfspr   r6,SPRN_SPEFSCR
 787         stw     r6,THREAD_SPEFSCR(r3)   /* save spefscr register value */
 788         beq     1f
 789         lwz     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
 790         lis     r3,MSR_SPE@h
 791         andc    r4,r4,r3                /* disable SPE for previous task */
 792         stw     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
 793 1:
 794 #ifndef CONFIG_SMP
 795         li      r5,0
 796         lis     r4,last_task_used_spe@ha
 797         stw     r5,last_task_used_spe@l(r4)
 798 #endif /* !CONFIG_SMP */
 799         blr
 800 #endif /* CONFIG_SPE */
 801
 802 /*
 803  * extern void giveup_fpu(struct task_struct *prev)
 804  *
 805  * Not all FSL Book-E cores have an FPU
 806  */
 807 #ifndef CONFIG_PPC_FPU
 808 _GLOBAL(giveup_fpu)
 809         blr
 810 #endif
 811
 812 /*
 813  * extern void abort(void)
 814  *
 815  * At present, this routine just applies a system reset.
 816  */
 817 _GLOBAL(abort)
 818         li      r13,0
 819         mtspr   SPRN_DBCR0,r13          /* disable all debug events */
 820         isync
 821         mfmsr   r13
 822         ori     r13,r13,MSR_DE@l        /* Enable Debug Events */
 823         mtmsr   r13
 824         isync
 825         mfspr   r13,SPRN_DBCR0
 826         lis     r13,(DBCR0_IDM|DBCR0_RST_CHIP)@h
 827         mtspr   SPRN_DBCR0,r13
 828         isync
 829
 830 _GLOBAL(set_context)
 831
 832 #ifdef CONFIG_BDI_SWITCH
 833         /* Context switch the PTE pointer for the Abatron BDI2000.
 834          * The PGDIR is the second parameter.
 835          */
 836         lis     r5, abatron_pteptrs@h
 837         ori     r5, r5, abatron_pteptrs@l
 838         stw     r4, 0x4(r5)
 839 #endif
 840         mtspr   SPRN_PID,r3
 841         isync                   /* Force context change */
 842         blr
 843
 844 _GLOBAL(flush_dcache_L1)
 845         mfspr   r3,SPRN_L1CFG0
 846
 847         rlwinm  r5,r3,9,3       /* Extract cache block size */
 848         twlgti  r5,1            /* Only 32 and 64 byte cache blocks
 849                                  * are currently defined.
 850                                  */
 851         li      r4,32
 852         subfic  r6,r5,2         /* r6 = log2(1KiB / cache block size) -
 853                                  *      log2(number of ways)
 854                                  */
 855         slw     r5,r4,r5        /* r5 = cache block size */
 856
 857         rlwinm  r7,r3,0,0xff    /* Extract number of KiB in the cache */
 858         mulli   r7,r7,13        /* An 8-way cache will require 13
 859                                  * loads per set.
 860                                  */
 861         slw     r7,r7,r6
 862
 863         /* save off HID0 and set DCFA */
 864         mfspr   r8,SPRN_HID0
 865         ori     r9,r8,HID0_DCFA@l
 866         mtspr   SPRN_HID0,r9
 867         isync
 868
 869         lis     r4,KERNELBASE@h
 870         mtctr   r7
 871
 872 1:      lwz     r3,0(r4)        /* Load... */
 873         add     r4,r4,r5
 874         bdnz    1b
 875
 876         msync
 877         lis     r4,KERNELBASE@h
 878         mtctr   r7
 879
 880 1:      dcbf    0,r4            /* ...and flush. */
 881         add     r4,r4,r5
 882         bdnz    1b
 883
 884         /* restore HID0 */
 885         mtspr   SPRN_HID0,r8
 886         isync
 887
 888         blr
 889
 890 #ifdef CONFIG_SMP
 891 /* When we get here, r24 needs to hold the CPU # */
 892         .globl __secondary_start
 893 __secondary_start:
 894         lis     r3,__secondary_hold_acknowledge@h
 895         ori     r3,r3,__secondary_hold_acknowledge@l
 896         stw     r24,0(r3)
 897
 898         li      r3,0
 899         mr      r4,r24          /* Why? */
 900         bl      call_setup_cpu
 901
 902         lis     r3,tlbcam_index@ha
 903         lwz     r3,tlbcam_index@l(r3)
 904         mtctr   r3
 905         li      r26,0           /* r26 safe? */
 906
 907         /* Load each CAM entry */
 908 1:      mr      r3,r26
 909         bl      loadcam_entry
 910         addi    r26,r26,1
 911         bdnz    1b
 912
 913         /* get current_thread_info and current */
 914         lis     r1,secondary_ti@ha
 915         lwz     r1,secondary_ti@l(r1)
 916         lwz     r2,TI_TASK(r1)
 917
 918         /* stack */
 919         addi    r1,r1,THREAD_SIZE-STACK_FRAME_OVERHEAD
 920         li      r0,0
 921         stw     r0,0(r1)
 922
 923         /* ptr to current thread */
 924         addi    r4,r2,THREAD    /* address of our thread_struct */
 925         mtspr   SPRN_SPRG_THREAD,r4
 926
 927         /* Setup the defaults for TLB entries */
 928         li      r4,(MAS4_TSIZED(BOOK3E_PAGESZ_4K))@l
 929         mtspr   SPRN_MAS4,r4
 930
 931         /* Jump to start_secondary */
 932         lis     r4,MSR_KERNEL@h
 933         ori     r4,r4,MSR_KERNEL@l
 934         lis     r3,start_secondary@h
 935         ori     r3,r3,start_secondary@l
 936         mtspr   SPRN_SRR0,r3
 937         mtspr   SPRN_SRR1,r4
 938         sync
 939         rfi
 940         sync
 941
 942         .globl __secondary_hold_acknowledge
 943 __secondary_hold_acknowledge:
 944         .long   -1
 945 #endif
 946
 947 /*
 948  * We put a few things here that have to be page-aligned. This stuff
 949  * goes at the beginning of the data segment, which is page-aligned.
 950  */
 951         .data
 952         .align  12
 953         .globl  sdata
 954 sdata:
 955         .globl  empty_zero_page
 956 empty_zero_page:
 957         .space  4096
 958         .globl  swapper_pg_dir
 959 swapper_pg_dir:
 960         .space  PGD_TABLE_SIZE
 961
 962 /*
 963  * Room for two PTE pointers, usually the kernel and current user pointers
 964  * to their respective root page table.
 965  */
 966 abatron_pteptrs:
 967         .space  8