arch/sparc64/kernel/tsb.S

   1 /* tsb.S: Sparc64 TSB table handling.
   2  *
   3  * Copyright (C) 2006 David S. Miller <davem@davemloft.net>
   4  */
   5
   6 #include <asm/tsb.h>
   7 #include <asm/hypervisor.h>
   8
   9         .text
  10         .align  32
  11
  12         /* Invoked from TLB miss handler, we are in the
  13          * MMU global registers and they are setup like
  14          * this:
  15          *
  16          * %g1: TSB entry pointer
  17          * %g2: available temporary
  18          * %g3: FAULT_CODE_{D,I}TLB
  19          * %g4: available temporary
  20          * %g5: available temporary
  21          * %g6: TAG TARGET
  22          * %g7: available temporary, will be loaded by us with
  23          *      the physical address base of the linux page
  24          *      tables for the current address space
  25          */
  26 tsb_miss_dtlb:
  27         mov             TLB_TAG_ACCESS, %g4
  28         ba,pt           %xcc, tsb_miss_page_table_walk
  29          ldxa           [%g4] ASI_DMMU, %g4
  30
  31 tsb_miss_itlb:
  32         mov             TLB_TAG_ACCESS, %g4
  33         ba,pt           %xcc, tsb_miss_page_table_walk
  34          ldxa           [%g4] ASI_IMMU, %g4
  35
  36         /* At this point we have:
  37          * %g4 --       missing virtual address
  38          * %g1 --       TSB entry address
  39          * %g6 --       TAG TARGET ((vaddr >> 22) | (ctx << 48))
  40          */
  41 tsb_miss_page_table_walk:
  42         TRAP_LOAD_PGD_PHYS(%g7, %g5)
  43
  44         /* And now we have the PGD base physical address in %g7.  */
  45 tsb_miss_page_table_walk_sun4v_fastpath:
  46         USER_PGTABLE_WALK_TL1(%g4, %g7, %g5, %g2, tsb_do_fault)
  47
  48 tsb_reload:
  49         TSB_LOCK_TAG(%g1, %g2, %g7)
  50
  51         /* Load and check PTE.  */
  52         ldxa            [%g5] ASI_PHYS_USE_EC, %g5
  53         brgez,a,pn      %g5, tsb_do_fault
  54          TSB_STORE(%g1, %g0)
  55
  56         /* If it is larger than the base page size, don't
  57          * bother putting it into the TSB.
  58          */
  59         srlx            %g5, 32, %g2
  60         sethi           %hi(_PAGE_ALL_SZ_BITS >> 32), %g7
  61         and             %g2, %g7, %g2
  62         sethi           %hi(_PAGE_SZBITS >> 32), %g7
  63         cmp             %g2, %g7
  64         bne,a,pn        %xcc, tsb_tlb_reload
  65          TSB_STORE(%g1, %g0)
  66
  67         TSB_WRITE(%g1, %g5, %g6)
  68
  69         /* Finally, load TLB and return from trap.  */
  70 tsb_tlb_reload:
  71         cmp             %g3, FAULT_CODE_DTLB
  72         bne,pn          %xcc, tsb_itlb_load
  73          nop
  74
  75 tsb_dtlb_load:
  76
  77 661:    stxa            %g5, [%g0] ASI_DTLB_DATA_IN
  78         retry
  79         .section        .sun4v_2insn_patch, "ax"
  80         .word           661b
  81         nop
  82         nop
  83         .previous
  84
  85         /* For sun4v the ASI_DTLB_DATA_IN store and the retry
  86          * instruction get nop'd out and we get here to branch
  87          * to the sun4v tlb load code.  The registers are setup
  88          * as follows:
  89          *
  90          * %g4: vaddr
  91          * %g5: PTE
  92          * %g6: TAG
  93          *
  94          * The sun4v TLB load wants the PTE in %g3 so we fix that
  95          * up here.
  96          */
  97         ba,pt           %xcc, sun4v_dtlb_load
  98          mov            %g5, %g3
  99
 100 tsb_itlb_load:
 101
 102 661:    stxa            %g5, [%g0] ASI_ITLB_DATA_IN
 103         retry
 104         .section        .sun4v_2insn_patch, "ax"
 105         .word           661b
 106         nop
 107         nop
 108         .previous
 109
 110         /* For sun4v the ASI_ITLB_DATA_IN store and the retry
 111          * instruction get nop'd out and we get here to branch
 112          * to the sun4v tlb load code.  The registers are setup
 113          * as follows:
 114          *
 115          * %g4: vaddr
 116          * %g5: PTE
 117          * %g6: TAG
 118          *
 119          * The sun4v TLB load wants the PTE in %g3 so we fix that
 120          * up here.
 121          */
 122         ba,pt           %xcc, sun4v_itlb_load
 123          mov            %g5, %g3
 124
 125         /* No valid entry in the page tables, do full fault
 126          * processing.
 127          */
 128
 129         .globl          tsb_do_fault
 130 tsb_do_fault:
 131         cmp             %g3, FAULT_CODE_DTLB
 132
 133 661:    rdpr            %pstate, %g5
 134         wrpr            %g5, PSTATE_AG | PSTATE_MG, %pstate
 135         .section        .sun4v_2insn_patch, "ax"
 136         .word           661b
 137         nop
 138         nop
 139         .previous
 140
 141         bne,pn          %xcc, tsb_do_itlb_fault
 142          nop
 143
 144 tsb_do_dtlb_fault:
 145         rdpr    %tl, %g3
 146         cmp     %g3, 1
 147
 148 661:    mov     TLB_TAG_ACCESS, %g4
 149         ldxa    [%g4] ASI_DMMU, %g5
 150         .section .sun4v_2insn_patch, "ax"
 151         .word   661b
 152         mov     %g4, %g5
 153         nop
 154         .previous
 155
 156         be,pt   %xcc, sparc64_realfault_common
 157          mov    FAULT_CODE_DTLB, %g4
 158         ba,pt   %xcc, winfix_trampoline
 159          nop
 160
 161 tsb_do_itlb_fault:
 162         rdpr    %tpc, %g5
 163         ba,pt   %xcc, sparc64_realfault_common
 164          mov    FAULT_CODE_ITLB, %g4
 165
 166         .globl  sparc64_realfault_common
 167 sparc64_realfault_common:
 168         /* fault code in %g4, fault address in %g5, etrap will
 169          * preserve these two values in %l4 and %l5 respectively
 170          */
 171         ba,pt   %xcc, etrap                     ! Save trap state
 172 1:       rd     %pc, %g7                        ! ...
 173         stb     %l4, [%g6 + TI_FAULT_CODE]      ! Save fault code
 174         stx     %l5, [%g6 + TI_FAULT_ADDR]      ! Save fault address
 175         call    do_sparc64_fault                ! Call fault handler
 176          add    %sp, PTREGS_OFF, %o0            ! Compute pt_regs arg
 177         ba,pt   %xcc, rtrap_clr_l6              ! Restore cpu state
 178          nop                                    ! Delay slot (fill me)
 179
 180 winfix_trampoline:
 181         rdpr    %tpc, %g3                       ! Prepare winfixup TNPC
 182         or      %g3, 0x7c, %g3                  ! Compute branch offset
 183         wrpr    %g3, %tnpc                      ! Write it into TNPC
 184         done                                    ! Trap return
 185
 186         /* Insert an entry into the TSB.
 187          *
 188          * %o0: TSB entry pointer (virt or phys address)
 189          * %o1: tag
 190          * %o2: pte
 191          */
 192         .align  32
 193         .globl  __tsb_insert
 194 __tsb_insert:
 195         rdpr    %pstate, %o5
 196         wrpr    %o5, PSTATE_IE, %pstate
 197         TSB_LOCK_TAG(%o0, %g2, %g3)
 198         TSB_WRITE(%o0, %o2, %o1)
 199         wrpr    %o5, %pstate
 200         retl
 201          nop
 202
 203         /* Flush the given TSB entry if it has the matching
 204          * tag.
 205          *
 206          * %o0: TSB entry pointer (virt or phys address)
 207          * %o1: tag
 208          */
 209         .align  32
 210         .globl  tsb_flush
 211 tsb_flush:
 212         sethi   %hi(TSB_TAG_LOCK_HIGH), %g2
 213 1:      TSB_LOAD_TAG(%o0, %g1)
 214         srlx    %g1, 32, %o3
 215         andcc   %o3, %g2, %g0
 216         bne,pn  %icc, 1b
 217          membar #LoadLoad
 218         cmp     %g1, %o1
 219         bne,pt  %xcc, 2f
 220          clr    %o3
 221         TSB_CAS_TAG(%o0, %g1, %o3)
 222         cmp     %g1, %o3
 223         bne,pn  %xcc, 1b
 224          nop
 225 2:      retl
 226          TSB_MEMBAR
 227
 228         /* Reload MMU related context switch state at
 229          * schedule() time.
 230          *
 231          * %o0: page table physical address
 232          * %o1: TSB register value
 233          * %o2: TSB virtual address
 234          * %o3: TSB mapping locked PTE
 235          * %o4: Hypervisor TSB descriptor physical address
 236          *
 237          * We have to run this whole thing with interrupts
 238          * disabled so that the current cpu doesn't change
 239          * due to preemption.
 240          */
 241         .align  32
 242         .globl  __tsb_context_switch
 243 __tsb_context_switch:
 244         rdpr    %pstate, %o5
 245         wrpr    %o5, PSTATE_IE, %pstate
 246
 247         ldub    [%g6 + TI_CPU], %g1
 248         sethi   %hi(trap_block), %g2
 249         sllx    %g1, TRAP_BLOCK_SZ_SHIFT, %g1
 250         or      %g2, %lo(trap_block), %g2
 251         add     %g2, %g1, %g2
 252         stx     %o0, [%g2 + TRAP_PER_CPU_PGD_PADDR]
 253
 254         sethi   %hi(tlb_type), %g1
 255         lduw    [%g1 + %lo(tlb_type)], %g1
 256         cmp     %g1, 3
 257         bne,pt  %icc, 1f
 258          nop
 259
 260         /* Hypervisor TSB switch. */
 261         mov     SCRATCHPAD_UTSBREG1, %g1
 262         stxa    %o1, [%g1] ASI_SCRATCHPAD
 263         mov     -1, %g2
 264         mov     SCRATCHPAD_UTSBREG2, %g1
 265         stxa    %g2, [%g1] ASI_SCRATCHPAD
 266
 267         mov     HV_FAST_MMU_TSB_CTXNON0, %o5
 268         mov     1, %o0
 269         mov     %o4, %o1
 270         ta      HV_FAST_TRAP
 271
 272         ba,pt   %xcc, 9f
 273          nop
 274
 275         /* SUN4U TSB switch.  */
 276 1:      mov     TSB_REG, %g1
 277         stxa    %o1, [%g1] ASI_DMMU
 278         membar  #Sync
 279         stxa    %o1, [%g1] ASI_IMMU
 280         membar  #Sync
 281
 282 2:      brz     %o2, 9f
 283          nop
 284
 285         sethi   %hi(sparc64_highest_unlocked_tlb_ent), %g2
 286         mov     TLB_TAG_ACCESS, %g1
 287         lduw    [%g2 + %lo(sparc64_highest_unlocked_tlb_ent)], %g2
 288         stxa    %o2, [%g1] ASI_DMMU
 289         membar  #Sync
 290         sllx    %g2, 3, %g2
 291         stxa    %o3, [%g2] ASI_DTLB_DATA_ACCESS
 292         membar  #Sync
 293 9:
 294         wrpr    %o5, %pstate
 295
 296         retl
 297          nop