arch/x86/cpu/cpu.c

   1 /*
   2  * (C) Copyright 2008-2011
   3  * Graeme Russ, <graeme.russ@gmail.com>
   4  *
   5  * (C) Copyright 2002
   6  * Daniel Engström, Omicron Ceti AB, <daniel@omicron.se>
   7  *
   8  * (C) Copyright 2002
   9  * Sysgo Real-Time Solutions, GmbH <www.elinos.com>
  10  * Marius Groeger <mgroeger@sysgo.de>
  11  *
  12  * (C) Copyright 2002
  13  * Sysgo Real-Time Solutions, GmbH <www.elinos.com>
  14  * Alex Zuepke <azu@sysgo.de>
  15  *
  16  * Part of this file is adapted from coreboot
  17  * src/arch/x86/lib/cpu.c
  18  *
  19  * SPDX-License-Identifier:     GPL-2.0+
  20  */
  21
  22 #include <common.h>
  23 #include <command.h>
  24 #include <dm.h>
  25 #include <errno.h>
  26 #include <malloc.h>
  27 #include <asm/control_regs.h>
  28 #include <asm/cpu.h>
  29 #include <asm/lapic.h>
  30 #include <asm/mp.h>
  31 #include <asm/msr.h>
  32 #include <asm/mtrr.h>
  33 #include <asm/post.h>
  34 #include <asm/processor.h>
  35 #include <asm/processor-flags.h>
  36 #include <asm/interrupt.h>
  37 #include <asm/tables.h>
  38 #include <linux/compiler.h>
  39
  40 DECLARE_GLOBAL_DATA_PTR;
  41
  42 /*
  43  * Constructor for a conventional segment GDT (or LDT) entry
  44  * This is a macro so it can be used in initialisers
  45  */
  46 #define GDT_ENTRY(flags, base, limit)                   \
  47         ((((base)  & 0xff000000ULL) << (56-24)) |       \
  48          (((flags) & 0x0000f0ffULL) << 40) |            \
  49          (((limit) & 0x000f0000ULL) << (48-16)) |       \
  50          (((base)  & 0x00ffffffULL) << 16) |            \
  51          (((limit) & 0x0000ffffULL)))
  52
  53 struct gdt_ptr {
  54         u16 len;
  55         u32 ptr;
  56 } __packed;
  57
  58 struct cpu_device_id {
  59         unsigned vendor;
  60         unsigned device;
  61 };
  62
  63 struct cpuinfo_x86 {
  64         uint8_t x86;            /* CPU family */
  65         uint8_t x86_vendor;     /* CPU vendor */
  66         uint8_t x86_model;
  67         uint8_t x86_mask;
  68 };
  69
  70 /*
  71  * List of cpu vendor strings along with their normalized
  72  * id values.
  73  */
  74 static struct {
  75         int vendor;
  76         const char *name;
  77 } x86_vendors[] = {
  78         { X86_VENDOR_INTEL,     "GenuineIntel", },
  79         { X86_VENDOR_CYRIX,     "CyrixInstead", },
  80         { X86_VENDOR_AMD,       "AuthenticAMD", },
  81         { X86_VENDOR_UMC,       "UMC UMC UMC ", },
  82         { X86_VENDOR_NEXGEN,    "NexGenDriven", },
  83         { X86_VENDOR_CENTAUR,   "CentaurHauls", },
  84         { X86_VENDOR_RISE,      "RiseRiseRise", },
  85         { X86_VENDOR_TRANSMETA, "GenuineTMx86", },
  86         { X86_VENDOR_TRANSMETA, "TransmetaCPU", },
  87         { X86_VENDOR_NSC,       "Geode by NSC", },
  88         { X86_VENDOR_SIS,       "SiS SiS SiS ", },
  89 };
  90
  91 static const char *const x86_vendor_name[] = {
  92         [X86_VENDOR_INTEL]     = "Intel",
  93         [X86_VENDOR_CYRIX]     = "Cyrix",
  94         [X86_VENDOR_AMD]       = "AMD",
  95         [X86_VENDOR_UMC]       = "UMC",
  96         [X86_VENDOR_NEXGEN]    = "NexGen",
  97         [X86_VENDOR_CENTAUR]   = "Centaur",
  98         [X86_VENDOR_RISE]      = "Rise",
  99         [X86_VENDOR_TRANSMETA] = "Transmeta",
 100         [X86_VENDOR_NSC]       = "NSC",
 101         [X86_VENDOR_SIS]       = "SiS",
 102 };
 103
 104 static void load_ds(u32 segment)
 105 {
 106         asm volatile("movl %0, %%ds" : : "r" (segment * X86_GDT_ENTRY_SIZE));
 107 }
 108
 109 static void load_es(u32 segment)
 110 {
 111         asm volatile("movl %0, %%es" : : "r" (segment * X86_GDT_ENTRY_SIZE));
 112 }
 113
 114 static void load_fs(u32 segment)
 115 {
 116         asm volatile("movl %0, %%fs" : : "r" (segment * X86_GDT_ENTRY_SIZE));
 117 }
 118
 119 static void load_gs(u32 segment)
 120 {
 121         asm volatile("movl %0, %%gs" : : "r" (segment * X86_GDT_ENTRY_SIZE));
 122 }
 123
 124 static void load_ss(u32 segment)
 125 {
 126         asm volatile("movl %0, %%ss" : : "r" (segment * X86_GDT_ENTRY_SIZE));
 127 }
 128
 129 static void load_gdt(const u64 *boot_gdt, u16 num_entries)
 130 {
 131         struct gdt_ptr gdt;
 132
 133         gdt.len = (num_entries * X86_GDT_ENTRY_SIZE) - 1;
 134         gdt.ptr = (u32)boot_gdt;
 135
 136         asm volatile("lgdtl %0\n" : : "m" (gdt));
 137 }
 138
 139 void setup_gdt(gd_t *id, u64 *gdt_addr)
 140 {
 141         id->arch.gdt = gdt_addr;
 142         /* CS: code, read/execute, 4 GB, base 0 */
 143         gdt_addr[X86_GDT_ENTRY_32BIT_CS] = GDT_ENTRY(0xc09b, 0, 0xfffff);
 144
 145         /* DS: data, read/write, 4 GB, base 0 */
 146         gdt_addr[X86_GDT_ENTRY_32BIT_DS] = GDT_ENTRY(0xc093, 0, 0xfffff);
 147
 148         /* FS: data, read/write, 4 GB, base (Global Data Pointer) */
 149         id->arch.gd_addr = id;
 150         gdt_addr[X86_GDT_ENTRY_32BIT_FS] = GDT_ENTRY(0xc093,
 151                      (ulong)&id->arch.gd_addr, 0xfffff);
 152
 153         /* 16-bit CS: code, read/execute, 64 kB, base 0 */
 154         gdt_addr[X86_GDT_ENTRY_16BIT_CS] = GDT_ENTRY(0x009b, 0, 0x0ffff);
 155
 156         /* 16-bit DS: data, read/write, 64 kB, base 0 */
 157         gdt_addr[X86_GDT_ENTRY_16BIT_DS] = GDT_ENTRY(0x0093, 0, 0x0ffff);
 158
 159         gdt_addr[X86_GDT_ENTRY_16BIT_FLAT_CS] = GDT_ENTRY(0x809b, 0, 0xfffff);
 160         gdt_addr[X86_GDT_ENTRY_16BIT_FLAT_DS] = GDT_ENTRY(0x8093, 0, 0xfffff);
 161
 162         load_gdt(gdt_addr, X86_GDT_NUM_ENTRIES);
 163         load_ds(X86_GDT_ENTRY_32BIT_DS);
 164         load_es(X86_GDT_ENTRY_32BIT_DS);
 165         load_gs(X86_GDT_ENTRY_32BIT_DS);
 166         load_ss(X86_GDT_ENTRY_32BIT_DS);
 167         load_fs(X86_GDT_ENTRY_32BIT_FS);
 168 }
 169
 170 #ifdef CONFIG_HAVE_FSP
 171 /*
 172  * Setup FSP execution environment GDT
 173  *
 174  * Per Intel FSP external architecture specification, before calling any FSP
 175  * APIs, we need make sure the system is in flat 32-bit mode and both the code
 176  * and data selectors should have full 4GB access range. Here we reuse the one
 177  * we used in arch/x86/cpu/start16.S, and reload the segement registers.
 178  */
 179 void setup_fsp_gdt(void)
 180 {
 181         load_gdt((const u64 *)(gdt_rom + CONFIG_RESET_SEG_START), 4);
 182         load_ds(X86_GDT_ENTRY_32BIT_DS);
 183         load_ss(X86_GDT_ENTRY_32BIT_DS);
 184         load_es(X86_GDT_ENTRY_32BIT_DS);
 185         load_fs(X86_GDT_ENTRY_32BIT_DS);
 186         load_gs(X86_GDT_ENTRY_32BIT_DS);
 187 }
 188 #endif
 189
 190 int __weak x86_cleanup_before_linux(void)
 191 {
 192 #ifdef CONFIG_BOOTSTAGE_STASH
 193         bootstage_stash((void *)CONFIG_BOOTSTAGE_STASH_ADDR,
 194                         CONFIG_BOOTSTAGE_STASH_SIZE);
 195 #endif
 196
 197         return 0;
 198 }
 199
 200 /*
 201  * Cyrix CPUs without cpuid or with cpuid not yet enabled can be detected
 202  * by the fact that they preserve the flags across the division of 5/2.
 203  * PII and PPro exhibit this behavior too, but they have cpuid available.
 204  */
 205
 206 /*
 207  * Perform the Cyrix 5/2 test. A Cyrix won't change
 208  * the flags, while other 486 chips will.
 209  */
 210 static inline int test_cyrix_52div(void)
 211 {
 212         unsigned int test;
 213
 214         __asm__ __volatile__(
 215              "sahf\n\t"         /* clear flags (%eax = 0x0005) */
 216              "div %b2\n\t"      /* divide 5 by 2 */
 217              "lahf"             /* store flags into %ah */
 218              : "=a" (test)
 219              : "0" (5), "q" (2)
 220              : "cc");
 221
 222         /* AH is 0x02 on Cyrix after the divide.. */
 223         return (unsigned char) (test >> 8) == 0x02;
 224 }
 225
 226 /*
 227  *      Detect a NexGen CPU running without BIOS hypercode new enough
 228  *      to have CPUID. (Thanks to Herbert Oppmann)
 229  */
 230
 231 static int deep_magic_nexgen_probe(void)
 232 {
 233         int ret;
 234
 235         __asm__ __volatile__ (
 236                 "       movw    $0x5555, %%ax\n"
 237                 "       xorw    %%dx,%%dx\n"
 238                 "       movw    $2, %%cx\n"
 239                 "       divw    %%cx\n"
 240                 "       movl    $0, %%eax\n"
 241                 "       jnz     1f\n"
 242                 "       movl    $1, %%eax\n"
 243                 "1:\n"
 244                 : "=a" (ret) : : "cx", "dx");
 245         return  ret;
 246 }
 247
 248 static bool has_cpuid(void)
 249 {
 250         return flag_is_changeable_p(X86_EFLAGS_ID);
 251 }
 252
 253 static bool has_mtrr(void)
 254 {
 255         return cpuid_edx(0x00000001) & (1 << 12) ? true : false;
 256 }
 257
 258 static int build_vendor_name(char *vendor_name)
 259 {
 260         struct cpuid_result result;
 261         result = cpuid(0x00000000);
 262         unsigned int *name_as_ints = (unsigned int *)vendor_name;
 263
 264         name_as_ints[0] = result.ebx;
 265         name_as_ints[1] = result.edx;
 266         name_as_ints[2] = result.ecx;
 267
 268         return result.eax;
 269 }
 270
 271 static void identify_cpu(struct cpu_device_id *cpu)
 272 {
 273         char vendor_name[16];
 274         int i;
 275
 276         vendor_name[0] = '\0'; /* Unset */
 277         cpu->device = 0; /* fix gcc 4.4.4 warning */
 278
 279         /* Find the id and vendor_name */
 280         if (!has_cpuid()) {
 281                 /* Its a 486 if we can modify the AC flag */
 282                 if (flag_is_changeable_p(X86_EFLAGS_AC))
 283                         cpu->device = 0x00000400; /* 486 */
 284                 else
 285                         cpu->device = 0x00000300; /* 386 */
 286                 if ((cpu->device == 0x00000400) && test_cyrix_52div()) {
 287                         memcpy(vendor_name, "CyrixInstead", 13);
 288                         /* If we ever care we can enable cpuid here */
 289                 }
 290                 /* Detect NexGen with old hypercode */
 291                 else if (deep_magic_nexgen_probe())
 292                         memcpy(vendor_name, "NexGenDriven", 13);
 293         }
 294         if (has_cpuid()) {
 295                 int  cpuid_level;
 296
 297                 cpuid_level = build_vendor_name(vendor_name);
 298                 vendor_name[12] = '\0';
 299
 300                 /* Intel-defined flags: level 0x00000001 */
 301                 if (cpuid_level >= 0x00000001) {
 302                         cpu->device = cpuid_eax(0x00000001);
 303                 } else {
 304                         /* Have CPUID level 0 only unheard of */
 305                         cpu->device = 0x00000400;
 306                 }
 307         }
 308         cpu->vendor = X86_VENDOR_UNKNOWN;
 309         for (i = 0; i < ARRAY_SIZE(x86_vendors); i++) {
 310                 if (memcmp(vendor_name, x86_vendors[i].name, 12) == 0) {
 311                         cpu->vendor = x86_vendors[i].vendor;
 312                         break;
 313                 }
 314         }
 315 }
 316
 317 static inline void get_fms(struct cpuinfo_x86 *c, uint32_t tfms)
 318 {
 319         c->x86 = (tfms >> 8) & 0xf;
 320         c->x86_model = (tfms >> 4) & 0xf;
 321         c->x86_mask = tfms & 0xf;
 322         if (c->x86 == 0xf)
 323                 c->x86 += (tfms >> 20) & 0xff;
 324         if (c->x86 >= 0x6)
 325                 c->x86_model += ((tfms >> 16) & 0xF) << 4;
 326 }
 327
 328 int x86_cpu_init_f(void)
 329 {
 330         const u32 em_rst = ~X86_CR0_EM;
 331         const u32 mp_ne_set = X86_CR0_MP | X86_CR0_NE;
 332
 333         /* initialize FPU, reset EM, set MP and NE */
 334         asm ("fninit\n" \
 335              "movl %%cr0, %%eax\n" \
 336              "andl %0, %%eax\n" \
 337              "orl  %1, %%eax\n" \
 338              "movl %%eax, %%cr0\n" \
 339              : : "i" (em_rst), "i" (mp_ne_set) : "eax");
 340
 341         /* identify CPU via cpuid and store the decoded info into gd->arch */
 342         if (has_cpuid()) {
 343                 struct cpu_device_id cpu;
 344                 struct cpuinfo_x86 c;
 345
 346                 identify_cpu(&cpu);
 347                 get_fms(&c, cpu.device);
 348                 gd->arch.x86 = c.x86;
 349                 gd->arch.x86_vendor = cpu.vendor;
 350                 gd->arch.x86_model = c.x86_model;
 351                 gd->arch.x86_mask = c.x86_mask;
 352                 gd->arch.x86_device = cpu.device;
 353
 354                 gd->arch.has_mtrr = has_mtrr();
 355         }
 356         /* Don't allow PCI region 3 to use memory in the 2-4GB memory hole */
 357         gd->pci_ram_top = 0x80000000U;
 358
 359         /* Configure fixed range MTRRs for some legacy regions */
 360         if (gd->arch.has_mtrr) {
 361                 u64 mtrr_cap;
 362
 363                 mtrr_cap = native_read_msr(MTRR_CAP_MSR);
 364                 if (mtrr_cap & MTRR_CAP_FIX) {
 365                         /* Mark the VGA RAM area as uncacheable */
 366                         native_write_msr(MTRR_FIX_16K_A0000_MSR, 0, 0);
 367
 368                         /* Mark the PCI ROM area as uncacheable */
 369                         native_write_msr(MTRR_FIX_4K_C0000_MSR, 0, 0);
 370                         native_write_msr(MTRR_FIX_4K_C8000_MSR, 0, 0);
 371                         native_write_msr(MTRR_FIX_4K_D0000_MSR, 0, 0);
 372                         native_write_msr(MTRR_FIX_4K_D8000_MSR, 0, 0);
 373
 374                         /* Enable the fixed range MTRRs */
 375                         msr_setbits_64(MTRR_DEF_TYPE_MSR, MTRR_DEF_TYPE_FIX_EN);
 376                 }
 377         }
 378
 379         return 0;
 380 }
 381
 382 void x86_enable_caches(void)
 383 {
 384         unsigned long cr0;
 385
 386         cr0 = read_cr0();
 387         cr0 &= ~(X86_CR0_NW | X86_CR0_CD);
 388         write_cr0(cr0);
 389         wbinvd();
 390 }
 391 void enable_caches(void) __attribute__((weak, alias("x86_enable_caches")));
 392
 393 void x86_disable_caches(void)
 394 {
 395         unsigned long cr0;
 396
 397         cr0 = read_cr0();
 398         cr0 |= X86_CR0_NW | X86_CR0_CD;
 399         wbinvd();
 400         write_cr0(cr0);
 401         wbinvd();
 402 }
 403 void disable_caches(void) __attribute__((weak, alias("x86_disable_caches")));
 404
 405 int x86_init_cache(void)
 406 {
 407         enable_caches();
 408
 409         return 0;
 410 }
 411 int init_cache(void) __attribute__((weak, alias("x86_init_cache")));
 412
 413 int do_reset(cmd_tbl_t *cmdtp, int flag, int argc, char * const argv[])
 414 {
 415         printf("resetting ...\n");
 416
 417         /* wait 50 ms */
 418         udelay(50000);
 419         disable_interrupts();
 420         reset_cpu(0);
 421
 422         /*NOTREACHED*/
 423         return 0;
 424 }
 425
 426 void  flush_cache(unsigned long dummy1, unsigned long dummy2)
 427 {
 428         asm("wbinvd\n");
 429 }
 430
 431 __weak void reset_cpu(ulong addr)
 432 {
 433         /* Do a hard reset through the chipset's reset control register */
 434         outb(SYS_RST | RST_CPU, PORT_RESET);
 435         for (;;)
 436                 cpu_hlt();
 437 }
 438
 439 void x86_full_reset(void)
 440 {
 441         outb(FULL_RST | SYS_RST | RST_CPU, PORT_RESET);
 442 }
 443
 444 int dcache_status(void)
 445 {
 446         return !(read_cr0() & 0x40000000);
 447 }
 448
 449 /* Define these functions to allow ehch-hcd to function */
 450 void flush_dcache_range(unsigned long start, unsigned long stop)
 451 {
 452 }
 453
 454 void invalidate_dcache_range(unsigned long start, unsigned long stop)
 455 {
 456 }
 457
 458 void dcache_enable(void)
 459 {
 460         enable_caches();
 461 }
 462
 463 void dcache_disable(void)
 464 {
 465         disable_caches();
 466 }
 467
 468 void icache_enable(void)
 469 {
 470 }
 471
 472 void icache_disable(void)
 473 {
 474 }
 475
 476 int icache_status(void)
 477 {
 478         return 1;
 479 }
 480
 481 void cpu_enable_paging_pae(ulong cr3)
 482 {
 483         __asm__ __volatile__(
 484                 /* Load the page table address */
 485                 "movl   %0, %%cr3\n"
 486                 /* Enable pae */
 487                 "movl   %%cr4, %%eax\n"
 488                 "orl    $0x00000020, %%eax\n"
 489                 "movl   %%eax, %%cr4\n"
 490                 /* Enable paging */
 491                 "movl   %%cr0, %%eax\n"
 492                 "orl    $0x80000000, %%eax\n"
 493                 "movl   %%eax, %%cr0\n"
 494                 :
 495                 : "r" (cr3)
 496                 : "eax");
 497 }
 498
 499 void cpu_disable_paging_pae(void)
 500 {
 501         /* Turn off paging */
 502         __asm__ __volatile__ (
 503                 /* Disable paging */
 504                 "movl   %%cr0, %%eax\n"
 505                 "andl   $0x7fffffff, %%eax\n"
 506                 "movl   %%eax, %%cr0\n"
 507                 /* Disable pae */
 508                 "movl   %%cr4, %%eax\n"
 509                 "andl   $0xffffffdf, %%eax\n"
 510                 "movl   %%eax, %%cr4\n"
 511                 :
 512                 :
 513                 : "eax");
 514 }
 515
 516 static bool can_detect_long_mode(void)
 517 {
 518         return cpuid_eax(0x80000000) > 0x80000000UL;
 519 }
 520
 521 static bool has_long_mode(void)
 522 {
 523         return cpuid_edx(0x80000001) & (1 << 29) ? true : false;
 524 }
 525
 526 int cpu_has_64bit(void)
 527 {
 528         return has_cpuid() && can_detect_long_mode() &&
 529                 has_long_mode();
 530 }
 531
 532 const char *cpu_vendor_name(int vendor)
 533 {
 534         const char *name;
 535         name = "<invalid cpu vendor>";
 536         if ((vendor < (ARRAY_SIZE(x86_vendor_name))) &&
 537             (x86_vendor_name[vendor] != 0))
 538                 name = x86_vendor_name[vendor];
 539
 540         return name;
 541 }
 542
 543 char *cpu_get_name(char *name)
 544 {
 545         unsigned int *name_as_ints = (unsigned int *)name;
 546         struct cpuid_result regs;
 547         char *ptr;
 548         int i;
 549
 550         /* This bit adds up to 48 bytes */
 551         for (i = 0; i < 3; i++) {
 552                 regs = cpuid(0x80000002 + i);
 553                 name_as_ints[i * 4 + 0] = regs.eax;
 554                 name_as_ints[i * 4 + 1] = regs.ebx;
 555                 name_as_ints[i * 4 + 2] = regs.ecx;
 556                 name_as_ints[i * 4 + 3] = regs.edx;
 557         }
 558         name[CPU_MAX_NAME_LEN - 1] = '\0';
 559
 560         /* Skip leading spaces. */
 561         ptr = name;
 562         while (*ptr == ' ')
 563                 ptr++;
 564
 565         return ptr;
 566 }
 567
 568 int default_print_cpuinfo(void)
 569 {
 570         printf("CPU: %s, vendor %s, device %xh\n",
 571                cpu_has_64bit() ? "x86_64" : "x86",
 572                cpu_vendor_name(gd->arch.x86_vendor), gd->arch.x86_device);
 573
 574         return 0;
 575 }
 576
 577 #define PAGETABLE_SIZE          (6 * 4096)
 578
 579 /**
 580  * build_pagetable() - build a flat 4GiB page table structure for 64-bti mode
 581  *
 582  * @pgtable: Pointer to a 24iKB block of memory
 583  */
 584 static void build_pagetable(uint32_t *pgtable)
 585 {
 586         uint i;
 587
 588         memset(pgtable, '\0', PAGETABLE_SIZE);
 589
 590         /* Level 4 needs a single entry */
 591         pgtable[0] = (uint32_t)&pgtable[1024] + 7;
 592
 593         /* Level 3 has one 64-bit entry for each GiB of memory */
 594         for (i = 0; i < 4; i++) {
 595                 pgtable[1024 + i * 2] = (uint32_t)&pgtable[2048] +
 596                                                         0x1000 * i + 7;
 597         }
 598
 599         /* Level 2 has 2048 64-bit entries, each repesenting 2MiB */
 600         for (i = 0; i < 2048; i++)
 601                 pgtable[2048 + i * 2] = 0x183 + (i << 21UL);
 602 }
 603
 604 int cpu_jump_to_64bit(ulong setup_base, ulong target)
 605 {
 606         uint32_t *pgtable;
 607
 608         pgtable = memalign(4096, PAGETABLE_SIZE);
 609         if (!pgtable)
 610                 return -ENOMEM;
 611
 612         build_pagetable(pgtable);
 613         cpu_call64((ulong)pgtable, setup_base, target);
 614         free(pgtable);
 615
 616         return -EFAULT;
 617 }
 618
 619 void show_boot_progress(int val)
 620 {
 621 #if MIN_PORT80_KCLOCKS_DELAY
 622         /*
 623          * Scale the time counter reading to avoid using 64 bit arithmetics.
 624          * Can't use get_timer() here becuase it could be not yet
 625          * initialized or even implemented.
 626          */
 627         if (!gd->arch.tsc_prev) {
 628                 gd->arch.tsc_base_kclocks = rdtsc() / 1000;
 629                 gd->arch.tsc_prev = 0;
 630         } else {
 631                 uint32_t now;
 632
 633                 do {
 634                         now = rdtsc() / 1000 - gd->arch.tsc_base_kclocks;
 635                 } while (now < (gd->arch.tsc_prev + MIN_PORT80_KCLOCKS_DELAY));
 636                 gd->arch.tsc_prev = now;
 637         }
 638 #endif
 639         outb(val, POST_PORT);
 640 }
 641
 642 #ifndef CONFIG_SYS_COREBOOT
 643 int last_stage_init(void)
 644 {
 645         write_tables();
 646
 647         return 0;
 648 }
 649 #endif
 650
 651 #ifdef CONFIG_SMP
 652 static int enable_smis(struct udevice *cpu, void *unused)
 653 {
 654         return 0;
 655 }
 656
 657 static struct mp_flight_record mp_steps[] = {
 658         MP_FR_BLOCK_APS(mp_init_cpu, NULL, mp_init_cpu, NULL),
 659         /* Wait for APs to finish initialization before proceeding */
 660         MP_FR_BLOCK_APS(NULL, NULL, enable_smis, NULL),
 661 };
 662
 663 static int x86_mp_init(void)
 664 {
 665         struct mp_params mp_params;
 666
 667         mp_params.parallel_microcode_load = 0,
 668         mp_params.flight_plan = &mp_steps[0];
 669         mp_params.num_records = ARRAY_SIZE(mp_steps);
 670         mp_params.microcode_pointer = 0;
 671
 672         if (mp_init(&mp_params)) {
 673                 printf("Warning: MP init failure\n");
 674                 return -EIO;
 675         }
 676
 677         return 0;
 678 }
 679 #endif
 680
 681 __weak int x86_init_cpus(void)
 682 {
 683 #ifdef CONFIG_SMP
 684         debug("Init additional CPUs\n");
 685         x86_mp_init();
 686 #endif
 687
 688         return 0;
 689 }
 690
 691 int cpu_init_r(void)
 692 {
 693         return x86_init_cpus();
 694 }