cpu/mpc83xx/spd_sdram.c

   1 /*
   2  * Copyright 2004 Freescale Semiconductor.
   3  * (C) Copyright 2003 Motorola Inc.
   4  * Xianghua Xiao (X.Xiao@motorola.com)
   5  *
   6  * See file CREDITS for list of people who contributed to this
   7  * project.
   8  *
   9  * This program is free software; you can redistribute it and/or
  10  * modify it under the terms of the GNU General Public License as
  11  * published by the Free Software Foundation; either version 2 of
  12  * the License, or (at your option) any later version.
  13  *
  14  * This program is distributed in the hope that it will be useful,
  15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17  * GNU General Public License for more details.
  18  *
  19  * You should have received a copy of the GNU General Public License
  20  * along with this program; if not, write to the Free Software
  21  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  22  * MA 02111-1307 USA
  23  *
  24  * Change log:
  25  *
  26  * 20050101: Eran Liberty (liberty@freescale.com)
  27  *           Initial file creating (porting from 85XX & 8260)
  28  */
  29
  30 #include <common.h>
  31 #include <asm/processor.h>
  32 #include <i2c.h>
  33 #include <spd.h>
  34 #include <asm/mmu.h>
  35 #include <spd_sdram.h>
  36
  37 #ifdef CONFIG_SPD_EEPROM
  38
  39
  40 #if defined(CONFIG_DDR_ECC)
  41 extern void dma_init(void);
  42 extern uint dma_check(void);
  43 extern int dma_xfer(void *dest, uint count, void *src);
  44 #endif
  45
  46
  47 #ifndef CFG_READ_SPD
  48 #define CFG_READ_SPD    i2c_read
  49 #endif
  50
  51
  52
  53 /*
  54  * Convert picoseconds into clock cycles (rounding up if needed).
  55  */
  56
  57 int
  58 picos_to_clk(int picos)
  59 {
  60         int clks;
  61
  62         clks = picos / (2000000000 / (get_bus_freq(0) / 1000));
  63         if (picos % (2000000000 / (get_bus_freq(0) / 1000)) != 0) {
  64         clks++;
  65         }
  66
  67         return clks;
  68 }
  69
  70
  71 unsigned int
  72 banksize(unsigned char row_dens)
  73 {
  74         return ((row_dens >> 2) | ((row_dens & 3) << 6)) << 24;
  75 }
  76
  77
  78 long int spd_sdram(int(read_spd)(uint addr))
  79 {
  80         volatile immap_t *immap = (immap_t *)CFG_IMMRBAR;
  81         volatile ddr8349_t *ddr = &immap->ddr;
  82         volatile law8349_t *ecm = &immap->sysconf.ddrlaw[0];
  83         spd_eeprom_t spd;
  84         unsigned tmp, tmp1;
  85         unsigned int memsize;
  86         unsigned int law_size;
  87         unsigned char caslat;
  88         unsigned int trfc, trfc_clk, trfc_low;
  89
  90 #warning Current spd_sdram does not fit its usage... adjust implementation or API...
  91
  92         CFG_READ_SPD(SPD_EEPROM_ADDRESS, 0, 1, (uchar *) & spd, sizeof (spd));
  93
  94         if (spd.nrows > 2) {
  95                 puts("DDR:Only two chip selects are supported on ADS.\n");
  96                 return 0;
  97         }
  98
  99         if (spd.nrow_addr < 12
 100             || spd.nrow_addr > 14
 101             || spd.ncol_addr < 8
 102             || spd.ncol_addr > 11) {
 103                 puts("DDR:Row or Col number unsupported.\n");
 104                 return 0;
 105         }
 106
 107         ddr->csbnds[2].csbnds = (banksize(spd.row_dens) >> 24) - 1;
 108         ddr->cs_config[2] = ( 1 << 31
 109                             | (spd.nrow_addr - 12) << 8
 110                             | (spd.ncol_addr - 8) );
 111         debug("\n");
 112         debug("cs2_bnds = 0x%08x\n",ddr->csbnds[2].csbnds);
 113         debug("cs2_config = 0x%08x\n",ddr->cs_config[2]);
 114
 115         if (spd.nrows == 2) {
 116                 ddr->csbnds[3].csbnds = ( (banksize(spd.row_dens) >> 8)
 117                                   | ((banksize(spd.row_dens) >> 23) - 1) );
 118                 ddr->cs_config[3] = ( 1<<31
 119                                     | (spd.nrow_addr-12) << 8
 120                                     | (spd.ncol_addr-8) );
 121                 debug("cs3_bnds = 0x%08x\n",ddr->csbnds[3].csbnds);
 122                 debug("cs3_config = 0x%08x\n",ddr->cs_config[3]);
 123         }
 124
 125         if (spd.mem_type != 0x07) {
 126                 puts("No DDR module found!\n");
 127                 return 0;
 128         }
 129
 130         /*
 131          * Figure out memory size in Megabytes.
 132          */
 133         memsize = spd.nrows * banksize(spd.row_dens) / 0x100000;
 134
 135         /*
 136          * First supported LAW size is 16M, at LAWAR_SIZE_16M == 23.
 137          */
 138         law_size = 19 + __ilog2(memsize);
 139
 140         /*
 141          * Set up LAWBAR for all of DDR.
 142          */
 143         ecm->bar = ((CFG_DDR_SDRAM_BASE>>12) & 0xfffff);
 144         ecm->ar  = (LAWAR_EN | LAWAR_TRGT_IF_DDR | (LAWAR_SIZE & law_size));
 145         debug("DDR:bar=0x%08x\n", ecm->bar);
 146         debug("DDR:ar=0x%08x\n", ecm->ar);
 147
 148         /*
 149          * find the largest CAS
 150          */
 151         if(spd.cas_lat & 0x40) {
 152                 caslat = 7;
 153         } else if (spd.cas_lat & 0x20) {
 154                 caslat = 6;
 155         } else if (spd.cas_lat & 0x10) {
 156                 caslat = 5;
 157         } else if (spd.cas_lat & 0x08) {
 158                 caslat = 4;
 159         } else if (spd.cas_lat & 0x04) {
 160                 caslat = 3;
 161         } else if (spd.cas_lat & 0x02) {
 162                 caslat = 2;
 163         } else if (spd.cas_lat & 0x01) {
 164                 caslat = 1;
 165         } else {
 166                 puts("DDR:no valid CAS Latency information.\n");
 167                 return 0;
 168         }
 169
 170         tmp = 20000 / (((spd.clk_cycle & 0xF0) >> 4) * 10
 171                        + (spd.clk_cycle & 0x0f));
 172         debug("DDR:Module maximum data rate is: %dMhz\n", tmp);
 173
 174         tmp1 = get_bus_freq(0) / 1000000;
 175         if (tmp1 < 230 && tmp1 >= 90 && tmp >= 230) {
 176                 /* 90~230 range, treated as DDR 200 */
 177                 if (spd.clk_cycle3 == 0xa0)
 178                         caslat -= 2;
 179                 else if(spd.clk_cycle2 == 0xa0)
 180                         caslat--;
 181         } else if (tmp1 < 280 && tmp1 >= 230 && tmp >= 280) {
 182                 /* 230-280 range, treated as DDR 266 */
 183                 if (spd.clk_cycle3 == 0x75)
 184                         caslat -= 2;
 185                 else if (spd.clk_cycle2 == 0x75)
 186                         caslat--;
 187         } else if (tmp1 < 350 && tmp1 >= 280 && tmp >= 350) {
 188                 /* 280~350 range, treated as DDR 333 */
 189                 if (spd.clk_cycle3 == 0x60)
 190                         caslat -= 2;
 191                 else if (spd.clk_cycle2 == 0x60)
 192                         caslat--;
 193         } else if (tmp1 < 90 || tmp1 >= 350) {
 194                 /* DDR rate out-of-range */
 195                 puts("DDR:platform frequency is not fit for DDR rate\n");
 196                 return 0;
 197         }
 198
 199         /*
 200          * note: caslat must also be programmed into ddr->sdram_mode
 201          * register.
 202          *
 203          * note: WRREC(Twr) and WRTORD(Twtr) are not in SPD,
 204          * use conservative value here.
 205          */
 206         trfc = spd.trfc * 1000;         /* up to ps */
 207         trfc_clk = picos_to_clk(trfc);
 208         trfc_low = (trfc_clk - 8) & 0xf;
 209
 210         ddr->timing_cfg_1 =
 211             (((picos_to_clk(spd.trp * 250) & 0x07) << 28 ) |
 212              ((picos_to_clk(spd.tras * 1000) & 0x0f ) << 24 ) |
 213              ((picos_to_clk(spd.trcd * 250) & 0x07) << 20 ) |
 214              ((caslat & 0x07) << 16 ) |
 215              (trfc_low << 12 ) |
 216              ( 0x300 ) |
 217              ((picos_to_clk(spd.trrd * 250) & 0x07) << 4) | 1);
 218
 219         ddr->timing_cfg_2 = 0x00000800;
 220
 221         debug("DDR:timing_cfg_1=0x%08x\n", ddr->timing_cfg_1);
 222         debug("DDR:timing_cfg_2=0x%08x\n", ddr->timing_cfg_2);
 223
 224         /*
 225          * Only DDR I is supported
 226          * DDR I and II have different mode-register-set definition
 227          */
 228
 229         /* burst length is always 4 */
 230         switch(caslat) {
 231         case 2:
 232                 ddr->sdram_mode = 0x52; /* 1.5 */
 233                 break;
 234         case 3:
 235                 ddr->sdram_mode = 0x22; /* 2.0 */
 236                 break;
 237         case 4:
 238                 ddr->sdram_mode = 0x62; /* 2.5 */
 239                 break;
 240         case 5:
 241                 ddr->sdram_mode = 0x32; /* 3.0 */
 242                 break;
 243         default:
 244                 puts("DDR:only CAS Latency 1.5, 2.0, 2.5, 3.0 is supported.\n");
 245                 return 0;
 246         }
 247         debug("DDR:sdram_mode=0x%08x\n", ddr->sdram_mode);
 248
 249         switch(spd.refresh) {
 250         case 0x00:
 251         case 0x80:
 252                 tmp = picos_to_clk(15625000);
 253                 break;
 254         case 0x01:
 255         case 0x81:
 256                 tmp = picos_to_clk(3900000);
 257                 break;
 258         case 0x02:
 259         case 0x82:
 260                 tmp = picos_to_clk(7800000);
 261                 break;
 262         case 0x03:
 263         case 0x83:
 264                 tmp = picos_to_clk(31300000);
 265                 break;
 266         case 0x04:
 267         case 0x84:
 268                 tmp = picos_to_clk(62500000);
 269                 break;
 270         case 0x05:
 271         case 0x85:
 272                 tmp = picos_to_clk(125000000);
 273                 break;
 274         default:
 275                 tmp = 0x512;
 276                 break;
 277         }
 278
 279         /*
 280          * Set BSTOPRE to 0x100 for page mode
 281          * If auto-charge is used, set BSTOPRE = 0
 282          */
 283         ddr->sdram_interval = ((tmp & 0x3fff) << 16) | 0x100;
 284         debug("DDR:sdram_interval=0x%08x\n", ddr->sdram_interval);
 285
 286         /*
 287          * Is this an ECC DDR chip?
 288          */
 289 #if defined(CONFIG_DDR_ECC)
 290         if (spd.config == 0x02) {
 291                 ddr->err_disable = 0x0000000d;
 292                 ddr->err_sbe = 0x00ff0000;
 293         }
 294         debug("DDR:err_disable=0x%08x\n", ddr->err_disable);
 295         debug("DDR:err_sbe=0x%08x\n", ddr->err_sbe);
 296 #endif
 297         asm("sync;isync");
 298
 299         udelay(500);
 300
 301
 302         ddr->sdram_clk_cntl = 0x82000000;/*SS_EN=1, CLK_ADJST = 2-MCK/MCK_B, is lauched 1/2 of one SDRAM clock cycle after address/command*/
 303
 304
 305         /*
 306          * Figure out the settings for the sdram_cfg register.  Build up
 307          * the entire register in 'tmp' before writing since the write into
 308          * the register will actually enable the memory controller, and all
 309          * settings must be done before enabling.
 310          *
 311          * sdram_cfg[0]   = 1 (ddr sdram logic enable)
 312          * sdram_cfg[1]   = 1 (self-refresh-enable)
 313          * sdram_cfg[6:7] = 2 (SDRAM type = DDR SDRAM)
 314          */
 315         tmp = 0xc2000000;
 316
 317         /*
 318          * sdram_cfg[3] = RD_EN - registered DIMM enable
 319          *   A value of 0x26 indicates micron registered DIMMS (micron.com)
 320          */
 321         if (spd.mod_attr == 0x26) {
 322                 tmp |= 0x10000000;
 323         }
 324
 325 #if defined(CONFIG_DDR_ECC)
 326         /*
 327          * If the user wanted ECC (enabled via sdram_cfg[2])
 328          */
 329         if (spd.config == 0x02) {
 330                 tmp |= 0x20000000;
 331         }
 332 #endif
 333
 334 #if defined(CONFIG_DDR_2T_TIMING)
 335         /*
 336          * Enable 2T timing by setting sdram_cfg[16].
 337          */
 338         tmp |= SDRAM_CFG_2T_EN;
 339 #endif
 340
 341         ddr->sdram_cfg = tmp;
 342
 343         asm("sync;isync");
 344         udelay(500);
 345
 346         debug("DDR:sdram_cfg=0x%08x\n", ddr->sdram_cfg);
 347
 348         return memsize;/*in MBytes*/
 349 }
 350
 351 #endif /* CONFIG_SPD_EEPROM */
 352
 353
 354 #if defined(CONFIG_DDR_ECC)
 355 /*
 356  * Initialize all of memory for ECC, then enable errors.
 357  */
 358
 359 void
 360 ddr_enable_ecc(unsigned int dram_size)
 361 {
 362 #ifndef FIXME
 363         uint *p = 0;
 364         uint i = 0;
 365         volatile immap_t *immap = (immap_t *)CFG_IMMRBAR;
 366         volatile ccsr_ddr_t *ddr= &immap->im_ddr;
 367
 368         dma_init();
 369
 370         for (*p = 0; p < (uint *)(8 * 1024); p++) {
 371                 if (((unsigned int)p & 0x1f) == 0) {
 372                         ppcDcbz((unsigned long) p);
 373                 }
 374                 *p = (unsigned int)0xdeadbeef;
 375                 if (((unsigned int)p & 0x1c) == 0x1c) {
 376                         ppcDcbf((unsigned long) p);
 377                 }
 378         }
 379
 380         /* 8K */
 381         dma_xfer((uint *)0x2000, 0x2000, (uint *)0);
 382         /* 16K */
 383         dma_xfer((uint *)0x4000, 0x4000, (uint *)0);
 384         /* 32K */
 385         dma_xfer((uint *)0x8000, 0x8000, (uint *)0);
 386         /* 64K */
 387         dma_xfer((uint *)0x10000, 0x10000, (uint *)0);
 388         /* 128k */
 389         dma_xfer((uint *)0x20000, 0x20000, (uint *)0);
 390         /* 256k */
 391         dma_xfer((uint *)0x40000, 0x40000, (uint *)0);
 392         /* 512k */
 393         dma_xfer((uint *)0x80000, 0x80000, (uint *)0);
 394         /* 1M */
 395         dma_xfer((uint *)0x100000, 0x100000, (uint *)0);
 396         /* 2M */
 397         dma_xfer((uint *)0x200000, 0x200000, (uint *)0);
 398         /* 4M */
 399         dma_xfer((uint *)0x400000, 0x400000, (uint *)0);
 400
 401         for (i = 1; i < dram_size / 0x800000; i++) {
 402                 dma_xfer((uint *)(0x800000*i), 0x800000, (uint *)0);
 403         }
 404
 405         /*
 406          * Enable errors for ECC.
 407          */
 408         ddr->err_disable = 0x00000000;
 409         asm("sync;isync");
 410 #endif
 411 }
 412
 413 #endif  /* CONFIG_DDR_ECC */