cpu/mpc83xx/speed.c

   1 /*
   2  * (C) Copyright 2000-2002
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * Copyright 2004 Freescale Semiconductor, Inc.
   6  *
   7  * See file CREDITS for list of people who contributed to this
   8  * project.
   9  *
  10  * This program is free software; you can redistribute it and/or
  11  * modify it under the terms of the GNU General Public License as
  12  * published by the Free Software Foundation; either version 2 of
  13  * the License, or (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  23  * MA 02111-1307 USA
  24  *
  25  * Change log:
  26  *
  27  * 20050101: Eran Liberty (liberty@freescale.com)
  28  *           Initial file creating (porting from 85XX & 8260)
  29  */
  30
  31 #include <common.h>
  32 #include <mpc83xx.h>
  33 #include <asm/processor.h>
  34
  35 /* ----------------------------------------------------------------- */
  36
  37 typedef enum {
  38         _unk,
  39         _off,
  40         _byp,
  41         _x8,
  42         _x4,
  43         _x2,
  44         _x1,
  45         _1x,
  46         _1_5x,
  47         _2x,
  48         _2_5x,
  49         _3x
  50 } mult_t;
  51
  52 typedef struct {
  53         mult_t core_csb_ratio;
  54         mult_t  vco_divider;
  55 } corecnf_t;
  56
  57 corecnf_t corecnf_tab[] = {
  58         { _byp, _byp},  /* 0x00 */
  59         { _byp, _byp},  /* 0x01 */
  60         { _byp, _byp},  /* 0x02 */
  61         { _byp, _byp},  /* 0x03 */
  62         { _byp, _byp},  /* 0x04 */
  63         { _byp, _byp},  /* 0x05 */
  64         { _byp, _byp},  /* 0x06 */
  65         { _byp, _byp},  /* 0x07 */
  66         {  _1x,  _x2},  /* 0x08 */
  67         {  _1x,  _x4},  /* 0x09 */
  68         {  _1x,  _x8},  /* 0x0A */
  69         {  _1x,  _x8},  /* 0x0B */
  70         {_1_5x,  _x2},  /* 0x0C */
  71         {_1_5x,  _x4},  /* 0x0D */
  72         {_1_5x,  _x8},  /* 0x0E */
  73         {_1_5x,  _x8},  /* 0x0F */
  74         {  _2x,  _x2},  /* 0x10 */
  75         {  _2x,  _x4},  /* 0x11 */
  76         {  _2x,  _x8},  /* 0x12 */
  77         {  _2x,  _x8},  /* 0x13 */
  78         {_2_5x,  _x2},  /* 0x14 */
  79         {_2_5x,  _x4},  /* 0x15 */
  80         {_2_5x,  _x8},  /* 0x16 */
  81         {_2_5x,  _x8},  /* 0x17 */
  82         {  _3x,  _x2},  /* 0x18 */
  83         {  _3x,  _x4},  /* 0x19 */
  84         {  _3x,  _x8},  /* 0x1A */
  85         {  _3x,  _x8},  /* 0x1B */
  86 };
  87
  88 /* ----------------------------------------------------------------- */
  89
  90 /*
  91  *
  92  */
  93 int get_clocks (void)
  94 {
  95         DECLARE_GLOBAL_DATA_PTR;
  96         volatile immap_t *im = (immap_t *)CFG_IMMRBAR;
  97         u32 pci_sync_in;
  98         u8  spmf;
  99         u8  clkin_div;
 100         u32 sccr;
 101         u32 corecnf_tab_index;
 102         u8  corepll;
 103         u32 lcrr;
 104
 105         u32 csb_clk;
 106         u32 tsec1_clk;
 107         u32 tsec2_clk;
 108         u32 core_clk;
 109         u32 usbmph_clk;
 110         u32 usbdr_clk;
 111         u32 i2c_clk;
 112         u32 enc_clk;
 113         u32 lbiu_clk;
 114         u32 lclk_clk;
 115         u32 ddr_clk;
 116
 117         if ((im->sysconf.immrbar & IMMRBAR_BASE_ADDR) != (u32)im)
 118                 return -1;
 119
 120 #ifndef CFG_HRCW_HIGH
 121 # error "CFG_HRCW_HIGH must be defined in include/configs/MCP83XXADS.h"
 122 #endif /* CFG_HCWD_HIGH */
 123
 124 #if (CFG_HRCW_HIGH & HRCWH_PCI_HOST)
 125 # ifndef CONFIG_83XX_CLKIN
 126 #  error "In PCI Host Mode, CONFIG_83XX_CLKIN must be defined in include/configs/MCP83XXADS.h"
 127 # endif /* CONFIG_83XX_CLKIN */
 128 # ifdef CONFIG_83XX_PCICLK
 129 #  warning "In PCI Host Mode, CONFIG_83XX_PCICLK in include/configs/MCP83XXADS.h is igonred."
 130 # endif /* CONFIG_83XX_PCICLK */
 131 /* PCI Host Mode */
 132         if (!(im->reset.rcwh & RCWH_PCIHOST)) {
 133                 /* though RCWH_PCIHOST is defined in CFG_HRCW_HIGH the im->reset.rcwhr PCI Host Mode is disabled */
 134                 /* FIXME: findout if there is a way to issue some warning */
 135                 return -2;
 136
 137         }
 138         if (im->clk.spmr & SPMR_CKID) {
 139                 pci_sync_in = CONFIG_83XX_CLKIN / 2; /* PCI Clock is half CONFIG_83XX_CLKIN */
 140         }
 141         else {
 142                 pci_sync_in = CONFIG_83XX_CLKIN;
 143         }
 144 #else
 145 # ifdef CONFIG_83XX_CLKIN
 146 #  warning "In PCI Agent Mode, CONFIG_83XX_CLKIN in include/configs/MCP83XXADS.h is igonred."
 147 # endif /* CONFIG_83XX_CLKIN */
 148 # ifndef CONFIG_83XX_PCICLK
 149 #  error "In PCI Agent Mode, CONFIG_83XX_PCICLK must be defined in include/configs/MCP83XXADS.h"
 150 # endif /* CONFIG_83XX_PCICLK */
 151 /* PCI Agent Mode */
 152         if (im->reset.rcwh & RCWH_PCIHOST) {
 153                 /* though RCWH_PCIHOST is not defined in CFG_HRCW_HIGH the im->reset.rcwhr PCI Host Mode is enabled */
 154                 return -3;
 155         }
 156         pci_sync_in = CONFIG_83XX_PCICLK;
 157 #endif /* (CFG_HRCW_HIGH | RCWH_PCIHOST) */
 158
 159         /* we have up to date pci_sync_in */
 160
 161         spmf = ((im->reset.rcwl & RCWL_SPMF) >> RCWL_SPMF_SHIFT);
 162         clkin_div = ((im->clk.spmr & SPMR_CKID) >> SPMR_CKID_SHIFT);
 163
 164         if ((im->reset.rcwl & RCWL_LBIUCM) || (im->reset.rcwl & RCWL_DDRCM)) {
 165                 csb_clk = (pci_sync_in * spmf * (1 + clkin_div)) / 2;
 166         }
 167         else {
 168                 csb_clk = pci_sync_in * spmf * (1 + clkin_div);
 169         }
 170
 171         sccr = im->clk.sccr;
 172         switch ((sccr & SCCR_TSEC1CM) >> SCCR_TSEC1CM_SHIFT) {
 173         case 0:
 174                 tsec1_clk = 0;
 175                 break;
 176         case 1:
 177                 tsec1_clk = csb_clk;
 178                 break;
 179         case 2:
 180                 tsec1_clk = csb_clk / 2;
 181                 break;
 182         case 3:
 183                 tsec1_clk = csb_clk / 3;
 184                 break;
 185         default:
 186                 /* unkown SCCR_TSEC1CM value */
 187                 return -4;
 188         }
 189
 190         switch ((sccr & SCCR_TSEC2CM) >> SCCR_TSEC2CM_SHIFT) {
 191         case 0:
 192                 tsec2_clk = 0;
 193                 break;
 194         case 1:
 195                 tsec2_clk = csb_clk;
 196                 break;
 197         case 2:
 198                 tsec2_clk = csb_clk / 2;
 199                 break;
 200         case 3:
 201                 tsec2_clk = csb_clk / 3;
 202                 break;
 203         default:
 204                 /* unkown SCCR_TSEC2CM value */
 205                 return -5;
 206         }
 207         i2c_clk = tsec2_clk;
 208
 209         switch ((sccr & SCCR_ENCCM) >> SCCR_ENCCM_SHIFT) {
 210         case 0:
 211                 enc_clk = 0;
 212                 break;
 213         case 1:
 214                 enc_clk = csb_clk;
 215                 break;
 216         case 2:
 217                 enc_clk = csb_clk / 2;
 218                 break;
 219         case 3:
 220                 enc_clk = csb_clk / 3;
 221                 break;
 222         default:
 223                 /* unkown SCCR_ENCCM value */
 224                 return -6;
 225         }
 226
 227         switch ((sccr & SCCR_USBMPHCM) >> SCCR_USBMPHCM_SHIFT) {
 228         case 0:
 229                 usbmph_clk = 0;
 230                 break;
 231         case 1:
 232                 usbmph_clk = csb_clk;
 233                 break;
 234         case 2:
 235                 usbmph_clk = csb_clk / 2;
 236                 break;
 237         case 3:
 238                 usbmph_clk = csb_clk / 3;
 239                 break;
 240         default:
 241                 /* unkown SCCR_USBMPHCM value */
 242                 return -7;
 243         }
 244
 245         switch ((sccr & SCCR_USBDRCM) >> SCCR_USBDRCM_SHIFT) {
 246         case 0:
 247                 usbdr_clk = 0;
 248                 break;
 249         case 1:
 250                 usbdr_clk = csb_clk;
 251                 break;
 252         case 2:
 253                 usbdr_clk = csb_clk / 2;
 254                 break;
 255         case 3:
 256                 usbdr_clk = csb_clk / 3;
 257                 break;
 258         default:
 259                 /* unkown SCCR_USBDRCM value */
 260                 return -8;
 261         }
 262
 263         if (usbmph_clk != 0
 264                 && usbdr_clk != 0
 265                 && usbmph_clk != usbdr_clk ) {
 266                 /* if USB MPH clock is not disabled and USB DR clock is not disabled than USB MPH & USB DR must have the same rate */
 267                 return -9;
 268         }
 269
 270         lbiu_clk = csb_clk * (1 + ((im->reset.rcwl & RCWL_LBIUCM) >> RCWL_LBIUCM_SHIFT));
 271         lcrr = (im->lbus.lcrr & LCRR_CLKDIV) >> LCRR_CLKDIV_SHIFT;
 272         switch (lcrr) {
 273         case 2:
 274         case 4:
 275         case 8:
 276                 lclk_clk = lbiu_clk / lcrr;
 277                 break;
 278         default:
 279                 /* unknown lcrr */
 280                 return -10;
 281         }
 282
 283         ddr_clk = csb_clk * (1 + ((im->reset.rcwl & RCWL_DDRCM) >> RCWL_DDRCM_SHIFT));
 284
 285         corepll = (im->reset.rcwl & RCWL_COREPLL) >> RCWL_COREPLL_SHIFT;
 286         corecnf_tab_index = ((corepll & 0x1F) << 2) | ((corepll & 0x60) >> 5);
 287         if (corecnf_tab_index > (sizeof(corecnf_tab)/sizeof(corecnf_t)) ) {
 288                 /* corecnf_tab_index is too high, possibly worng value */
 289                 return -11;
 290         }
 291         switch (corecnf_tab[corecnf_tab_index].core_csb_ratio) {
 292         case _byp:
 293         case _x1:
 294         case _1x:
 295                 core_clk = csb_clk;
 296                 break;
 297         case _1_5x:
 298                 core_clk = (3 * csb_clk) / 2;
 299                 break;
 300         case _2x:
 301                 core_clk = 2 * csb_clk;
 302                 break;
 303         case _2_5x:
 304                 core_clk = ( 5 * csb_clk) / 2;
 305                 break;
 306         case _3x:
 307                 core_clk = 3 * csb_clk;
 308                 break;
 309         default:
 310                 /* unkown core to csb ratio */
 311                 return -12;
 312         }
 313
 314         gd->csb_clk    = csb_clk   ;
 315         gd->tsec1_clk  = tsec1_clk ;
 316         gd->tsec2_clk  = tsec2_clk ;
 317         gd->core_clk   = core_clk  ;
 318         gd->usbmph_clk = usbmph_clk;
 319         gd->usbdr_clk  = usbdr_clk ;
 320         gd->i2c_clk    = i2c_clk   ;
 321         gd->enc_clk    = enc_clk   ;
 322         gd->lbiu_clk   = lbiu_clk  ;
 323         gd->lclk_clk   = lclk_clk  ;
 324         gd->ddr_clk    = ddr_clk   ;
 325
 326         gd->cpu_clk = gd->core_clk;
 327         gd->bus_clk = gd->lbiu_clk;
 328         return 0;
 329 }
 330
 331 /********************************************
 332  * get_bus_freq
 333  * return system bus freq in Hz
 334  *********************************************/
 335 ulong get_bus_freq (ulong dummy)
 336 {
 337         DECLARE_GLOBAL_DATA_PTR;
 338         return gd->csb_clk;
 339 }
 340
 341 int print_clock_conf (void)
 342 {
 343         DECLARE_GLOBAL_DATA_PTR;
 344
 345         printf("Clock configuration:\n");
 346         printf("  Coherent System Bus: %4d MHz\n",gd->csb_clk/1000000);
 347         printf("  Core:                %4d MHz\n",gd->core_clk/1000000);
 348         printf("  Local Bus Controller:%4d MHz\n",gd->lbiu_clk/1000000);
 349         printf("  Local Bus:           %4d MHz\n",gd->lclk_clk/1000000);
 350         printf("  DDR:                 %4d MHz\n",gd->ddr_clk/1000000);
 351         printf("  I2C:                 %4d MHz\n",gd->i2c_clk/1000000);
 352         printf("  TSEC1:               %4d MHz\n",gd->tsec1_clk/1000000);
 353         printf("  TSEC2:               %4d MHz\n",gd->tsec2_clk/1000000);
 354         printf("  USB MPH:             %4d MHz\n",gd->usbmph_clk/1000000);
 355         printf("  USB DR:              %4d MHz\n",gd->usbdr_clk/1000000);
 356
 357 #if 0
 358         DECLARE_GLOBAL_DATA_PTR;
 359
 360         volatile immap_t *immap = (immap_t *) CFG_IMMR;
 361         ulong sccr, dfbrg;
 362         ulong scmr, corecnf, busdf, cpmdf, plldf, pllmf;
 363         corecnf_t *cp;
 364
 365         sccr = immap->im_clkrst.car_sccr;
 366         dfbrg = (sccr & SCCR_DFBRG_MSK) >> SCCR_DFBRG_SHIFT;
 367
 368         scmr = immap->im_clkrst.car_scmr;
 369         corecnf = (scmr & SCMR_CORECNF_MSK) >> SCMR_CORECNF_SHIFT;
 370         busdf = (scmr & SCMR_BUSDF_MSK) >> SCMR_BUSDF_SHIFT;
 371         cpmdf = (scmr & SCMR_CPMDF_MSK) >> SCMR_CPMDF_SHIFT;
 372         plldf = (scmr & SCMR_PLLDF) ? 1 : 0;
 373         pllmf = (scmr & SCMR_PLLMF_MSK) >> SCMR_PLLMF_SHIFT;
 374
 375         cp = &corecnf_tab[corecnf];
 376
 377         puts (CPU_ID_STR " Clock Configuration\n - Bus-to-Core Mult ");
 378
 379         switch (cp->b2c_mult) {
 380         case _byp:
 381                 puts ("BYPASS");
 382                 break;
 383
 384         case _off:
 385                 puts ("OFF");
 386                 break;
 387
 388         case _unk:
 389                 puts ("UNKNOWN");
 390                 break;
 391
 392         default:
 393                 printf ("%d%sx",
 394                         cp->b2c_mult / 2,
 395                         (cp->b2c_mult % 2) ? ".5" : "");
 396                 break;
 397         }
 398
 399         printf (", VCO Div %d, 60x Bus Freq %s, Core Freq %s\n",
 400                         cp->vco_div, cp->freq_60x, cp->freq_core);
 401
 402         printf (" - dfbrg %ld, corecnf 0x%02lx, busdf %ld, cpmdf %ld, "
 403                         "plldf %ld, pllmf %ld\n", dfbrg, corecnf, busdf, cpmdf, plldf,
 404                         pllmf);
 405
 406         printf (" - vco_out %10ld, scc_clk %10ld, brg_clk %10ld\n",
 407                         gd->vco_out, gd->scc_clk, gd->brg_clk);
 408
 409         printf (" - cpu_clk %10ld, cpm_clk %10ld, bus_clk %10ld\n",
 410                         gd->cpu_clk, gd->cpm_clk, gd->bus_clk);
 411
 412         if (sccr & SCCR_PCI_MODE) {
 413                 uint pci_div;
 414
 415                 pci_div = ( (sccr & SCCR_PCI_MODCK) ? 2 : 1) *
 416                         ( ( (sccr & SCCR_PCIDF_MSK) >> SCCR_PCIDF_SHIFT) + 1);
 417
 418                 printf (" - pci_clk %10ld\n", (gd->cpm_clk * 2) / pci_div);
 419         }
 420         putc ('\n');
 421 #endif
 422         return (0);
 423 }
 424