cpu/mpc83xx/start.S

   1 /*
   2  * Copyright (C) 1998  Dan Malek <dmalek@jlc.net>
   3  * Copyright (C) 1999  Magnus Damm <kieraypc01.p.y.kie.era.ericsson.se>
   4  * Copyright (C) 2000, 2001,2002 Wolfgang Denk <wd@denx.de>
   5  * Copyright Freescale Semiconductor, Inc. 2004, 2006, 2008.
   6  *
   7  * See file CREDITS for list of people who contributed to this
   8  * project.
   9  *
  10  * This program is free software; you can redistribute it and/or
  11  * modify it under the terms of the GNU General Public License as
  12  * published by the Free Software Foundation; either version 2 of
  13  * the License, or (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  23  * MA 02111-1307 USA
  24  */
  25
  26 /*
  27  *  U-Boot - Startup Code for MPC83xx PowerPC based Embedded Boards
  28  */
  29
  30 #include <config.h>
  31 #include <mpc83xx.h>
  32 #include <timestamp.h>
  33 #include <version.h>
  34
  35 #define CONFIG_83XX     1               /* needed for Linux kernel header files*/
  36 #define _LINUX_CONFIG_H 1       /* avoid reading Linux autoconf.h file */
  37
  38 #include <ppc_asm.tmpl>
  39 #include <ppc_defs.h>
  40
  41 #include <asm/cache.h>
  42 #include <asm/mmu.h>
  43
  44 #ifndef  CONFIG_IDENT_STRING
  45 #define  CONFIG_IDENT_STRING "MPC83XX"
  46 #endif
  47
  48 /* We don't want the  MMU yet.
  49  */
  50 #undef  MSR_KERNEL
  51
  52 /*
  53  * Floating Point enable, Machine Check and Recoverable Interr.
  54  */
  55 #ifdef DEBUG
  56 #define MSR_KERNEL (MSR_FP|MSR_RI)
  57 #else
  58 #define MSR_KERNEL (MSR_FP|MSR_ME|MSR_RI)
  59 #endif
  60
  61 #if !defined(CONFIG_NAND_SPL) && !defined(CONFIG_SYS_RAMBOOT)
  62 #define CONFIG_SYS_FLASHBOOT
  63 #endif
  64
  65 /*
  66  * Set up GOT: Global Offset Table
  67  *
  68  * Use r14 to access the GOT
  69  */
  70         START_GOT
  71         GOT_ENTRY(_GOT2_TABLE_)
  72         GOT_ENTRY(__bss_start)
  73         GOT_ENTRY(_end)
  74
  75 #ifndef CONFIG_NAND_SPL
  76         GOT_ENTRY(_FIXUP_TABLE_)
  77         GOT_ENTRY(_start)
  78         GOT_ENTRY(_start_of_vectors)
  79         GOT_ENTRY(_end_of_vectors)
  80         GOT_ENTRY(transfer_to_handler)
  81 #endif
  82         END_GOT
  83
  84 /*
  85  * The Hard Reset Configuration Word (HRCW) table is in the first 64
  86  * (0x40) bytes of flash.  It has 8 bytes, but each byte is repeated 8
  87  * times so the processor can fetch it out of flash whether the flash
  88  * is 8, 16, 32, or 64 bits wide (hardware trickery).
  89  */
  90         .text
  91 #define _HRCW_TABLE_ENTRY(w)            \
  92         .fill   8,1,(((w)>>24)&0xff);   \
  93         .fill   8,1,(((w)>>16)&0xff);   \
  94         .fill   8,1,(((w)>> 8)&0xff);   \
  95         .fill   8,1,(((w)    )&0xff)
  96
  97         _HRCW_TABLE_ENTRY(CONFIG_SYS_HRCW_LOW)
  98         _HRCW_TABLE_ENTRY(CONFIG_SYS_HRCW_HIGH)
  99
 100 /*
 101  * Magic number and version string - put it after the HRCW since it
 102  * cannot be first in flash like it is in many other processors.
 103  */
 104         .long   0x27051956              /* U-Boot Magic Number */
 105
 106         .globl  version_string
 107 version_string:
 108         .ascii U_BOOT_VERSION
 109         .ascii " (", U_BOOT_DATE, " - ", U_BOOT_TIME, ")"
 110         .ascii " ", CONFIG_IDENT_STRING, "\0"
 111
 112
 113 #ifndef CONFIG_DEFAULT_IMMR
 114 #error CONFIG_DEFAULT_IMMR must be defined
 115 #endif /* CONFIG_SYS_DEFAULT_IMMR */
 116 #ifndef CONFIG_SYS_IMMR
 117 #define CONFIG_SYS_IMMR CONFIG_DEFAULT_IMMR
 118 #endif /* CONFIG_SYS_IMMR */
 119
 120 /*
 121  * After configuration, a system reset exception is executed using the
 122  * vector at offset 0x100 relative to the base set by MSR[IP]. If
 123  * MSR[IP] is 0, the base address is 0x00000000. If MSR[IP] is 1, the
 124  * base address is 0xfff00000. In the case of a Power On Reset or Hard
 125  * Reset, the value of MSR[IP] is determined by the CIP field in the
 126  * HRCW.
 127  *
 128  * Other bits in the HRCW set up the Base Address and Port Size in BR0.
 129  * This determines the location of the boot ROM (flash or EPROM) in the
 130  * processor's address space at boot time. As long as the HRCW is set up
 131  * so that we eventually end up executing the code below when the
 132  * processor executes the reset exception, the actual values used should
 133  * not matter.
 134  *
 135  * Once we have got here, the address mask in OR0 is cleared so that the
 136  * bottom 32K of the boot ROM is effectively repeated all throughout the
 137  * processor's address space, after which we can jump to the absolute
 138  * address at which the boot ROM was linked at compile time, and proceed
 139  * to initialise the memory controller without worrying if the rug will
 140  * be pulled out from under us, so to speak (it will be fine as long as
 141  * we configure BR0 with the same boot ROM link address).
 142  */
 143         . = EXC_OFF_SYS_RESET
 144
 145         .globl  _start
 146 _start: /* time t 0 */
 147         li      r21, BOOTFLAG_COLD  /* Normal Power-On: Boot from FLASH*/
 148         nop
 149         b       boot_cold
 150
 151         . = EXC_OFF_SYS_RESET + 0x10
 152
 153         .globl  _start_warm
 154 _start_warm:
 155         li      r21, BOOTFLAG_WARM      /* Software reboot      */
 156         b       boot_warm
 157
 158
 159 boot_cold: /* time t 3 */
 160         lis     r4, CONFIG_DEFAULT_IMMR@h
 161         nop
 162 boot_warm: /* time t 5 */
 163         mfmsr   r5                      /* save msr contents    */
 164         lis     r3, CONFIG_SYS_IMMR@h
 165         ori     r3, r3, CONFIG_SYS_IMMR@l
 166         stw     r3, IMMRBAR(r4)
 167
 168         /* Initialise the E300 processor core           */
 169         /*------------------------------------------*/
 170
 171 #ifdef CONFIG_NAND_SPL
 172         /* The FCM begins execution after only the first page
 173          * is loaded.  Wait for the rest before branching
 174          * to another flash page.
 175          */
 176         addi    r7, r3, 0x50b0
 177 1:      dcbi    0, r7
 178         lwz     r6, 0(r7)
 179         andi.   r6, r6, 1
 180         beq     1b
 181 #endif
 182
 183         bl      init_e300_core
 184
 185 #ifdef CONFIG_SYS_FLASHBOOT
 186
 187         /* Inflate flash location so it appears everywhere, calculate */
 188         /* the absolute address in final location of the FLASH, jump  */
 189         /* there and deflate the flash size back to minimal size      */
 190         /*------------------------------------------------------------*/
 191         bl map_flash_by_law1
 192         lis r4, (CONFIG_SYS_MONITOR_BASE)@h
 193         ori r4, r4, (CONFIG_SYS_MONITOR_BASE)@l
 194         addi r5, r4, in_flash - _start + EXC_OFF_SYS_RESET
 195         mtlr r5
 196         blr
 197 in_flash:
 198 #if 1 /* Remapping flash with LAW0. */
 199         bl remap_flash_by_law0
 200 #endif
 201 #endif  /* CONFIG_SYS_FLASHBOOT */
 202
 203         /* setup the bats */
 204         bl      setup_bats
 205         sync
 206
 207         /*
 208          * Cache must be enabled here for stack-in-cache trick.
 209          * This means we need to enable the BATS.
 210          * This means:
 211          *   1) for the EVB, original gt regs need to be mapped
 212          *   2) need to have an IBAT for the 0xf region,
 213          *      we are running there!
 214          * Cache should be turned on after BATs, since by default
 215          * everything is write-through.
 216          * The init-mem BAT can be reused after reloc. The old
 217          * gt-regs BAT can be reused after board_init_f calls
 218          * board_early_init_f (EVB only).
 219          */
 220         /* enable address translation */
 221         bl      enable_addr_trans
 222         sync
 223
 224         /* enable the data cache */
 225         bl      dcache_enable
 226         sync
 227 #ifdef CONFIG_SYS_INIT_RAM_LOCK
 228         bl      lock_ram_in_cache
 229         sync
 230 #endif
 231
 232         /* set up the stack pointer in our newly created
 233          * cache-ram (r1) */
 234         lis     r1, (CONFIG_SYS_INIT_RAM_ADDR + CONFIG_SYS_GBL_DATA_OFFSET)@h
 235         ori     r1, r1, (CONFIG_SYS_INIT_RAM_ADDR + CONFIG_SYS_GBL_DATA_OFFSET)@l
 236
 237         li      r0, 0           /* Make room for stack frame header and */
 238         stwu    r0, -4(r1)      /* clear final stack frame so that      */
 239         stwu    r0, -4(r1)      /* stack backtraces terminate cleanly   */
 240
 241
 242         /* let the C-code set up the rest                           */
 243         /*                                                          */
 244         /* Be careful to keep code relocatable & stack humble   */
 245         /*------------------------------------------------------*/
 246
 247         GET_GOT                 /* initialize GOT access        */
 248
 249         /* r3: IMMR */
 250         lis     r3, CONFIG_SYS_IMMR@h
 251         /* run low-level CPU init code (in Flash)*/
 252         bl      cpu_init_f
 253
 254         /* r3: BOOTFLAG */
 255         mr      r3, r21
 256         /* run 1st part of board init code (in Flash)*/
 257         bl      board_init_f
 258
 259 #ifndef CONFIG_NAND_SPL
 260 /*
 261  * Vector Table
 262  */
 263
 264         .globl  _start_of_vectors
 265 _start_of_vectors:
 266
 267 /* Machine check */
 268         STD_EXCEPTION(0x200, MachineCheck, MachineCheckException)
 269
 270 /* Data Storage exception. */
 271         STD_EXCEPTION(0x300, DataStorage, UnknownException)
 272
 273 /* Instruction Storage exception. */
 274         STD_EXCEPTION(0x400, InstStorage, UnknownException)
 275
 276 /* External Interrupt exception. */
 277 #ifndef FIXME
 278         STD_EXCEPTION(0x500, ExtInterrupt, external_interrupt)
 279 #endif
 280
 281 /* Alignment exception. */
 282         . = 0x600
 283 Alignment:
 284         EXCEPTION_PROLOG(SRR0, SRR1)
 285         mfspr   r4,DAR
 286         stw     r4,_DAR(r21)
 287         mfspr   r5,DSISR
 288         stw     r5,_DSISR(r21)
 289         addi    r3,r1,STACK_FRAME_OVERHEAD
 290         li      r20,MSR_KERNEL
 291         rlwimi  r20,r23,0,16,16         /* copy EE bit from saved MSR */
 292         rlwimi  r20,r23,0,25,25         /* copy IP bit from saved MSR */
 293         lwz     r6,GOT(transfer_to_handler)
 294         mtlr    r6
 295         blrl
 296 .L_Alignment:
 297         .long   AlignmentException - _start + EXC_OFF_SYS_RESET
 298         .long   int_return - _start + EXC_OFF_SYS_RESET
 299
 300 /* Program check exception */
 301         . = 0x700
 302 ProgramCheck:
 303         EXCEPTION_PROLOG(SRR0, SRR1)
 304         addi    r3,r1,STACK_FRAME_OVERHEAD
 305         li      r20,MSR_KERNEL
 306         rlwimi  r20,r23,0,16,16         /* copy EE bit from saved MSR */
 307         rlwimi  r20,r23,0,25,25         /* copy IP bit from saved MSR */
 308         lwz     r6,GOT(transfer_to_handler)
 309         mtlr    r6
 310         blrl
 311 .L_ProgramCheck:
 312         .long   ProgramCheckException - _start + EXC_OFF_SYS_RESET
 313         .long   int_return - _start + EXC_OFF_SYS_RESET
 314
 315         STD_EXCEPTION(0x800, FPUnavailable, UnknownException)
 316
 317         /* I guess we could implement decrementer, and may have
 318          * to someday for timekeeping.
 319          */
 320         STD_EXCEPTION(0x900, Decrementer, timer_interrupt)
 321
 322         STD_EXCEPTION(0xa00, Trap_0a, UnknownException)
 323         STD_EXCEPTION(0xb00, Trap_0b, UnknownException)
 324         STD_EXCEPTION(0xc00, SystemCall, UnknownException)
 325         STD_EXCEPTION(0xd00, SingleStep, UnknownException)
 326
 327         STD_EXCEPTION(0xe00, Trap_0e, UnknownException)
 328         STD_EXCEPTION(0xf00, Trap_0f, UnknownException)
 329
 330         STD_EXCEPTION(0x1000, InstructionTLBMiss, UnknownException)
 331         STD_EXCEPTION(0x1100, DataLoadTLBMiss, UnknownException)
 332         STD_EXCEPTION(0x1200, DataStoreTLBMiss, UnknownException)
 333 #ifdef DEBUG
 334         . = 0x1300
 335         /*
 336          * This exception occurs when the program counter matches the
 337          * Instruction Address Breakpoint Register (IABR).
 338          *
 339          * I want the cpu to halt if this occurs so I can hunt around
 340          * with the debugger and look at things.
 341          *
 342          * When DEBUG is defined, both machine check enable (in the MSR)
 343          * and checkstop reset enable (in the reset mode register) are
 344          * turned off and so a checkstop condition will result in the cpu
 345          * halting.
 346          *
 347          * I force the cpu into a checkstop condition by putting an illegal
 348          * instruction here (at least this is the theory).
 349          *
 350          * well - that didnt work, so just do an infinite loop!
 351          */
 352 1:      b       1b
 353 #else
 354         STD_EXCEPTION(0x1300, InstructionBreakpoint, DebugException)
 355 #endif
 356         STD_EXCEPTION(0x1400, SMI, UnknownException)
 357
 358         STD_EXCEPTION(0x1500, Trap_15, UnknownException)
 359         STD_EXCEPTION(0x1600, Trap_16, UnknownException)
 360         STD_EXCEPTION(0x1700, Trap_17, UnknownException)
 361         STD_EXCEPTION(0x1800, Trap_18, UnknownException)
 362         STD_EXCEPTION(0x1900, Trap_19, UnknownException)
 363         STD_EXCEPTION(0x1a00, Trap_1a, UnknownException)
 364         STD_EXCEPTION(0x1b00, Trap_1b, UnknownException)
 365         STD_EXCEPTION(0x1c00, Trap_1c, UnknownException)
 366         STD_EXCEPTION(0x1d00, Trap_1d, UnknownException)
 367         STD_EXCEPTION(0x1e00, Trap_1e, UnknownException)
 368         STD_EXCEPTION(0x1f00, Trap_1f, UnknownException)
 369         STD_EXCEPTION(0x2000, Trap_20, UnknownException)
 370         STD_EXCEPTION(0x2100, Trap_21, UnknownException)
 371         STD_EXCEPTION(0x2200, Trap_22, UnknownException)
 372         STD_EXCEPTION(0x2300, Trap_23, UnknownException)
 373         STD_EXCEPTION(0x2400, Trap_24, UnknownException)
 374         STD_EXCEPTION(0x2500, Trap_25, UnknownException)
 375         STD_EXCEPTION(0x2600, Trap_26, UnknownException)
 376         STD_EXCEPTION(0x2700, Trap_27, UnknownException)
 377         STD_EXCEPTION(0x2800, Trap_28, UnknownException)
 378         STD_EXCEPTION(0x2900, Trap_29, UnknownException)
 379         STD_EXCEPTION(0x2a00, Trap_2a, UnknownException)
 380         STD_EXCEPTION(0x2b00, Trap_2b, UnknownException)
 381         STD_EXCEPTION(0x2c00, Trap_2c, UnknownException)
 382         STD_EXCEPTION(0x2d00, Trap_2d, UnknownException)
 383         STD_EXCEPTION(0x2e00, Trap_2e, UnknownException)
 384         STD_EXCEPTION(0x2f00, Trap_2f, UnknownException)
 385
 386
 387         .globl  _end_of_vectors
 388 _end_of_vectors:
 389
 390         . = 0x3000
 391
 392 /*
 393  * This code finishes saving the registers to the exception frame
 394  * and jumps to the appropriate handler for the exception.
 395  * Register r21 is pointer into trap frame, r1 has new stack pointer.
 396  */
 397         .globl  transfer_to_handler
 398 transfer_to_handler:
 399         stw     r22,_NIP(r21)
 400         lis     r22,MSR_POW@h
 401         andc    r23,r23,r22
 402         stw     r23,_MSR(r21)
 403         SAVE_GPR(7, r21)
 404         SAVE_4GPRS(8, r21)
 405         SAVE_8GPRS(12, r21)
 406         SAVE_8GPRS(24, r21)
 407         mflr    r23
 408         andi.   r24,r23,0x3f00          /* get vector offset */
 409         stw     r24,TRAP(r21)
 410         li      r22,0
 411         stw     r22,RESULT(r21)
 412         lwz     r24,0(r23)              /* virtual address of handler */
 413         lwz     r23,4(r23)              /* where to go when done */
 414         mtspr   SRR0,r24
 415         mtspr   SRR1,r20
 416         mtlr    r23
 417         SYNC
 418         rfi                             /* jump to handler, enable MMU */
 419
 420 int_return:
 421         mfmsr   r28             /* Disable interrupts */
 422         li      r4,0
 423         ori     r4,r4,MSR_EE
 424         andc    r28,r28,r4
 425         SYNC                    /* Some chip revs need this... */
 426         mtmsr   r28
 427         SYNC
 428         lwz     r2,_CTR(r1)
 429         lwz     r0,_LINK(r1)
 430         mtctr   r2
 431         mtlr    r0
 432         lwz     r2,_XER(r1)
 433         lwz     r0,_CCR(r1)
 434         mtspr   XER,r2
 435         mtcrf   0xFF,r0
 436         REST_10GPRS(3, r1)
 437         REST_10GPRS(13, r1)
 438         REST_8GPRS(23, r1)
 439         REST_GPR(31, r1)
 440         lwz     r2,_NIP(r1)     /* Restore environment */
 441         lwz     r0,_MSR(r1)
 442         mtspr   SRR0,r2
 443         mtspr   SRR1,r0
 444         lwz     r0,GPR0(r1)
 445         lwz     r2,GPR2(r1)
 446         lwz     r1,GPR1(r1)
 447         SYNC
 448         rfi
 449 #endif /* !CONFIG_NAND_SPL */
 450
 451 /*
 452  * This code initialises the E300 processor core
 453  * (conforms to PowerPC 603e spec)
 454  * Note: expects original MSR contents to be in r5.
 455  */
 456         .globl  init_e300_core
 457 init_e300_core: /* time t 10 */
 458         /* Initialize machine status; enable machine check interrupt */
 459         /*-----------------------------------------------------------*/
 460
 461         li      r3, MSR_KERNEL                  /* Set ME and RI flags */
 462         rlwimi  r3, r5, 0, 25, 25       /* preserve IP bit set by HRCW */
 463 #ifdef DEBUG
 464         rlwimi  r3, r5, 0, 21, 22   /* debugger might set SE & BE bits */
 465 #endif
 466         SYNC                                            /* Some chip revs need this... */
 467         mtmsr   r3
 468         SYNC
 469         mtspr   SRR1, r3                        /* Make SRR1 match MSR */
 470
 471
 472         lis     r3, CONFIG_SYS_IMMR@h
 473 #if defined(CONFIG_WATCHDOG)
 474         /* Initialise the Wathcdog values and reset it (if req) */
 475         /*------------------------------------------------------*/
 476         lis r4, CONFIG_SYS_WATCHDOG_VALUE
 477         ori r4, r4, (SWCRR_SWEN | SWCRR_SWRI | SWCRR_SWPR)
 478         stw r4, SWCRR(r3)
 479
 480         /* and reset it */
 481
 482         li      r4, 0x556C
 483         sth     r4, SWSRR@l(r3)
 484         li      r4, -0x55C7
 485         sth     r4, SWSRR@l(r3)
 486 #else
 487         /* Disable Wathcdog  */
 488         /*-------------------*/
 489         lwz r4, SWCRR(r3)
 490         /* Check to see if its enabled for disabling
 491            once disabled by SW you can't re-enable */
 492         andi. r4, r4, 0x4
 493         beq 1f
 494         xor r4, r4, r4
 495         stw r4, SWCRR(r3)
 496 1:
 497 #endif /* CONFIG_WATCHDOG */
 498
 499 #if defined(CONFIG_MASK_AER_AO)
 500         /* Write the Arbiter Event Enable to mask Address Only traps. */
 501         /* This prevents the dcbz instruction from being trapped when */
 502         /* HID0_ABE Address Broadcast Enable is set and the MEMORY    */
 503         /* COHERENCY bit is set in the WIMG bits, which is often      */
 504         /* needed for PCI operation.                                  */
 505         lwz     r4, 0x0808(r3)
 506         rlwinm  r0, r4, 0, ~AER_AO
 507         stw     r0, 0x0808(r3)
 508 #endif /* CONFIG_MASK_AER_AO */
 509
 510         /* Initialize the Hardware Implementation-dependent Registers */
 511         /* HID0 also contains cache control                     */
 512         /* - force invalidation of data and instruction caches  */
 513         /*------------------------------------------------------*/
 514
 515         lis     r3, CONFIG_SYS_HID0_INIT@h
 516         ori     r3, r3, (CONFIG_SYS_HID0_INIT | HID0_ICFI | HID0_DCFI)@l
 517         SYNC
 518         mtspr   HID0, r3
 519
 520         lis     r3, CONFIG_SYS_HID0_FINAL@h
 521         ori     r3, r3, (CONFIG_SYS_HID0_FINAL & ~(HID0_ICFI | HID0_DCFI))@l
 522         SYNC
 523         mtspr   HID0, r3
 524
 525         lis     r3, CONFIG_SYS_HID2@h
 526         ori     r3, r3, CONFIG_SYS_HID2@l
 527         SYNC
 528         mtspr   HID2, r3
 529
 530         /* Done!                                                */
 531         /*------------------------------*/
 532         blr
 533
 534         /* setup_bats - set them up to some initial state */
 535         .globl  setup_bats
 536 setup_bats:
 537         addis   r0, r0, 0x0000
 538
 539         /* IBAT 0 */
 540         addis   r4, r0, CONFIG_SYS_IBAT0L@h
 541         ori     r4, r4, CONFIG_SYS_IBAT0L@l
 542         addis   r3, r0, CONFIG_SYS_IBAT0U@h
 543         ori     r3, r3, CONFIG_SYS_IBAT0U@l
 544         mtspr   IBAT0L, r4
 545         mtspr   IBAT0U, r3
 546
 547         /* DBAT 0 */
 548         addis   r4, r0, CONFIG_SYS_DBAT0L@h
 549         ori     r4, r4, CONFIG_SYS_DBAT0L@l
 550         addis   r3, r0, CONFIG_SYS_DBAT0U@h
 551         ori     r3, r3, CONFIG_SYS_DBAT0U@l
 552         mtspr   DBAT0L, r4
 553         mtspr   DBAT0U, r3
 554
 555         /* IBAT 1 */
 556         addis   r4, r0, CONFIG_SYS_IBAT1L@h
 557         ori     r4, r4, CONFIG_SYS_IBAT1L@l
 558         addis   r3, r0, CONFIG_SYS_IBAT1U@h
 559         ori     r3, r3, CONFIG_SYS_IBAT1U@l
 560         mtspr   IBAT1L, r4
 561         mtspr   IBAT1U, r3
 562
 563         /* DBAT 1 */
 564         addis   r4, r0, CONFIG_SYS_DBAT1L@h
 565         ori     r4, r4, CONFIG_SYS_DBAT1L@l
 566         addis   r3, r0, CONFIG_SYS_DBAT1U@h
 567         ori     r3, r3, CONFIG_SYS_DBAT1U@l
 568         mtspr   DBAT1L, r4
 569         mtspr   DBAT1U, r3
 570
 571         /* IBAT 2 */
 572         addis   r4, r0, CONFIG_SYS_IBAT2L@h
 573         ori     r4, r4, CONFIG_SYS_IBAT2L@l
 574         addis   r3, r0, CONFIG_SYS_IBAT2U@h
 575         ori     r3, r3, CONFIG_SYS_IBAT2U@l
 576         mtspr   IBAT2L, r4
 577         mtspr   IBAT2U, r3
 578
 579         /* DBAT 2 */
 580         addis   r4, r0, CONFIG_SYS_DBAT2L@h
 581         ori     r4, r4, CONFIG_SYS_DBAT2L@l
 582         addis   r3, r0, CONFIG_SYS_DBAT2U@h
 583         ori     r3, r3, CONFIG_SYS_DBAT2U@l
 584         mtspr   DBAT2L, r4
 585         mtspr   DBAT2U, r3
 586
 587         /* IBAT 3 */
 588         addis   r4, r0, CONFIG_SYS_IBAT3L@h
 589         ori     r4, r4, CONFIG_SYS_IBAT3L@l
 590         addis   r3, r0, CONFIG_SYS_IBAT3U@h
 591         ori     r3, r3, CONFIG_SYS_IBAT3U@l
 592         mtspr   IBAT3L, r4
 593         mtspr   IBAT3U, r3
 594
 595         /* DBAT 3 */
 596         addis   r4, r0, CONFIG_SYS_DBAT3L@h
 597         ori     r4, r4, CONFIG_SYS_DBAT3L@l
 598         addis   r3, r0, CONFIG_SYS_DBAT3U@h
 599         ori     r3, r3, CONFIG_SYS_DBAT3U@l
 600         mtspr   DBAT3L, r4
 601         mtspr   DBAT3U, r3
 602
 603 #ifdef CONFIG_HIGH_BATS
 604         /* IBAT 4 */
 605         addis   r4, r0, CONFIG_SYS_IBAT4L@h
 606         ori     r4, r4, CONFIG_SYS_IBAT4L@l
 607         addis   r3, r0, CONFIG_SYS_IBAT4U@h
 608         ori     r3, r3, CONFIG_SYS_IBAT4U@l
 609         mtspr   IBAT4L, r4
 610         mtspr   IBAT4U, r3
 611
 612         /* DBAT 4 */
 613         addis   r4, r0, CONFIG_SYS_DBAT4L@h
 614         ori     r4, r4, CONFIG_SYS_DBAT4L@l
 615         addis   r3, r0, CONFIG_SYS_DBAT4U@h
 616         ori     r3, r3, CONFIG_SYS_DBAT4U@l
 617         mtspr   DBAT4L, r4
 618         mtspr   DBAT4U, r3
 619
 620         /* IBAT 5 */
 621         addis   r4, r0, CONFIG_SYS_IBAT5L@h
 622         ori     r4, r4, CONFIG_SYS_IBAT5L@l
 623         addis   r3, r0, CONFIG_SYS_IBAT5U@h
 624         ori     r3, r3, CONFIG_SYS_IBAT5U@l
 625         mtspr   IBAT5L, r4
 626         mtspr   IBAT5U, r3
 627
 628         /* DBAT 5 */
 629         addis   r4, r0, CONFIG_SYS_DBAT5L@h
 630         ori     r4, r4, CONFIG_SYS_DBAT5L@l
 631         addis   r3, r0, CONFIG_SYS_DBAT5U@h
 632         ori     r3, r3, CONFIG_SYS_DBAT5U@l
 633         mtspr   DBAT5L, r4
 634         mtspr   DBAT5U, r3
 635
 636         /* IBAT 6 */
 637         addis   r4, r0, CONFIG_SYS_IBAT6L@h
 638         ori     r4, r4, CONFIG_SYS_IBAT6L@l
 639         addis   r3, r0, CONFIG_SYS_IBAT6U@h
 640         ori     r3, r3, CONFIG_SYS_IBAT6U@l
 641         mtspr   IBAT6L, r4
 642         mtspr   IBAT6U, r3
 643
 644         /* DBAT 6 */
 645         addis   r4, r0, CONFIG_SYS_DBAT6L@h
 646         ori     r4, r4, CONFIG_SYS_DBAT6L@l
 647         addis   r3, r0, CONFIG_SYS_DBAT6U@h
 648         ori     r3, r3, CONFIG_SYS_DBAT6U@l
 649         mtspr   DBAT6L, r4
 650         mtspr   DBAT6U, r3
 651
 652         /* IBAT 7 */
 653         addis   r4, r0, CONFIG_SYS_IBAT7L@h
 654         ori     r4, r4, CONFIG_SYS_IBAT7L@l
 655         addis   r3, r0, CONFIG_SYS_IBAT7U@h
 656         ori     r3, r3, CONFIG_SYS_IBAT7U@l
 657         mtspr   IBAT7L, r4
 658         mtspr   IBAT7U, r3
 659
 660         /* DBAT 7 */
 661         addis   r4, r0, CONFIG_SYS_DBAT7L@h
 662         ori     r4, r4, CONFIG_SYS_DBAT7L@l
 663         addis   r3, r0, CONFIG_SYS_DBAT7U@h
 664         ori     r3, r3, CONFIG_SYS_DBAT7U@l
 665         mtspr   DBAT7L, r4
 666         mtspr   DBAT7U, r3
 667 #endif
 668
 669         isync
 670
 671         /* invalidate all tlb's
 672          *
 673          * From the 603e User Manual: "The 603e provides the ability to
 674          * invalidate a TLB entry. The TLB Invalidate Entry (tlbie)
 675          * instruction invalidates the TLB entry indexed by the EA, and
 676          * operates on both the instruction and data TLBs simultaneously
 677          * invalidating four TLB entries (both sets in each TLB). The
 678          * index corresponds to bits 15-19 of the EA. To invalidate all
 679          * entries within both TLBs, 32 tlbie instructions should be
 680          * issued, incrementing this field by one each time."
 681          *
 682          * "Note that the tlbia instruction is not implemented on the
 683          * 603e."
 684          *
 685          * bits 15-19 correspond to addresses 0x00000000 to 0x0001F000
 686          * incrementing by 0x1000 each time. The code below is sort of
 687          * based on code in "flush_tlbs" from arch/ppc/kernel/head.S
 688          *
 689          */
 690         lis     r3, 0
 691         lis     r5, 2
 692
 693 1:
 694         tlbie   r3
 695         addi    r3, r3, 0x1000
 696         cmp     0, 0, r3, r5
 697         blt     1b
 698
 699         blr
 700
 701         .globl enable_addr_trans
 702 enable_addr_trans:
 703         /* enable address translation */
 704         mfmsr   r5
 705         ori     r5, r5, (MSR_IR | MSR_DR)
 706         mtmsr   r5
 707         isync
 708         blr
 709
 710         .globl disable_addr_trans
 711 disable_addr_trans:
 712         /* disable address translation */
 713         mflr    r4
 714         mfmsr   r3
 715         andi.   r0, r3, (MSR_IR | MSR_DR)
 716         beqlr
 717         andc    r3, r3, r0
 718         mtspr   SRR0, r4
 719         mtspr   SRR1, r3
 720         rfi
 721
 722 /* Cache functions.
 723  *
 724  * Note: requires that all cache bits in
 725  * HID0 are in the low half word.
 726  */
 727         .globl  icache_enable
 728 icache_enable:
 729         mfspr   r3, HID0
 730         ori     r3, r3, HID0_ICE
 731         li      r4, HID0_ICFI|HID0_ILOCK
 732         andc    r3, r3, r4
 733         ori     r4, r3, HID0_ICFI
 734         isync
 735         mtspr   HID0, r4    /* sets enable and invalidate, clears lock */
 736         isync
 737         mtspr   HID0, r3        /* clears invalidate */
 738         blr
 739
 740         .globl  icache_disable
 741 icache_disable:
 742         mfspr   r3, HID0
 743         lis     r4, 0
 744         ori     r4, r4, HID0_ICE|HID0_ICFI|HID0_ILOCK
 745         andc    r3, r3, r4
 746         isync
 747         mtspr   HID0, r3        /* clears invalidate, enable and lock */
 748         blr
 749
 750         .globl  icache_status
 751 icache_status:
 752         mfspr   r3, HID0
 753         rlwinm  r3, r3, (31 - HID0_ICE_SHIFT + 1), 31, 31
 754         blr
 755
 756         .globl  dcache_enable
 757 dcache_enable:
 758         mfspr   r3, HID0
 759         li      r5, HID0_DCFI|HID0_DLOCK
 760         andc    r3, r3, r5
 761         ori     r3, r3, HID0_DCE
 762         sync
 763         mtspr   HID0, r3                /* enable, no invalidate */
 764         blr
 765
 766         .globl  dcache_disable
 767 dcache_disable:
 768         mflr    r4
 769         bl      flush_dcache            /* uses r3 and r5 */
 770         mfspr   r3, HID0
 771         li      r5, HID0_DCE|HID0_DLOCK
 772         andc    r3, r3, r5
 773         ori     r5, r3, HID0_DCFI
 774         sync
 775         mtspr   HID0, r5        /* sets invalidate, clears enable and lock */
 776         sync
 777         mtspr   HID0, r3        /* clears invalidate */
 778         mtlr    r4
 779         blr
 780
 781         .globl  dcache_status
 782 dcache_status:
 783         mfspr   r3, HID0
 784         rlwinm  r3, r3, (31 - HID0_DCE_SHIFT + 1), 31, 31
 785         blr
 786
 787         .globl  flush_dcache
 788 flush_dcache:
 789         lis     r3, 0
 790         lis     r5, CONFIG_SYS_CACHELINE_SIZE
 791 1:      cmp     0, 1, r3, r5
 792         bge     2f
 793         lwz     r5, 0(r3)
 794         lis     r5, CONFIG_SYS_CACHELINE_SIZE
 795         addi    r3, r3, 0x4
 796         b       1b
 797 2:      blr
 798
 799         .globl get_pvr
 800 get_pvr:
 801         mfspr   r3, PVR
 802         blr
 803
 804         .globl  ppcDWstore
 805 ppcDWstore:
 806         lfd     1, 0(r4)
 807         stfd    1, 0(r3)
 808         blr
 809
 810         .globl  ppcDWload
 811 ppcDWload:
 812         lfd     1, 0(r3)
 813         stfd    1, 0(r4)
 814         blr
 815
 816 /*-------------------------------------------------------------------*/
 817
 818 /*
 819  * void relocate_code (addr_sp, gd, addr_moni)
 820  *
 821  * This "function" does not return, instead it continues in RAM
 822  * after relocating the monitor code.
 823  *
 824  * r3 = dest
 825  * r4 = src
 826  * r5 = length in bytes
 827  * r6 = cachelinesize
 828  */
 829         .globl  relocate_code
 830 relocate_code:
 831         mr      r1,  r3         /* Set new stack pointer        */
 832         mr      r9,  r4         /* Save copy of Global Data pointer */
 833         mr      r10, r5         /* Save copy of Destination Address */
 834
 835         mr      r3,  r5                         /* Destination Address */
 836         lis     r4, CONFIG_SYS_MONITOR_BASE@h           /* Source      Address */
 837         ori     r4, r4, CONFIG_SYS_MONITOR_BASE@l
 838         lwz     r5, GOT(__bss_start)
 839         sub     r5, r5, r4
 840         li      r6, CONFIG_SYS_CACHELINE_SIZE           /* Cache Line Size */
 841
 842         /*
 843          * Fix GOT pointer:
 844          *
 845          * New GOT-PTR = (old GOT-PTR - CONFIG_SYS_MONITOR_BASE)
 846          *              + Destination Address
 847          *
 848          * Offset:
 849          */
 850         sub     r15, r10, r4
 851
 852         /* First our own GOT */
 853         add     r14, r14, r15
 854         /* then the one used by the C code */
 855         add     r30, r30, r15
 856
 857         /*
 858          * Now relocate code
 859          */
 860
 861         cmplw   cr1,r3,r4
 862         addi    r0,r5,3
 863         srwi.   r0,r0,2
 864         beq     cr1,4f          /* In place copy is not necessary */
 865         beq     7f              /* Protect against 0 count        */
 866         mtctr   r0
 867         bge     cr1,2f
 868         la      r8,-4(r4)
 869         la      r7,-4(r3)
 870
 871         /* copy */
 872 1:      lwzu    r0,4(r8)
 873         stwu    r0,4(r7)
 874         bdnz    1b
 875
 876         addi    r0,r5,3
 877         srwi.   r0,r0,2
 878         mtctr   r0
 879         la      r8,-4(r4)
 880         la      r7,-4(r3)
 881
 882         /* and compare */
 883 20:     lwzu    r20,4(r8)
 884         lwzu    r21,4(r7)
 885         xor. r22, r20, r21
 886         bne  30f
 887         bdnz    20b
 888         b 4f
 889
 890         /* compare failed */
 891 30:     li r3, 0
 892         blr
 893
 894 2:      slwi    r0,r0,2 /* re copy in reverse order ... y do we needed it? */
 895         add     r8,r4,r0
 896         add     r7,r3,r0
 897 3:      lwzu    r0,-4(r8)
 898         stwu    r0,-4(r7)
 899         bdnz    3b
 900
 901 /*
 902  * Now flush the cache: note that we must start from a cache aligned
 903  * address. Otherwise we might miss one cache line.
 904  */
 905 4:      cmpwi   r6,0
 906         add     r5,r3,r5
 907         beq     7f              /* Always flush prefetch queue in any case */
 908         subi    r0,r6,1
 909         andc    r3,r3,r0
 910         mr      r4,r3
 911 5:      dcbst   0,r4
 912         add     r4,r4,r6
 913         cmplw   r4,r5
 914         blt     5b
 915         sync                    /* Wait for all dcbst to complete on bus */
 916         mr      r4,r3
 917 6:      icbi    0,r4
 918         add     r4,r4,r6
 919         cmplw   r4,r5
 920         blt     6b
 921 7:      sync                    /* Wait for all icbi to complete on bus */
 922         isync
 923
 924 /*
 925  * We are done. Do not return, instead branch to second part of board
 926  * initialization, now running from RAM.
 927  */
 928         addi    r0, r10, in_ram - _start + EXC_OFF_SYS_RESET
 929         mtlr    r0
 930         blr
 931
 932 in_ram:
 933
 934         /*
 935          * Relocation Function, r14 point to got2+0x8000
 936          *
 937          * Adjust got2 pointers, no need to check for 0, this code
 938          * already puts a few entries in the table.
 939          */
 940         li      r0,__got2_entries@sectoff@l
 941         la      r3,GOT(_GOT2_TABLE_)
 942         lwz     r11,GOT(_GOT2_TABLE_)
 943         mtctr   r0
 944         sub     r11,r3,r11
 945         addi    r3,r3,-4
 946 1:      lwzu    r0,4(r3)
 947         add     r0,r0,r11
 948         stw     r0,0(r3)
 949         bdnz    1b
 950
 951 #ifndef CONFIG_NAND_SPL
 952         /*
 953          * Now adjust the fixups and the pointers to the fixups
 954          * in case we need to move ourselves again.
 955          */
 956 2:      li      r0,__fixup_entries@sectoff@l
 957         lwz     r3,GOT(_FIXUP_TABLE_)
 958         cmpwi   r0,0
 959         mtctr   r0
 960         addi    r3,r3,-4
 961         beq     4f
 962 3:      lwzu    r4,4(r3)
 963         lwzux   r0,r4,r11
 964         add     r0,r0,r11
 965         stw     r10,0(r3)
 966         stw     r0,0(r4)
 967         bdnz    3b
 968 4:
 969 #endif
 970
 971 clear_bss:
 972         /*
 973          * Now clear BSS segment
 974          */
 975         lwz     r3,GOT(__bss_start)
 976 #if defined(CONFIG_HYMOD)
 977         /*
 978          * For HYMOD - the environment is the very last item in flash.
 979          * The real .bss stops just before environment starts, so only
 980          * clear up to that point.
 981          *
 982          * taken from mods for FADS board
 983          */
 984         lwz     r4,GOT(environment)
 985 #else
 986         lwz     r4,GOT(_end)
 987 #endif
 988
 989         cmplw   0, r3, r4
 990         beq     6f
 991
 992         li      r0, 0
 993 5:
 994         stw     r0, 0(r3)
 995         addi    r3, r3, 4
 996         cmplw   0, r3, r4
 997         bne     5b
 998 6:
 999
1000         mr      r3, r9          /* Global Data pointer          */
1001         mr      r4, r10         /* Destination Address          */
1002         bl      board_init_r
1003
1004 #ifndef CONFIG_NAND_SPL
1005         /*
1006          * Copy exception vector code to low memory
1007          *
1008          * r3: dest_addr
1009          * r7: source address, r8: end address, r9: target address
1010          */
1011         .globl  trap_init
1012 trap_init:
1013         lwz     r7, GOT(_start)
1014         lwz     r8, GOT(_end_of_vectors)
1015
1016         li      r9, 0x100       /* reset vector always at 0x100 */
1017
1018         cmplw   0, r7, r8
1019         bgelr                   /* return if r7>=r8 - just in case */
1020
1021         mflr    r4              /* save link register */
1022 1:
1023         lwz     r0, 0(r7)
1024         stw     r0, 0(r9)
1025         addi    r7, r7, 4
1026         addi    r9, r9, 4
1027         cmplw   0, r7, r8
1028         bne     1b
1029
1030         /*
1031          * relocate `hdlr' and `int_return' entries
1032          */
1033         li      r7, .L_MachineCheck - _start + EXC_OFF_SYS_RESET
1034         li      r8, Alignment - _start + EXC_OFF_SYS_RESET
1035 2:
1036         bl      trap_reloc
1037         addi    r7, r7, 0x100           /* next exception vector */
1038         cmplw   0, r7, r8
1039         blt     2b
1040
1041         li      r7, .L_Alignment - _start + EXC_OFF_SYS_RESET
1042         bl      trap_reloc
1043
1044         li      r7, .L_ProgramCheck - _start + EXC_OFF_SYS_RESET
1045         bl      trap_reloc
1046
1047         li      r7, .L_FPUnavailable - _start + EXC_OFF_SYS_RESET
1048         li      r8, SystemCall - _start + EXC_OFF_SYS_RESET
1049 3:
1050         bl      trap_reloc
1051         addi    r7, r7, 0x100           /* next exception vector */
1052         cmplw   0, r7, r8
1053         blt     3b
1054
1055         li      r7, .L_SingleStep - _start + EXC_OFF_SYS_RESET
1056         li      r8, _end_of_vectors - _start + EXC_OFF_SYS_RESET
1057 4:
1058         bl      trap_reloc
1059         addi    r7, r7, 0x100           /* next exception vector */
1060         cmplw   0, r7, r8
1061         blt     4b
1062
1063         mfmsr   r3                      /* now that the vectors have */
1064         lis     r7, MSR_IP@h            /* relocated into low memory */
1065         ori     r7, r7, MSR_IP@l        /* MSR[IP] can be turned off */
1066         andc    r3, r3, r7              /* (if it was on) */
1067         SYNC                            /* Some chip revs need this... */
1068         mtmsr   r3
1069         SYNC
1070
1071         mtlr    r4                      /* restore link register    */
1072         blr
1073
1074         /*
1075          * Function: relocate entries for one exception vector
1076          */
1077 trap_reloc:
1078         lwz     r0, 0(r7)               /* hdlr ...             */
1079         add     r0, r0, r3              /*  ... += dest_addr    */
1080         stw     r0, 0(r7)
1081
1082         lwz     r0, 4(r7)               /* int_return ...       */
1083         add     r0, r0, r3              /*  ... += dest_addr    */
1084         stw     r0, 4(r7)
1085
1086         blr
1087 #endif /* !CONFIG_NAND_SPL */
1088
1089 #ifdef CONFIG_SYS_INIT_RAM_LOCK
1090 lock_ram_in_cache:
1091         /* Allocate Initial RAM in data cache.
1092          */
1093         lis     r3, (CONFIG_SYS_INIT_RAM_ADDR & ~31)@h
1094         ori     r3, r3, (CONFIG_SYS_INIT_RAM_ADDR & ~31)@l
1095         li      r4, ((CONFIG_SYS_INIT_RAM_END & ~31) + \
1096                      (CONFIG_SYS_INIT_RAM_ADDR & 31) + 31) / 32
1097         mtctr   r4
1098 1:
1099         dcbz    r0, r3
1100         addi    r3, r3, 32
1101         bdnz    1b
1102
1103         /* Lock the data cache */
1104         mfspr   r0, HID0
1105         ori     r0, r0, HID0_DLOCK
1106         sync
1107         mtspr   HID0, r0
1108         sync
1109         blr
1110
1111 #ifndef CONFIG_NAND_SPL
1112 .globl unlock_ram_in_cache
1113 unlock_ram_in_cache:
1114         /* invalidate the INIT_RAM section */
1115         lis     r3, (CONFIG_SYS_INIT_RAM_ADDR & ~31)@h
1116         ori     r3, r3, (CONFIG_SYS_INIT_RAM_ADDR & ~31)@l
1117         li      r4, ((CONFIG_SYS_INIT_RAM_END & ~31) + \
1118                      (CONFIG_SYS_INIT_RAM_ADDR & 31) + 31) / 32
1119         mtctr   r4
1120 1:      icbi    r0, r3
1121         dcbi    r0, r3
1122         addi    r3, r3, 32
1123         bdnz    1b
1124         sync                    /* Wait for all icbi to complete on bus */
1125         isync
1126
1127         /* Unlock the data cache and invalidate it */
1128         mfspr   r3, HID0
1129         li      r5, HID0_DLOCK|HID0_DCFI
1130         andc    r3, r3, r5              /* no invalidate, unlock */
1131         ori     r5, r3, HID0_DCFI       /* invalidate, unlock */
1132         sync
1133         mtspr   HID0, r5                /* invalidate, unlock */
1134         sync
1135         mtspr   HID0, r3                /* no invalidate, unlock */
1136         blr
1137 #endif /* !CONFIG_NAND_SPL */
1138 #endif /* CONFIG_SYS_INIT_RAM_LOCK */
1139
1140 #ifdef CONFIG_SYS_FLASHBOOT
1141 map_flash_by_law1:
1142         /* When booting from ROM (Flash or EPROM), clear the  */
1143         /* Address Mask in OR0 so ROM appears everywhere      */
1144         /*----------------------------------------------------*/
1145         lis     r3, (CONFIG_SYS_IMMR)@h  /* r3 <= CONFIG_SYS_IMMR    */
1146         lwz     r4, OR0@l(r3)
1147         li      r5, 0x7fff        /* r5 <= 0x00007FFFF */
1148         and     r4, r4, r5
1149         stw     r4, OR0@l(r3)     /* OR0 <= OR0 & 0x00007FFFF */
1150
1151         /* As MPC8349E User's Manual presented, when RCW[BMS] is set to 0,
1152          * system will boot from 0x0000_0100, and the LBLAWBAR0[BASE_ADDR]
1153          * reset value is 0x00000; when RCW[BMS] is set to 1, system will boot
1154          * from 0xFFF0_0100, and the LBLAWBAR0[BASE_ADDR] reset value is
1155          * 0xFF800.  From the hard resetting to here, the processor fetched and
1156          * executed the instructions one by one.  There is not absolutely
1157          * jumping happened.  Laterly, the u-boot code has to do an absolutely
1158          * jumping to tell the CPU instruction fetching component what the
1159          * u-boot TEXT base address is.  Because the TEXT base resides in the
1160          * boot ROM memory space, to garantee the code can run smoothly after
1161          * that jumping, we must map in the entire boot ROM by Local Access
1162          * Window.  Sometimes, we desire an non-0x00000 or non-0xFF800 starting
1163          * address for boot ROM, such as 0xFE000000.  In this case, the default
1164          * LBIU Local Access Widow 0 will not cover this memory space.  So, we
1165          * need another window to map in it.
1166          */
1167         lis r4, (CONFIG_SYS_FLASH_BASE)@h
1168         ori r4, r4, (CONFIG_SYS_FLASH_BASE)@l
1169         stw r4, LBLAWBAR1(r3) /* LBLAWBAR1 <= CONFIG_SYS_FLASH_BASE */
1170
1171         /* Store 0x80000012 + log2(CONFIG_SYS_FLASH_SIZE) into LBLAWAR1 */
1172         lis r4, (0x80000012)@h
1173         ori r4, r4, (0x80000012)@l
1174         li r5, CONFIG_SYS_FLASH_SIZE
1175 1:      srawi. r5, r5, 1        /* r5 = r5 >> 1 */
1176         addi r4, r4, 1
1177         bne 1b
1178
1179         stw r4, LBLAWAR1(r3) /* LBLAWAR1 <= 8MB Flash Size */
1180         blr
1181
1182         /* Though all the LBIU Local Access Windows and LBC Banks will be
1183          * initialized in the C code, we'd better configure boot ROM's
1184          * window 0 and bank 0 correctly at here.
1185          */
1186 remap_flash_by_law0:
1187         /* Initialize the BR0 with the boot ROM starting address. */
1188         lwz r4, BR0(r3)
1189         li  r5, 0x7FFF
1190         and r4, r4, r5
1191         lis r5, (CONFIG_SYS_FLASH_BASE & 0xFFFF8000)@h
1192         ori r5, r5, (CONFIG_SYS_FLASH_BASE & 0xFFFF8000)@l
1193         or  r5, r5, r4
1194         stw r5, BR0(r3) /* r5 <= (CONFIG_SYS_FLASH_BASE & 0xFFFF8000) | (BR0 & 0x00007FFF) */
1195
1196         lwz r4, OR0(r3)
1197         lis r5, ~((CONFIG_SYS_FLASH_SIZE << 4) - 1)
1198         or r4, r4, r5
1199         stw r4, OR0(r3)
1200
1201         lis r4, (CONFIG_SYS_FLASH_BASE)@h
1202         ori r4, r4, (CONFIG_SYS_FLASH_BASE)@l
1203         stw r4, LBLAWBAR0(r3) /* LBLAWBAR0 <= CONFIG_SYS_FLASH_BASE */
1204
1205         /* Store 0x80000012 + log2(CONFIG_SYS_FLASH_SIZE) into LBLAWAR0 */
1206         lis r4, (0x80000012)@h
1207         ori r4, r4, (0x80000012)@l
1208         li r5, CONFIG_SYS_FLASH_SIZE
1209 1:      srawi. r5, r5, 1 /* r5 = r5 >> 1 */
1210         addi r4, r4, 1
1211         bne 1b
1212         stw r4, LBLAWAR0(r3) /* LBLAWAR0 <= Flash Size */
1213
1214
1215         xor r4, r4, r4
1216         stw r4, LBLAWBAR1(r3)
1217         stw r4, LBLAWAR1(r3) /* Off LBIU LAW1 */
1218         blr
1219 #endif /* CONFIG_SYS_FLASHBOOT */