cpu/mpc85xx/cpu.c

   1 /*
   2  * Copyright 2004,2007,2008 Freescale Semiconductor, Inc.
   3  * (C) Copyright 2002, 2003 Motorola Inc.
   4  * Xianghua Xiao (X.Xiao@motorola.com)
   5  *
   6  * (C) Copyright 2000
   7  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   8  *
   9  * See file CREDITS for list of people who contributed to this
  10  * project.
  11  *
  12  * This program is free software; you can redistribute it and/or
  13  * modify it under the terms of the GNU General Public License as
  14  * published by the Free Software Foundation; either version 2 of
  15  * the License, or (at your option) any later version.
  16  *
  17  * This program is distributed in the hope that it will be useful,
  18  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  19  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  20  * GNU General Public License for more details.
  21  *
  22  * You should have received a copy of the GNU General Public License
  23  * along with this program; if not, write to the Free Software
  24  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  25  * MA 02111-1307 USA
  26  */
  27
  28 #include <config.h>
  29 #include <common.h>
  30 #include <watchdog.h>
  31 #include <command.h>
  32 #include <tsec.h>
  33 #include <netdev.h>
  34 #include <asm/cache.h>
  35 #include <asm/io.h>
  36
  37 DECLARE_GLOBAL_DATA_PTR;
  38
  39 struct cpu_type cpu_type_list [] = {
  40         CPU_TYPE_ENTRY(8533, 8533),
  41         CPU_TYPE_ENTRY(8533, 8533_E),
  42         CPU_TYPE_ENTRY(8536, 8536),
  43         CPU_TYPE_ENTRY(8536, 8536_E),
  44         CPU_TYPE_ENTRY(8540, 8540),
  45         CPU_TYPE_ENTRY(8541, 8541),
  46         CPU_TYPE_ENTRY(8541, 8541_E),
  47         CPU_TYPE_ENTRY(8543, 8543),
  48         CPU_TYPE_ENTRY(8543, 8543_E),
  49         CPU_TYPE_ENTRY(8544, 8544),
  50         CPU_TYPE_ENTRY(8544, 8544_E),
  51         CPU_TYPE_ENTRY(8545, 8545),
  52         CPU_TYPE_ENTRY(8545, 8545_E),
  53         CPU_TYPE_ENTRY(8547, 8547_E),
  54         CPU_TYPE_ENTRY(8548, 8548),
  55         CPU_TYPE_ENTRY(8548, 8548_E),
  56         CPU_TYPE_ENTRY(8555, 8555),
  57         CPU_TYPE_ENTRY(8555, 8555_E),
  58         CPU_TYPE_ENTRY(8560, 8560),
  59         CPU_TYPE_ENTRY(8567, 8567),
  60         CPU_TYPE_ENTRY(8567, 8567_E),
  61         CPU_TYPE_ENTRY(8568, 8568),
  62         CPU_TYPE_ENTRY(8568, 8568_E),
  63         CPU_TYPE_ENTRY(8572, 8572),
  64         CPU_TYPE_ENTRY(8572, 8572_E),
  65 };
  66
  67 struct cpu_type *identify_cpu(u32 ver)
  68 {
  69         int i;
  70         for (i = 0; i < ARRAY_SIZE(cpu_type_list); i++)
  71                 if (cpu_type_list[i].soc_ver == ver)
  72                         return &cpu_type_list[i];
  73
  74         return NULL;
  75 }
  76
  77 int checkcpu (void)
  78 {
  79         sys_info_t sysinfo;
  80         uint pvr, svr;
  81         uint fam;
  82         uint ver;
  83         uint major, minor;
  84         struct cpu_type *cpu;
  85         char buf1[32], buf2[32];
  86 #ifdef CONFIG_DDR_CLK_FREQ
  87         volatile ccsr_gur_t *gur = (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
  88         u32 ddr_ratio = ((gur->porpllsr) & MPC85xx_PORPLLSR_DDR_RATIO)
  89                 >> MPC85xx_PORPLLSR_DDR_RATIO_SHIFT;
  90 #else
  91         u32 ddr_ratio = 0;
  92 #endif
  93         int i;
  94
  95         svr = get_svr();
  96         ver = SVR_SOC_VER(svr);
  97         major = SVR_MAJ(svr);
  98 #ifdef CONFIG_MPC8536
  99         major &= 0x7; /* the msb of this nibble is a mfg code */
 100 #endif
 101         minor = SVR_MIN(svr);
 102
 103 #if (CONFIG_NUM_CPUS > 1)
 104         volatile ccsr_pic_t *pic = (void *)(CONFIG_SYS_MPC85xx_PIC_ADDR);
 105         printf("CPU%d:  ", pic->whoami);
 106 #else
 107         puts("CPU:   ");
 108 #endif
 109
 110         cpu = identify_cpu(ver);
 111         if (cpu) {
 112                 puts(cpu->name);
 113
 114                 if (IS_E_PROCESSOR(svr))
 115                         puts("E");
 116         } else {
 117                 puts("Unknown");
 118         }
 119
 120         printf(", Version: %d.%d, (0x%08x)\n", major, minor, svr);
 121
 122         pvr = get_pvr();
 123         fam = PVR_FAM(pvr);
 124         ver = PVR_VER(pvr);
 125         major = PVR_MAJ(pvr);
 126         minor = PVR_MIN(pvr);
 127
 128         printf("Core:  ");
 129         switch (fam) {
 130         case PVR_FAM(PVR_85xx):
 131             puts("E500");
 132             break;
 133         default:
 134             puts("Unknown");
 135             break;
 136         }
 137
 138         if (PVR_MEM(pvr) == 0x03)
 139                 puts("MC");
 140
 141         printf(", Version: %d.%d, (0x%08x)\n", major, minor, pvr);
 142
 143         get_sys_info(&sysinfo);
 144
 145         puts("Clock Configuration:");
 146         for (i = 0; i < CONFIG_NUM_CPUS; i++) {
 147                 if (!(i & 3)) printf ("\n       ");
 148                 printf("CPU%d:%-4s MHz, ",
 149                                 i,strmhz(buf1, sysinfo.freqProcessor[i]));
 150         }
 151         printf("\n       CCB:%-4s MHz,\n", strmhz(buf1, sysinfo.freqSystemBus));
 152
 153         switch (ddr_ratio) {
 154         case 0x0:
 155                 printf("       DDR:%-4s MHz (%s MT/s data rate), ",
 156                         strmhz(buf1, sysinfo.freqDDRBus/2),
 157                         strmhz(buf2, sysinfo.freqDDRBus));
 158                 break;
 159         case 0x7:
 160                 printf("       DDR:%-4s MHz (%s MT/s data rate) (Synchronous), ",
 161                         strmhz(buf1, sysinfo.freqDDRBus/2),
 162                         strmhz(buf2, sysinfo.freqDDRBus));
 163                 break;
 164         default:
 165                 printf("       DDR:%-4s MHz (%s MT/s data rate) (Asynchronous), ",
 166                         strmhz(buf1, sysinfo.freqDDRBus/2),
 167                         strmhz(buf2, sysinfo.freqDDRBus));
 168                 break;
 169         }
 170
 171         if (sysinfo.freqLocalBus > LCRR_CLKDIV)
 172                 printf("LBC:%-4s MHz\n", strmhz(buf1, sysinfo.freqLocalBus));
 173         else
 174                 printf("LBC: unknown (LCRR[CLKDIV] = 0x%02lx)\n",
 175                        sysinfo.freqLocalBus);
 176
 177 #ifdef CONFIG_CPM2
 178         printf("CPM:   %s MHz\n", strmhz(buf1, sysinfo.freqSystemBus));
 179 #endif
 180
 181         puts("L1:    D-cache 32 kB enabled\n       I-cache 32 kB enabled\n");
 182
 183         return 0;
 184 }
 185
 186
 187 /* ------------------------------------------------------------------------- */
 188
 189 int do_reset (cmd_tbl_t *cmdtp, bd_t *bd, int flag, int argc, char *argv[])
 190 {
 191         uint pvr;
 192         uint ver;
 193         unsigned long val, msr;
 194
 195         pvr = get_pvr();
 196         ver = PVR_VER(pvr);
 197
 198         if (ver & 1){
 199         /* e500 v2 core has reset control register */
 200                 volatile unsigned int * rstcr;
 201                 rstcr = (volatile unsigned int *)(CONFIG_SYS_IMMR + 0xE00B0);
 202                 *rstcr = 0x2;           /* HRESET_REQ */
 203                 udelay(100);
 204         }
 205
 206         /*
 207          * Fallthrough if the code above failed
 208          * Initiate hard reset in debug control register DBCR0
 209          * Make sure MSR[DE] = 1
 210          */
 211
 212         msr = mfmsr ();
 213         msr |= MSR_DE;
 214         mtmsr (msr);
 215
 216         val = mfspr(DBCR0);
 217         val |= 0x70000000;
 218         mtspr(DBCR0,val);
 219
 220         return 1;
 221 }
 222
 223
 224 /*
 225  * Get timebase clock frequency
 226  */
 227 unsigned long get_tbclk (void)
 228 {
 229         return (gd->bus_clk + 4UL)/8UL;
 230 }
 231
 232
 233 #if defined(CONFIG_WATCHDOG)
 234 void
 235 watchdog_reset(void)
 236 {
 237         int re_enable = disable_interrupts();
 238         reset_85xx_watchdog();
 239         if (re_enable) enable_interrupts();
 240 }
 241
 242 void
 243 reset_85xx_watchdog(void)
 244 {
 245         /*
 246          * Clear TSR(WIS) bit by writing 1
 247          */
 248         unsigned long val;
 249         val = mfspr(SPRN_TSR);
 250         val |= TSR_WIS;
 251         mtspr(SPRN_TSR, val);
 252 }
 253 #endif  /* CONFIG_WATCHDOG */
 254
 255 #if defined(CONFIG_DDR_ECC)
 256 void dma_init(void) {
 257         volatile ccsr_dma_t *dma = (void *)(CONFIG_SYS_MPC85xx_DMA_ADDR);
 258
 259         dma->satr0 = 0x02c40000;
 260         dma->datr0 = 0x02c40000;
 261         dma->sr0 = 0xfffffff; /* clear any errors */
 262         asm("sync; isync; msync");
 263         return;
 264 }
 265
 266 uint dma_check(void) {
 267         volatile ccsr_dma_t *dma = (void *)(CONFIG_SYS_MPC85xx_DMA_ADDR);
 268         volatile uint status = dma->sr0;
 269
 270         /* While the channel is busy, spin */
 271         while((status & 4) == 4) {
 272                 status = dma->sr0;
 273         }
 274
 275         /* clear MR0[CS] channel start bit */
 276         dma->mr0 &= 0x00000001;
 277         asm("sync;isync;msync");
 278
 279         if (status != 0) {
 280                 printf ("DMA Error: status = %x\n", status);
 281         }
 282         return status;
 283 }
 284
 285 int dma_xfer(void *dest, uint count, void *src) {
 286         volatile ccsr_dma_t *dma = (void *)(CONFIG_SYS_MPC85xx_DMA_ADDR);
 287
 288         dma->dar0 = (uint) dest;
 289         dma->sar0 = (uint) src;
 290         dma->bcr0 = count;
 291         dma->mr0 = 0xf000004;
 292         asm("sync;isync;msync");
 293         dma->mr0 = 0xf000005;
 294         asm("sync;isync;msync");
 295         return dma_check();
 296 }
 297 #endif
 298
 299 /*
 300  * Configures a UPM. The function requires the respective MxMR to be set
 301  * before calling this function. "size" is the number or entries, not a sizeof.
 302  */
 303 void upmconfig (uint upm, uint * table, uint size)
 304 {
 305         int i, mdr, mad, old_mad = 0;
 306         volatile u32 *mxmr;
 307         volatile ccsr_lbc_t *lbc = (void *)(CONFIG_SYS_MPC85xx_LBC_ADDR);
 308         volatile u32 *brp,*orp;
 309         volatile u8* dummy = NULL;
 310         int upmmask;
 311
 312         switch (upm) {
 313         case UPMA:
 314                 mxmr = &lbc->mamr;
 315                 upmmask = BR_MS_UPMA;
 316                 break;
 317         case UPMB:
 318                 mxmr = &lbc->mbmr;
 319                 upmmask = BR_MS_UPMB;
 320                 break;
 321         case UPMC:
 322                 mxmr = &lbc->mcmr;
 323                 upmmask = BR_MS_UPMC;
 324                 break;
 325         default:
 326                 printf("%s: Bad UPM index %d to configure\n", __FUNCTION__, upm);
 327                 hang();
 328         }
 329
 330         /* Find the address for the dummy write transaction */
 331         for (brp = &lbc->br0, orp = &lbc->or0, i = 0; i < 8;
 332                  i++, brp += 2, orp += 2) {
 333
 334                 /* Look for a valid BR with selected UPM */
 335                 if ((in_be32(brp) & (BR_V | BR_MSEL)) == (BR_V | upmmask)) {
 336                         dummy = (volatile u8*)(in_be32(brp) & BR_BA);
 337                         break;
 338                 }
 339         }
 340
 341         if (i == 8) {
 342                 printf("Error: %s() could not find matching BR\n", __FUNCTION__);
 343                 hang();
 344         }
 345
 346         for (i = 0; i < size; i++) {
 347                 /* 1 */
 348                 out_be32(mxmr,  (in_be32(mxmr) & 0x4fffffc0) | MxMR_OP_WARR | i);
 349                 /* 2 */
 350                 out_be32(&lbc->mdr, table[i]);
 351                 /* 3 */
 352                 mdr = in_be32(&lbc->mdr);
 353                 /* 4 */
 354                 *(volatile u8 *)dummy = 0;
 355                 /* 5 */
 356                 do {
 357                         mad = in_be32(mxmr) & MxMR_MAD_MSK;
 358                 } while (mad <= old_mad && !(!mad && i == (size-1)));
 359                 old_mad = mad;
 360         }
 361         out_be32(mxmr, (in_be32(mxmr) & 0x4fffffc0) | MxMR_OP_NORM);
 362 }
 363
 364
 365 /*
 366  * Initializes on-chip ethernet controllers.
 367  * to override, implement board_eth_init()
 368  */
 369 int cpu_eth_init(bd_t *bis)
 370 {
 371 #if defined(CONFIG_ETHER_ON_FCC)
 372         fec_initialize(bis);
 373 #endif
 374 #if defined(CONFIG_UEC_ETH1)
 375         uec_initialize(0);
 376 #endif
 377 #if defined(CONFIG_UEC_ETH2)
 378         uec_initialize(1);
 379 #endif
 380 #if defined(CONFIG_UEC_ETH3)
 381         uec_initialize(2);
 382 #endif
 383 #if defined(CONFIG_UEC_ETH4)
 384         uec_initialize(3);
 385 #endif
 386 #if defined(CONFIG_UEC_ETH5)
 387         uec_initialize(4);
 388 #endif
 389 #if defined(CONFIG_UEC_ETH6)
 390         uec_initialize(5);
 391 #endif
 392 #if defined(CONFIG_TSEC_ENET) || defined(CONFIG_MPC85XX_FEC)
 393         tsec_standard_init(bis);
 394 #endif
 395         return 0;
 396 }