cpu/ppc4xx/cpu.c

   1 /*
   2  * (C) Copyright 2000-2006
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 /*
  25  * CPU specific code
  26  *
  27  * written or collected and sometimes rewritten by
  28  * Magnus Damm <damm@bitsmart.com>
  29  *
  30  * minor modifications by
  31  * Wolfgang Denk <wd@denx.de>
  32  */
  33
  34 #include <common.h>
  35 #include <watchdog.h>
  36 #include <command.h>
  37 #include <asm/cache.h>
  38 #include <ppc4xx.h>
  39
  40 #if !defined(CONFIG_405)
  41 DECLARE_GLOBAL_DATA_PTR;
  42 #endif
  43
  44 #if defined(CONFIG_440)
  45 #define FREQ_EBC                (sys_info.freqEPB)
  46 #else
  47 #define FREQ_EBC                (sys_info.freqPLB / sys_info.pllExtBusDiv)
  48 #endif
  49
  50 #if defined(CONFIG_405GP) || \
  51     defined(CONFIG_440EP) || defined(CONFIG_440GR) || \
  52     defined(CONFIG_440EPX) || defined(CONFIG_440GRX)
  53
  54 #define PCI_ASYNC
  55
  56 int pci_async_enabled(void)
  57 {
  58 #if defined(CONFIG_405GP)
  59         return (mfdcr(strap) & PSR_PCI_ASYNC_EN);
  60 #endif
  61
  62 #if defined(CONFIG_440EP) || defined(CONFIG_440GR) || \
  63     defined(CONFIG_440EPX) || defined(CONFIG_440GRX)
  64         unsigned long val;
  65
  66         mfsdr(sdr_sdstp1, val);
  67         return (val & SDR0_SDSTP1_PAME_MASK);
  68 #endif
  69 }
  70 #endif
  71
  72 #if defined(CONFIG_PCI) && !defined(CONFIG_IOP480) && !defined(CONFIG_405)
  73 int pci_arbiter_enabled(void)
  74 {
  75 #if defined(CONFIG_405GP)
  76         return (mfdcr(strap) & PSR_PCI_ARBIT_EN);
  77 #endif
  78
  79 #if defined(CONFIG_405EP)
  80         return (mfdcr(cpc0_pci) & CPC0_PCI_ARBIT_EN);
  81 #endif
  82
  83 #if defined(CONFIG_440GP)
  84         return (mfdcr(cpc0_strp1) & CPC0_STRP1_PAE_MASK);
  85 #endif
  86
  87 #if defined(CONFIG_440GX) || \
  88     defined(CONFIG_440EP) || defined(CONFIG_440GR) || \
  89     defined(CONFIG_440EPX) || defined(CONFIG_440GRX) || \
  90     defined(CONFIG_440SP) || defined(CONFIG_440SPE)
  91         unsigned long val;
  92
  93         mfsdr(sdr_sdstp1, val);
  94         return (val & SDR0_SDSTP1_PAE_MASK);
  95 #endif
  96 }
  97 #endif
  98
  99 #if defined(CONFIG_405EP) || defined(CONFIG_440GX) || \
 100     defined(CONFIG_440EP) || defined(CONFIG_440GR) || \
 101     defined(CONFIG_440EPX) || defined(CONFIG_440GRX) || \
 102     defined(CONFIG_440SP) || defined(CONFIG_440SPE)
 103
 104 #define I2C_BOOTROM
 105
 106 int i2c_bootrom_enabled(void)
 107 {
 108 #if defined(CONFIG_405EP)
 109         return (mfdcr(cpc0_boot) & CPC0_BOOT_SEP);
 110 #else
 111         unsigned long val;
 112
 113         mfsdr(sdr_sdcs, val);
 114         return (val & SDR0_SDCS_SDD);
 115 #endif
 116 }
 117
 118 #if defined(CONFIG_440GX)
 119 #define SDR0_PINSTP_SHIFT       29
 120 static char *bootstrap_str[] = {
 121         "EBC (16 bits)",
 122         "EBC (8 bits)",
 123         "EBC (32 bits)",
 124         "EBC (8 bits)",
 125         "PCI",
 126         "I2C (Addr 0x54)",
 127         "Reserved",
 128         "I2C (Addr 0x50)",
 129 };
 130 #endif
 131
 132 #if defined(CONFIG_440SP) || defined(CONFIG_440SPE)
 133 #define SDR0_PINSTP_SHIFT       30
 134 static char *bootstrap_str[] = {
 135         "EBC (8 bits)",
 136         "PCI",
 137         "I2C (Addr 0x54)",
 138         "I2C (Addr 0x50)",
 139 };
 140 #endif
 141
 142 #if defined(CONFIG_440EP) || defined(CONFIG_440GR)
 143 #define SDR0_PINSTP_SHIFT       29
 144 static char *bootstrap_str[] = {
 145         "EBC (8 bits)",
 146         "PCI",
 147         "NAND (8 bits)",
 148         "EBC (16 bits)",
 149         "EBC (16 bits)",
 150         "I2C (Addr 0x54)",
 151         "PCI",
 152         "I2C (Addr 0x52)",
 153 };
 154 #endif
 155
 156 #if defined(CONFIG_440EPX) || defined(CONFIG_440GRX)
 157 #define SDR0_PINSTP_SHIFT       29
 158 static char *bootstrap_str[] = {
 159         "EBC (8 bits)",
 160         "EBC (16 bits)",
 161         "EBC (16 bits)",
 162         "NAND (8 bits)",
 163         "PCI",
 164         "I2C (Addr 0x54)",
 165         "PCI",
 166         "I2C (Addr 0x52)",
 167 };
 168 #endif
 169
 170 #if defined(SDR0_PINSTP_SHIFT)
 171 static int bootstrap_option(void)
 172 {
 173         unsigned long val;
 174
 175         mfsdr(sdr_pinstp, val);
 176         return ((val & 0xe0000000) >> SDR0_PINSTP_SHIFT);
 177 }
 178 #endif /* SDR0_PINSTP_SHIFT */
 179 #endif
 180
 181
 182 #if defined(CONFIG_440)
 183 static int do_chip_reset(unsigned long sys0, unsigned long sys1);
 184 #endif
 185
 186
 187 int checkcpu (void)
 188 {
 189 #if !defined(CONFIG_405)        /* not used on Xilinx 405 FPGA implementations */
 190         uint pvr = get_pvr();
 191         ulong clock = gd->cpu_clk;
 192         char buf[32];
 193
 194 #if !defined(CONFIG_IOP480)
 195         char addstr[64] = "";
 196         sys_info_t sys_info;
 197
 198         puts ("CPU:   ");
 199
 200         get_sys_info(&sys_info);
 201
 202         puts("AMCC PowerPC 4");
 203
 204 #if defined(CONFIG_405GP) || defined(CONFIG_405CR) || defined(CONFIG_405EP)
 205         puts("05");
 206 #endif
 207 #if defined(CONFIG_440)
 208         puts("40");
 209 #endif
 210
 211         switch (pvr) {
 212         case PVR_405GP_RB:
 213                 puts("GP Rev. B");
 214                 break;
 215
 216         case PVR_405GP_RC:
 217                 puts("GP Rev. C");
 218                 break;
 219
 220         case PVR_405GP_RD:
 221                 puts("GP Rev. D");
 222                 break;
 223
 224 #ifdef CONFIG_405GP
 225         case PVR_405GP_RE: /* 405GP rev E and 405CR rev C have same PVR */
 226                 puts("GP Rev. E");
 227                 break;
 228 #endif
 229
 230         case PVR_405CR_RA:
 231                 puts("CR Rev. A");
 232                 break;
 233
 234         case PVR_405CR_RB:
 235                 puts("CR Rev. B");
 236                 break;
 237
 238 #ifdef CONFIG_405CR
 239         case PVR_405CR_RC: /* 405GP rev E and 405CR rev C have same PVR */
 240                 puts("CR Rev. C");
 241                 break;
 242 #endif
 243
 244         case PVR_405GPR_RB:
 245                 puts("GPr Rev. B");
 246                 break;
 247
 248         case PVR_405EP_RB:
 249                 puts("EP Rev. B");
 250                 break;
 251
 252 #if defined(CONFIG_440)
 253         case PVR_440GP_RB:
 254                 puts("GP Rev. B");
 255                 /* See errata 1.12: CHIP_4 */
 256                 if ((mfdcr(cpc0_sys0) != mfdcr(cpc0_strp0)) ||
 257                     (mfdcr(cpc0_sys1) != mfdcr(cpc0_strp1)) ){
 258                         puts (  "\n\t CPC0_SYSx DCRs corrupted. "
 259                                 "Resetting chip ...\n");
 260                         udelay( 1000 * 1000 ); /* Give time for serial buf to clear */
 261                         do_chip_reset ( mfdcr(cpc0_strp0),
 262                                         mfdcr(cpc0_strp1) );
 263                 }
 264                 break;
 265
 266         case PVR_440GP_RC:
 267                 puts("GP Rev. C");
 268                 break;
 269
 270         case PVR_440GX_RA:
 271                 puts("GX Rev. A");
 272                 break;
 273
 274         case PVR_440GX_RB:
 275                 puts("GX Rev. B");
 276                 break;
 277
 278         case PVR_440GX_RC:
 279                 puts("GX Rev. C");
 280                 break;
 281
 282         case PVR_440GX_RF:
 283                 puts("GX Rev. F");
 284                 break;
 285
 286         case PVR_440EP_RA:
 287                 puts("EP Rev. A");
 288                 break;
 289
 290 #ifdef CONFIG_440EP
 291         case PVR_440EP_RB: /* 440EP rev B and 440GR rev A have same PVR */
 292                 puts("EP Rev. B");
 293                 break;
 294
 295         case PVR_440EP_RC: /* 440EP rev C and 440GR rev B have same PVR */
 296                 puts("EP Rev. C");
 297                 break;
 298 #endif /*  CONFIG_440EP */
 299
 300 #ifdef CONFIG_440GR
 301         case PVR_440GR_RA: /* 440EP rev B and 440GR rev A have same PVR */
 302                 puts("GR Rev. A");
 303                 break;
 304
 305         case PVR_440GR_RB: /* 440EP rev C and 440GR rev B have same PVR */
 306                 puts("GR Rev. B");
 307                 break;
 308 #endif /* CONFIG_440GR */
 309 #endif /* CONFIG_440 */
 310
 311         case PVR_440EPX1_RA:
 312                 puts("EPx Rev. A");
 313                 strcpy(addstr, "Security/Kasumi support");
 314                 break;
 315
 316         case PVR_440EPX2_RA:
 317                 puts("EPx Rev. A");
 318                 strcpy(addstr, "No Security/Kasumi support");
 319                 break;
 320
 321         case PVR_440GRX1_RA:
 322                 puts("GRx Rev. A");
 323                 strcpy(addstr, "Security/Kasumi support");
 324                 break;
 325
 326         case PVR_440GRX2_RA:
 327                 puts("GRx Rev. A");
 328                 strcpy(addstr, "No Security/Kasumi support");
 329                 break;
 330
 331         case PVR_440SP_RA:
 332                 puts("SP Rev. A");
 333                 break;
 334
 335         case PVR_440SP_RB:
 336                 puts("SP Rev. B");
 337                 break;
 338
 339         case PVR_440SPe_RA:
 340                 puts("SPe Rev. A");
 341                 break;
 342
 343         case PVR_440SPe_RB:
 344                 puts("SPe Rev. B");
 345                 break;
 346
 347         default:
 348                 printf (" UNKNOWN (PVR=%08x)", pvr);
 349                 break;
 350         }
 351
 352         printf (" at %s MHz (PLB=%lu, OPB=%lu, EBC=%lu MHz)\n", strmhz(buf, clock),
 353                sys_info.freqPLB / 1000000,
 354                sys_info.freqPLB / sys_info.pllOpbDiv / 1000000,
 355                FREQ_EBC / 1000000);
 356
 357         if (addstr[0] != 0)
 358                 printf("       %s\n", addstr);
 359
 360 #if defined(I2C_BOOTROM)
 361         printf ("       I2C boot EEPROM %sabled\n", i2c_bootrom_enabled() ? "en" : "dis");
 362 #if defined(SDR0_PINSTP_SHIFT)
 363         printf ("       Bootstrap Option %c - ", (char)bootstrap_option() + 'A');
 364         printf ("Boot ROM Location %s\n", bootstrap_str[bootstrap_option()]);
 365 #endif  /* SDR0_PINSTP_SHIFT */
 366 #endif  /* I2C_BOOTROM */
 367
 368 #if defined(CONFIG_PCI)
 369         printf ("       Internal PCI arbiter %sabled", pci_arbiter_enabled() ? "en" : "dis");
 370 #endif
 371
 372 #if defined(PCI_ASYNC)
 373         if (pci_async_enabled()) {
 374                 printf (", PCI async ext clock used");
 375         } else {
 376                 printf (", PCI sync clock at %lu MHz",
 377                        sys_info.freqPLB / sys_info.pllPciDiv / 1000000);
 378         }
 379 #endif
 380
 381 #if defined(CONFIG_PCI)
 382         putc('\n');
 383 #endif
 384
 385 #if defined(CONFIG_405EP)
 386         printf ("       16 kB I-Cache 16 kB D-Cache");
 387 #elif defined(CONFIG_440)
 388         printf ("       32 kB I-Cache 32 kB D-Cache");
 389 #else
 390         printf ("       16 kB I-Cache %d kB D-Cache",
 391                 ((pvr | 0x00000001) == PVR_405GPR_RB) ? 16 : 8);
 392 #endif
 393 #endif /* !defined(CONFIG_IOP480) */
 394
 395 #if defined(CONFIG_IOP480)
 396         printf ("PLX IOP480 (PVR=%08x)", pvr);
 397         printf (" at %s MHz:", strmhz(buf, clock));
 398         printf (" %u kB I-Cache", 4);
 399         printf (" %u kB D-Cache", 2);
 400 #endif
 401
 402 #endif /* !defined(CONFIG_405) */
 403
 404         putc ('\n');
 405
 406         return 0;
 407 }
 408
 409 #if defined (CONFIG_440SPE)
 410 int ppc440spe_revB() {
 411         unsigned int pvr;
 412
 413         pvr = get_pvr();
 414         if (pvr == PVR_440SPe_RB)
 415                 return 1;
 416         else
 417                 return 0;
 418 }
 419 #endif
 420
 421 /* ------------------------------------------------------------------------- */
 422
 423 int do_reset (cmd_tbl_t *cmdtp, int flag, int argc, char *argv[])
 424 {
 425 #if defined(CONFIG_YOSEMITE) || defined(CONFIG_YELLOWSTONE)
 426         /*give reset to BCSR*/
 427         *(unsigned char*)(CFG_BCSR_BASE | 0x06) = 0x09;
 428
 429 #else
 430
 431         /*
 432          * Initiate system reset in debug control register DBCR
 433          */
 434         __asm__ __volatile__("lis   3, 0x3000" ::: "r3");
 435 #if defined(CONFIG_440)
 436         __asm__ __volatile__("mtspr 0x134, 3");
 437 #else
 438         __asm__ __volatile__("mtspr 0x3f2, 3");
 439 #endif
 440
 441 #endif/* defined(CONFIG_YOSEMITE) || defined(CONFIG_YELLOWSTONE)*/
 442         return 1;
 443 }
 444
 445 #if defined(CONFIG_440)
 446 static int do_chip_reset (unsigned long sys0, unsigned long sys1)
 447 {
 448         /* Changes to cpc0_sys0 and cpc0_sys1 require chip
 449          * reset.
 450          */
 451         mtdcr (cntrl0, mfdcr (cntrl0) | 0x80000000);    /* Set SWE */
 452         mtdcr (cpc0_sys0, sys0);
 453         mtdcr (cpc0_sys1, sys1);
 454         mtdcr (cntrl0, mfdcr (cntrl0) & ~0x80000000);   /* Clr SWE */
 455         mtspr (dbcr0, 0x20000000);      /* Reset the chip */
 456
 457         return 1;
 458 }
 459 #endif
 460
 461
 462 /*
 463  * Get timebase clock frequency
 464  */
 465 unsigned long get_tbclk (void)
 466 {
 467 #if !defined(CONFIG_IOP480)
 468         sys_info_t  sys_info;
 469
 470         get_sys_info(&sys_info);
 471         return (sys_info.freqProcessor);
 472 #else
 473         return (66000000);
 474 #endif
 475
 476 }
 477
 478
 479 #if defined(CONFIG_WATCHDOG)
 480 void
 481 watchdog_reset(void)
 482 {
 483         int re_enable = disable_interrupts();
 484         reset_4xx_watchdog();
 485         if (re_enable) enable_interrupts();
 486 }
 487
 488 void
 489 reset_4xx_watchdog(void)
 490 {
 491         /*
 492          * Clear TSR(WIS) bit
 493          */
 494         mtspr(tsr, 0x40000000);
 495 }
 496 #endif  /* CONFIG_WATCHDOG */