drivers/ata/pata_hpt3x2n.c

   1 /*
   2  * Libata driver for the highpoint 372N and 302N UDMA66 ATA controllers.
   3  *
   4  * This driver is heavily based upon:
   5  *
   6  * linux/drivers/ide/pci/hpt366.c               Version 0.36    April 25, 2003
   7  *
   8  * Copyright (C) 1999-2003              Andre Hedrick <andre@linux-ide.org>
   9  * Portions Copyright (C) 2001          Sun Microsystems, Inc.
  10  * Portions Copyright (C) 2003          Red Hat Inc
  11  * Portions Copyright (C) 2005-2007     MontaVista Software, Inc.
  12  *
  13  *
  14  * TODO
  15  *      Work out best PLL policy
  16  */
  17
  18 #include <linux/kernel.h>
  19 #include <linux/module.h>
  20 #include <linux/pci.h>
  21 #include <linux/init.h>
  22 #include <linux/blkdev.h>
  23 #include <linux/delay.h>
  24 #include <scsi/scsi_host.h>
  25 #include <linux/libata.h>
  26
  27 #define DRV_NAME        "pata_hpt3x2n"
  28 #define DRV_VERSION     "0.3.7"
  29
  30 enum {
  31         HPT_PCI_FAST    =       (1 << 31),
  32         PCI66           =       (1 << 1),
  33         USE_DPLL        =       (1 << 0)
  34 };
  35
  36 struct hpt_clock {
  37         u8      xfer_speed;
  38         u32     timing;
  39 };
  40
  41 struct hpt_chip {
  42         const char *name;
  43         struct hpt_clock *clocks[3];
  44 };
  45
  46 /* key for bus clock timings
  47  * bit
  48  * 0:3    data_high_time. inactive time of DIOW_/DIOR_ for PIO and MW
  49  *        DMA. cycles = value + 1
  50  * 4:8    data_low_time. active time of DIOW_/DIOR_ for PIO and MW
  51  *        DMA. cycles = value + 1
  52  * 9:12   cmd_high_time. inactive time of DIOW_/DIOR_ during task file
  53  *        register access.
  54  * 13:17  cmd_low_time. active time of DIOW_/DIOR_ during task file
  55  *        register access.
  56  * 18:21  udma_cycle_time. clock freq and clock cycles for UDMA xfer.
  57  *        during task file register access.
  58  * 22:24  pre_high_time. time to initialize 1st cycle for PIO and MW DMA
  59  *        xfer.
  60  * 25:27  cmd_pre_high_time. time to initialize 1st PIO cycle for task
  61  *        register access.
  62  * 28     UDMA enable
  63  * 29     DMA enable
  64  * 30     PIO_MST enable. if set, the chip is in bus master mode during
  65  *        PIO.
  66  * 31     FIFO enable.
  67  */
  68
  69 /* 66MHz DPLL clocks */
  70
  71 static struct hpt_clock hpt3x2n_clocks[] = {
  72         {       XFER_UDMA_7,    0x1c869c62      },
  73         {       XFER_UDMA_6,    0x1c869c62      },
  74         {       XFER_UDMA_5,    0x1c8a9c62      },
  75         {       XFER_UDMA_4,    0x1c8a9c62      },
  76         {       XFER_UDMA_3,    0x1c8e9c62      },
  77         {       XFER_UDMA_2,    0x1c929c62      },
  78         {       XFER_UDMA_1,    0x1c9a9c62      },
  79         {       XFER_UDMA_0,    0x1c829c62      },
  80
  81         {       XFER_MW_DMA_2,  0x2c829c62      },
  82         {       XFER_MW_DMA_1,  0x2c829c66      },
  83         {       XFER_MW_DMA_0,  0x2c829d2c      },
  84
  85         {       XFER_PIO_4,     0x0c829c62      },
  86         {       XFER_PIO_3,     0x0c829c84      },
  87         {       XFER_PIO_2,     0x0c829ca6      },
  88         {       XFER_PIO_1,     0x0d029d26      },
  89         {       XFER_PIO_0,     0x0d029d5e      },
  90         {       0,              0x0d029d5e      }
  91 };
  92
  93 /**
  94  *      hpt3x2n_find_mode       -       reset the hpt3x2n bus
  95  *      @ap: ATA port
  96  *      @speed: transfer mode
  97  *
  98  *      Return the 32bit register programming information for this channel
  99  *      that matches the speed provided. For the moment the clocks table
 100  *      is hard coded but easy to change. This will be needed if we use
 101  *      different DPLLs
 102  */
 103
 104 static u32 hpt3x2n_find_mode(struct ata_port *ap, int speed)
 105 {
 106         struct hpt_clock *clocks = hpt3x2n_clocks;
 107
 108         while(clocks->xfer_speed) {
 109                 if (clocks->xfer_speed == speed)
 110                         return clocks->timing;
 111                 clocks++;
 112         }
 113         BUG();
 114         return 0xffffffffU;     /* silence compiler warning */
 115 }
 116
 117 /**
 118  *      hpt3x2n_cable_detect    -       Detect the cable type
 119  *      @ap: ATA port to detect on
 120  *
 121  *      Return the cable type attached to this port
 122  */
 123
 124 static int hpt3x2n_cable_detect(struct ata_port *ap)
 125 {
 126         u8 scr2, ata66;
 127         struct pci_dev *pdev = to_pci_dev(ap->host->dev);
 128
 129         pci_read_config_byte(pdev, 0x5B, &scr2);
 130         pci_write_config_byte(pdev, 0x5B, scr2 & ~0x01);
 131         /* Cable register now active */
 132         pci_read_config_byte(pdev, 0x5A, &ata66);
 133         /* Restore state */
 134         pci_write_config_byte(pdev, 0x5B, scr2);
 135
 136         if (ata66 & (1 << ap->port_no))
 137                 return ATA_CBL_PATA40;
 138         else
 139                 return ATA_CBL_PATA80;
 140 }
 141
 142 /**
 143  *      hpt3x2n_pre_reset       -       reset the hpt3x2n bus
 144  *      @link: ATA link to reset
 145  *      @deadline: deadline jiffies for the operation
 146  *
 147  *      Perform the initial reset handling for the 3x2n series controllers.
 148  *      Reset the hardware and state machine,
 149  */
 150
 151 static int hpt3x2n_pre_reset(struct ata_link *link, unsigned long deadline)
 152 {
 153         struct ata_port *ap = link->ap;
 154         struct pci_dev *pdev = to_pci_dev(ap->host->dev);
 155         /* Reset the state machine */
 156         pci_write_config_byte(pdev, 0x50 + 4 * ap->port_no, 0x37);
 157         udelay(100);
 158
 159         return ata_sff_prereset(link, deadline);
 160 }
 161
 162 /**
 163  *      hpt3x2n_set_piomode             -       PIO setup
 164  *      @ap: ATA interface
 165  *      @adev: device on the interface
 166  *
 167  *      Perform PIO mode setup.
 168  */
 169
 170 static void hpt3x2n_set_piomode(struct ata_port *ap, struct ata_device *adev)
 171 {
 172         struct pci_dev *pdev = to_pci_dev(ap->host->dev);
 173         u32 addr1, addr2;
 174         u32 reg;
 175         u32 mode;
 176         u8 fast;
 177
 178         addr1 = 0x40 + 4 * (adev->devno + 2 * ap->port_no);
 179         addr2 = 0x51 + 4 * ap->port_no;
 180
 181         /* Fast interrupt prediction disable, hold off interrupt disable */
 182         pci_read_config_byte(pdev, addr2, &fast);
 183         fast &= ~0x07;
 184         pci_write_config_byte(pdev, addr2, fast);
 185
 186         pci_read_config_dword(pdev, addr1, &reg);
 187         mode = hpt3x2n_find_mode(ap, adev->pio_mode);
 188         mode &= 0xCFC3FFFF;     /* Leave DMA bits alone */
 189         reg &= ~0xCFC3FFFF;     /* Strip timing bits */
 190         pci_write_config_dword(pdev, addr1, reg | mode);
 191 }
 192
 193 /**
 194  *      hpt3x2n_set_dmamode             -       DMA timing setup
 195  *      @ap: ATA interface
 196  *      @adev: Device being configured
 197  *
 198  *      Set up the channel for MWDMA or UDMA modes. Much the same as with
 199  *      PIO, load the mode number and then set MWDMA or UDMA flag.
 200  */
 201
 202 static void hpt3x2n_set_dmamode(struct ata_port *ap, struct ata_device *adev)
 203 {
 204         struct pci_dev *pdev = to_pci_dev(ap->host->dev);
 205         u32 addr1, addr2;
 206         u32 reg, mode, mask;
 207         u8 fast;
 208
 209         addr1 = 0x40 + 4 * (adev->devno + 2 * ap->port_no);
 210         addr2 = 0x51 + 4 * ap->port_no;
 211
 212         /* Fast interrupt prediction disable, hold off interrupt disable */
 213         pci_read_config_byte(pdev, addr2, &fast);
 214         fast &= ~0x07;
 215         pci_write_config_byte(pdev, addr2, fast);
 216
 217         mask = adev->dma_mode < XFER_UDMA_0 ? 0x31C001FF : 0x303C0000;
 218
 219         pci_read_config_dword(pdev, addr1, &reg);
 220         mode = hpt3x2n_find_mode(ap, adev->dma_mode);
 221         mode &= mask;
 222         reg &= ~mask;
 223         pci_write_config_dword(pdev, addr1, reg | mode);
 224 }
 225
 226 /**
 227  *      hpt3x2n_bmdma_end               -       DMA engine stop
 228  *      @qc: ATA command
 229  *
 230  *      Clean up after the HPT3x2n and later DMA engine
 231  */
 232
 233 static void hpt3x2n_bmdma_stop(struct ata_queued_cmd *qc)
 234 {
 235         struct ata_port *ap = qc->ap;
 236         struct pci_dev *pdev = to_pci_dev(ap->host->dev);
 237         int mscreg = 0x50 + 2 * ap->port_no;
 238         u8 bwsr_stat, msc_stat;
 239
 240         pci_read_config_byte(pdev, 0x6A, &bwsr_stat);
 241         pci_read_config_byte(pdev, mscreg, &msc_stat);
 242         if (bwsr_stat & (1 << ap->port_no))
 243                 pci_write_config_byte(pdev, mscreg, msc_stat | 0x30);
 244         ata_bmdma_stop(qc);
 245 }
 246
 247 /**
 248  *      hpt3x2n_set_clock       -       clock control
 249  *      @ap: ATA port
 250  *      @source: 0x21 or 0x23 for PLL or PCI sourced clock
 251  *
 252  *      Switch the ATA bus clock between the PLL and PCI clock sources
 253  *      while correctly isolating the bus and resetting internal logic
 254  *
 255  *      We must use the DPLL for
 256  *      -       writing
 257  *      -       second channel UDMA7 (SATA ports) or higher
 258  *      -       66MHz PCI
 259  *
 260  *      or we will underclock the device and get reduced performance.
 261  */
 262
 263 static void hpt3x2n_set_clock(struct ata_port *ap, int source)
 264 {
 265         void __iomem *bmdma = ap->ioaddr.bmdma_addr;
 266
 267         /* Tristate the bus */
 268         iowrite8(0x80, bmdma+0x73);
 269         iowrite8(0x80, bmdma+0x77);
 270
 271         /* Switch clock and reset channels */
 272         iowrite8(source, bmdma+0x7B);
 273         iowrite8(0xC0, bmdma+0x79);
 274
 275         /* Reset state machines */
 276         iowrite8(0x37, bmdma+0x70);
 277         iowrite8(0x37, bmdma+0x74);
 278
 279         /* Complete reset */
 280         iowrite8(0x00, bmdma+0x79);
 281
 282         /* Reconnect channels to bus */
 283         iowrite8(0x00, bmdma+0x73);
 284         iowrite8(0x00, bmdma+0x77);
 285 }
 286
 287 /* Check if our partner interface is busy */
 288
 289 static int hpt3x2n_pair_idle(struct ata_port *ap)
 290 {
 291         struct ata_host *host = ap->host;
 292         struct ata_port *pair = host->ports[ap->port_no ^ 1];
 293
 294         if (pair->hsm_task_state == HSM_ST_IDLE)
 295                 return 1;
 296         return 0;
 297 }
 298
 299 static int hpt3x2n_use_dpll(struct ata_port *ap, int writing)
 300 {
 301         long flags = (long)ap->host->private_data;
 302         /* See if we should use the DPLL */
 303         if (writing)
 304                 return USE_DPLL;        /* Needed for write */
 305         if (flags & PCI66)
 306                 return USE_DPLL;        /* Needed at 66Mhz */
 307         return 0;
 308 }
 309
 310 static unsigned int hpt3x2n_qc_issue(struct ata_queued_cmd *qc)
 311 {
 312         struct ata_taskfile *tf = &qc->tf;
 313         struct ata_port *ap = qc->ap;
 314         int flags = (long)ap->host->private_data;
 315
 316         if (hpt3x2n_pair_idle(ap)) {
 317                 int dpll = hpt3x2n_use_dpll(ap, (tf->flags & ATA_TFLAG_WRITE));
 318                 if ((flags & USE_DPLL) != dpll) {
 319                         if (dpll == 1)
 320                                 hpt3x2n_set_clock(ap, 0x21);
 321                         else
 322                                 hpt3x2n_set_clock(ap, 0x23);
 323                 }
 324         }
 325         return ata_sff_qc_issue(qc);
 326 }
 327
 328 static struct scsi_host_template hpt3x2n_sht = {
 329         ATA_BMDMA_SHT(DRV_NAME),
 330 };
 331
 332 /*
 333  *      Configuration for HPT3x2n.
 334  */
 335
 336 static struct ata_port_operations hpt3x2n_port_ops = {
 337         .inherits       = &ata_bmdma_port_ops,
 338
 339         .bmdma_stop     = hpt3x2n_bmdma_stop,
 340         .qc_issue       = hpt3x2n_qc_issue,
 341
 342         .cable_detect   = hpt3x2n_cable_detect,
 343         .set_piomode    = hpt3x2n_set_piomode,
 344         .set_dmamode    = hpt3x2n_set_dmamode,
 345         .prereset       = hpt3x2n_pre_reset,
 346 };
 347
 348 /**
 349  *      hpt3xn_calibrate_dpll           -       Calibrate the DPLL loop
 350  *      @dev: PCI device
 351  *
 352  *      Perform a calibration cycle on the HPT3xN DPLL. Returns 1 if this
 353  *      succeeds
 354  */
 355
 356 static int hpt3xn_calibrate_dpll(struct pci_dev *dev)
 357 {
 358         u8 reg5b;
 359         u32 reg5c;
 360         int tries;
 361
 362         for(tries = 0; tries < 0x5000; tries++) {
 363                 udelay(50);
 364                 pci_read_config_byte(dev, 0x5b, &reg5b);
 365                 if (reg5b & 0x80) {
 366                         /* See if it stays set */
 367                         for(tries = 0; tries < 0x1000; tries ++) {
 368                                 pci_read_config_byte(dev, 0x5b, &reg5b);
 369                                 /* Failed ? */
 370                                 if ((reg5b & 0x80) == 0)
 371                                         return 0;
 372                         }
 373                         /* Turn off tuning, we have the DPLL set */
 374                         pci_read_config_dword(dev, 0x5c, &reg5c);
 375                         pci_write_config_dword(dev, 0x5c, reg5c & ~ 0x100);
 376                         return 1;
 377                 }
 378         }
 379         /* Never went stable */
 380         return 0;
 381 }
 382
 383 static int hpt3x2n_pci_clock(struct pci_dev *pdev)
 384 {
 385         unsigned long freq;
 386         u32 fcnt;
 387         unsigned long iobase = pci_resource_start(pdev, 4);
 388
 389         fcnt = inl(iobase + 0x90);      /* Not PCI readable for some chips */
 390         if ((fcnt >> 12) != 0xABCDE) {
 391                 printk(KERN_WARNING "hpt3xn: BIOS clock data not set.\n");
 392                 return 33;      /* Not BIOS set */
 393         }
 394         fcnt &= 0x1FF;
 395
 396         freq = (fcnt * 77) / 192;
 397
 398         /* Clamp to bands */
 399         if (freq < 40)
 400                 return 33;
 401         if (freq < 45)
 402                 return 40;
 403         if (freq < 55)
 404                 return 50;
 405         return 66;
 406 }
 407
 408 /**
 409  *      hpt3x2n_init_one                -       Initialise an HPT37X/302
 410  *      @dev: PCI device
 411  *      @id: Entry in match table
 412  *
 413  *      Initialise an HPT3x2n device. There are some interesting complications
 414  *      here. Firstly the chip may report 366 and be one of several variants.
 415  *      Secondly all the timings depend on the clock for the chip which we must
 416  *      detect and look up
 417  *
 418  *      This is the known chip mappings. It may be missing a couple of later
 419  *      releases.
 420  *
 421  *      Chip version            PCI             Rev     Notes
 422  *      HPT372                  4 (HPT366)      5       Other driver
 423  *      HPT372N                 4 (HPT366)      6       UDMA133
 424  *      HPT372                  5 (HPT372)      1       Other driver
 425  *      HPT372N                 5 (HPT372)      2       UDMA133
 426  *      HPT302                  6 (HPT302)      *       Other driver
 427  *      HPT302N                 6 (HPT302)      > 1     UDMA133
 428  *      HPT371                  7 (HPT371)      *       Other driver
 429  *      HPT371N                 7 (HPT371)      > 1     UDMA133
 430  *      HPT374                  8 (HPT374)      *       Other driver
 431  *      HPT372N                 9 (HPT372N)     *       UDMA133
 432  *
 433  *      (1) UDMA133 support depends on the bus clock
 434  *
 435  *      To pin down             HPT371N
 436  */
 437
 438 static int hpt3x2n_init_one(struct pci_dev *dev, const struct pci_device_id *id)
 439 {
 440         /* HPT372N and friends - UDMA133 */
 441         static const struct ata_port_info info = {
 442                 .flags = ATA_FLAG_SLAVE_POSS,
 443                 .pio_mask = 0x1f,
 444                 .mwdma_mask = 0x07,
 445                 .udma_mask = ATA_UDMA6,
 446                 .port_ops = &hpt3x2n_port_ops
 447         };
 448         const struct ata_port_info *ppi[] = { &info, NULL };
 449
 450         u8 irqmask;
 451         u32 class_rev;
 452
 453         unsigned int pci_mhz;
 454         unsigned int f_low, f_high;
 455         int adjust;
 456         unsigned long iobase = pci_resource_start(dev, 4);
 457         void *hpriv = NULL;
 458         int rc;
 459
 460         rc = pcim_enable_device(dev);
 461         if (rc)
 462                 return rc;
 463
 464         pci_read_config_dword(dev, PCI_CLASS_REVISION, &class_rev);
 465         class_rev &= 0xFF;
 466
 467         switch(dev->device) {
 468                 case PCI_DEVICE_ID_TTI_HPT366:
 469                         if (class_rev < 6)
 470                                 return -ENODEV;
 471                         break;
 472                 case PCI_DEVICE_ID_TTI_HPT371:
 473                         if (class_rev < 2)
 474                                 return -ENODEV;
 475                         /* 371N if rev > 1 */
 476                         break;
 477                 case PCI_DEVICE_ID_TTI_HPT372:
 478                         /* 372N if rev >= 2*/
 479                         if (class_rev < 2)
 480                                 return -ENODEV;
 481                         break;
 482                 case PCI_DEVICE_ID_TTI_HPT302:
 483                         if (class_rev < 2)
 484                                 return -ENODEV;
 485                         break;
 486                 case PCI_DEVICE_ID_TTI_HPT372N:
 487                         break;
 488                 default:
 489                         printk(KERN_ERR "pata_hpt3x2n: PCI table is bogus please report (%d).\n", dev->device);
 490                         return -ENODEV;
 491         }
 492
 493         /* Ok so this is a chip we support */
 494
 495         pci_write_config_byte(dev, PCI_CACHE_LINE_SIZE, (L1_CACHE_BYTES / 4));
 496         pci_write_config_byte(dev, PCI_LATENCY_TIMER, 0x78);
 497         pci_write_config_byte(dev, PCI_MIN_GNT, 0x08);
 498         pci_write_config_byte(dev, PCI_MAX_LAT, 0x08);
 499
 500         pci_read_config_byte(dev, 0x5A, &irqmask);
 501         irqmask &= ~0x10;
 502         pci_write_config_byte(dev, 0x5a, irqmask);
 503
 504         /*
 505          * HPT371 chips physically have only one channel, the secondary one,
 506          * but the primary channel registers do exist!  Go figure...
 507          * So,  we manually disable the non-existing channel here
 508          * (if the BIOS hasn't done this already).
 509          */
 510         if (dev->device == PCI_DEVICE_ID_TTI_HPT371) {
 511                 u8 mcr1;
 512                 pci_read_config_byte(dev, 0x50, &mcr1);
 513                 mcr1 &= ~0x04;
 514                 pci_write_config_byte(dev, 0x50, mcr1);
 515         }
 516
 517         /* Tune the PLL. HPT recommend using 75 for SATA, 66 for UDMA133 or
 518            50 for UDMA100. Right now we always use 66 */
 519
 520         pci_mhz = hpt3x2n_pci_clock(dev);
 521
 522         f_low = (pci_mhz * 48) / 66;    /* PCI Mhz for 66Mhz DPLL */
 523         f_high = f_low + 2;             /* Tolerance */
 524
 525         pci_write_config_dword(dev, 0x5C, (f_high << 16) | f_low | 0x100);
 526         /* PLL clock */
 527         pci_write_config_byte(dev, 0x5B, 0x21);
 528
 529         /* Unlike the 37x we don't try jiggling the frequency */
 530         for(adjust = 0; adjust < 8; adjust++) {
 531                 if (hpt3xn_calibrate_dpll(dev))
 532                         break;
 533                 pci_write_config_dword(dev, 0x5C, (f_high << 16) | f_low);
 534         }
 535         if (adjust == 8) {
 536                 printk(KERN_ERR "pata_hpt3x2n: DPLL did not stabilize!\n");
 537                 return -ENODEV;
 538         }
 539
 540         printk(KERN_INFO "pata_hpt37x: bus clock %dMHz, using 66MHz DPLL.\n",
 541                pci_mhz);
 542         /* Set our private data up. We only need a few flags so we use
 543            it directly */
 544         if (pci_mhz > 60) {
 545                 hpriv = (void *)PCI66;
 546                 /*
 547                  * On  HPT371N, if ATA clock is 66 MHz we must set bit 2 in
 548                  * the MISC. register to stretch the UltraDMA Tss timing.
 549                  * NOTE: This register is only writeable via I/O space.
 550                  */
 551                 if (dev->device == PCI_DEVICE_ID_TTI_HPT371)
 552                         outb(inb(iobase + 0x9c) | 0x04, iobase + 0x9c);
 553         }
 554
 555         /* Now kick off ATA set up */
 556         return ata_pci_sff_init_one(dev, ppi, &hpt3x2n_sht, hpriv);
 557 }
 558
 559 static const struct pci_device_id hpt3x2n[] = {
 560         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT366), },
 561         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT371), },
 562         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT372), },
 563         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT302), },
 564         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT372N), },
 565
 566         { },
 567 };
 568
 569 static struct pci_driver hpt3x2n_pci_driver = {
 570         .name           = DRV_NAME,
 571         .id_table       = hpt3x2n,
 572         .probe          = hpt3x2n_init_one,
 573         .remove         = ata_pci_remove_one
 574 };
 575
 576 static int __init hpt3x2n_init(void)
 577 {
 578         return pci_register_driver(&hpt3x2n_pci_driver);
 579 }
 580
 581 static void __exit hpt3x2n_exit(void)
 582 {
 583         pci_unregister_driver(&hpt3x2n_pci_driver);
 584 }
 585
 586 MODULE_AUTHOR("Alan Cox");
 587 MODULE_DESCRIPTION("low-level driver for the Highpoint HPT3x2n/30x");
 588 MODULE_LICENSE("GPL");
 589 MODULE_DEVICE_TABLE(pci, hpt3x2n);
 590 MODULE_VERSION(DRV_VERSION);
 591
 592 module_init(hpt3x2n_init);
 593 module_exit(hpt3x2n_exit);