drivers/ata/sata_mv.c

   1 /*
   2  * sata_mv.c - Marvell SATA support
   3  *
   4  * Copyright 2008: Marvell Corporation, all rights reserved.
   5  * Copyright 2005: EMC Corporation, all rights reserved.
   6  * Copyright 2005 Red Hat, Inc.  All rights reserved.
   7  *
   8  * Please ALWAYS copy linux-ide@vger.kernel.org on emails.
   9  *
  10  * This program is free software; you can redistribute it and/or modify
  11  * it under the terms of the GNU General Public License as published by
  12  * the Free Software Foundation; version 2 of the License.
  13  *
  14  * This program is distributed in the hope that it will be useful,
  15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17  * GNU General Public License for more details.
  18  *
  19  * You should have received a copy of the GNU General Public License
  20  * along with this program; if not, write to the Free Software
  21  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
  22  *
  23  */
  24
  25 /*
  26  * sata_mv TODO list:
  27  *
  28  * --> Errata workaround for NCQ device errors.
  29  *
  30  * --> More errata workarounds for PCI-X.
  31  *
  32  * --> Complete a full errata audit for all chipsets to identify others.
  33  *
  34  * --> ATAPI support (Marvell claims the 60xx/70xx chips can do it).
  35  *
  36  * --> Investigate problems with PCI Message Signalled Interrupts (MSI).
  37  *
  38  * --> Cache frequently-accessed registers in mv_port_priv to reduce overhead.
  39  *
  40  * --> Develop a low-power-consumption strategy, and implement it.
  41  *
  42  * --> [Experiment, low priority] Investigate interrupt coalescing.
  43  *       Quite often, especially with PCI Message Signalled Interrupts (MSI),
  44  *       the overhead reduced by interrupt mitigation is quite often not
  45  *       worth the latency cost.
  46  *
  47  * --> [Experiment, Marvell value added] Is it possible to use target
  48  *       mode to cross-connect two Linux boxes with Marvell cards?  If so,
  49  *       creating LibATA target mode support would be very interesting.
  50  *
  51  *       Target mode, for those without docs, is the ability to directly
  52  *       connect two SATA ports.
  53  */
  54
  55 #include <linux/kernel.h>
  56 #include <linux/module.h>
  57 #include <linux/pci.h>
  58 #include <linux/init.h>
  59 #include <linux/blkdev.h>
  60 #include <linux/delay.h>
  61 #include <linux/interrupt.h>
  62 #include <linux/dmapool.h>
  63 #include <linux/dma-mapping.h>
  64 #include <linux/device.h>
  65 #include <linux/platform_device.h>
  66 #include <linux/ata_platform.h>
  67 #include <linux/mbus.h>
  68 #include <scsi/scsi_host.h>
  69 #include <scsi/scsi_cmnd.h>
  70 #include <scsi/scsi_device.h>
  71 #include <linux/libata.h>
  72
  73 #define DRV_NAME        "sata_mv"
  74 #define DRV_VERSION     "1.20"
  75
  76 enum {
  77         /* BAR's are enumerated in terms of pci_resource_start() terms */
  78         MV_PRIMARY_BAR          = 0,    /* offset 0x10: memory space */
  79         MV_IO_BAR               = 2,    /* offset 0x18: IO space */
  80         MV_MISC_BAR             = 3,    /* offset 0x1c: FLASH, NVRAM, SRAM */
  81
  82         MV_MAJOR_REG_AREA_SZ    = 0x10000,      /* 64KB */
  83         MV_MINOR_REG_AREA_SZ    = 0x2000,       /* 8KB */
  84
  85         MV_PCI_REG_BASE         = 0,
  86         MV_IRQ_COAL_REG_BASE    = 0x18000,      /* 6xxx part only */
  87         MV_IRQ_COAL_CAUSE               = (MV_IRQ_COAL_REG_BASE + 0x08),
  88         MV_IRQ_COAL_CAUSE_LO            = (MV_IRQ_COAL_REG_BASE + 0x88),
  89         MV_IRQ_COAL_CAUSE_HI            = (MV_IRQ_COAL_REG_BASE + 0x8c),
  90         MV_IRQ_COAL_THRESHOLD           = (MV_IRQ_COAL_REG_BASE + 0xcc),
  91         MV_IRQ_COAL_TIME_THRESHOLD      = (MV_IRQ_COAL_REG_BASE + 0xd0),
  92
  93         MV_SATAHC0_REG_BASE     = 0x20000,
  94         MV_FLASH_CTL_OFS        = 0x1046c,
  95         MV_GPIO_PORT_CTL_OFS    = 0x104f0,
  96         MV_RESET_CFG_OFS        = 0x180d8,
  97
  98         MV_PCI_REG_SZ           = MV_MAJOR_REG_AREA_SZ,
  99         MV_SATAHC_REG_SZ        = MV_MAJOR_REG_AREA_SZ,
 100         MV_SATAHC_ARBTR_REG_SZ  = MV_MINOR_REG_AREA_SZ,         /* arbiter */
 101         MV_PORT_REG_SZ          = MV_MINOR_REG_AREA_SZ,
 102
 103         MV_MAX_Q_DEPTH          = 32,
 104         MV_MAX_Q_DEPTH_MASK     = MV_MAX_Q_DEPTH - 1,
 105
 106         /* CRQB needs alignment on a 1KB boundary. Size == 1KB
 107          * CRPB needs alignment on a 256B boundary. Size == 256B
 108          * ePRD (SG) entries need alignment on a 16B boundary. Size == 16B
 109          */
 110         MV_CRQB_Q_SZ            = (32 * MV_MAX_Q_DEPTH),
 111         MV_CRPB_Q_SZ            = (8 * MV_MAX_Q_DEPTH),
 112         MV_MAX_SG_CT            = 256,
 113         MV_SG_TBL_SZ            = (16 * MV_MAX_SG_CT),
 114
 115         /* Determine hc from 0-7 port: hc = port >> MV_PORT_HC_SHIFT */
 116         MV_PORT_HC_SHIFT        = 2,
 117         MV_PORTS_PER_HC         = (1 << MV_PORT_HC_SHIFT), /* 4 */
 118         /* Determine hc port from 0-7 port: hardport = port & MV_PORT_MASK */
 119         MV_PORT_MASK            = (MV_PORTS_PER_HC - 1),   /* 3 */
 120
 121         /* Host Flags */
 122         MV_FLAG_DUAL_HC         = (1 << 30),  /* two SATA Host Controllers */
 123         MV_FLAG_IRQ_COALESCE    = (1 << 29),  /* IRQ coalescing capability */
 124         /* SoC integrated controllers, no PCI interface */
 125         MV_FLAG_SOC             = (1 << 28),
 126
 127         MV_COMMON_FLAGS         = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
 128                                   ATA_FLAG_MMIO | ATA_FLAG_NO_ATAPI |
 129                                   ATA_FLAG_PIO_POLLING,
 130         MV_6XXX_FLAGS           = MV_FLAG_IRQ_COALESCE,
 131
 132         CRQB_FLAG_READ          = (1 << 0),
 133         CRQB_TAG_SHIFT          = 1,
 134         CRQB_IOID_SHIFT         = 6,    /* CRQB Gen-II/IIE IO Id shift */
 135         CRQB_PMP_SHIFT          = 12,   /* CRQB Gen-II/IIE PMP shift */
 136         CRQB_HOSTQ_SHIFT        = 17,   /* CRQB Gen-II/IIE HostQueTag shift */
 137         CRQB_CMD_ADDR_SHIFT     = 8,
 138         CRQB_CMD_CS             = (0x2 << 11),
 139         CRQB_CMD_LAST           = (1 << 15),
 140
 141         CRPB_FLAG_STATUS_SHIFT  = 8,
 142         CRPB_IOID_SHIFT_6       = 5,    /* CRPB Gen-II IO Id shift */
 143         CRPB_IOID_SHIFT_7       = 7,    /* CRPB Gen-IIE IO Id shift */
 144
 145         EPRD_FLAG_END_OF_TBL    = (1 << 31),
 146
 147         /* PCI interface registers */
 148
 149         PCI_COMMAND_OFS         = 0xc00,
 150         PCI_COMMAND_MRDTRIG     = (1 << 7),     /* PCI Master Read Trigger */
 151
 152         PCI_MAIN_CMD_STS_OFS    = 0xd30,
 153         STOP_PCI_MASTER         = (1 << 2),
 154         PCI_MASTER_EMPTY        = (1 << 3),
 155         GLOB_SFT_RST            = (1 << 4),
 156
 157         MV_PCI_MODE_OFS         = 0xd00,
 158         MV_PCI_MODE_MASK        = 0x30,
 159
 160         MV_PCI_EXP_ROM_BAR_CTL  = 0xd2c,
 161         MV_PCI_DISC_TIMER       = 0xd04,
 162         MV_PCI_MSI_TRIGGER      = 0xc38,
 163         MV_PCI_SERR_MASK        = 0xc28,
 164         MV_PCI_XBAR_TMOUT_OFS   = 0x1d04,
 165         MV_PCI_ERR_LOW_ADDRESS  = 0x1d40,
 166         MV_PCI_ERR_HIGH_ADDRESS = 0x1d44,
 167         MV_PCI_ERR_ATTRIBUTE    = 0x1d48,
 168         MV_PCI_ERR_COMMAND      = 0x1d50,
 169
 170         PCI_IRQ_CAUSE_OFS       = 0x1d58,
 171         PCI_IRQ_MASK_OFS        = 0x1d5c,
 172         PCI_UNMASK_ALL_IRQS     = 0x7fffff,     /* bits 22-0 */
 173
 174         PCIE_IRQ_CAUSE_OFS      = 0x1900,
 175         PCIE_IRQ_MASK_OFS       = 0x1910,
 176         PCIE_UNMASK_ALL_IRQS    = 0x40a,        /* assorted bits */
 177
 178         /* Host Controller Main Interrupt Cause/Mask registers (1 per-chip) */
 179         PCI_HC_MAIN_IRQ_CAUSE_OFS = 0x1d60,
 180         PCI_HC_MAIN_IRQ_MASK_OFS  = 0x1d64,
 181         SOC_HC_MAIN_IRQ_CAUSE_OFS = 0x20020,
 182         SOC_HC_MAIN_IRQ_MASK_OFS  = 0x20024,
 183         ERR_IRQ                 = (1 << 0),     /* shift by port # */
 184         DONE_IRQ                = (1 << 1),     /* shift by port # */
 185         HC0_IRQ_PEND            = 0x1ff,        /* bits 0-8 = HC0's ports */
 186         HC_SHIFT                = 9,            /* bits 9-17 = HC1's ports */
 187         PCI_ERR                 = (1 << 18),
 188         TRAN_LO_DONE            = (1 << 19),    /* 6xxx: IRQ coalescing */
 189         TRAN_HI_DONE            = (1 << 20),    /* 6xxx: IRQ coalescing */
 190         PORTS_0_3_COAL_DONE     = (1 << 8),
 191         PORTS_4_7_COAL_DONE     = (1 << 17),
 192         PORTS_0_7_COAL_DONE     = (1 << 21),    /* 6xxx: IRQ coalescing */
 193         GPIO_INT                = (1 << 22),
 194         SELF_INT                = (1 << 23),
 195         TWSI_INT                = (1 << 24),
 196         HC_MAIN_RSVD            = (0x7f << 25), /* bits 31-25 */
 197         HC_MAIN_RSVD_5          = (0x1fff << 19), /* bits 31-19 */
 198         HC_MAIN_RSVD_SOC        = (0x3fffffb << 6),     /* bits 31-9, 7-6 */
 199         HC_MAIN_MASKED_IRQS     = (TRAN_LO_DONE | TRAN_HI_DONE |
 200                                    PORTS_0_3_COAL_DONE | PORTS_4_7_COAL_DONE |
 201                                    PORTS_0_7_COAL_DONE | GPIO_INT | TWSI_INT |
 202                                    HC_MAIN_RSVD),
 203         HC_MAIN_MASKED_IRQS_5   = (PORTS_0_3_COAL_DONE | PORTS_4_7_COAL_DONE |
 204                                    HC_MAIN_RSVD_5),
 205         HC_MAIN_MASKED_IRQS_SOC = (PORTS_0_3_COAL_DONE | HC_MAIN_RSVD_SOC),
 206
 207         /* SATAHC registers */
 208         HC_CFG_OFS              = 0,
 209
 210         HC_IRQ_CAUSE_OFS        = 0x14,
 211         DMA_IRQ                 = (1 << 0),     /* shift by port # */
 212         HC_COAL_IRQ             = (1 << 4),     /* IRQ coalescing */
 213         DEV_IRQ                 = (1 << 8),     /* shift by port # */
 214
 215         /* Shadow block registers */
 216         SHD_BLK_OFS             = 0x100,
 217         SHD_CTL_AST_OFS         = 0x20,         /* ofs from SHD_BLK_OFS */
 218
 219         /* SATA registers */
 220         SATA_STATUS_OFS         = 0x300,  /* ctrl, err regs follow status */
 221         SATA_ACTIVE_OFS         = 0x350,
 222         SATA_FIS_IRQ_CAUSE_OFS  = 0x364,
 223
 224         LTMODE_OFS              = 0x30c,
 225         LTMODE_BIT8             = (1 << 8),     /* unknown, but necessary */
 226
 227         PHY_MODE3               = 0x310,
 228         PHY_MODE4               = 0x314,
 229         PHY_MODE2               = 0x330,
 230         SATA_IFCTL_OFS          = 0x344,
 231         SATA_TESTCTL_OFS        = 0x348,
 232         SATA_IFSTAT_OFS         = 0x34c,
 233         VENDOR_UNIQUE_FIS_OFS   = 0x35c,
 234
 235         FISCFG_OFS              = 0x360,
 236         FISCFG_WAIT_DEV_ERR     = (1 << 8),     /* wait for host on DevErr */
 237         FISCFG_SINGLE_SYNC      = (1 << 16),    /* SYNC on DMA activation */
 238
 239         MV5_PHY_MODE            = 0x74,
 240         MV5_LTMODE_OFS          = 0x30,
 241         MV5_PHY_CTL_OFS         = 0x0C,
 242         SATA_INTERFACE_CFG_OFS  = 0x050,
 243
 244         MV_M2_PREAMP_MASK       = 0x7e0,
 245
 246         /* Port registers */
 247         EDMA_CFG_OFS            = 0,
 248         EDMA_CFG_Q_DEPTH        = 0x1f,         /* max device queue depth */
 249         EDMA_CFG_NCQ            = (1 << 5),     /* for R/W FPDMA queued */
 250         EDMA_CFG_NCQ_GO_ON_ERR  = (1 << 14),    /* continue on error */
 251         EDMA_CFG_RD_BRST_EXT    = (1 << 11),    /* read burst 512B */
 252         EDMA_CFG_WR_BUFF_LEN    = (1 << 13),    /* write buffer 512B */
 253         EDMA_CFG_EDMA_FBS       = (1 << 16),    /* EDMA FIS-Based Switching */
 254         EDMA_CFG_FBS            = (1 << 26),    /* FIS-Based Switching */
 255
 256         EDMA_ERR_IRQ_CAUSE_OFS  = 0x8,
 257         EDMA_ERR_IRQ_MASK_OFS   = 0xc,
 258         EDMA_ERR_D_PAR          = (1 << 0),     /* UDMA data parity err */
 259         EDMA_ERR_PRD_PAR        = (1 << 1),     /* UDMA PRD parity err */
 260         EDMA_ERR_DEV            = (1 << 2),     /* device error */
 261         EDMA_ERR_DEV_DCON       = (1 << 3),     /* device disconnect */
 262         EDMA_ERR_DEV_CON        = (1 << 4),     /* device connected */
 263         EDMA_ERR_SERR           = (1 << 5),     /* SError bits [WBDST] raised */
 264         EDMA_ERR_SELF_DIS       = (1 << 7),     /* Gen II/IIE self-disable */
 265         EDMA_ERR_SELF_DIS_5     = (1 << 8),     /* Gen I self-disable */
 266         EDMA_ERR_BIST_ASYNC     = (1 << 8),     /* BIST FIS or Async Notify */
 267         EDMA_ERR_TRANS_IRQ_7    = (1 << 8),     /* Gen IIE transprt layer irq */
 268         EDMA_ERR_CRQB_PAR       = (1 << 9),     /* CRQB parity error */
 269         EDMA_ERR_CRPB_PAR       = (1 << 10),    /* CRPB parity error */
 270         EDMA_ERR_INTRL_PAR      = (1 << 11),    /* internal parity error */
 271         EDMA_ERR_IORDY          = (1 << 12),    /* IORdy timeout */
 272
 273         EDMA_ERR_LNK_CTRL_RX    = (0xf << 13),  /* link ctrl rx error */
 274         EDMA_ERR_LNK_CTRL_RX_0  = (1 << 13),    /* transient: CRC err */
 275         EDMA_ERR_LNK_CTRL_RX_1  = (1 << 14),    /* transient: FIFO err */
 276         EDMA_ERR_LNK_CTRL_RX_2  = (1 << 15),    /* fatal: caught SYNC */
 277         EDMA_ERR_LNK_CTRL_RX_3  = (1 << 16),    /* transient: FIS rx err */
 278
 279         EDMA_ERR_LNK_DATA_RX    = (0xf << 17),  /* link data rx error */
 280
 281         EDMA_ERR_LNK_CTRL_TX    = (0x1f << 21), /* link ctrl tx error */
 282         EDMA_ERR_LNK_CTRL_TX_0  = (1 << 21),    /* transient: CRC err */
 283         EDMA_ERR_LNK_CTRL_TX_1  = (1 << 22),    /* transient: FIFO err */
 284         EDMA_ERR_LNK_CTRL_TX_2  = (1 << 23),    /* transient: caught SYNC */
 285         EDMA_ERR_LNK_CTRL_TX_3  = (1 << 24),    /* transient: caught DMAT */
 286         EDMA_ERR_LNK_CTRL_TX_4  = (1 << 25),    /* transient: FIS collision */
 287
 288         EDMA_ERR_LNK_DATA_TX    = (0x1f << 26), /* link data tx error */
 289
 290         EDMA_ERR_TRANS_PROTO    = (1 << 31),    /* transport protocol error */
 291         EDMA_ERR_OVERRUN_5      = (1 << 5),
 292         EDMA_ERR_UNDERRUN_5     = (1 << 6),
 293
 294         EDMA_ERR_IRQ_TRANSIENT  = EDMA_ERR_LNK_CTRL_RX_0 |
 295                                   EDMA_ERR_LNK_CTRL_RX_1 |
 296                                   EDMA_ERR_LNK_CTRL_RX_3 |
 297                                   EDMA_ERR_LNK_CTRL_TX,
 298
 299         EDMA_EH_FREEZE          = EDMA_ERR_D_PAR |
 300                                   EDMA_ERR_PRD_PAR |
 301                                   EDMA_ERR_DEV_DCON |
 302                                   EDMA_ERR_DEV_CON |
 303                                   EDMA_ERR_SERR |
 304                                   EDMA_ERR_SELF_DIS |
 305                                   EDMA_ERR_CRQB_PAR |
 306                                   EDMA_ERR_CRPB_PAR |
 307                                   EDMA_ERR_INTRL_PAR |
 308                                   EDMA_ERR_IORDY |
 309                                   EDMA_ERR_LNK_CTRL_RX_2 |
 310                                   EDMA_ERR_LNK_DATA_RX |
 311                                   EDMA_ERR_LNK_DATA_TX |
 312                                   EDMA_ERR_TRANS_PROTO,
 313
 314         EDMA_EH_FREEZE_5        = EDMA_ERR_D_PAR |
 315                                   EDMA_ERR_PRD_PAR |
 316                                   EDMA_ERR_DEV_DCON |
 317                                   EDMA_ERR_DEV_CON |
 318                                   EDMA_ERR_OVERRUN_5 |
 319                                   EDMA_ERR_UNDERRUN_5 |
 320                                   EDMA_ERR_SELF_DIS_5 |
 321                                   EDMA_ERR_CRQB_PAR |
 322                                   EDMA_ERR_CRPB_PAR |
 323                                   EDMA_ERR_INTRL_PAR |
 324                                   EDMA_ERR_IORDY,
 325
 326         EDMA_REQ_Q_BASE_HI_OFS  = 0x10,
 327         EDMA_REQ_Q_IN_PTR_OFS   = 0x14,         /* also contains BASE_LO */
 328
 329         EDMA_REQ_Q_OUT_PTR_OFS  = 0x18,
 330         EDMA_REQ_Q_PTR_SHIFT    = 5,
 331
 332         EDMA_RSP_Q_BASE_HI_OFS  = 0x1c,
 333         EDMA_RSP_Q_IN_PTR_OFS   = 0x20,
 334         EDMA_RSP_Q_OUT_PTR_OFS  = 0x24,         /* also contains BASE_LO */
 335         EDMA_RSP_Q_PTR_SHIFT    = 3,
 336
 337         EDMA_CMD_OFS            = 0x28,         /* EDMA command register */
 338         EDMA_EN                 = (1 << 0),     /* enable EDMA */
 339         EDMA_DS                 = (1 << 1),     /* disable EDMA; self-negated */
 340         EDMA_RESET              = (1 << 2),     /* reset eng/trans/link/phy */
 341
 342         EDMA_STATUS_OFS         = 0x30,         /* EDMA engine status */
 343         EDMA_STATUS_CACHE_EMPTY = (1 << 6),     /* GenIIe command cache empty */
 344         EDMA_STATUS_IDLE        = (1 << 7),     /* GenIIe EDMA enabled/idle */
 345
 346         EDMA_IORDY_TMOUT_OFS    = 0x34,
 347         EDMA_ARB_CFG_OFS        = 0x38,
 348
 349         EDMA_HALTCOND_OFS       = 0x60,         /* GenIIe halt conditions */
 350
 351         GEN_II_NCQ_MAX_SECTORS  = 256,          /* max sects/io on Gen2 w/NCQ */
 352
 353         /* Host private flags (hp_flags) */
 354         MV_HP_FLAG_MSI          = (1 << 0),
 355         MV_HP_ERRATA_50XXB0     = (1 << 1),
 356         MV_HP_ERRATA_50XXB2     = (1 << 2),
 357         MV_HP_ERRATA_60X1B2     = (1 << 3),
 358         MV_HP_ERRATA_60X1C0     = (1 << 4),
 359         MV_HP_ERRATA_XX42A0     = (1 << 5),
 360         MV_HP_GEN_I             = (1 << 6),     /* Generation I: 50xx */
 361         MV_HP_GEN_II            = (1 << 7),     /* Generation II: 60xx */
 362         MV_HP_GEN_IIE           = (1 << 8),     /* Generation IIE: 6042/7042 */
 363         MV_HP_PCIE              = (1 << 9),     /* PCIe bus/regs: 7042 */
 364         MV_HP_CUT_THROUGH       = (1 << 10),    /* can use EDMA cut-through */
 365
 366         /* Port private flags (pp_flags) */
 367         MV_PP_FLAG_EDMA_EN      = (1 << 0),     /* is EDMA engine enabled? */
 368         MV_PP_FLAG_NCQ_EN       = (1 << 1),     /* is EDMA set up for NCQ? */
 369 };
 370
 371 #define IS_GEN_I(hpriv) ((hpriv)->hp_flags & MV_HP_GEN_I)
 372 #define IS_GEN_II(hpriv) ((hpriv)->hp_flags & MV_HP_GEN_II)
 373 #define IS_GEN_IIE(hpriv) ((hpriv)->hp_flags & MV_HP_GEN_IIE)
 374 #define IS_PCIE(hpriv) ((hpriv)->hp_flags & MV_HP_PCIE)
 375 #define HAS_PCI(host) (!((host)->ports[0]->flags & MV_FLAG_SOC))
 376
 377 #define WINDOW_CTRL(i)          (0x20030 + ((i) << 4))
 378 #define WINDOW_BASE(i)          (0x20034 + ((i) << 4))
 379
 380 enum {
 381         /* DMA boundary 0xffff is required by the s/g splitting
 382          * we need on /length/ in mv_fill-sg().
 383          */
 384         MV_DMA_BOUNDARY         = 0xffffU,
 385
 386         /* mask of register bits containing lower 32 bits
 387          * of EDMA request queue DMA address
 388          */
 389         EDMA_REQ_Q_BASE_LO_MASK = 0xfffffc00U,
 390
 391         /* ditto, for response queue */
 392         EDMA_RSP_Q_BASE_LO_MASK = 0xffffff00U,
 393 };
 394
 395 enum chip_type {
 396         chip_504x,
 397         chip_508x,
 398         chip_5080,
 399         chip_604x,
 400         chip_608x,
 401         chip_6042,
 402         chip_7042,
 403         chip_soc,
 404 };
 405
 406 /* Command ReQuest Block: 32B */
 407 struct mv_crqb {
 408         __le32                  sg_addr;
 409         __le32                  sg_addr_hi;
 410         __le16                  ctrl_flags;
 411         __le16                  ata_cmd[11];
 412 };
 413
 414 struct mv_crqb_iie {
 415         __le32                  addr;
 416         __le32                  addr_hi;
 417         __le32                  flags;
 418         __le32                  len;
 419         __le32                  ata_cmd[4];
 420 };
 421
 422 /* Command ResPonse Block: 8B */
 423 struct mv_crpb {
 424         __le16                  id;
 425         __le16                  flags;
 426         __le32                  tmstmp;
 427 };
 428
 429 /* EDMA Physical Region Descriptor (ePRD); A.K.A. SG */
 430 struct mv_sg {
 431         __le32                  addr;
 432         __le32                  flags_size;
 433         __le32                  addr_hi;
 434         __le32                  reserved;
 435 };
 436
 437 struct mv_port_priv {
 438         struct mv_crqb          *crqb;
 439         dma_addr_t              crqb_dma;
 440         struct mv_crpb          *crpb;
 441         dma_addr_t              crpb_dma;
 442         struct mv_sg            *sg_tbl[MV_MAX_Q_DEPTH];
 443         dma_addr_t              sg_tbl_dma[MV_MAX_Q_DEPTH];
 444
 445         unsigned int            req_idx;
 446         unsigned int            resp_idx;
 447
 448         u32                     pp_flags;
 449 };
 450
 451 struct mv_port_signal {
 452         u32                     amps;
 453         u32                     pre;
 454 };
 455
 456 struct mv_host_priv {
 457         u32                     hp_flags;
 458         struct mv_port_signal   signal[8];
 459         const struct mv_hw_ops  *ops;
 460         int                     n_ports;
 461         void __iomem            *base;
 462         void __iomem            *main_irq_cause_addr;
 463         void __iomem            *main_irq_mask_addr;
 464         u32                     irq_cause_ofs;
 465         u32                     irq_mask_ofs;
 466         u32                     unmask_all_irqs;
 467         /*
 468          * These consistent DMA memory pools give us guaranteed
 469          * alignment for hardware-accessed data structures,
 470          * and less memory waste in accomplishing the alignment.
 471          */
 472         struct dma_pool         *crqb_pool;
 473         struct dma_pool         *crpb_pool;
 474         struct dma_pool         *sg_tbl_pool;
 475 };
 476
 477 struct mv_hw_ops {
 478         void (*phy_errata)(struct mv_host_priv *hpriv, void __iomem *mmio,
 479                            unsigned int port);
 480         void (*enable_leds)(struct mv_host_priv *hpriv, void __iomem *mmio);
 481         void (*read_preamp)(struct mv_host_priv *hpriv, int idx,
 482                            void __iomem *mmio);
 483         int (*reset_hc)(struct mv_host_priv *hpriv, void __iomem *mmio,
 484                         unsigned int n_hc);
 485         void (*reset_flash)(struct mv_host_priv *hpriv, void __iomem *mmio);
 486         void (*reset_bus)(struct ata_host *host, void __iomem *mmio);
 487 };
 488
 489 static int mv_scr_read(struct ata_port *ap, unsigned int sc_reg_in, u32 *val);
 490 static int mv_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val);
 491 static int mv5_scr_read(struct ata_port *ap, unsigned int sc_reg_in, u32 *val);
 492 static int mv5_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val);
 493 static int mv_port_start(struct ata_port *ap);
 494 static void mv_port_stop(struct ata_port *ap);
 495 static void mv_qc_prep(struct ata_queued_cmd *qc);
 496 static void mv_qc_prep_iie(struct ata_queued_cmd *qc);
 497 static unsigned int mv_qc_issue(struct ata_queued_cmd *qc);
 498 static int mv_hardreset(struct ata_link *link, unsigned int *class,
 499                         unsigned long deadline);
 500 static void mv_eh_freeze(struct ata_port *ap);
 501 static void mv_eh_thaw(struct ata_port *ap);
 502 static void mv6_dev_config(struct ata_device *dev);
 503
 504 static void mv5_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
 505                            unsigned int port);
 506 static void mv5_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio);
 507 static void mv5_read_preamp(struct mv_host_priv *hpriv, int idx,
 508                            void __iomem *mmio);
 509 static int mv5_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
 510                         unsigned int n_hc);
 511 static void mv5_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio);
 512 static void mv5_reset_bus(struct ata_host *host, void __iomem *mmio);
 513
 514 static void mv6_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
 515                            unsigned int port);
 516 static void mv6_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio);
 517 static void mv6_read_preamp(struct mv_host_priv *hpriv, int idx,
 518                            void __iomem *mmio);
 519 static int mv6_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
 520                         unsigned int n_hc);
 521 static void mv6_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio);
 522 static void mv_soc_enable_leds(struct mv_host_priv *hpriv,
 523                                       void __iomem *mmio);
 524 static void mv_soc_read_preamp(struct mv_host_priv *hpriv, int idx,
 525                                       void __iomem *mmio);
 526 static int mv_soc_reset_hc(struct mv_host_priv *hpriv,
 527                                   void __iomem *mmio, unsigned int n_hc);
 528 static void mv_soc_reset_flash(struct mv_host_priv *hpriv,
 529                                       void __iomem *mmio);
 530 static void mv_soc_reset_bus(struct ata_host *host, void __iomem *mmio);
 531 static void mv_reset_pci_bus(struct ata_host *host, void __iomem *mmio);
 532 static void mv_reset_channel(struct mv_host_priv *hpriv, void __iomem *mmio,
 533                              unsigned int port_no);
 534 static int mv_stop_edma(struct ata_port *ap);
 535 static int mv_stop_edma_engine(void __iomem *port_mmio);
 536 static void mv_edma_cfg(struct ata_port *ap, int want_ncq);
 537
 538 static void mv_pmp_select(struct ata_port *ap, int pmp);
 539 static int mv_pmp_hardreset(struct ata_link *link, unsigned int *class,
 540                                 unsigned long deadline);
 541 static int  mv_softreset(struct ata_link *link, unsigned int *class,
 542                                 unsigned long deadline);
 543
 544 /* .sg_tablesize is (MV_MAX_SG_CT / 2) in the structures below
 545  * because we have to allow room for worst case splitting of
 546  * PRDs for 64K boundaries in mv_fill_sg().
 547  */
 548 static struct scsi_host_template mv5_sht = {
 549         ATA_BASE_SHT(DRV_NAME),
 550         .sg_tablesize           = MV_MAX_SG_CT / 2,
 551         .dma_boundary           = MV_DMA_BOUNDARY,
 552 };
 553
 554 static struct scsi_host_template mv6_sht = {
 555         ATA_NCQ_SHT(DRV_NAME),
 556         .can_queue              = MV_MAX_Q_DEPTH - 1,
 557         .sg_tablesize           = MV_MAX_SG_CT / 2,
 558         .dma_boundary           = MV_DMA_BOUNDARY,
 559 };
 560
 561 static struct ata_port_operations mv5_ops = {
 562         .inherits               = &ata_sff_port_ops,
 563
 564         .qc_prep                = mv_qc_prep,
 565         .qc_issue               = mv_qc_issue,
 566
 567         .freeze                 = mv_eh_freeze,
 568         .thaw                   = mv_eh_thaw,
 569         .hardreset              = mv_hardreset,
 570         .error_handler          = ata_std_error_handler, /* avoid SFF EH */
 571         .post_internal_cmd      = ATA_OP_NULL,
 572
 573         .scr_read               = mv5_scr_read,
 574         .scr_write              = mv5_scr_write,
 575
 576         .port_start             = mv_port_start,
 577         .port_stop              = mv_port_stop,
 578 };
 579
 580 static struct ata_port_operations mv6_ops = {
 581         .inherits               = &mv5_ops,
 582         .qc_defer               = sata_pmp_qc_defer_cmd_switch,
 583         .dev_config             = mv6_dev_config,
 584         .scr_read               = mv_scr_read,
 585         .scr_write              = mv_scr_write,
 586
 587         .pmp_hardreset          = mv_pmp_hardreset,
 588         .pmp_softreset          = mv_softreset,
 589         .softreset              = mv_softreset,
 590         .error_handler          = sata_pmp_error_handler,
 591 };
 592
 593 static struct ata_port_operations mv_iie_ops = {
 594         .inherits               = &mv6_ops,
 595         .qc_defer               = ata_std_qc_defer, /* FIS-based switching */
 596         .dev_config             = ATA_OP_NULL,
 597         .qc_prep                = mv_qc_prep_iie,
 598 };
 599
 600 static const struct ata_port_info mv_port_info[] = {
 601         {  /* chip_504x */
 602                 .flags          = MV_COMMON_FLAGS,
 603                 .pio_mask       = 0x1f, /* pio0-4 */
 604                 .udma_mask      = ATA_UDMA6,
 605                 .port_ops       = &mv5_ops,
 606         },
 607         {  /* chip_508x */
 608                 .flags          = MV_COMMON_FLAGS | MV_FLAG_DUAL_HC,
 609                 .pio_mask       = 0x1f, /* pio0-4 */
 610                 .udma_mask      = ATA_UDMA6,
 611                 .port_ops       = &mv5_ops,
 612         },
 613         {  /* chip_5080 */
 614                 .flags          = MV_COMMON_FLAGS | MV_FLAG_DUAL_HC,
 615                 .pio_mask       = 0x1f, /* pio0-4 */
 616                 .udma_mask      = ATA_UDMA6,
 617                 .port_ops       = &mv5_ops,
 618         },
 619         {  /* chip_604x */
 620                 .flags          = MV_COMMON_FLAGS | MV_6XXX_FLAGS |
 621                                   ATA_FLAG_PMP | ATA_FLAG_ACPI_SATA |
 622                                   ATA_FLAG_NCQ,
 623                 .pio_mask       = 0x1f, /* pio0-4 */
 624                 .udma_mask      = ATA_UDMA6,
 625                 .port_ops       = &mv6_ops,
 626         },
 627         {  /* chip_608x */
 628                 .flags          = MV_COMMON_FLAGS | MV_6XXX_FLAGS |
 629                                   ATA_FLAG_PMP | ATA_FLAG_ACPI_SATA |
 630                                   ATA_FLAG_NCQ | MV_FLAG_DUAL_HC,
 631                 .pio_mask       = 0x1f, /* pio0-4 */
 632                 .udma_mask      = ATA_UDMA6,
 633                 .port_ops       = &mv6_ops,
 634         },
 635         {  /* chip_6042 */
 636                 .flags          = MV_COMMON_FLAGS | MV_6XXX_FLAGS |
 637                                   ATA_FLAG_PMP | ATA_FLAG_ACPI_SATA |
 638                                   ATA_FLAG_NCQ,
 639                 .pio_mask       = 0x1f, /* pio0-4 */
 640                 .udma_mask      = ATA_UDMA6,
 641                 .port_ops       = &mv_iie_ops,
 642         },
 643         {  /* chip_7042 */
 644                 .flags          = MV_COMMON_FLAGS | MV_6XXX_FLAGS |
 645                                   ATA_FLAG_PMP | ATA_FLAG_ACPI_SATA |
 646                                   ATA_FLAG_NCQ,
 647                 .pio_mask       = 0x1f, /* pio0-4 */
 648                 .udma_mask      = ATA_UDMA6,
 649                 .port_ops       = &mv_iie_ops,
 650         },
 651         {  /* chip_soc */
 652                 .flags          = MV_COMMON_FLAGS | MV_6XXX_FLAGS |
 653                                   ATA_FLAG_PMP | ATA_FLAG_ACPI_SATA |
 654                                   ATA_FLAG_NCQ | MV_FLAG_SOC,
 655                 .pio_mask       = 0x1f, /* pio0-4 */
 656                 .udma_mask      = ATA_UDMA6,
 657                 .port_ops       = &mv_iie_ops,
 658         },
 659 };
 660
 661 static const struct pci_device_id mv_pci_tbl[] = {
 662         { PCI_VDEVICE(MARVELL, 0x5040), chip_504x },
 663         { PCI_VDEVICE(MARVELL, 0x5041), chip_504x },
 664         { PCI_VDEVICE(MARVELL, 0x5080), chip_5080 },
 665         { PCI_VDEVICE(MARVELL, 0x5081), chip_508x },
 666         /* RocketRAID 1740/174x have different identifiers */
 667         { PCI_VDEVICE(TTI, 0x1740), chip_508x },
 668         { PCI_VDEVICE(TTI, 0x1742), chip_508x },
 669
 670         { PCI_VDEVICE(MARVELL, 0x6040), chip_604x },
 671         { PCI_VDEVICE(MARVELL, 0x6041), chip_604x },
 672         { PCI_VDEVICE(MARVELL, 0x6042), chip_6042 },
 673         { PCI_VDEVICE(MARVELL, 0x6080), chip_608x },
 674         { PCI_VDEVICE(MARVELL, 0x6081), chip_608x },
 675
 676         { PCI_VDEVICE(ADAPTEC2, 0x0241), chip_604x },
 677
 678         /* Adaptec 1430SA */
 679         { PCI_VDEVICE(ADAPTEC2, 0x0243), chip_7042 },
 680
 681         /* Marvell 7042 support */
 682         { PCI_VDEVICE(MARVELL, 0x7042), chip_7042 },
 683
 684         /* Highpoint RocketRAID PCIe series */
 685         { PCI_VDEVICE(TTI, 0x2300), chip_7042 },
 686         { PCI_VDEVICE(TTI, 0x2310), chip_7042 },
 687
 688         { }                     /* terminate list */
 689 };
 690
 691 static const struct mv_hw_ops mv5xxx_ops = {
 692         .phy_errata             = mv5_phy_errata,
 693         .enable_leds            = mv5_enable_leds,
 694         .read_preamp            = mv5_read_preamp,
 695         .reset_hc               = mv5_reset_hc,
 696         .reset_flash            = mv5_reset_flash,
 697         .reset_bus              = mv5_reset_bus,
 698 };
 699
 700 static const struct mv_hw_ops mv6xxx_ops = {
 701         .phy_errata             = mv6_phy_errata,
 702         .enable_leds            = mv6_enable_leds,
 703         .read_preamp            = mv6_read_preamp,
 704         .reset_hc               = mv6_reset_hc,
 705         .reset_flash            = mv6_reset_flash,
 706         .reset_bus              = mv_reset_pci_bus,
 707 };
 708
 709 static const struct mv_hw_ops mv_soc_ops = {
 710         .phy_errata             = mv6_phy_errata,
 711         .enable_leds            = mv_soc_enable_leds,
 712         .read_preamp            = mv_soc_read_preamp,
 713         .reset_hc               = mv_soc_reset_hc,
 714         .reset_flash            = mv_soc_reset_flash,
 715         .reset_bus              = mv_soc_reset_bus,
 716 };
 717
 718 /*
 719  * Functions
 720  */
 721
 722 static inline void writelfl(unsigned long data, void __iomem *addr)
 723 {
 724         writel(data, addr);
 725         (void) readl(addr);     /* flush to avoid PCI posted write */
 726 }
 727
 728 static inline unsigned int mv_hc_from_port(unsigned int port)
 729 {
 730         return port >> MV_PORT_HC_SHIFT;
 731 }
 732
 733 static inline unsigned int mv_hardport_from_port(unsigned int port)
 734 {
 735         return port & MV_PORT_MASK;
 736 }
 737
 738 /*
 739  * Consolidate some rather tricky bit shift calculations.
 740  * This is hot-path stuff, so not a function.
 741  * Simple code, with two return values, so macro rather than inline.
 742  *
 743  * port is the sole input, in range 0..7.
 744  * shift is one output, for use with main_irq_cause / main_irq_mask registers.
 745  * hardport is the other output, in range 0..3.
 746  *
 747  * Note that port and hardport may be the same variable in some cases.
 748  */
 749 #define MV_PORT_TO_SHIFT_AND_HARDPORT(port, shift, hardport)    \
 750 {                                                               \
 751         shift    = mv_hc_from_port(port) * HC_SHIFT;            \
 752         hardport = mv_hardport_from_port(port);                 \
 753         shift   += hardport * 2;                                \
 754 }
 755
 756 static inline void __iomem *mv_hc_base(void __iomem *base, unsigned int hc)
 757 {
 758         return (base + MV_SATAHC0_REG_BASE + (hc * MV_SATAHC_REG_SZ));
 759 }
 760
 761 static inline void __iomem *mv_hc_base_from_port(void __iomem *base,
 762                                                  unsigned int port)
 763 {
 764         return mv_hc_base(base, mv_hc_from_port(port));
 765 }
 766
 767 static inline void __iomem *mv_port_base(void __iomem *base, unsigned int port)
 768 {
 769         return  mv_hc_base_from_port(base, port) +
 770                 MV_SATAHC_ARBTR_REG_SZ +
 771                 (mv_hardport_from_port(port) * MV_PORT_REG_SZ);
 772 }
 773
 774 static void __iomem *mv5_phy_base(void __iomem *mmio, unsigned int port)
 775 {
 776         void __iomem *hc_mmio = mv_hc_base_from_port(mmio, port);
 777         unsigned long ofs = (mv_hardport_from_port(port) + 1) * 0x100UL;
 778
 779         return hc_mmio + ofs;
 780 }
 781
 782 static inline void __iomem *mv_host_base(struct ata_host *host)
 783 {
 784         struct mv_host_priv *hpriv = host->private_data;
 785         return hpriv->base;
 786 }
 787
 788 static inline void __iomem *mv_ap_base(struct ata_port *ap)
 789 {
 790         return mv_port_base(mv_host_base(ap->host), ap->port_no);
 791 }
 792
 793 static inline int mv_get_hc_count(unsigned long port_flags)
 794 {
 795         return ((port_flags & MV_FLAG_DUAL_HC) ? 2 : 1);
 796 }
 797
 798 static void mv_set_edma_ptrs(void __iomem *port_mmio,
 799                              struct mv_host_priv *hpriv,
 800                              struct mv_port_priv *pp)
 801 {
 802         u32 index;
 803
 804         /*
 805          * initialize request queue
 806          */
 807         pp->req_idx &= MV_MAX_Q_DEPTH_MASK;     /* paranoia */
 808         index = pp->req_idx << EDMA_REQ_Q_PTR_SHIFT;
 809
 810         WARN_ON(pp->crqb_dma & 0x3ff);
 811         writel((pp->crqb_dma >> 16) >> 16, port_mmio + EDMA_REQ_Q_BASE_HI_OFS);
 812         writelfl((pp->crqb_dma & EDMA_REQ_Q_BASE_LO_MASK) | index,
 813                  port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
 814
 815         if (hpriv->hp_flags & MV_HP_ERRATA_XX42A0)
 816                 writelfl((pp->crqb_dma & 0xffffffff) | index,
 817                          port_mmio + EDMA_REQ_Q_OUT_PTR_OFS);
 818         else
 819                 writelfl(index, port_mmio + EDMA_REQ_Q_OUT_PTR_OFS);
 820
 821         /*
 822          * initialize response queue
 823          */
 824         pp->resp_idx &= MV_MAX_Q_DEPTH_MASK;    /* paranoia */
 825         index = pp->resp_idx << EDMA_RSP_Q_PTR_SHIFT;
 826
 827         WARN_ON(pp->crpb_dma & 0xff);
 828         writel((pp->crpb_dma >> 16) >> 16, port_mmio + EDMA_RSP_Q_BASE_HI_OFS);
 829
 830         if (hpriv->hp_flags & MV_HP_ERRATA_XX42A0)
 831                 writelfl((pp->crpb_dma & 0xffffffff) | index,
 832                          port_mmio + EDMA_RSP_Q_IN_PTR_OFS);
 833         else
 834                 writelfl(index, port_mmio + EDMA_RSP_Q_IN_PTR_OFS);
 835
 836         writelfl((pp->crpb_dma & EDMA_RSP_Q_BASE_LO_MASK) | index,
 837                  port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
 838 }
 839
 840 /**
 841  *      mv_start_dma - Enable eDMA engine
 842  *      @base: port base address
 843  *      @pp: port private data
 844  *
 845  *      Verify the local cache of the eDMA state is accurate with a
 846  *      WARN_ON.
 847  *
 848  *      LOCKING:
 849  *      Inherited from caller.
 850  */
 851 static void mv_start_dma(struct ata_port *ap, void __iomem *port_mmio,
 852                          struct mv_port_priv *pp, u8 protocol)
 853 {
 854         int want_ncq = (protocol == ATA_PROT_NCQ);
 855
 856         if (pp->pp_flags & MV_PP_FLAG_EDMA_EN) {
 857                 int using_ncq = ((pp->pp_flags & MV_PP_FLAG_NCQ_EN) != 0);
 858                 if (want_ncq != using_ncq)
 859                         mv_stop_edma(ap);
 860         }
 861         if (!(pp->pp_flags & MV_PP_FLAG_EDMA_EN)) {
 862                 struct mv_host_priv *hpriv = ap->host->private_data;
 863                 int hardport = mv_hardport_from_port(ap->port_no);
 864                 void __iomem *hc_mmio = mv_hc_base_from_port(
 865                                         mv_host_base(ap->host), hardport);
 866                 u32 hc_irq_cause, ipending;
 867
 868                 /* clear EDMA event indicators, if any */
 869                 writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
 870
 871                 /* clear EDMA interrupt indicator, if any */
 872                 hc_irq_cause = readl(hc_mmio + HC_IRQ_CAUSE_OFS);
 873                 ipending = (DEV_IRQ | DMA_IRQ) << hardport;
 874                 if (hc_irq_cause & ipending) {
 875                         writelfl(hc_irq_cause & ~ipending,
 876                                  hc_mmio + HC_IRQ_CAUSE_OFS);
 877                 }
 878
 879                 mv_edma_cfg(ap, want_ncq);
 880
 881                 /* clear FIS IRQ Cause */
 882                 writelfl(0, port_mmio + SATA_FIS_IRQ_CAUSE_OFS);
 883
 884                 mv_set_edma_ptrs(port_mmio, hpriv, pp);
 885
 886                 writelfl(EDMA_EN, port_mmio + EDMA_CMD_OFS);
 887                 pp->pp_flags |= MV_PP_FLAG_EDMA_EN;
 888         }
 889 }
 890
 891 /**
 892  *      mv_stop_edma_engine - Disable eDMA engine
 893  *      @port_mmio: io base address
 894  *
 895  *      LOCKING:
 896  *      Inherited from caller.
 897  */
 898 static int mv_stop_edma_engine(void __iomem *port_mmio)
 899 {
 900         int i;
 901
 902         /* Disable eDMA.  The disable bit auto clears. */
 903         writelfl(EDMA_DS, port_mmio + EDMA_CMD_OFS);
 904
 905         /* Wait for the chip to confirm eDMA is off. */
 906         for (i = 10000; i > 0; i--) {
 907                 u32 reg = readl(port_mmio + EDMA_CMD_OFS);
 908                 if (!(reg & EDMA_EN))
 909                         return 0;
 910                 udelay(10);
 911         }
 912         return -EIO;
 913 }
 914
 915 static int mv_stop_edma(struct ata_port *ap)
 916 {
 917         void __iomem *port_mmio = mv_ap_base(ap);
 918         struct mv_port_priv *pp = ap->private_data;
 919
 920         if (!(pp->pp_flags & MV_PP_FLAG_EDMA_EN))
 921                 return 0;
 922         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
 923         if (mv_stop_edma_engine(port_mmio)) {
 924                 ata_port_printk(ap, KERN_ERR, "Unable to stop eDMA\n");
 925                 return -EIO;
 926         }
 927         return 0;
 928 }
 929
 930 #ifdef ATA_DEBUG
 931 static void mv_dump_mem(void __iomem *start, unsigned bytes)
 932 {
 933         int b, w;
 934         for (b = 0; b < bytes; ) {
 935                 DPRINTK("%p: ", start + b);
 936                 for (w = 0; b < bytes && w < 4; w++) {
 937                         printk("%08x ", readl(start + b));
 938                         b += sizeof(u32);
 939                 }
 940                 printk("\n");
 941         }
 942 }
 943 #endif
 944
 945 static void mv_dump_pci_cfg(struct pci_dev *pdev, unsigned bytes)
 946 {
 947 #ifdef ATA_DEBUG
 948         int b, w;
 949         u32 dw;
 950         for (b = 0; b < bytes; ) {
 951                 DPRINTK("%02x: ", b);
 952                 for (w = 0; b < bytes && w < 4; w++) {
 953                         (void) pci_read_config_dword(pdev, b, &dw);
 954                         printk("%08x ", dw);
 955                         b += sizeof(u32);
 956                 }
 957                 printk("\n");
 958         }
 959 #endif
 960 }
 961 static void mv_dump_all_regs(void __iomem *mmio_base, int port,
 962                              struct pci_dev *pdev)
 963 {
 964 #ifdef ATA_DEBUG
 965         void __iomem *hc_base = mv_hc_base(mmio_base,
 966                                            port >> MV_PORT_HC_SHIFT);
 967         void __iomem *port_base;
 968         int start_port, num_ports, p, start_hc, num_hcs, hc;
 969
 970         if (0 > port) {
 971                 start_hc = start_port = 0;
 972                 num_ports = 8;          /* shld be benign for 4 port devs */
 973                 num_hcs = 2;
 974         } else {
 975                 start_hc = port >> MV_PORT_HC_SHIFT;
 976                 start_port = port;
 977                 num_ports = num_hcs = 1;
 978         }
 979         DPRINTK("All registers for port(s) %u-%u:\n", start_port,
 980                 num_ports > 1 ? num_ports - 1 : start_port);
 981
 982         if (NULL != pdev) {
 983                 DPRINTK("PCI config space regs:\n");
 984                 mv_dump_pci_cfg(pdev, 0x68);
 985         }
 986         DPRINTK("PCI regs:\n");
 987         mv_dump_mem(mmio_base+0xc00, 0x3c);
 988         mv_dump_mem(mmio_base+0xd00, 0x34);
 989         mv_dump_mem(mmio_base+0xf00, 0x4);
 990         mv_dump_mem(mmio_base+0x1d00, 0x6c);
 991         for (hc = start_hc; hc < start_hc + num_hcs; hc++) {
 992                 hc_base = mv_hc_base(mmio_base, hc);
 993                 DPRINTK("HC regs (HC %i):\n", hc);
 994                 mv_dump_mem(hc_base, 0x1c);
 995         }
 996         for (p = start_port; p < start_port + num_ports; p++) {
 997                 port_base = mv_port_base(mmio_base, p);
 998                 DPRINTK("EDMA regs (port %i):\n", p);
 999                 mv_dump_mem(port_base, 0x54);
1000                 DPRINTK("SATA regs (port %i):\n", p);
1001                 mv_dump_mem(port_base+0x300, 0x60);
1002         }
1003 #endif
1004 }
1005
1006 static unsigned int mv_scr_offset(unsigned int sc_reg_in)
1007 {
1008         unsigned int ofs;
1009
1010         switch (sc_reg_in) {
1011         case SCR_STATUS:
1012         case SCR_CONTROL:
1013         case SCR_ERROR:
1014                 ofs = SATA_STATUS_OFS + (sc_reg_in * sizeof(u32));
1015                 break;
1016         case SCR_ACTIVE:
1017                 ofs = SATA_ACTIVE_OFS;   /* active is not with the others */
1018                 break;
1019         default:
1020                 ofs = 0xffffffffU;
1021                 break;
1022         }
1023         return ofs;
1024 }
1025
1026 static int mv_scr_read(struct ata_port *ap, unsigned int sc_reg_in, u32 *val)
1027 {
1028         unsigned int ofs = mv_scr_offset(sc_reg_in);
1029
1030         if (ofs != 0xffffffffU) {
1031                 *val = readl(mv_ap_base(ap) + ofs);
1032                 return 0;
1033         } else
1034                 return -EINVAL;
1035 }
1036
1037 static int mv_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val)
1038 {
1039         unsigned int ofs = mv_scr_offset(sc_reg_in);
1040
1041         if (ofs != 0xffffffffU) {
1042                 writelfl(val, mv_ap_base(ap) + ofs);
1043                 return 0;
1044         } else
1045                 return -EINVAL;
1046 }
1047
1048 static void mv6_dev_config(struct ata_device *adev)
1049 {
1050         /*
1051          * Deal with Gen-II ("mv6") hardware quirks/restrictions:
1052          *
1053          * Gen-II does not support NCQ over a port multiplier
1054          *  (no FIS-based switching).
1055          *
1056          * We don't have hob_nsect when doing NCQ commands on Gen-II.
1057          * See mv_qc_prep() for more info.
1058          */
1059         if (adev->flags & ATA_DFLAG_NCQ) {
1060                 if (sata_pmp_attached(adev->link->ap)) {
1061                         adev->flags &= ~ATA_DFLAG_NCQ;
1062                         ata_dev_printk(adev, KERN_INFO,
1063                                 "NCQ disabled for command-based switching\n");
1064                 } else if (adev->max_sectors > GEN_II_NCQ_MAX_SECTORS) {
1065                         adev->max_sectors = GEN_II_NCQ_MAX_SECTORS;
1066                         ata_dev_printk(adev, KERN_INFO,
1067                                 "max_sectors limited to %u for NCQ\n",
1068                                 adev->max_sectors);
1069                 }
1070         }
1071 }
1072
1073 static void mv_config_fbs(void __iomem *port_mmio, int enable_fbs)
1074 {
1075         u32 old_fiscfg, new_fiscfg, old_ltmode, new_ltmode;
1076         /*
1077          * Various bit settings required for operation
1078          * in FIS-based switching (fbs) mode on GenIIe:
1079          */
1080         old_fiscfg = readl(port_mmio + FISCFG_OFS);
1081         old_ltmode = readl(port_mmio + LTMODE_OFS);
1082         if (enable_fbs) {
1083                 new_fiscfg = old_fiscfg |  FISCFG_SINGLE_SYNC;
1084                 new_ltmode = old_ltmode |  LTMODE_BIT8;
1085         } else { /* disable fbs */
1086                 new_fiscfg = old_fiscfg & ~FISCFG_SINGLE_SYNC;
1087                 new_ltmode = old_ltmode & ~LTMODE_BIT8;
1088         }
1089         if (new_fiscfg != old_fiscfg)
1090                 writelfl(new_fiscfg, port_mmio + FISCFG_OFS);
1091         if (new_ltmode != old_ltmode)
1092                 writelfl(new_ltmode, port_mmio + LTMODE_OFS);
1093 }
1094
1095 static void mv_edma_cfg(struct ata_port *ap, int want_ncq)
1096 {
1097         u32 cfg;
1098         struct mv_port_priv *pp    = ap->private_data;
1099         struct mv_host_priv *hpriv = ap->host->private_data;
1100         void __iomem *port_mmio    = mv_ap_base(ap);
1101
1102         /* set up non-NCQ EDMA configuration */
1103         cfg = EDMA_CFG_Q_DEPTH;         /* always 0x1f for *all* chips */
1104
1105         if (IS_GEN_I(hpriv))
1106                 cfg |= (1 << 8);        /* enab config burst size mask */
1107
1108         else if (IS_GEN_II(hpriv))
1109                 cfg |= EDMA_CFG_RD_BRST_EXT | EDMA_CFG_WR_BUFF_LEN;
1110
1111         else if (IS_GEN_IIE(hpriv)) {
1112                 cfg |= (1 << 23);       /* do not mask PM field in rx'd FIS */
1113                 cfg |= (1 << 22);       /* enab 4-entry host queue cache */
1114                 if (HAS_PCI(ap->host))
1115                         cfg |= (1 << 18);       /* enab early completion */
1116                 if (hpriv->hp_flags & MV_HP_CUT_THROUGH)
1117                         cfg |= (1 << 17); /* enab cut-thru (dis stor&forwrd) */
1118
1119                 if (want_ncq && sata_pmp_attached(ap)) {
1120                         cfg |= EDMA_CFG_EDMA_FBS; /* FIS-based switching */
1121                         mv_config_fbs(port_mmio, 1);
1122                 } else {
1123                         mv_config_fbs(port_mmio, 0);
1124                 }
1125         }
1126
1127         if (want_ncq) {
1128                 cfg |= EDMA_CFG_NCQ;
1129                 pp->pp_flags |=  MV_PP_FLAG_NCQ_EN;
1130         } else
1131                 pp->pp_flags &= ~MV_PP_FLAG_NCQ_EN;
1132
1133         writelfl(cfg, port_mmio + EDMA_CFG_OFS);
1134 }
1135
1136 static void mv_port_free_dma_mem(struct ata_port *ap)
1137 {
1138         struct mv_host_priv *hpriv = ap->host->private_data;
1139         struct mv_port_priv *pp = ap->private_data;
1140         int tag;
1141
1142         if (pp->crqb) {
1143                 dma_pool_free(hpriv->crqb_pool, pp->crqb, pp->crqb_dma);
1144                 pp->crqb = NULL;
1145         }
1146         if (pp->crpb) {
1147                 dma_pool_free(hpriv->crpb_pool, pp->crpb, pp->crpb_dma);
1148                 pp->crpb = NULL;
1149         }
1150         /*
1151          * For GEN_I, there's no NCQ, so we have only a single sg_tbl.
1152          * For later hardware, we have one unique sg_tbl per NCQ tag.
1153          */
1154         for (tag = 0; tag < MV_MAX_Q_DEPTH; ++tag) {
1155                 if (pp->sg_tbl[tag]) {
1156                         if (tag == 0 || !IS_GEN_I(hpriv))
1157                                 dma_pool_free(hpriv->sg_tbl_pool,
1158                                               pp->sg_tbl[tag],
1159                                               pp->sg_tbl_dma[tag]);
1160                         pp->sg_tbl[tag] = NULL;
1161                 }
1162         }
1163 }
1164
1165 /**
1166  *      mv_port_start - Port specific init/start routine.
1167  *      @ap: ATA channel to manipulate
1168  *
1169  *      Allocate and point to DMA memory, init port private memory,
1170  *      zero indices.
1171  *
1172  *      LOCKING:
1173  *      Inherited from caller.
1174  */
1175 static int mv_port_start(struct ata_port *ap)
1176 {
1177         struct device *dev = ap->host->dev;
1178         struct mv_host_priv *hpriv = ap->host->private_data;
1179         struct mv_port_priv *pp;
1180         int tag;
1181
1182         pp = devm_kzalloc(dev, sizeof(*pp), GFP_KERNEL);
1183         if (!pp)
1184                 return -ENOMEM;
1185         ap->private_data = pp;
1186
1187         pp->crqb = dma_pool_alloc(hpriv->crqb_pool, GFP_KERNEL, &pp->crqb_dma);
1188         if (!pp->crqb)
1189                 return -ENOMEM;
1190         memset(pp->crqb, 0, MV_CRQB_Q_SZ);
1191
1192         pp->crpb = dma_pool_alloc(hpriv->crpb_pool, GFP_KERNEL, &pp->crpb_dma);
1193         if (!pp->crpb)
1194                 goto out_port_free_dma_mem;
1195         memset(pp->crpb, 0, MV_CRPB_Q_SZ);
1196
1197         /*
1198          * For GEN_I, there's no NCQ, so we only allocate a single sg_tbl.
1199          * For later hardware, we need one unique sg_tbl per NCQ tag.
1200          */
1201         for (tag = 0; tag < MV_MAX_Q_DEPTH; ++tag) {
1202                 if (tag == 0 || !IS_GEN_I(hpriv)) {
1203                         pp->sg_tbl[tag] = dma_pool_alloc(hpriv->sg_tbl_pool,
1204                                               GFP_KERNEL, &pp->sg_tbl_dma[tag]);
1205                         if (!pp->sg_tbl[tag])
1206                                 goto out_port_free_dma_mem;
1207                 } else {
1208                         pp->sg_tbl[tag]     = pp->sg_tbl[0];
1209                         pp->sg_tbl_dma[tag] = pp->sg_tbl_dma[0];
1210                 }
1211         }
1212         return 0;
1213
1214 out_port_free_dma_mem:
1215         mv_port_free_dma_mem(ap);
1216         return -ENOMEM;
1217 }
1218
1219 /**
1220  *      mv_port_stop - Port specific cleanup/stop routine.
1221  *      @ap: ATA channel to manipulate
1222  *
1223  *      Stop DMA, cleanup port memory.
1224  *
1225  *      LOCKING:
1226  *      This routine uses the host lock to protect the DMA stop.
1227  */
1228 static void mv_port_stop(struct ata_port *ap)
1229 {
1230         mv_stop_edma(ap);
1231         mv_port_free_dma_mem(ap);
1232 }
1233
1234 /**
1235  *      mv_fill_sg - Fill out the Marvell ePRD (scatter gather) entries
1236  *      @qc: queued command whose SG list to source from
1237  *
1238  *      Populate the SG list and mark the last entry.
1239  *
1240  *      LOCKING:
1241  *      Inherited from caller.
1242  */
1243 static void mv_fill_sg(struct ata_queued_cmd *qc)
1244 {
1245         struct mv_port_priv *pp = qc->ap->private_data;
1246         struct scatterlist *sg;
1247         struct mv_sg *mv_sg, *last_sg = NULL;
1248         unsigned int si;
1249
1250         mv_sg = pp->sg_tbl[qc->tag];
1251         for_each_sg(qc->sg, sg, qc->n_elem, si) {
1252                 dma_addr_t addr = sg_dma_address(sg);
1253                 u32 sg_len = sg_dma_len(sg);
1254
1255                 while (sg_len) {
1256                         u32 offset = addr & 0xffff;
1257                         u32 len = sg_len;
1258
1259                         if ((offset + sg_len > 0x10000))
1260                                 len = 0x10000 - offset;
1261
1262                         mv_sg->addr = cpu_to_le32(addr & 0xffffffff);
1263                         mv_sg->addr_hi = cpu_to_le32((addr >> 16) >> 16);
1264                         mv_sg->flags_size = cpu_to_le32(len & 0xffff);
1265
1266                         sg_len -= len;
1267                         addr += len;
1268
1269                         last_sg = mv_sg;
1270                         mv_sg++;
1271                 }
1272         }
1273
1274         if (likely(last_sg))
1275                 last_sg->flags_size |= cpu_to_le32(EPRD_FLAG_END_OF_TBL);
1276 }
1277
1278 static void mv_crqb_pack_cmd(__le16 *cmdw, u8 data, u8 addr, unsigned last)
1279 {
1280         u16 tmp = data | (addr << CRQB_CMD_ADDR_SHIFT) | CRQB_CMD_CS |
1281                 (last ? CRQB_CMD_LAST : 0);
1282         *cmdw = cpu_to_le16(tmp);
1283 }
1284
1285 /**
1286  *      mv_qc_prep - Host specific command preparation.
1287  *      @qc: queued command to prepare
1288  *
1289  *      This routine simply redirects to the general purpose routine
1290  *      if command is not DMA.  Else, it handles prep of the CRQB
1291  *      (command request block), does some sanity checking, and calls
1292  *      the SG load routine.
1293  *
1294  *      LOCKING:
1295  *      Inherited from caller.
1296  */
1297 static void mv_qc_prep(struct ata_queued_cmd *qc)
1298 {
1299         struct ata_port *ap = qc->ap;
1300         struct mv_port_priv *pp = ap->private_data;
1301         __le16 *cw;
1302         struct ata_taskfile *tf;
1303         u16 flags = 0;
1304         unsigned in_index;
1305
1306         if ((qc->tf.protocol != ATA_PROT_DMA) &&
1307             (qc->tf.protocol != ATA_PROT_NCQ))
1308                 return;
1309
1310         /* Fill in command request block
1311          */
1312         if (!(qc->tf.flags & ATA_TFLAG_WRITE))
1313                 flags |= CRQB_FLAG_READ;
1314         WARN_ON(MV_MAX_Q_DEPTH <= qc->tag);
1315         flags |= qc->tag << CRQB_TAG_SHIFT;
1316         flags |= (qc->dev->link->pmp & 0xf) << CRQB_PMP_SHIFT;
1317
1318         /* get current queue index from software */
1319         in_index = pp->req_idx;
1320
1321         pp->crqb[in_index].sg_addr =
1322                 cpu_to_le32(pp->sg_tbl_dma[qc->tag] & 0xffffffff);
1323         pp->crqb[in_index].sg_addr_hi =
1324                 cpu_to_le32((pp->sg_tbl_dma[qc->tag] >> 16) >> 16);
1325         pp->crqb[in_index].ctrl_flags = cpu_to_le16(flags);
1326
1327         cw = &pp->crqb[in_index].ata_cmd[0];
1328         tf = &qc->tf;
1329
1330         /* Sadly, the CRQB cannot accomodate all registers--there are
1331          * only 11 bytes...so we must pick and choose required
1332          * registers based on the command.  So, we drop feature and
1333          * hob_feature for [RW] DMA commands, but they are needed for
1334          * NCQ.  NCQ will drop hob_nsect.
1335          */
1336         switch (tf->command) {
1337         case ATA_CMD_READ:
1338         case ATA_CMD_READ_EXT:
1339         case ATA_CMD_WRITE:
1340         case ATA_CMD_WRITE_EXT:
1341         case ATA_CMD_WRITE_FUA_EXT:
1342                 mv_crqb_pack_cmd(cw++, tf->hob_nsect, ATA_REG_NSECT, 0);
1343                 break;
1344         case ATA_CMD_FPDMA_READ:
1345         case ATA_CMD_FPDMA_WRITE:
1346                 mv_crqb_pack_cmd(cw++, tf->hob_feature, ATA_REG_FEATURE, 0);
1347                 mv_crqb_pack_cmd(cw++, tf->feature, ATA_REG_FEATURE, 0);
1348                 break;
1349         default:
1350                 /* The only other commands EDMA supports in non-queued and
1351                  * non-NCQ mode are: [RW] STREAM DMA and W DMA FUA EXT, none
1352                  * of which are defined/used by Linux.  If we get here, this
1353                  * driver needs work.
1354                  *
1355                  * FIXME: modify libata to give qc_prep a return value and
1356                  * return error here.
1357                  */
1358                 BUG_ON(tf->command);
1359                 break;
1360         }
1361         mv_crqb_pack_cmd(cw++, tf->nsect, ATA_REG_NSECT, 0);
1362         mv_crqb_pack_cmd(cw++, tf->hob_lbal, ATA_REG_LBAL, 0);
1363         mv_crqb_pack_cmd(cw++, tf->lbal, ATA_REG_LBAL, 0);
1364         mv_crqb_pack_cmd(cw++, tf->hob_lbam, ATA_REG_LBAM, 0);
1365         mv_crqb_pack_cmd(cw++, tf->lbam, ATA_REG_LBAM, 0);
1366         mv_crqb_pack_cmd(cw++, tf->hob_lbah, ATA_REG_LBAH, 0);
1367         mv_crqb_pack_cmd(cw++, tf->lbah, ATA_REG_LBAH, 0);
1368         mv_crqb_pack_cmd(cw++, tf->device, ATA_REG_DEVICE, 0);
1369         mv_crqb_pack_cmd(cw++, tf->command, ATA_REG_CMD, 1);    /* last */
1370
1371         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
1372                 return;
1373         mv_fill_sg(qc);
1374 }
1375
1376 /**
1377  *      mv_qc_prep_iie - Host specific command preparation.
1378  *      @qc: queued command to prepare
1379  *
1380  *      This routine simply redirects to the general purpose routine
1381  *      if command is not DMA.  Else, it handles prep of the CRQB
1382  *      (command request block), does some sanity checking, and calls
1383  *      the SG load routine.
1384  *
1385  *      LOCKING:
1386  *      Inherited from caller.
1387  */
1388 static void mv_qc_prep_iie(struct ata_queued_cmd *qc)
1389 {
1390         struct ata_port *ap = qc->ap;
1391         struct mv_port_priv *pp = ap->private_data;
1392         struct mv_crqb_iie *crqb;
1393         struct ata_taskfile *tf;
1394         unsigned in_index;
1395         u32 flags = 0;
1396
1397         if ((qc->tf.protocol != ATA_PROT_DMA) &&
1398             (qc->tf.protocol != ATA_PROT_NCQ))
1399                 return;
1400
1401         /* Fill in Gen IIE command request block */
1402         if (!(qc->tf.flags & ATA_TFLAG_WRITE))
1403                 flags |= CRQB_FLAG_READ;
1404
1405         WARN_ON(MV_MAX_Q_DEPTH <= qc->tag);
1406         flags |= qc->tag << CRQB_TAG_SHIFT;
1407         flags |= qc->tag << CRQB_HOSTQ_SHIFT;
1408         flags |= (qc->dev->link->pmp & 0xf) << CRQB_PMP_SHIFT;
1409
1410         /* get current queue index from software */
1411         in_index = pp->req_idx;
1412
1413         crqb = (struct mv_crqb_iie *) &pp->crqb[in_index];
1414         crqb->addr = cpu_to_le32(pp->sg_tbl_dma[qc->tag] & 0xffffffff);
1415         crqb->addr_hi = cpu_to_le32((pp->sg_tbl_dma[qc->tag] >> 16) >> 16);
1416         crqb->flags = cpu_to_le32(flags);
1417
1418         tf = &qc->tf;
1419         crqb->ata_cmd[0] = cpu_to_le32(
1420                         (tf->command << 16) |
1421                         (tf->feature << 24)
1422                 );
1423         crqb->ata_cmd[1] = cpu_to_le32(
1424                         (tf->lbal << 0) |
1425                         (tf->lbam << 8) |
1426                         (tf->lbah << 16) |
1427                         (tf->device << 24)
1428                 );
1429         crqb->ata_cmd[2] = cpu_to_le32(
1430                         (tf->hob_lbal << 0) |
1431                         (tf->hob_lbam << 8) |
1432                         (tf->hob_lbah << 16) |
1433                         (tf->hob_feature << 24)
1434                 );
1435         crqb->ata_cmd[3] = cpu_to_le32(
1436                         (tf->nsect << 0) |
1437                         (tf->hob_nsect << 8)
1438                 );
1439
1440         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
1441                 return;
1442         mv_fill_sg(qc);
1443 }
1444
1445 /**
1446  *      mv_qc_issue - Initiate a command to the host
1447  *      @qc: queued command to start
1448  *
1449  *      This routine simply redirects to the general purpose routine
1450  *      if command is not DMA.  Else, it sanity checks our local
1451  *      caches of the request producer/consumer indices then enables
1452  *      DMA and bumps the request producer index.
1453  *
1454  *      LOCKING:
1455  *      Inherited from caller.
1456  */
1457 static unsigned int mv_qc_issue(struct ata_queued_cmd *qc)
1458 {
1459         struct ata_port *ap = qc->ap;
1460         void __iomem *port_mmio = mv_ap_base(ap);
1461         struct mv_port_priv *pp = ap->private_data;
1462         u32 in_index;
1463
1464         if ((qc->tf.protocol != ATA_PROT_DMA) &&
1465             (qc->tf.protocol != ATA_PROT_NCQ)) {
1466                 /*
1467                  * We're about to send a non-EDMA capable command to the
1468                  * port.  Turn off EDMA so there won't be problems accessing
1469                  * shadow block, etc registers.
1470                  */
1471                 mv_stop_edma(ap);
1472                 mv_pmp_select(ap, qc->dev->link->pmp);
1473                 return ata_sff_qc_issue(qc);
1474         }
1475
1476         mv_start_dma(ap, port_mmio, pp, qc->tf.protocol);
1477
1478         pp->req_idx = (pp->req_idx + 1) & MV_MAX_Q_DEPTH_MASK;
1479         in_index = pp->req_idx << EDMA_REQ_Q_PTR_SHIFT;
1480
1481         /* and write the request in pointer to kick the EDMA to life */
1482         writelfl((pp->crqb_dma & EDMA_REQ_Q_BASE_LO_MASK) | in_index,
1483                  port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
1484
1485         return 0;
1486 }
1487
1488 static struct ata_queued_cmd *mv_get_active_qc(struct ata_port *ap)
1489 {
1490         struct mv_port_priv *pp = ap->private_data;
1491         struct ata_queued_cmd *qc;
1492
1493         if (pp->pp_flags & MV_PP_FLAG_NCQ_EN)
1494                 return NULL;
1495         qc = ata_qc_from_tag(ap, ap->link.active_tag);
1496         if (qc && (qc->tf.flags & ATA_TFLAG_POLLING))
1497                 qc = NULL;
1498         return qc;
1499 }
1500
1501 static void mv_unexpected_intr(struct ata_port *ap)
1502 {
1503         struct mv_port_priv *pp = ap->private_data;
1504         struct ata_eh_info *ehi = &ap->link.eh_info;
1505         char *when = "";
1506
1507         /*
1508          * We got a device interrupt from something that
1509          * was supposed to be using EDMA or polling.
1510          */
1511         ata_ehi_clear_desc(ehi);
1512         if (pp->pp_flags & MV_PP_FLAG_EDMA_EN) {
1513                 when = " while EDMA enabled";
1514         } else {
1515                 struct ata_queued_cmd *qc = ata_qc_from_tag(ap, ap->link.active_tag);
1516                 if (qc && (qc->tf.flags & ATA_TFLAG_POLLING))
1517                         when = " while polling";
1518         }
1519         ata_ehi_push_desc(ehi, "unexpected device interrupt%s", when);
1520         ehi->err_mask |= AC_ERR_OTHER;
1521         ehi->action   |= ATA_EH_RESET;
1522         ata_port_freeze(ap);
1523 }
1524
1525 /**
1526  *      mv_err_intr - Handle error interrupts on the port
1527  *      @ap: ATA channel to manipulate
1528  *      @qc: affected command (non-NCQ), or NULL
1529  *
1530  *      Most cases require a full reset of the chip's state machine,
1531  *      which also performs a COMRESET.
1532  *      Also, if the port disabled DMA, update our cached copy to match.
1533  *
1534  *      LOCKING:
1535  *      Inherited from caller.
1536  */
1537 static void mv_err_intr(struct ata_port *ap, struct ata_queued_cmd *qc)
1538 {
1539         void __iomem *port_mmio = mv_ap_base(ap);
1540         u32 edma_err_cause, eh_freeze_mask, serr = 0;
1541         struct mv_port_priv *pp = ap->private_data;
1542         struct mv_host_priv *hpriv = ap->host->private_data;
1543         unsigned int action = 0, err_mask = 0;
1544         struct ata_eh_info *ehi = &ap->link.eh_info;
1545
1546         ata_ehi_clear_desc(ehi);
1547
1548         /*
1549          * Read and clear the err_cause bits.  This won't actually
1550          * clear for some errors (eg. SError), but we will be doing
1551          * a hard reset in those cases regardless, which *will* clear it.
1552          */
1553         edma_err_cause = readl(port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
1554         writelfl(~edma_err_cause, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
1555
1556         ata_ehi_push_desc(ehi, "edma_err_cause=%08x", edma_err_cause);
1557
1558         /*
1559          * All generations share these EDMA error cause bits:
1560          */
1561         if (edma_err_cause & EDMA_ERR_DEV)
1562                 err_mask |= AC_ERR_DEV;
1563         if (edma_err_cause & (EDMA_ERR_D_PAR | EDMA_ERR_PRD_PAR |
1564                         EDMA_ERR_CRQB_PAR | EDMA_ERR_CRPB_PAR |
1565                         EDMA_ERR_INTRL_PAR)) {
1566                 err_mask |= AC_ERR_ATA_BUS;
1567                 action |= ATA_EH_RESET;
1568                 ata_ehi_push_desc(ehi, "parity error");
1569         }
1570         if (edma_err_cause & (EDMA_ERR_DEV_DCON | EDMA_ERR_DEV_CON)) {
1571                 ata_ehi_hotplugged(ehi);
1572                 ata_ehi_push_desc(ehi, edma_err_cause & EDMA_ERR_DEV_DCON ?
1573                         "dev disconnect" : "dev connect");
1574                 action |= ATA_EH_RESET;
1575         }
1576
1577         /*
1578          * Gen-I has a different SELF_DIS bit,
1579          * different FREEZE bits, and no SERR bit:
1580          */
1581         if (IS_GEN_I(hpriv)) {
1582                 eh_freeze_mask = EDMA_EH_FREEZE_5;
1583                 if (edma_err_cause & EDMA_ERR_SELF_DIS_5) {
1584                         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
1585                         ata_ehi_push_desc(ehi, "EDMA self-disable");
1586                 }
1587         } else {
1588                 eh_freeze_mask = EDMA_EH_FREEZE;
1589                 if (edma_err_cause & EDMA_ERR_SELF_DIS) {
1590                         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
1591                         ata_ehi_push_desc(ehi, "EDMA self-disable");
1592                 }
1593                 if (edma_err_cause & EDMA_ERR_SERR) {
1594                         /*
1595                          * Ensure that we read our own SCR, not a pmp link SCR:
1596                          */
1597                         ap->ops->scr_read(ap, SCR_ERROR, &serr);
1598                         /*
1599                          * Don't clear SError here; leave it for libata-eh:
1600                          */
1601                         ata_ehi_push_desc(ehi, "SError=%08x", serr);
1602                         err_mask |= AC_ERR_ATA_BUS;
1603                         action |= ATA_EH_RESET;
1604                 }
1605         }
1606
1607         if (!err_mask) {
1608                 err_mask = AC_ERR_OTHER;
1609                 action |= ATA_EH_RESET;
1610         }
1611
1612         ehi->serror |= serr;
1613         ehi->action |= action;
1614
1615         if (qc)
1616                 qc->err_mask |= err_mask;
1617         else
1618                 ehi->err_mask |= err_mask;
1619
1620         if (edma_err_cause & eh_freeze_mask)
1621                 ata_port_freeze(ap);
1622         else
1623                 ata_port_abort(ap);
1624 }
1625
1626 static void mv_process_crpb_response(struct ata_port *ap,
1627                 struct mv_crpb *response, unsigned int tag, int ncq_enabled)
1628 {
1629         struct ata_queued_cmd *qc = ata_qc_from_tag(ap, tag);
1630
1631         if (qc) {
1632                 u8 ata_status;
1633                 u16 edma_status = le16_to_cpu(response->flags);
1634                 /*
1635                  * edma_status from a response queue entry:
1636                  *   LSB is from EDMA_ERR_IRQ_CAUSE_OFS (non-NCQ only).
1637                  *   MSB is saved ATA status from command completion.
1638                  */
1639                 if (!ncq_enabled) {
1640                         u8 err_cause = edma_status & 0xff & ~EDMA_ERR_DEV;
1641                         if (err_cause) {
1642                                 /*
1643                                  * Error will be seen/handled by mv_err_intr().
1644                                  * So do nothing at all here.
1645                                  */
1646                                 return;
1647                         }
1648                 }
1649                 ata_status = edma_status >> CRPB_FLAG_STATUS_SHIFT;
1650                 qc->err_mask |= ac_err_mask(ata_status);
1651                 ata_qc_complete(qc);
1652         } else {
1653                 ata_port_printk(ap, KERN_ERR, "%s: no qc for tag=%d\n",
1654                                 __func__, tag);
1655         }
1656 }
1657
1658 static void mv_process_crpb_entries(struct ata_port *ap, struct mv_port_priv *pp)
1659 {
1660         void __iomem *port_mmio = mv_ap_base(ap);
1661         struct mv_host_priv *hpriv = ap->host->private_data;
1662         u32 in_index;
1663         bool work_done = false;
1664         int ncq_enabled = (pp->pp_flags & MV_PP_FLAG_NCQ_EN);
1665
1666         /* Get the hardware queue position index */
1667         in_index = (readl(port_mmio + EDMA_RSP_Q_IN_PTR_OFS)
1668                         >> EDMA_RSP_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK;
1669
1670         /* Process new responses from since the last time we looked */
1671         while (in_index != pp->resp_idx) {
1672                 unsigned int tag;
1673                 struct mv_crpb *response = &pp->crpb[pp->resp_idx];
1674
1675                 pp->resp_idx = (pp->resp_idx + 1) & MV_MAX_Q_DEPTH_MASK;
1676
1677                 if (IS_GEN_I(hpriv)) {
1678                         /* 50xx: no NCQ, only one command active at a time */
1679                         tag = ap->link.active_tag;
1680                 } else {
1681                         /* Gen II/IIE: get command tag from CRPB entry */
1682                         tag = le16_to_cpu(response->id) & 0x1f;
1683                 }
1684                 mv_process_crpb_response(ap, response, tag, ncq_enabled);
1685                 work_done = true;
1686         }
1687
1688         /* Update the software queue position index in hardware */
1689         if (work_done)
1690                 writelfl((pp->crpb_dma & EDMA_RSP_Q_BASE_LO_MASK) |
1691                          (pp->resp_idx << EDMA_RSP_Q_PTR_SHIFT),
1692                          port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
1693 }
1694
1695 /**
1696  *      mv_host_intr - Handle all interrupts on the given host controller
1697  *      @host: host specific structure
1698  *      @main_irq_cause: Main interrupt cause register for the chip.
1699  *
1700  *      LOCKING:
1701  *      Inherited from caller.
1702  */
1703 static int mv_host_intr(struct ata_host *host, u32 main_irq_cause)
1704 {
1705         struct mv_host_priv *hpriv = host->private_data;
1706         void __iomem *mmio = hpriv->base, *hc_mmio = NULL;
1707         u32 hc_irq_cause = 0;
1708         unsigned int handled = 0, port;
1709
1710         for (port = 0; port < hpriv->n_ports; port++) {
1711                 struct ata_port *ap = host->ports[port];
1712                 struct mv_port_priv *pp;
1713                 unsigned int shift, hardport, port_cause;
1714                 /*
1715                  * When we move to the second hc, flag our cached
1716                  * copies of hc_mmio (and hc_irq_cause) as invalid again.
1717                  */
1718                 if (port == MV_PORTS_PER_HC)
1719                         hc_mmio = NULL;
1720                 /*
1721                  * Do nothing if port is not interrupting or is disabled:
1722                  */
1723                 MV_PORT_TO_SHIFT_AND_HARDPORT(port, shift, hardport);
1724                 port_cause = (main_irq_cause >> shift) & (DONE_IRQ | ERR_IRQ);
1725                 if (!port_cause || !ap || (ap->flags & ATA_FLAG_DISABLED))
1726                         continue;
1727                 /*
1728                  * Each hc within the host has its own hc_irq_cause register.
1729                  * We defer reading it until we know we need it, right now:
1730                  *
1731                  * FIXME later: we don't really need to read this register
1732                  * (some logic changes required below if we go that way),
1733                  * because it doesn't tell us anything new.  But we do need
1734                  * to write to it, outside the top of this loop,
1735                  * to reset the interrupt triggers for next time.
1736                  */
1737                 if (!hc_mmio) {
1738                         hc_mmio = mv_hc_base_from_port(mmio, port);
1739                         hc_irq_cause = readl(hc_mmio + HC_IRQ_CAUSE_OFS);
1740                         writelfl(~hc_irq_cause, hc_mmio + HC_IRQ_CAUSE_OFS);
1741                         handled = 1;
1742                 }
1743                 /*
1744                  * Process completed CRPB response(s) before other events.
1745                  */
1746                 pp = ap->private_data;
1747                 if (hc_irq_cause & (DMA_IRQ << hardport)) {
1748                         if (pp->pp_flags & MV_PP_FLAG_EDMA_EN)
1749                                 mv_process_crpb_entries(ap, pp);
1750                 }
1751                 /*
1752                  * Handle chip-reported errors, or continue on to handle PIO.
1753                  */
1754                 if (unlikely(port_cause & ERR_IRQ)) {
1755                         mv_err_intr(ap, mv_get_active_qc(ap));
1756                 } else if (hc_irq_cause & (DEV_IRQ << hardport)) {
1757                         if (!(pp->pp_flags & MV_PP_FLAG_EDMA_EN)) {
1758                                 struct ata_queued_cmd *qc = mv_get_active_qc(ap);
1759                                 if (qc) {
1760                                         ata_sff_host_intr(ap, qc);
1761                                         continue;
1762                                 }
1763                         }
1764                         mv_unexpected_intr(ap);
1765                 }
1766         }
1767         return handled;
1768 }
1769
1770 static int mv_pci_error(struct ata_host *host, void __iomem *mmio)
1771 {
1772         struct mv_host_priv *hpriv = host->private_data;
1773         struct ata_port *ap;
1774         struct ata_queued_cmd *qc;
1775         struct ata_eh_info *ehi;
1776         unsigned int i, err_mask, printed = 0;
1777         u32 err_cause;
1778
1779         err_cause = readl(mmio + hpriv->irq_cause_ofs);
1780
1781         dev_printk(KERN_ERR, host->dev, "PCI ERROR; PCI IRQ cause=0x%08x\n",
1782                    err_cause);
1783
1784         DPRINTK("All regs @ PCI error\n");
1785         mv_dump_all_regs(mmio, -1, to_pci_dev(host->dev));
1786
1787         writelfl(0, mmio + hpriv->irq_cause_ofs);
1788
1789         for (i = 0; i < host->n_ports; i++) {
1790                 ap = host->ports[i];
1791                 if (!ata_link_offline(&ap->link)) {
1792                         ehi = &ap->link.eh_info;
1793                         ata_ehi_clear_desc(ehi);
1794                         if (!printed++)
1795                                 ata_ehi_push_desc(ehi,
1796                                         "PCI err cause 0x%08x", err_cause);
1797                         err_mask = AC_ERR_HOST_BUS;
1798                         ehi->action = ATA_EH_RESET;
1799                         qc = ata_qc_from_tag(ap, ap->link.active_tag);
1800                         if (qc)
1801                                 qc->err_mask |= err_mask;
1802                         else
1803                                 ehi->err_mask |= err_mask;
1804
1805                         ata_port_freeze(ap);
1806                 }
1807         }
1808         return 1;       /* handled */
1809 }
1810
1811 /**
1812  *      mv_interrupt - Main interrupt event handler
1813  *      @irq: unused
1814  *      @dev_instance: private data; in this case the host structure
1815  *
1816  *      Read the read only register to determine if any host
1817  *      controllers have pending interrupts.  If so, call lower level
1818  *      routine to handle.  Also check for PCI errors which are only
1819  *      reported here.
1820  *
1821  *      LOCKING:
1822  *      This routine holds the host lock while processing pending
1823  *      interrupts.
1824  */
1825 static irqreturn_t mv_interrupt(int irq, void *dev_instance)
1826 {
1827         struct ata_host *host = dev_instance;
1828         struct mv_host_priv *hpriv = host->private_data;
1829         unsigned int handled = 0;
1830         u32 main_irq_cause, main_irq_mask;
1831
1832         spin_lock(&host->lock);
1833         main_irq_cause = readl(hpriv->main_irq_cause_addr);
1834         main_irq_mask  = readl(hpriv->main_irq_mask_addr);
1835         /*
1836          * Deal with cases where we either have nothing pending, or have read
1837          * a bogus register value which can indicate HW removal or PCI fault.
1838          */
1839         if ((main_irq_cause & main_irq_mask) && (main_irq_cause != 0xffffffffU)) {
1840                 if (unlikely((main_irq_cause & PCI_ERR) && HAS_PCI(host)))
1841                         handled = mv_pci_error(host, hpriv->base);
1842                 else
1843                         handled = mv_host_intr(host, main_irq_cause);
1844         }
1845         spin_unlock(&host->lock);
1846         return IRQ_RETVAL(handled);
1847 }
1848
1849 static unsigned int mv5_scr_offset(unsigned int sc_reg_in)
1850 {
1851         unsigned int ofs;
1852
1853         switch (sc_reg_in) {
1854         case SCR_STATUS:
1855         case SCR_ERROR:
1856         case SCR_CONTROL:
1857                 ofs = sc_reg_in * sizeof(u32);
1858                 break;
1859         default:
1860                 ofs = 0xffffffffU;
1861                 break;
1862         }
1863         return ofs;
1864 }
1865
1866 static int mv5_scr_read(struct ata_port *ap, unsigned int sc_reg_in, u32 *val)
1867 {
1868         struct mv_host_priv *hpriv = ap->host->private_data;
1869         void __iomem *mmio = hpriv->base;
1870         void __iomem *addr = mv5_phy_base(mmio, ap->port_no);
1871         unsigned int ofs = mv5_scr_offset(sc_reg_in);
1872
1873         if (ofs != 0xffffffffU) {
1874                 *val = readl(addr + ofs);
1875                 return 0;
1876         } else
1877                 return -EINVAL;
1878 }
1879
1880 static int mv5_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val)
1881 {
1882         struct mv_host_priv *hpriv = ap->host->private_data;
1883         void __iomem *mmio = hpriv->base;
1884         void __iomem *addr = mv5_phy_base(mmio, ap->port_no);
1885         unsigned int ofs = mv5_scr_offset(sc_reg_in);
1886
1887         if (ofs != 0xffffffffU) {
1888                 writelfl(val, addr + ofs);
1889                 return 0;
1890         } else
1891                 return -EINVAL;
1892 }
1893
1894 static void mv5_reset_bus(struct ata_host *host, void __iomem *mmio)
1895 {
1896         struct pci_dev *pdev = to_pci_dev(host->dev);
1897         int early_5080;
1898
1899         early_5080 = (pdev->device == 0x5080) && (pdev->revision == 0);
1900
1901         if (!early_5080) {
1902                 u32 tmp = readl(mmio + MV_PCI_EXP_ROM_BAR_CTL);
1903                 tmp |= (1 << 0);
1904                 writel(tmp, mmio + MV_PCI_EXP_ROM_BAR_CTL);
1905         }
1906
1907         mv_reset_pci_bus(host, mmio);
1908 }
1909
1910 static void mv5_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio)
1911 {
1912         writel(0x0fcfffff, mmio + MV_FLASH_CTL_OFS);
1913 }
1914
1915 static void mv5_read_preamp(struct mv_host_priv *hpriv, int idx,
1916                            void __iomem *mmio)
1917 {
1918         void __iomem *phy_mmio = mv5_phy_base(mmio, idx);
1919         u32 tmp;
1920
1921         tmp = readl(phy_mmio + MV5_PHY_MODE);
1922
1923         hpriv->signal[idx].pre = tmp & 0x1800;  /* bits 12:11 */
1924         hpriv->signal[idx].amps = tmp & 0xe0;   /* bits 7:5 */
1925 }
1926
1927 static void mv5_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio)
1928 {
1929         u32 tmp;
1930
1931         writel(0, mmio + MV_GPIO_PORT_CTL_OFS);
1932
1933         /* FIXME: handle MV_HP_ERRATA_50XXB2 errata */
1934
1935         tmp = readl(mmio + MV_PCI_EXP_ROM_BAR_CTL);
1936         tmp |= ~(1 << 0);
1937         writel(tmp, mmio + MV_PCI_EXP_ROM_BAR_CTL);
1938 }
1939
1940 static void mv5_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
1941                            unsigned int port)
1942 {
1943         void __iomem *phy_mmio = mv5_phy_base(mmio, port);
1944         const u32 mask = (1<<12) | (1<<11) | (1<<7) | (1<<6) | (1<<5);
1945         u32 tmp;
1946         int fix_apm_sq = (hpriv->hp_flags & MV_HP_ERRATA_50XXB0);
1947
1948         if (fix_apm_sq) {
1949                 tmp = readl(phy_mmio + MV5_LTMODE_OFS);
1950                 tmp |= (1 << 19);
1951                 writel(tmp, phy_mmio + MV5_LTMODE_OFS);
1952
1953                 tmp = readl(phy_mmio + MV5_PHY_CTL_OFS);
1954                 tmp &= ~0x3;
1955                 tmp |= 0x1;
1956                 writel(tmp, phy_mmio + MV5_PHY_CTL_OFS);
1957         }
1958
1959         tmp = readl(phy_mmio + MV5_PHY_MODE);
1960         tmp &= ~mask;
1961         tmp |= hpriv->signal[port].pre;
1962         tmp |= hpriv->signal[port].amps;
1963         writel(tmp, phy_mmio + MV5_PHY_MODE);
1964 }
1965
1966
1967 #undef ZERO
1968 #define ZERO(reg) writel(0, port_mmio + (reg))
1969 static void mv5_reset_hc_port(struct mv_host_priv *hpriv, void __iomem *mmio,
1970                              unsigned int port)
1971 {
1972         void __iomem *port_mmio = mv_port_base(mmio, port);
1973
1974         mv_reset_channel(hpriv, mmio, port);
1975
1976         ZERO(0x028);    /* command */
1977         writel(0x11f, port_mmio + EDMA_CFG_OFS);
1978         ZERO(0x004);    /* timer */
1979         ZERO(0x008);    /* irq err cause */
1980         ZERO(0x00c);    /* irq err mask */
1981         ZERO(0x010);    /* rq bah */
1982         ZERO(0x014);    /* rq inp */
1983         ZERO(0x018);    /* rq outp */
1984         ZERO(0x01c);    /* respq bah */
1985         ZERO(0x024);    /* respq outp */
1986         ZERO(0x020);    /* respq inp */
1987         ZERO(0x02c);    /* test control */
1988         writel(0xbc, port_mmio + EDMA_IORDY_TMOUT_OFS);
1989 }
1990 #undef ZERO
1991
1992 #define ZERO(reg) writel(0, hc_mmio + (reg))
1993 static void mv5_reset_one_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
1994                         unsigned int hc)
1995 {
1996         void __iomem *hc_mmio = mv_hc_base(mmio, hc);
1997         u32 tmp;
1998
1999         ZERO(0x00c);
2000         ZERO(0x010);
2001         ZERO(0x014);
2002         ZERO(0x018);
2003
2004         tmp = readl(hc_mmio + 0x20);
2005         tmp &= 0x1c1c1c1c;
2006         tmp |= 0x03030303;
2007         writel(tmp, hc_mmio + 0x20);
2008 }
2009 #undef ZERO
2010
2011 static int mv5_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
2012                         unsigned int n_hc)
2013 {
2014         unsigned int hc, port;
2015
2016         for (hc = 0; hc < n_hc; hc++) {
2017                 for (port = 0; port < MV_PORTS_PER_HC; port++)
2018                         mv5_reset_hc_port(hpriv, mmio,
2019                                           (hc * MV_PORTS_PER_HC) + port);
2020
2021                 mv5_reset_one_hc(hpriv, mmio, hc);
2022         }
2023
2024         return 0;
2025 }
2026
2027 #undef ZERO
2028 #define ZERO(reg) writel(0, mmio + (reg))
2029 static void mv_reset_pci_bus(struct ata_host *host, void __iomem *mmio)
2030 {
2031         struct mv_host_priv *hpriv = host->private_data;
2032         u32 tmp;
2033
2034         tmp = readl(mmio + MV_PCI_MODE_OFS);
2035         tmp &= 0xff00ffff;
2036         writel(tmp, mmio + MV_PCI_MODE_OFS);
2037
2038         ZERO(MV_PCI_DISC_TIMER);
2039         ZERO(MV_PCI_MSI_TRIGGER);
2040         writel(0x000100ff, mmio + MV_PCI_XBAR_TMOUT_OFS);
2041         ZERO(PCI_HC_MAIN_IRQ_MASK_OFS);
2042         ZERO(MV_PCI_SERR_MASK);
2043         ZERO(hpriv->irq_cause_ofs);
2044         ZERO(hpriv->irq_mask_ofs);
2045         ZERO(MV_PCI_ERR_LOW_ADDRESS);
2046         ZERO(MV_PCI_ERR_HIGH_ADDRESS);
2047         ZERO(MV_PCI_ERR_ATTRIBUTE);
2048         ZERO(MV_PCI_ERR_COMMAND);
2049 }
2050 #undef ZERO
2051
2052 static void mv6_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio)
2053 {
2054         u32 tmp;
2055
2056         mv5_reset_flash(hpriv, mmio);
2057
2058         tmp = readl(mmio + MV_GPIO_PORT_CTL_OFS);
2059         tmp &= 0x3;
2060         tmp |= (1 << 5) | (1 << 6);
2061         writel(tmp, mmio + MV_GPIO_PORT_CTL_OFS);
2062 }
2063
2064 /**
2065  *      mv6_reset_hc - Perform the 6xxx global soft reset
2066  *      @mmio: base address of the HBA
2067  *
2068  *      This routine only applies to 6xxx parts.
2069  *
2070  *      LOCKING:
2071  *      Inherited from caller.
2072  */
2073 static int mv6_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
2074                         unsigned int n_hc)
2075 {
2076         void __iomem *reg = mmio + PCI_MAIN_CMD_STS_OFS;
2077         int i, rc = 0;
2078         u32 t;
2079
2080         /* Following procedure defined in PCI "main command and status
2081          * register" table.
2082          */
2083         t = readl(reg);
2084         writel(t | STOP_PCI_MASTER, reg);
2085
2086         for (i = 0; i < 1000; i++) {
2087                 udelay(1);
2088                 t = readl(reg);
2089                 if (PCI_MASTER_EMPTY & t)
2090                         break;
2091         }
2092         if (!(PCI_MASTER_EMPTY & t)) {
2093                 printk(KERN_ERR DRV_NAME ": PCI master won't flush\n");
2094                 rc = 1;
2095                 goto done;
2096         }
2097
2098         /* set reset */
2099         i = 5;
2100         do {
2101                 writel(t | GLOB_SFT_RST, reg);
2102                 t = readl(reg);
2103                 udelay(1);
2104         } while (!(GLOB_SFT_RST & t) && (i-- > 0));
2105
2106         if (!(GLOB_SFT_RST & t)) {
2107                 printk(KERN_ERR DRV_NAME ": can't set global reset\n");
2108                 rc = 1;
2109                 goto done;
2110         }
2111
2112         /* clear reset and *reenable the PCI master* (not mentioned in spec) */
2113         i = 5;
2114         do {
2115                 writel(t & ~(GLOB_SFT_RST | STOP_PCI_MASTER), reg);
2116                 t = readl(reg);
2117                 udelay(1);
2118         } while ((GLOB_SFT_RST & t) && (i-- > 0));
2119
2120         if (GLOB_SFT_RST & t) {
2121                 printk(KERN_ERR DRV_NAME ": can't clear global reset\n");
2122                 rc = 1;
2123         }
2124 done:
2125         return rc;
2126 }
2127
2128 static void mv6_read_preamp(struct mv_host_priv *hpriv, int idx,
2129                            void __iomem *mmio)
2130 {
2131         void __iomem *port_mmio;
2132         u32 tmp;
2133
2134         tmp = readl(mmio + MV_RESET_CFG_OFS);
2135         if ((tmp & (1 << 0)) == 0) {
2136                 hpriv->signal[idx].amps = 0x7 << 8;
2137                 hpriv->signal[idx].pre = 0x1 << 5;
2138                 return;
2139         }
2140
2141         port_mmio = mv_port_base(mmio, idx);
2142         tmp = readl(port_mmio + PHY_MODE2);
2143
2144         hpriv->signal[idx].amps = tmp & 0x700;  /* bits 10:8 */
2145         hpriv->signal[idx].pre = tmp & 0xe0;    /* bits 7:5 */
2146 }
2147
2148 static void mv6_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio)
2149 {
2150         writel(0x00000060, mmio + MV_GPIO_PORT_CTL_OFS);
2151 }
2152
2153 static void mv6_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
2154                            unsigned int port)
2155 {
2156         void __iomem *port_mmio = mv_port_base(mmio, port);
2157
2158         u32 hp_flags = hpriv->hp_flags;
2159         int fix_phy_mode2 =
2160                 hp_flags & (MV_HP_ERRATA_60X1B2 | MV_HP_ERRATA_60X1C0);
2161         int fix_phy_mode4 =
2162                 hp_flags & (MV_HP_ERRATA_60X1B2 | MV_HP_ERRATA_60X1C0);
2163         u32 m2, tmp;
2164
2165         if (fix_phy_mode2) {
2166                 m2 = readl(port_mmio + PHY_MODE2);
2167                 m2 &= ~(1 << 16);
2168                 m2 |= (1 << 31);
2169                 writel(m2, port_mmio + PHY_MODE2);
2170
2171                 udelay(200);
2172
2173                 m2 = readl(port_mmio + PHY_MODE2);
2174                 m2 &= ~((1 << 16) | (1 << 31));
2175                 writel(m2, port_mmio + PHY_MODE2);
2176
2177                 udelay(200);
2178         }
2179
2180         /* who knows what this magic does */
2181         tmp = readl(port_mmio + PHY_MODE3);
2182         tmp &= ~0x7F800000;
2183         tmp |= 0x2A800000;
2184         writel(tmp, port_mmio + PHY_MODE3);
2185
2186         if (fix_phy_mode4) {
2187                 u32 m4;
2188
2189                 m4 = readl(port_mmio + PHY_MODE4);
2190
2191                 if (hp_flags & MV_HP_ERRATA_60X1B2)
2192                         tmp = readl(port_mmio + PHY_MODE3);
2193
2194                 /* workaround for errata FEr SATA#10 (part 1) */
2195                 m4 = (m4 & ~(1 << 1)) | (1 << 0);
2196
2197                 writel(m4, port_mmio + PHY_MODE4);
2198
2199                 if (hp_flags & MV_HP_ERRATA_60X1B2)
2200                         writel(tmp, port_mmio + PHY_MODE3);
2201         }
2202
2203         /* Revert values of pre-emphasis and signal amps to the saved ones */
2204         m2 = readl(port_mmio + PHY_MODE2);
2205
2206         m2 &= ~MV_M2_PREAMP_MASK;
2207         m2 |= hpriv->signal[port].amps;
2208         m2 |= hpriv->signal[port].pre;
2209         m2 &= ~(1 << 16);
2210
2211         /* according to mvSata 3.6.1, some IIE values are fixed */
2212         if (IS_GEN_IIE(hpriv)) {
2213                 m2 &= ~0xC30FF01F;
2214                 m2 |= 0x0000900F;
2215         }
2216
2217         writel(m2, port_mmio + PHY_MODE2);
2218 }
2219
2220 /* TODO: use the generic LED interface to configure the SATA Presence */
2221 /* & Acitivy LEDs on the board */
2222 static void mv_soc_enable_leds(struct mv_host_priv *hpriv,
2223                                       void __iomem *mmio)
2224 {
2225         return;
2226 }
2227
2228 static void mv_soc_read_preamp(struct mv_host_priv *hpriv, int idx,
2229                            void __iomem *mmio)
2230 {
2231         void __iomem *port_mmio;
2232         u32 tmp;
2233
2234         port_mmio = mv_port_base(mmio, idx);
2235         tmp = readl(port_mmio + PHY_MODE2);
2236
2237         hpriv->signal[idx].amps = tmp & 0x700;  /* bits 10:8 */
2238         hpriv->signal[idx].pre = tmp & 0xe0;    /* bits 7:5 */
2239 }
2240
2241 #undef ZERO
2242 #define ZERO(reg) writel(0, port_mmio + (reg))
2243 static void mv_soc_reset_hc_port(struct mv_host_priv *hpriv,
2244                                         void __iomem *mmio, unsigned int port)
2245 {
2246         void __iomem *port_mmio = mv_port_base(mmio, port);
2247
2248         mv_reset_channel(hpriv, mmio, port);
2249
2250         ZERO(0x028);            /* command */
2251         writel(0x101f, port_mmio + EDMA_CFG_OFS);
2252         ZERO(0x004);            /* timer */
2253         ZERO(0x008);            /* irq err cause */
2254         ZERO(0x00c);            /* irq err mask */
2255         ZERO(0x010);            /* rq bah */
2256         ZERO(0x014);            /* rq inp */
2257         ZERO(0x018);            /* rq outp */
2258         ZERO(0x01c);            /* respq bah */
2259         ZERO(0x024);            /* respq outp */
2260         ZERO(0x020);            /* respq inp */
2261         ZERO(0x02c);            /* test control */
2262         writel(0xbc, port_mmio + EDMA_IORDY_TMOUT_OFS);
2263 }
2264
2265 #undef ZERO
2266
2267 #define ZERO(reg) writel(0, hc_mmio + (reg))
2268 static void mv_soc_reset_one_hc(struct mv_host_priv *hpriv,
2269                                        void __iomem *mmio)
2270 {
2271         void __iomem *hc_mmio = mv_hc_base(mmio, 0);
2272
2273         ZERO(0x00c);
2274         ZERO(0x010);
2275         ZERO(0x014);
2276
2277 }
2278
2279 #undef ZERO
2280
2281 static int mv_soc_reset_hc(struct mv_host_priv *hpriv,
2282                                   void __iomem *mmio, unsigned int n_hc)
2283 {
2284         unsigned int port;
2285
2286         for (port = 0; port < hpriv->n_ports; port++)
2287                 mv_soc_reset_hc_port(hpriv, mmio, port);
2288
2289         mv_soc_reset_one_hc(hpriv, mmio);
2290
2291         return 0;
2292 }
2293
2294 static void mv_soc_reset_flash(struct mv_host_priv *hpriv,
2295                                       void __iomem *mmio)
2296 {
2297         return;
2298 }
2299
2300 static void mv_soc_reset_bus(struct ata_host *host, void __iomem *mmio)
2301 {
2302         return;
2303 }
2304
2305 static void mv_setup_ifcfg(void __iomem *port_mmio, int want_gen2i)
2306 {
2307         u32 ifcfg = readl(port_mmio + SATA_INTERFACE_CFG_OFS);
2308
2309         ifcfg = (ifcfg & 0xf7f) | 0x9b1000;     /* from chip spec */
2310         if (want_gen2i)
2311                 ifcfg |= (1 << 7);              /* enable gen2i speed */
2312         writelfl(ifcfg, port_mmio + SATA_INTERFACE_CFG_OFS);
2313 }
2314
2315 static void mv_reset_channel(struct mv_host_priv *hpriv, void __iomem *mmio,
2316                              unsigned int port_no)
2317 {
2318         void __iomem *port_mmio = mv_port_base(mmio, port_no);
2319
2320         /*
2321          * The datasheet warns against setting EDMA_RESET when EDMA is active
2322          * (but doesn't say what the problem might be).  So we first try
2323          * to disable the EDMA engine before doing the EDMA_RESET operation.
2324          */
2325         mv_stop_edma_engine(port_mmio);
2326         writelfl(EDMA_RESET, port_mmio + EDMA_CMD_OFS);
2327
2328         if (!IS_GEN_I(hpriv)) {
2329                 /* Enable 3.0gb/s link speed: this survives EDMA_RESET */
2330                 mv_setup_ifcfg(port_mmio, 1);
2331         }
2332         /*
2333          * Strobing EDMA_RESET here causes a hard reset of the SATA transport,
2334          * link, and physical layers.  It resets all SATA interface registers
2335          * (except for SATA_INTERFACE_CFG), and issues a COMRESET to the dev.
2336          */
2337         writelfl(EDMA_RESET, port_mmio + EDMA_CMD_OFS);
2338         udelay(25);     /* allow reset propagation */
2339         writelfl(0, port_mmio + EDMA_CMD_OFS);
2340
2341         hpriv->ops->phy_errata(hpriv, mmio, port_no);
2342
2343         if (IS_GEN_I(hpriv))
2344                 mdelay(1);
2345 }
2346
2347 static void mv_pmp_select(struct ata_port *ap, int pmp)
2348 {
2349         if (sata_pmp_supported(ap)) {
2350                 void __iomem *port_mmio = mv_ap_base(ap);
2351                 u32 reg = readl(port_mmio + SATA_IFCTL_OFS);
2352                 int old = reg & 0xf;
2353
2354                 if (old != pmp) {
2355                         reg = (reg & ~0xf) | pmp;
2356                         writelfl(reg, port_mmio + SATA_IFCTL_OFS);
2357                 }
2358         }
2359 }
2360
2361 static int mv_pmp_hardreset(struct ata_link *link, unsigned int *class,
2362                                 unsigned long deadline)
2363 {
2364         mv_pmp_select(link->ap, sata_srst_pmp(link));
2365         return sata_std_hardreset(link, class, deadline);
2366 }
2367
2368 static int mv_softreset(struct ata_link *link, unsigned int *class,
2369                                 unsigned long deadline)
2370 {
2371         mv_pmp_select(link->ap, sata_srst_pmp(link));
2372         return ata_sff_softreset(link, class, deadline);
2373 }
2374
2375 static int mv_hardreset(struct ata_link *link, unsigned int *class,
2376                         unsigned long deadline)
2377 {
2378         struct ata_port *ap = link->ap;
2379         struct mv_host_priv *hpriv = ap->host->private_data;
2380         struct mv_port_priv *pp = ap->private_data;
2381         void __iomem *mmio = hpriv->base;
2382         int rc, attempts = 0, extra = 0;
2383         u32 sstatus;
2384         bool online;
2385
2386         mv_reset_channel(hpriv, mmio, ap->port_no);
2387         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
2388
2389         /* Workaround for errata FEr SATA#10 (part 2) */
2390         do {
2391                 const unsigned long *timing =
2392                                 sata_ehc_deb_timing(&link->eh_context);
2393
2394                 rc = sata_link_hardreset(link, timing, deadline + extra,
2395                                          &online, NULL);
2396                 if (rc)
2397                         return rc;
2398                 sata_scr_read(link, SCR_STATUS, &sstatus);
2399                 if (!IS_GEN_I(hpriv) && ++attempts >= 5 && sstatus == 0x121) {
2400                         /* Force 1.5gb/s link speed and try again */
2401                         mv_setup_ifcfg(mv_ap_base(ap), 0);
2402                         if (time_after(jiffies + HZ, deadline))
2403                                 extra = HZ; /* only extend it once, max */
2404                 }
2405         } while (sstatus != 0x0 && sstatus != 0x113 && sstatus != 0x123);
2406
2407         return rc;
2408 }
2409
2410 static void mv_eh_freeze(struct ata_port *ap)
2411 {
2412         struct mv_host_priv *hpriv = ap->host->private_data;
2413         unsigned int shift, hardport, port = ap->port_no;
2414         u32 main_irq_mask;
2415
2416         /* FIXME: handle coalescing completion events properly */
2417
2418         mv_stop_edma(ap);
2419         MV_PORT_TO_SHIFT_AND_HARDPORT(port, shift, hardport);
2420
2421         /* disable assertion of portN err, done events */
2422         main_irq_mask = readl(hpriv->main_irq_mask_addr);
2423         main_irq_mask &= ~((DONE_IRQ | ERR_IRQ) << shift);
2424         writelfl(main_irq_mask, hpriv->main_irq_mask_addr);
2425 }
2426
2427 static void mv_eh_thaw(struct ata_port *ap)
2428 {
2429         struct mv_host_priv *hpriv = ap->host->private_data;
2430         unsigned int shift, hardport, port = ap->port_no;
2431         void __iomem *hc_mmio = mv_hc_base_from_port(hpriv->base, port);
2432         void __iomem *port_mmio = mv_ap_base(ap);
2433         u32 main_irq_mask, hc_irq_cause;
2434
2435         /* FIXME: handle coalescing completion events properly */
2436
2437         MV_PORT_TO_SHIFT_AND_HARDPORT(port, shift, hardport);
2438
2439         /* clear EDMA errors on this port */
2440         writel(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
2441
2442         /* clear pending irq events */
2443         hc_irq_cause = readl(hc_mmio + HC_IRQ_CAUSE_OFS);
2444         hc_irq_cause &= ~((DEV_IRQ | DMA_IRQ) << hardport);
2445         writelfl(hc_irq_cause, hc_mmio + HC_IRQ_CAUSE_OFS);
2446
2447         /* enable assertion of portN err, done events */
2448         main_irq_mask = readl(hpriv->main_irq_mask_addr);
2449         main_irq_mask |= ((DONE_IRQ | ERR_IRQ) << shift);
2450         writelfl(main_irq_mask, hpriv->main_irq_mask_addr);
2451 }
2452
2453 /**
2454  *      mv_port_init - Perform some early initialization on a single port.
2455  *      @port: libata data structure storing shadow register addresses
2456  *      @port_mmio: base address of the port
2457  *
2458  *      Initialize shadow register mmio addresses, clear outstanding
2459  *      interrupts on the port, and unmask interrupts for the future
2460  *      start of the port.
2461  *
2462  *      LOCKING:
2463  *      Inherited from caller.
2464  */
2465 static void mv_port_init(struct ata_ioports *port,  void __iomem *port_mmio)
2466 {
2467         void __iomem *shd_base = port_mmio + SHD_BLK_OFS;
2468         unsigned serr_ofs;
2469
2470         /* PIO related setup
2471          */
2472         port->data_addr = shd_base + (sizeof(u32) * ATA_REG_DATA);
2473         port->error_addr =
2474                 port->feature_addr = shd_base + (sizeof(u32) * ATA_REG_ERR);
2475         port->nsect_addr = shd_base + (sizeof(u32) * ATA_REG_NSECT);
2476         port->lbal_addr = shd_base + (sizeof(u32) * ATA_REG_LBAL);
2477         port->lbam_addr = shd_base + (sizeof(u32) * ATA_REG_LBAM);
2478         port->lbah_addr = shd_base + (sizeof(u32) * ATA_REG_LBAH);
2479         port->device_addr = shd_base + (sizeof(u32) * ATA_REG_DEVICE);
2480         port->status_addr =
2481                 port->command_addr = shd_base + (sizeof(u32) * ATA_REG_STATUS);
2482         /* special case: control/altstatus doesn't have ATA_REG_ address */
2483         port->altstatus_addr = port->ctl_addr = shd_base + SHD_CTL_AST_OFS;
2484
2485         /* unused: */
2486         port->cmd_addr = port->bmdma_addr = port->scr_addr = NULL;
2487
2488         /* Clear any currently outstanding port interrupt conditions */
2489         serr_ofs = mv_scr_offset(SCR_ERROR);
2490         writelfl(readl(port_mmio + serr_ofs), port_mmio + serr_ofs);
2491         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
2492
2493         /* unmask all non-transient EDMA error interrupts */
2494         writelfl(~EDMA_ERR_IRQ_TRANSIENT, port_mmio + EDMA_ERR_IRQ_MASK_OFS);
2495
2496         VPRINTK("EDMA cfg=0x%08x EDMA IRQ err cause/mask=0x%08x/0x%08x\n",
2497                 readl(port_mmio + EDMA_CFG_OFS),
2498                 readl(port_mmio + EDMA_ERR_IRQ_CAUSE_OFS),
2499                 readl(port_mmio + EDMA_ERR_IRQ_MASK_OFS));
2500 }
2501
2502 static unsigned int mv_in_pcix_mode(struct ata_host *host)
2503 {
2504         struct mv_host_priv *hpriv = host->private_data;
2505         void __iomem *mmio = hpriv->base;
2506         u32 reg;
2507
2508         if (!HAS_PCI(host) || !IS_PCIE(hpriv))
2509                 return 0;       /* not PCI-X capable */
2510         reg = readl(mmio + MV_PCI_MODE_OFS);
2511         if ((reg & MV_PCI_MODE_MASK) == 0)
2512                 return 0;       /* conventional PCI mode */
2513         return 1;       /* chip is in PCI-X mode */
2514 }
2515
2516 static int mv_pci_cut_through_okay(struct ata_host *host)
2517 {
2518         struct mv_host_priv *hpriv = host->private_data;
2519         void __iomem *mmio = hpriv->base;
2520         u32 reg;
2521
2522         if (!mv_in_pcix_mode(host)) {
2523                 reg = readl(mmio + PCI_COMMAND_OFS);
2524                 if (reg & PCI_COMMAND_MRDTRIG)
2525                         return 0; /* not okay */
2526         }
2527         return 1; /* okay */
2528 }
2529
2530 static int mv_chip_id(struct ata_host *host, unsigned int board_idx)
2531 {
2532         struct pci_dev *pdev = to_pci_dev(host->dev);
2533         struct mv_host_priv *hpriv = host->private_data;
2534         u32 hp_flags = hpriv->hp_flags;
2535
2536         switch (board_idx) {
2537         case chip_5080:
2538                 hpriv->ops = &mv5xxx_ops;
2539                 hp_flags |= MV_HP_GEN_I;
2540
2541                 switch (pdev->revision) {
2542                 case 0x1:
2543                         hp_flags |= MV_HP_ERRATA_50XXB0;
2544                         break;
2545                 case 0x3:
2546                         hp_flags |= MV_HP_ERRATA_50XXB2;
2547                         break;
2548                 default:
2549                         dev_printk(KERN_WARNING, &pdev->dev,
2550                            "Applying 50XXB2 workarounds to unknown rev\n");
2551                         hp_flags |= MV_HP_ERRATA_50XXB2;
2552                         break;
2553                 }
2554                 break;
2555
2556         case chip_504x:
2557         case chip_508x:
2558                 hpriv->ops = &mv5xxx_ops;
2559                 hp_flags |= MV_HP_GEN_I;
2560
2561                 switch (pdev->revision) {
2562                 case 0x0:
2563                         hp_flags |= MV_HP_ERRATA_50XXB0;
2564                         break;
2565                 case 0x3:
2566                         hp_flags |= MV_HP_ERRATA_50XXB2;
2567                         break;
2568                 default:
2569                         dev_printk(KERN_WARNING, &pdev->dev,
2570                            "Applying B2 workarounds to unknown rev\n");
2571                         hp_flags |= MV_HP_ERRATA_50XXB2;
2572                         break;
2573                 }
2574                 break;
2575
2576         case chip_604x:
2577         case chip_608x:
2578                 hpriv->ops = &mv6xxx_ops;
2579                 hp_flags |= MV_HP_GEN_II;
2580
2581                 switch (pdev->revision) {
2582                 case 0x7:
2583                         hp_flags |= MV_HP_ERRATA_60X1B2;
2584                         break;
2585                 case 0x9:
2586                         hp_flags |= MV_HP_ERRATA_60X1C0;
2587                         break;
2588                 default:
2589                         dev_printk(KERN_WARNING, &pdev->dev,
2590                                    "Applying B2 workarounds to unknown rev\n");
2591                         hp_flags |= MV_HP_ERRATA_60X1B2;
2592                         break;
2593                 }
2594                 break;
2595
2596         case chip_7042:
2597                 hp_flags |= MV_HP_PCIE | MV_HP_CUT_THROUGH;
2598                 if (pdev->vendor == PCI_VENDOR_ID_TTI &&
2599                     (pdev->device == 0x2300 || pdev->device == 0x2310))
2600                 {
2601                         /*
2602                          * Highpoint RocketRAID PCIe 23xx series cards:
2603                          *
2604                          * Unconfigured drives are treated as "Legacy"
2605                          * by the BIOS, and it overwrites sector 8 with
2606                          * a "Lgcy" metadata block prior to Linux boot.
2607                          *
2608                          * Configured drives (RAID or JBOD) leave sector 8
2609                          * alone, but instead overwrite a high numbered
2610                          * sector for the RAID metadata.  This sector can
2611                          * be determined exactly, by truncating the physical
2612                          * drive capacity to a nice even GB value.
2613                          *
2614                          * RAID metadata is at: (dev->n_sectors & ~0xfffff)
2615                          *
2616                          * Warn the user, lest they think we're just buggy.
2617                          */
2618                         printk(KERN_WARNING DRV_NAME ": Highpoint RocketRAID"
2619                                 " BIOS CORRUPTS DATA on all attached drives,"
2620                                 " regardless of if/how they are configured."
2621                                 " BEWARE!\n");
2622                         printk(KERN_WARNING DRV_NAME ": For data safety, do not"
2623                                 " use sectors 8-9 on \"Legacy\" drives,"
2624                                 " and avoid the final two gigabytes on"
2625                                 " all RocketRAID BIOS initialized drives.\n");
2626                 }
2627                 /* drop through */
2628         case chip_6042:
2629                 hpriv->ops = &mv6xxx_ops;
2630                 hp_flags |= MV_HP_GEN_IIE;
2631                 if (board_idx == chip_6042 && mv_pci_cut_through_okay(host))
2632                         hp_flags |= MV_HP_CUT_THROUGH;
2633
2634                 switch (pdev->revision) {
2635                 case 0x0:
2636                         hp_flags |= MV_HP_ERRATA_XX42A0;
2637                         break;
2638                 case 0x1:
2639                         hp_flags |= MV_HP_ERRATA_60X1C0;
2640                         break;
2641                 default:
2642                         dev_printk(KERN_WARNING, &pdev->dev,
2643                            "Applying 60X1C0 workarounds to unknown rev\n");
2644                         hp_flags |= MV_HP_ERRATA_60X1C0;
2645                         break;
2646                 }
2647                 break;
2648         case chip_soc:
2649                 hpriv->ops = &mv_soc_ops;
2650                 hp_flags |= MV_HP_ERRATA_60X1C0;
2651                 break;
2652
2653         default:
2654                 dev_printk(KERN_ERR, host->dev,
2655                            "BUG: invalid board index %u\n", board_idx);
2656                 return 1;
2657         }
2658
2659         hpriv->hp_flags = hp_flags;
2660         if (hp_flags & MV_HP_PCIE) {
2661                 hpriv->irq_cause_ofs    = PCIE_IRQ_CAUSE_OFS;
2662                 hpriv->irq_mask_ofs     = PCIE_IRQ_MASK_OFS;
2663                 hpriv->unmask_all_irqs  = PCIE_UNMASK_ALL_IRQS;
2664         } else {
2665                 hpriv->irq_cause_ofs    = PCI_IRQ_CAUSE_OFS;
2666                 hpriv->irq_mask_ofs     = PCI_IRQ_MASK_OFS;
2667                 hpriv->unmask_all_irqs  = PCI_UNMASK_ALL_IRQS;
2668         }
2669
2670         return 0;
2671 }
2672
2673 /**
2674  *      mv_init_host - Perform some early initialization of the host.
2675  *      @host: ATA host to initialize
2676  *      @board_idx: controller index
2677  *
2678  *      If possible, do an early global reset of the host.  Then do
2679  *      our port init and clear/unmask all/relevant host interrupts.
2680  *
2681  *      LOCKING:
2682  *      Inherited from caller.
2683  */
2684 static int mv_init_host(struct ata_host *host, unsigned int board_idx)
2685 {
2686         int rc = 0, n_hc, port, hc;
2687         struct mv_host_priv *hpriv = host->private_data;
2688         void __iomem *mmio = hpriv->base;
2689
2690         rc = mv_chip_id(host, board_idx);
2691         if (rc)
2692                 goto done;
2693
2694         if (HAS_PCI(host)) {
2695                 hpriv->main_irq_cause_addr = mmio + PCI_HC_MAIN_IRQ_CAUSE_OFS;
2696                 hpriv->main_irq_mask_addr  = mmio + PCI_HC_MAIN_IRQ_MASK_OFS;
2697         } else {
2698                 hpriv->main_irq_cause_addr = mmio + SOC_HC_MAIN_IRQ_CAUSE_OFS;
2699                 hpriv->main_irq_mask_addr  = mmio + SOC_HC_MAIN_IRQ_MASK_OFS;
2700         }
2701
2702         /* global interrupt mask: 0 == mask everything */
2703         writel(0, hpriv->main_irq_mask_addr);
2704
2705         n_hc = mv_get_hc_count(host->ports[0]->flags);
2706
2707         for (port = 0; port < host->n_ports; port++)
2708                 hpriv->ops->read_preamp(hpriv, port, mmio);
2709
2710         rc = hpriv->ops->reset_hc(hpriv, mmio, n_hc);
2711         if (rc)
2712                 goto done;
2713
2714         hpriv->ops->reset_flash(hpriv, mmio);
2715         hpriv->ops->reset_bus(host, mmio);
2716         hpriv->ops->enable_leds(hpriv, mmio);
2717
2718         for (port = 0; port < host->n_ports; port++) {
2719                 struct ata_port *ap = host->ports[port];
2720                 void __iomem *port_mmio = mv_port_base(mmio, port);
2721
2722                 mv_port_init(&ap->ioaddr, port_mmio);
2723
2724 #ifdef CONFIG_PCI
2725                 if (HAS_PCI(host)) {
2726                         unsigned int offset = port_mmio - mmio;
2727                         ata_port_pbar_desc(ap, MV_PRIMARY_BAR, -1, "mmio");
2728                         ata_port_pbar_desc(ap, MV_PRIMARY_BAR, offset, "port");
2729                 }
2730 #endif
2731         }
2732
2733         for (hc = 0; hc < n_hc; hc++) {
2734                 void __iomem *hc_mmio = mv_hc_base(mmio, hc);
2735
2736                 VPRINTK("HC%i: HC config=0x%08x HC IRQ cause "
2737                         "(before clear)=0x%08x\n", hc,
2738                         readl(hc_mmio + HC_CFG_OFS),
2739                         readl(hc_mmio + HC_IRQ_CAUSE_OFS));
2740
2741                 /* Clear any currently outstanding hc interrupt conditions */
2742                 writelfl(0, hc_mmio + HC_IRQ_CAUSE_OFS);
2743         }
2744
2745         if (HAS_PCI(host)) {
2746                 /* Clear any currently outstanding host interrupt conditions */
2747                 writelfl(0, mmio + hpriv->irq_cause_ofs);
2748
2749                 /* and unmask interrupt generation for host regs */
2750                 writelfl(hpriv->unmask_all_irqs, mmio + hpriv->irq_mask_ofs);
2751                 if (IS_GEN_I(hpriv))
2752                         writelfl(~HC_MAIN_MASKED_IRQS_5,
2753                                  hpriv->main_irq_mask_addr);
2754                 else
2755                         writelfl(~HC_MAIN_MASKED_IRQS,
2756                                  hpriv->main_irq_mask_addr);
2757
2758                 VPRINTK("HC MAIN IRQ cause/mask=0x%08x/0x%08x "
2759                         "PCI int cause/mask=0x%08x/0x%08x\n",
2760                         readl(hpriv->main_irq_cause_addr),
2761                         readl(hpriv->main_irq_mask_addr),
2762                         readl(mmio + hpriv->irq_cause_ofs),
2763                         readl(mmio + hpriv->irq_mask_ofs));
2764         } else {
2765                 writelfl(~HC_MAIN_MASKED_IRQS_SOC,
2766                          hpriv->main_irq_mask_addr);
2767                 VPRINTK("HC MAIN IRQ cause/mask=0x%08x/0x%08x\n",
2768                         readl(hpriv->main_irq_cause_addr),
2769                         readl(hpriv->main_irq_mask_addr));
2770         }
2771 done:
2772         return rc;
2773 }
2774
2775 static int mv_create_dma_pools(struct mv_host_priv *hpriv, struct device *dev)
2776 {
2777         hpriv->crqb_pool   = dmam_pool_create("crqb_q", dev, MV_CRQB_Q_SZ,
2778                                                              MV_CRQB_Q_SZ, 0);
2779         if (!hpriv->crqb_pool)
2780                 return -ENOMEM;
2781
2782         hpriv->crpb_pool   = dmam_pool_create("crpb_q", dev, MV_CRPB_Q_SZ,
2783                                                              MV_CRPB_Q_SZ, 0);
2784         if (!hpriv->crpb_pool)
2785                 return -ENOMEM;
2786
2787         hpriv->sg_tbl_pool = dmam_pool_create("sg_tbl", dev, MV_SG_TBL_SZ,
2788                                                              MV_SG_TBL_SZ, 0);
2789         if (!hpriv->sg_tbl_pool)
2790                 return -ENOMEM;
2791
2792         return 0;
2793 }
2794
2795 static void mv_conf_mbus_windows(struct mv_host_priv *hpriv,
2796                                  struct mbus_dram_target_info *dram)
2797 {
2798         int i;
2799
2800         for (i = 0; i < 4; i++) {
2801                 writel(0, hpriv->base + WINDOW_CTRL(i));
2802                 writel(0, hpriv->base + WINDOW_BASE(i));
2803         }
2804
2805         for (i = 0; i < dram->num_cs; i++) {
2806                 struct mbus_dram_window *cs = dram->cs + i;
2807
2808                 writel(((cs->size - 1) & 0xffff0000) |
2809                         (cs->mbus_attr << 8) |
2810                         (dram->mbus_dram_target_id << 4) | 1,
2811                         hpriv->base + WINDOW_CTRL(i));
2812                 writel(cs->base, hpriv->base + WINDOW_BASE(i));
2813         }
2814 }
2815
2816 /**
2817  *      mv_platform_probe - handle a positive probe of an soc Marvell
2818  *      host
2819  *      @pdev: platform device found
2820  *
2821  *      LOCKING:
2822  *      Inherited from caller.
2823  */
2824 static int mv_platform_probe(struct platform_device *pdev)
2825 {
2826         static int printed_version;
2827         const struct mv_sata_platform_data *mv_platform_data;
2828         const struct ata_port_info *ppi[] =
2829             { &mv_port_info[chip_soc], NULL };
2830         struct ata_host *host;
2831         struct mv_host_priv *hpriv;
2832         struct resource *res;
2833         int n_ports, rc;
2834
2835         if (!printed_version++)
2836                 dev_printk(KERN_INFO, &pdev->dev, "version " DRV_VERSION "\n");
2837
2838         /*
2839          * Simple resource validation ..
2840          */
2841         if (unlikely(pdev->num_resources != 2)) {
2842                 dev_err(&pdev->dev, "invalid number of resources\n");
2843                 return -EINVAL;
2844         }
2845
2846         /*
2847          * Get the register base first
2848          */
2849         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
2850         if (res == NULL)
2851                 return -EINVAL;
2852
2853         /* allocate host */
2854         mv_platform_data = pdev->dev.platform_data;
2855         n_ports = mv_platform_data->n_ports;
2856
2857         host = ata_host_alloc_pinfo(&pdev->dev, ppi, n_ports);
2858         hpriv = devm_kzalloc(&pdev->dev, sizeof(*hpriv), GFP_KERNEL);
2859
2860         if (!host || !hpriv)
2861                 return -ENOMEM;
2862         host->private_data = hpriv;
2863         hpriv->n_ports = n_ports;
2864
2865         host->iomap = NULL;
2866         hpriv->base = devm_ioremap(&pdev->dev, res->start,
2867                                    res->end - res->start + 1);
2868         hpriv->base -= MV_SATAHC0_REG_BASE;
2869
2870         /*
2871          * (Re-)program MBUS remapping windows if we are asked to.
2872          */
2873         if (mv_platform_data->dram != NULL)
2874                 mv_conf_mbus_windows(hpriv, mv_platform_data->dram);
2875
2876         rc = mv_create_dma_pools(hpriv, &pdev->dev);
2877         if (rc)
2878                 return rc;
2879
2880         /* initialize adapter */
2881         rc = mv_init_host(host, chip_soc);
2882         if (rc)
2883                 return rc;
2884
2885         dev_printk(KERN_INFO, &pdev->dev,
2886                    "slots %u ports %d\n", (unsigned)MV_MAX_Q_DEPTH,
2887                    host->n_ports);
2888
2889         return ata_host_activate(host, platform_get_irq(pdev, 0), mv_interrupt,
2890                                  IRQF_SHARED, &mv6_sht);
2891 }
2892
2893 /*
2894  *
2895  *      mv_platform_remove    -       unplug a platform interface
2896  *      @pdev: platform device
2897  *
2898  *      A platform bus SATA device has been unplugged. Perform the needed
2899  *      cleanup. Also called on module unload for any active devices.
2900  */
2901 static int __devexit mv_platform_remove(struct platform_device *pdev)
2902 {
2903         struct device *dev = &pdev->dev;
2904         struct ata_host *host = dev_get_drvdata(dev);
2905
2906         ata_host_detach(host);
2907         return 0;
2908 }
2909
2910 static struct platform_driver mv_platform_driver = {
2911         .probe                  = mv_platform_probe,
2912         .remove                 = __devexit_p(mv_platform_remove),
2913         .driver                 = {
2914                                    .name = DRV_NAME,
2915                                    .owner = THIS_MODULE,
2916                                   },
2917 };
2918
2919
2920 #ifdef CONFIG_PCI
2921 static int mv_pci_init_one(struct pci_dev *pdev,
2922                            const struct pci_device_id *ent);
2923
2924
2925 static struct pci_driver mv_pci_driver = {
2926         .name                   = DRV_NAME,
2927         .id_table               = mv_pci_tbl,
2928         .probe                  = mv_pci_init_one,
2929         .remove                 = ata_pci_remove_one,
2930 };
2931
2932 /*
2933  * module options
2934  */
2935 static int msi;       /* Use PCI msi; either zero (off, default) or non-zero */
2936
2937
2938 /* move to PCI layer or libata core? */
2939 static int pci_go_64(struct pci_dev *pdev)
2940 {
2941         int rc;
2942
2943         if (!pci_set_dma_mask(pdev, DMA_64BIT_MASK)) {
2944                 rc = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
2945                 if (rc) {
2946                         rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
2947                         if (rc) {
2948                                 dev_printk(KERN_ERR, &pdev->dev,
2949                                            "64-bit DMA enable failed\n");
2950                                 return rc;
2951                         }
2952                 }
2953         } else {
2954                 rc = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
2955                 if (rc) {
2956                         dev_printk(KERN_ERR, &pdev->dev,
2957                                    "32-bit DMA enable failed\n");
2958                         return rc;
2959                 }
2960                 rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
2961                 if (rc) {
2962                         dev_printk(KERN_ERR, &pdev->dev,
2963                                    "32-bit consistent DMA enable failed\n");
2964                         return rc;
2965                 }
2966         }
2967
2968         return rc;
2969 }
2970
2971 /**
2972  *      mv_print_info - Dump key info to kernel log for perusal.
2973  *      @host: ATA host to print info about
2974  *
2975  *      FIXME: complete this.
2976  *
2977  *      LOCKING:
2978  *      Inherited from caller.
2979  */
2980 static void mv_print_info(struct ata_host *host)
2981 {
2982         struct pci_dev *pdev = to_pci_dev(host->dev);
2983         struct mv_host_priv *hpriv = host->private_data;
2984         u8 scc;
2985         const char *scc_s, *gen;
2986
2987         /* Use this to determine the HW stepping of the chip so we know
2988          * what errata to workaround
2989          */
2990         pci_read_config_byte(pdev, PCI_CLASS_DEVICE, &scc);
2991         if (scc == 0)
2992                 scc_s = "SCSI";
2993         else if (scc == 0x01)
2994                 scc_s = "RAID";
2995         else
2996                 scc_s = "?";
2997
2998         if (IS_GEN_I(hpriv))
2999                 gen = "I";
3000         else if (IS_GEN_II(hpriv))
3001                 gen = "II";
3002         else if (IS_GEN_IIE(hpriv))
3003                 gen = "IIE";
3004         else
3005                 gen = "?";
3006
3007         dev_printk(KERN_INFO, &pdev->dev,
3008                "Gen-%s %u slots %u ports %s mode IRQ via %s\n",
3009                gen, (unsigned)MV_MAX_Q_DEPTH, host->n_ports,
3010                scc_s, (MV_HP_FLAG_MSI & hpriv->hp_flags) ? "MSI" : "INTx");
3011 }
3012
3013 /**
3014  *      mv_pci_init_one - handle a positive probe of a PCI Marvell host
3015  *      @pdev: PCI device found
3016  *      @ent: PCI device ID entry for the matched host
3017  *
3018  *      LOCKING:
3019  *      Inherited from caller.
3020  */
3021 static int mv_pci_init_one(struct pci_dev *pdev,
3022                            const struct pci_device_id *ent)
3023 {
3024         static int printed_version;
3025         unsigned int board_idx = (unsigned int)ent->driver_data;
3026         const struct ata_port_info *ppi[] = { &mv_port_info[board_idx], NULL };
3027         struct ata_host *host;
3028         struct mv_host_priv *hpriv;
3029         int n_ports, rc;
3030
3031         if (!printed_version++)
3032                 dev_printk(KERN_INFO, &pdev->dev, "version " DRV_VERSION "\n");
3033
3034         /* allocate host */
3035         n_ports = mv_get_hc_count(ppi[0]->flags) * MV_PORTS_PER_HC;
3036
3037         host = ata_host_alloc_pinfo(&pdev->dev, ppi, n_ports);
3038         hpriv = devm_kzalloc(&pdev->dev, sizeof(*hpriv), GFP_KERNEL);
3039         if (!host || !hpriv)
3040                 return -ENOMEM;
3041         host->private_data = hpriv;
3042         hpriv->n_ports = n_ports;
3043
3044         /* acquire resources */
3045         rc = pcim_enable_device(pdev);
3046         if (rc)
3047                 return rc;
3048
3049         rc = pcim_iomap_regions(pdev, 1 << MV_PRIMARY_BAR, DRV_NAME);
3050         if (rc == -EBUSY)
3051                 pcim_pin_device(pdev);
3052         if (rc)
3053                 return rc;
3054         host->iomap = pcim_iomap_table(pdev);
3055         hpriv->base = host->iomap[MV_PRIMARY_BAR];
3056
3057         rc = pci_go_64(pdev);
3058         if (rc)
3059                 return rc;
3060
3061         rc = mv_create_dma_pools(hpriv, &pdev->dev);
3062         if (rc)
3063                 return rc;
3064
3065         /* initialize adapter */
3066         rc = mv_init_host(host, board_idx);
3067         if (rc)
3068                 return rc;
3069
3070         /* Enable interrupts */
3071         if (msi && pci_enable_msi(pdev))
3072                 pci_intx(pdev, 1);
3073
3074         mv_dump_pci_cfg(pdev, 0x68);
3075         mv_print_info(host);
3076
3077         pci_set_master(pdev);
3078         pci_try_set_mwi(pdev);
3079         return ata_host_activate(host, pdev->irq, mv_interrupt, IRQF_SHARED,
3080                                  IS_GEN_I(hpriv) ? &mv5_sht : &mv6_sht);
3081 }
3082 #endif
3083
3084 static int mv_platform_probe(struct platform_device *pdev);
3085 static int __devexit mv_platform_remove(struct platform_device *pdev);
3086
3087 static int __init mv_init(void)
3088 {
3089         int rc = -ENODEV;
3090 #ifdef CONFIG_PCI
3091         rc = pci_register_driver(&mv_pci_driver);
3092         if (rc < 0)
3093                 return rc;
3094 #endif
3095         rc = platform_driver_register(&mv_platform_driver);
3096
3097 #ifdef CONFIG_PCI
3098         if (rc < 0)
3099                 pci_unregister_driver(&mv_pci_driver);
3100 #endif
3101         return rc;
3102 }
3103
3104 static void __exit mv_exit(void)
3105 {
3106 #ifdef CONFIG_PCI
3107         pci_unregister_driver(&mv_pci_driver);
3108 #endif
3109         platform_driver_unregister(&mv_platform_driver);
3110 }
3111
3112 MODULE_AUTHOR("Brett Russ");
3113 MODULE_DESCRIPTION("SCSI low-level driver for Marvell SATA controllers");
3114 MODULE_LICENSE("GPL");
3115 MODULE_DEVICE_TABLE(pci, mv_pci_tbl);
3116 MODULE_VERSION(DRV_VERSION);
3117 MODULE_ALIAS("platform:" DRV_NAME);
3118
3119 #ifdef CONFIG_PCI
3120 module_param(msi, int, 0444);
3121 MODULE_PARM_DESC(msi, "Enable use of PCI MSI (0=off, 1=on)");
3122 #endif
3123
3124 module_init(mv_init);
3125 module_exit(mv_exit);