drivers/ata/sata_mv.c

   1 /*
   2  * sata_mv.c - Marvell SATA support
   3  *
   4  * Copyright 2008: Marvell Corporation, all rights reserved.
   5  * Copyright 2005: EMC Corporation, all rights reserved.
   6  * Copyright 2005 Red Hat, Inc.  All rights reserved.
   7  *
   8  * Please ALWAYS copy linux-ide@vger.kernel.org on emails.
   9  *
  10  * This program is free software; you can redistribute it and/or modify
  11  * it under the terms of the GNU General Public License as published by
  12  * the Free Software Foundation; version 2 of the License.
  13  *
  14  * This program is distributed in the hope that it will be useful,
  15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17  * GNU General Public License for more details.
  18  *
  19  * You should have received a copy of the GNU General Public License
  20  * along with this program; if not, write to the Free Software
  21  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
  22  *
  23  */
  24
  25 /*
  26  * sata_mv TODO list:
  27  *
  28  * --> Errata workaround for NCQ device errors.
  29  *
  30  * --> More errata workarounds for PCI-X.
  31  *
  32  * --> Complete a full errata audit for all chipsets to identify others.
  33  *
  34  * --> Develop a low-power-consumption strategy, and implement it.
  35  *
  36  * --> [Experiment, low priority] Investigate interrupt coalescing.
  37  *       Quite often, especially with PCI Message Signalled Interrupts (MSI),
  38  *       the overhead reduced by interrupt mitigation is quite often not
  39  *       worth the latency cost.
  40  *
  41  * --> [Experiment, Marvell value added] Is it possible to use target
  42  *       mode to cross-connect two Linux boxes with Marvell cards?  If so,
  43  *       creating LibATA target mode support would be very interesting.
  44  *
  45  *       Target mode, for those without docs, is the ability to directly
  46  *       connect two SATA ports.
  47  */
  48
  49 #include <linux/kernel.h>
  50 #include <linux/module.h>
  51 #include <linux/pci.h>
  52 #include <linux/init.h>
  53 #include <linux/blkdev.h>
  54 #include <linux/delay.h>
  55 #include <linux/interrupt.h>
  56 #include <linux/dmapool.h>
  57 #include <linux/dma-mapping.h>
  58 #include <linux/device.h>
  59 #include <linux/platform_device.h>
  60 #include <linux/ata_platform.h>
  61 #include <linux/mbus.h>
  62 #include <linux/bitops.h>
  63 #include <scsi/scsi_host.h>
  64 #include <scsi/scsi_cmnd.h>
  65 #include <scsi/scsi_device.h>
  66 #include <linux/libata.h>
  67
  68 #define DRV_NAME        "sata_mv"
  69 #define DRV_VERSION     "1.26"
  70
  71 enum {
  72         /* BAR's are enumerated in terms of pci_resource_start() terms */
  73         MV_PRIMARY_BAR          = 0,    /* offset 0x10: memory space */
  74         MV_IO_BAR               = 2,    /* offset 0x18: IO space */
  75         MV_MISC_BAR             = 3,    /* offset 0x1c: FLASH, NVRAM, SRAM */
  76
  77         MV_MAJOR_REG_AREA_SZ    = 0x10000,      /* 64KB */
  78         MV_MINOR_REG_AREA_SZ    = 0x2000,       /* 8KB */
  79
  80         MV_PCI_REG_BASE         = 0,
  81         MV_IRQ_COAL_REG_BASE    = 0x18000,      /* 6xxx part only */
  82         MV_IRQ_COAL_CAUSE               = (MV_IRQ_COAL_REG_BASE + 0x08),
  83         MV_IRQ_COAL_CAUSE_LO            = (MV_IRQ_COAL_REG_BASE + 0x88),
  84         MV_IRQ_COAL_CAUSE_HI            = (MV_IRQ_COAL_REG_BASE + 0x8c),
  85         MV_IRQ_COAL_THRESHOLD           = (MV_IRQ_COAL_REG_BASE + 0xcc),
  86         MV_IRQ_COAL_TIME_THRESHOLD      = (MV_IRQ_COAL_REG_BASE + 0xd0),
  87
  88         MV_SATAHC0_REG_BASE     = 0x20000,
  89         MV_FLASH_CTL_OFS        = 0x1046c,
  90         MV_GPIO_PORT_CTL_OFS    = 0x104f0,
  91         MV_RESET_CFG_OFS        = 0x180d8,
  92
  93         MV_PCI_REG_SZ           = MV_MAJOR_REG_AREA_SZ,
  94         MV_SATAHC_REG_SZ        = MV_MAJOR_REG_AREA_SZ,
  95         MV_SATAHC_ARBTR_REG_SZ  = MV_MINOR_REG_AREA_SZ,         /* arbiter */
  96         MV_PORT_REG_SZ          = MV_MINOR_REG_AREA_SZ,
  97
  98         MV_MAX_Q_DEPTH          = 32,
  99         MV_MAX_Q_DEPTH_MASK     = MV_MAX_Q_DEPTH - 1,
 100
 101         /* CRQB needs alignment on a 1KB boundary. Size == 1KB
 102          * CRPB needs alignment on a 256B boundary. Size == 256B
 103          * ePRD (SG) entries need alignment on a 16B boundary. Size == 16B
 104          */
 105         MV_CRQB_Q_SZ            = (32 * MV_MAX_Q_DEPTH),
 106         MV_CRPB_Q_SZ            = (8 * MV_MAX_Q_DEPTH),
 107         MV_MAX_SG_CT            = 256,
 108         MV_SG_TBL_SZ            = (16 * MV_MAX_SG_CT),
 109
 110         /* Determine hc from 0-7 port: hc = port >> MV_PORT_HC_SHIFT */
 111         MV_PORT_HC_SHIFT        = 2,
 112         MV_PORTS_PER_HC         = (1 << MV_PORT_HC_SHIFT), /* 4 */
 113         /* Determine hc port from 0-7 port: hardport = port & MV_PORT_MASK */
 114         MV_PORT_MASK            = (MV_PORTS_PER_HC - 1),   /* 3 */
 115
 116         /* Host Flags */
 117         MV_FLAG_DUAL_HC         = (1 << 30),  /* two SATA Host Controllers */
 118         MV_FLAG_IRQ_COALESCE    = (1 << 29),  /* IRQ coalescing capability */
 119
 120         MV_COMMON_FLAGS         = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
 121                                   ATA_FLAG_MMIO | ATA_FLAG_PIO_POLLING,
 122
 123         MV_GEN_I_FLAGS          = MV_COMMON_FLAGS | ATA_FLAG_NO_ATAPI,
 124
 125         MV_GEN_II_FLAGS         = MV_COMMON_FLAGS | MV_FLAG_IRQ_COALESCE |
 126                                   ATA_FLAG_PMP | ATA_FLAG_ACPI_SATA |
 127                                   ATA_FLAG_NCQ,
 128
 129         MV_GEN_IIE_FLAGS        = MV_GEN_II_FLAGS | ATA_FLAG_AN,
 130
 131         CRQB_FLAG_READ          = (1 << 0),
 132         CRQB_TAG_SHIFT          = 1,
 133         CRQB_IOID_SHIFT         = 6,    /* CRQB Gen-II/IIE IO Id shift */
 134         CRQB_PMP_SHIFT          = 12,   /* CRQB Gen-II/IIE PMP shift */
 135         CRQB_HOSTQ_SHIFT        = 17,   /* CRQB Gen-II/IIE HostQueTag shift */
 136         CRQB_CMD_ADDR_SHIFT     = 8,
 137         CRQB_CMD_CS             = (0x2 << 11),
 138         CRQB_CMD_LAST           = (1 << 15),
 139
 140         CRPB_FLAG_STATUS_SHIFT  = 8,
 141         CRPB_IOID_SHIFT_6       = 5,    /* CRPB Gen-II IO Id shift */
 142         CRPB_IOID_SHIFT_7       = 7,    /* CRPB Gen-IIE IO Id shift */
 143
 144         EPRD_FLAG_END_OF_TBL    = (1 << 31),
 145
 146         /* PCI interface registers */
 147
 148         PCI_COMMAND_OFS         = 0xc00,
 149         PCI_COMMAND_MRDTRIG     = (1 << 7),     /* PCI Master Read Trigger */
 150
 151         PCI_MAIN_CMD_STS_OFS    = 0xd30,
 152         STOP_PCI_MASTER         = (1 << 2),
 153         PCI_MASTER_EMPTY        = (1 << 3),
 154         GLOB_SFT_RST            = (1 << 4),
 155
 156         MV_PCI_MODE_OFS         = 0xd00,
 157         MV_PCI_MODE_MASK        = 0x30,
 158
 159         MV_PCI_EXP_ROM_BAR_CTL  = 0xd2c,
 160         MV_PCI_DISC_TIMER       = 0xd04,
 161         MV_PCI_MSI_TRIGGER      = 0xc38,
 162         MV_PCI_SERR_MASK        = 0xc28,
 163         MV_PCI_XBAR_TMOUT_OFS   = 0x1d04,
 164         MV_PCI_ERR_LOW_ADDRESS  = 0x1d40,
 165         MV_PCI_ERR_HIGH_ADDRESS = 0x1d44,
 166         MV_PCI_ERR_ATTRIBUTE    = 0x1d48,
 167         MV_PCI_ERR_COMMAND      = 0x1d50,
 168
 169         PCI_IRQ_CAUSE_OFS       = 0x1d58,
 170         PCI_IRQ_MASK_OFS        = 0x1d5c,
 171         PCI_UNMASK_ALL_IRQS     = 0x7fffff,     /* bits 22-0 */
 172
 173         PCIE_IRQ_CAUSE_OFS      = 0x1900,
 174         PCIE_IRQ_MASK_OFS       = 0x1910,
 175         PCIE_UNMASK_ALL_IRQS    = 0x40a,        /* assorted bits */
 176
 177         /* Host Controller Main Interrupt Cause/Mask registers (1 per-chip) */
 178         PCI_HC_MAIN_IRQ_CAUSE_OFS = 0x1d60,
 179         PCI_HC_MAIN_IRQ_MASK_OFS  = 0x1d64,
 180         SOC_HC_MAIN_IRQ_CAUSE_OFS = 0x20020,
 181         SOC_HC_MAIN_IRQ_MASK_OFS  = 0x20024,
 182         ERR_IRQ                 = (1 << 0),     /* shift by port # */
 183         DONE_IRQ                = (1 << 1),     /* shift by port # */
 184         HC0_IRQ_PEND            = 0x1ff,        /* bits 0-8 = HC0's ports */
 185         HC_SHIFT                = 9,            /* bits 9-17 = HC1's ports */
 186         PCI_ERR                 = (1 << 18),
 187         TRAN_LO_DONE            = (1 << 19),    /* 6xxx: IRQ coalescing */
 188         TRAN_HI_DONE            = (1 << 20),    /* 6xxx: IRQ coalescing */
 189         PORTS_0_3_COAL_DONE     = (1 << 8),
 190         PORTS_4_7_COAL_DONE     = (1 << 17),
 191         PORTS_0_7_COAL_DONE     = (1 << 21),    /* 6xxx: IRQ coalescing */
 192         GPIO_INT                = (1 << 22),
 193         SELF_INT                = (1 << 23),
 194         TWSI_INT                = (1 << 24),
 195         HC_MAIN_RSVD            = (0x7f << 25), /* bits 31-25 */
 196         HC_MAIN_RSVD_5          = (0x1fff << 19), /* bits 31-19 */
 197         HC_MAIN_RSVD_SOC        = (0x3fffffb << 6),     /* bits 31-9, 7-6 */
 198
 199         /* SATAHC registers */
 200         HC_CFG_OFS              = 0,
 201
 202         HC_IRQ_CAUSE_OFS        = 0x14,
 203         DMA_IRQ                 = (1 << 0),     /* shift by port # */
 204         HC_COAL_IRQ             = (1 << 4),     /* IRQ coalescing */
 205         DEV_IRQ                 = (1 << 8),     /* shift by port # */
 206
 207         /* Shadow block registers */
 208         SHD_BLK_OFS             = 0x100,
 209         SHD_CTL_AST_OFS         = 0x20,         /* ofs from SHD_BLK_OFS */
 210
 211         /* SATA registers */
 212         SATA_STATUS_OFS         = 0x300,  /* ctrl, err regs follow status */
 213         SATA_ACTIVE_OFS         = 0x350,
 214         SATA_FIS_IRQ_CAUSE_OFS  = 0x364,
 215         SATA_FIS_IRQ_AN         = (1 << 9),     /* async notification */
 216
 217         LTMODE_OFS              = 0x30c,
 218         LTMODE_BIT8             = (1 << 8),     /* unknown, but necessary */
 219
 220         PHY_MODE3               = 0x310,
 221         PHY_MODE4               = 0x314,
 222         PHY_MODE4_CFG_MASK      = 0x00000003,   /* phy internal config field */
 223         PHY_MODE4_CFG_VALUE     = 0x00000001,   /* phy internal config field */
 224         PHY_MODE4_RSVD_ZEROS    = 0x5de3fffa,   /* Gen2e always write zeros */
 225         PHY_MODE4_RSVD_ONES     = 0x00000005,   /* Gen2e always write ones */
 226
 227         PHY_MODE2               = 0x330,
 228         SATA_IFCTL_OFS          = 0x344,
 229         SATA_TESTCTL_OFS        = 0x348,
 230         SATA_IFSTAT_OFS         = 0x34c,
 231         VENDOR_UNIQUE_FIS_OFS   = 0x35c,
 232
 233         FISCFG_OFS              = 0x360,
 234         FISCFG_WAIT_DEV_ERR     = (1 << 8),     /* wait for host on DevErr */
 235         FISCFG_SINGLE_SYNC      = (1 << 16),    /* SYNC on DMA activation */
 236
 237         MV5_PHY_MODE            = 0x74,
 238         MV5_LTMODE_OFS          = 0x30,
 239         MV5_PHY_CTL_OFS         = 0x0C,
 240         SATA_INTERFACE_CFG_OFS  = 0x050,
 241
 242         MV_M2_PREAMP_MASK       = 0x7e0,
 243
 244         /* Port registers */
 245         EDMA_CFG_OFS            = 0,
 246         EDMA_CFG_Q_DEPTH        = 0x1f,         /* max device queue depth */
 247         EDMA_CFG_NCQ            = (1 << 5),     /* for R/W FPDMA queued */
 248         EDMA_CFG_NCQ_GO_ON_ERR  = (1 << 14),    /* continue on error */
 249         EDMA_CFG_RD_BRST_EXT    = (1 << 11),    /* read burst 512B */
 250         EDMA_CFG_WR_BUFF_LEN    = (1 << 13),    /* write buffer 512B */
 251         EDMA_CFG_EDMA_FBS       = (1 << 16),    /* EDMA FIS-Based Switching */
 252         EDMA_CFG_FBS            = (1 << 26),    /* FIS-Based Switching */
 253
 254         EDMA_ERR_IRQ_CAUSE_OFS  = 0x8,
 255         EDMA_ERR_IRQ_MASK_OFS   = 0xc,
 256         EDMA_ERR_D_PAR          = (1 << 0),     /* UDMA data parity err */
 257         EDMA_ERR_PRD_PAR        = (1 << 1),     /* UDMA PRD parity err */
 258         EDMA_ERR_DEV            = (1 << 2),     /* device error */
 259         EDMA_ERR_DEV_DCON       = (1 << 3),     /* device disconnect */
 260         EDMA_ERR_DEV_CON        = (1 << 4),     /* device connected */
 261         EDMA_ERR_SERR           = (1 << 5),     /* SError bits [WBDST] raised */
 262         EDMA_ERR_SELF_DIS       = (1 << 7),     /* Gen II/IIE self-disable */
 263         EDMA_ERR_SELF_DIS_5     = (1 << 8),     /* Gen I self-disable */
 264         EDMA_ERR_BIST_ASYNC     = (1 << 8),     /* BIST FIS or Async Notify */
 265         EDMA_ERR_TRANS_IRQ_7    = (1 << 8),     /* Gen IIE transprt layer irq */
 266         EDMA_ERR_CRQB_PAR       = (1 << 9),     /* CRQB parity error */
 267         EDMA_ERR_CRPB_PAR       = (1 << 10),    /* CRPB parity error */
 268         EDMA_ERR_INTRL_PAR      = (1 << 11),    /* internal parity error */
 269         EDMA_ERR_IORDY          = (1 << 12),    /* IORdy timeout */
 270
 271         EDMA_ERR_LNK_CTRL_RX    = (0xf << 13),  /* link ctrl rx error */
 272         EDMA_ERR_LNK_CTRL_RX_0  = (1 << 13),    /* transient: CRC err */
 273         EDMA_ERR_LNK_CTRL_RX_1  = (1 << 14),    /* transient: FIFO err */
 274         EDMA_ERR_LNK_CTRL_RX_2  = (1 << 15),    /* fatal: caught SYNC */
 275         EDMA_ERR_LNK_CTRL_RX_3  = (1 << 16),    /* transient: FIS rx err */
 276
 277         EDMA_ERR_LNK_DATA_RX    = (0xf << 17),  /* link data rx error */
 278
 279         EDMA_ERR_LNK_CTRL_TX    = (0x1f << 21), /* link ctrl tx error */
 280         EDMA_ERR_LNK_CTRL_TX_0  = (1 << 21),    /* transient: CRC err */
 281         EDMA_ERR_LNK_CTRL_TX_1  = (1 << 22),    /* transient: FIFO err */
 282         EDMA_ERR_LNK_CTRL_TX_2  = (1 << 23),    /* transient: caught SYNC */
 283         EDMA_ERR_LNK_CTRL_TX_3  = (1 << 24),    /* transient: caught DMAT */
 284         EDMA_ERR_LNK_CTRL_TX_4  = (1 << 25),    /* transient: FIS collision */
 285
 286         EDMA_ERR_LNK_DATA_TX    = (0x1f << 26), /* link data tx error */
 287
 288         EDMA_ERR_TRANS_PROTO    = (1 << 31),    /* transport protocol error */
 289         EDMA_ERR_OVERRUN_5      = (1 << 5),
 290         EDMA_ERR_UNDERRUN_5     = (1 << 6),
 291
 292         EDMA_ERR_IRQ_TRANSIENT  = EDMA_ERR_LNK_CTRL_RX_0 |
 293                                   EDMA_ERR_LNK_CTRL_RX_1 |
 294                                   EDMA_ERR_LNK_CTRL_RX_3 |
 295                                   EDMA_ERR_LNK_CTRL_TX,
 296
 297         EDMA_EH_FREEZE          = EDMA_ERR_D_PAR |
 298                                   EDMA_ERR_PRD_PAR |
 299                                   EDMA_ERR_DEV_DCON |
 300                                   EDMA_ERR_DEV_CON |
 301                                   EDMA_ERR_SERR |
 302                                   EDMA_ERR_SELF_DIS |
 303                                   EDMA_ERR_CRQB_PAR |
 304                                   EDMA_ERR_CRPB_PAR |
 305                                   EDMA_ERR_INTRL_PAR |
 306                                   EDMA_ERR_IORDY |
 307                                   EDMA_ERR_LNK_CTRL_RX_2 |
 308                                   EDMA_ERR_LNK_DATA_RX |
 309                                   EDMA_ERR_LNK_DATA_TX |
 310                                   EDMA_ERR_TRANS_PROTO,
 311
 312         EDMA_EH_FREEZE_5        = EDMA_ERR_D_PAR |
 313                                   EDMA_ERR_PRD_PAR |
 314                                   EDMA_ERR_DEV_DCON |
 315                                   EDMA_ERR_DEV_CON |
 316                                   EDMA_ERR_OVERRUN_5 |
 317                                   EDMA_ERR_UNDERRUN_5 |
 318                                   EDMA_ERR_SELF_DIS_5 |
 319                                   EDMA_ERR_CRQB_PAR |
 320                                   EDMA_ERR_CRPB_PAR |
 321                                   EDMA_ERR_INTRL_PAR |
 322                                   EDMA_ERR_IORDY,
 323
 324         EDMA_REQ_Q_BASE_HI_OFS  = 0x10,
 325         EDMA_REQ_Q_IN_PTR_OFS   = 0x14,         /* also contains BASE_LO */
 326
 327         EDMA_REQ_Q_OUT_PTR_OFS  = 0x18,
 328         EDMA_REQ_Q_PTR_SHIFT    = 5,
 329
 330         EDMA_RSP_Q_BASE_HI_OFS  = 0x1c,
 331         EDMA_RSP_Q_IN_PTR_OFS   = 0x20,
 332         EDMA_RSP_Q_OUT_PTR_OFS  = 0x24,         /* also contains BASE_LO */
 333         EDMA_RSP_Q_PTR_SHIFT    = 3,
 334
 335         EDMA_CMD_OFS            = 0x28,         /* EDMA command register */
 336         EDMA_EN                 = (1 << 0),     /* enable EDMA */
 337         EDMA_DS                 = (1 << 1),     /* disable EDMA; self-negated */
 338         EDMA_RESET              = (1 << 2),     /* reset eng/trans/link/phy */
 339
 340         EDMA_STATUS_OFS         = 0x30,         /* EDMA engine status */
 341         EDMA_STATUS_CACHE_EMPTY = (1 << 6),     /* GenIIe command cache empty */
 342         EDMA_STATUS_IDLE        = (1 << 7),     /* GenIIe EDMA enabled/idle */
 343
 344         EDMA_IORDY_TMOUT_OFS    = 0x34,
 345         EDMA_ARB_CFG_OFS        = 0x38,
 346
 347         EDMA_HALTCOND_OFS       = 0x60,         /* GenIIe halt conditions */
 348
 349
 350         BMDMA_CMD_OFS           = 0x224,        /* bmdma command register */
 351         BMDMA_STATUS_OFS        = 0x228,        /* bmdma status register */
 352         BMDMA_PRD_LOW_OFS       = 0x22c,        /* bmdma PRD addr 31:0 */
 353         BMDMA_PRD_HIGH_OFS      = 0x230,        /* bmdma PRD addr 63:32 */
 354
 355         /* Host private flags (hp_flags) */
 356         MV_HP_FLAG_MSI          = (1 << 0),
 357         MV_HP_ERRATA_50XXB0     = (1 << 1),
 358         MV_HP_ERRATA_50XXB2     = (1 << 2),
 359         MV_HP_ERRATA_60X1B2     = (1 << 3),
 360         MV_HP_ERRATA_60X1C0     = (1 << 4),
 361         MV_HP_GEN_I             = (1 << 6),     /* Generation I: 50xx */
 362         MV_HP_GEN_II            = (1 << 7),     /* Generation II: 60xx */
 363         MV_HP_GEN_IIE           = (1 << 8),     /* Generation IIE: 6042/7042 */
 364         MV_HP_PCIE              = (1 << 9),     /* PCIe bus/regs: 7042 */
 365         MV_HP_CUT_THROUGH       = (1 << 10),    /* can use EDMA cut-through */
 366         MV_HP_FLAG_SOC          = (1 << 11),    /* SystemOnChip, no PCI */
 367
 368         /* Port private flags (pp_flags) */
 369         MV_PP_FLAG_EDMA_EN      = (1 << 0),     /* is EDMA engine enabled? */
 370         MV_PP_FLAG_NCQ_EN       = (1 << 1),     /* is EDMA set up for NCQ? */
 371         MV_PP_FLAG_FBS_EN       = (1 << 2),     /* is EDMA set up for FBS? */
 372         MV_PP_FLAG_DELAYED_EH   = (1 << 3),     /* delayed dev err handling */
 373 };
 374
 375 #define IS_GEN_I(hpriv) ((hpriv)->hp_flags & MV_HP_GEN_I)
 376 #define IS_GEN_II(hpriv) ((hpriv)->hp_flags & MV_HP_GEN_II)
 377 #define IS_GEN_IIE(hpriv) ((hpriv)->hp_flags & MV_HP_GEN_IIE)
 378 #define IS_PCIE(hpriv) ((hpriv)->hp_flags & MV_HP_PCIE)
 379 #define IS_SOC(hpriv) ((hpriv)->hp_flags & MV_HP_FLAG_SOC)
 380
 381 #define WINDOW_CTRL(i)          (0x20030 + ((i) << 4))
 382 #define WINDOW_BASE(i)          (0x20034 + ((i) << 4))
 383
 384 enum {
 385         /* DMA boundary 0xffff is required by the s/g splitting
 386          * we need on /length/ in mv_fill-sg().
 387          */
 388         MV_DMA_BOUNDARY         = 0xffffU,
 389
 390         /* mask of register bits containing lower 32 bits
 391          * of EDMA request queue DMA address
 392          */
 393         EDMA_REQ_Q_BASE_LO_MASK = 0xfffffc00U,
 394
 395         /* ditto, for response queue */
 396         EDMA_RSP_Q_BASE_LO_MASK = 0xffffff00U,
 397 };
 398
 399 enum chip_type {
 400         chip_504x,
 401         chip_508x,
 402         chip_5080,
 403         chip_604x,
 404         chip_608x,
 405         chip_6042,
 406         chip_7042,
 407         chip_soc,
 408 };
 409
 410 /* Command ReQuest Block: 32B */
 411 struct mv_crqb {
 412         __le32                  sg_addr;
 413         __le32                  sg_addr_hi;
 414         __le16                  ctrl_flags;
 415         __le16                  ata_cmd[11];
 416 };
 417
 418 struct mv_crqb_iie {
 419         __le32                  addr;
 420         __le32                  addr_hi;
 421         __le32                  flags;
 422         __le32                  len;
 423         __le32                  ata_cmd[4];
 424 };
 425
 426 /* Command ResPonse Block: 8B */
 427 struct mv_crpb {
 428         __le16                  id;
 429         __le16                  flags;
 430         __le32                  tmstmp;
 431 };
 432
 433 /* EDMA Physical Region Descriptor (ePRD); A.K.A. SG */
 434 struct mv_sg {
 435         __le32                  addr;
 436         __le32                  flags_size;
 437         __le32                  addr_hi;
 438         __le32                  reserved;
 439 };
 440
 441 /*
 442  * We keep a local cache of a few frequently accessed port
 443  * registers here, to avoid having to read them (very slow)
 444  * when switching between EDMA and non-EDMA modes.
 445  */
 446 struct mv_cached_regs {
 447         u32                     fiscfg;
 448         u32                     ltmode;
 449         u32                     haltcond;
 450 };
 451
 452 struct mv_port_priv {
 453         struct mv_crqb          *crqb;
 454         dma_addr_t              crqb_dma;
 455         struct mv_crpb          *crpb;
 456         dma_addr_t              crpb_dma;
 457         struct mv_sg            *sg_tbl[MV_MAX_Q_DEPTH];
 458         dma_addr_t              sg_tbl_dma[MV_MAX_Q_DEPTH];
 459
 460         unsigned int            req_idx;
 461         unsigned int            resp_idx;
 462
 463         u32                     pp_flags;
 464         struct mv_cached_regs   cached;
 465         unsigned int            delayed_eh_pmp_map;
 466 };
 467
 468 struct mv_port_signal {
 469         u32                     amps;
 470         u32                     pre;
 471 };
 472
 473 struct mv_host_priv {
 474         u32                     hp_flags;
 475         u32                     main_irq_mask;
 476         struct mv_port_signal   signal[8];
 477         const struct mv_hw_ops  *ops;
 478         int                     n_ports;
 479         void __iomem            *base;
 480         void __iomem            *main_irq_cause_addr;
 481         void __iomem            *main_irq_mask_addr;
 482         u32                     irq_cause_ofs;
 483         u32                     irq_mask_ofs;
 484         u32                     unmask_all_irqs;
 485         /*
 486          * These consistent DMA memory pools give us guaranteed
 487          * alignment for hardware-accessed data structures,
 488          * and less memory waste in accomplishing the alignment.
 489          */
 490         struct dma_pool         *crqb_pool;
 491         struct dma_pool         *crpb_pool;
 492         struct dma_pool         *sg_tbl_pool;
 493 };
 494
 495 struct mv_hw_ops {
 496         void (*phy_errata)(struct mv_host_priv *hpriv, void __iomem *mmio,
 497                            unsigned int port);
 498         void (*enable_leds)(struct mv_host_priv *hpriv, void __iomem *mmio);
 499         void (*read_preamp)(struct mv_host_priv *hpriv, int idx,
 500                            void __iomem *mmio);
 501         int (*reset_hc)(struct mv_host_priv *hpriv, void __iomem *mmio,
 502                         unsigned int n_hc);
 503         void (*reset_flash)(struct mv_host_priv *hpriv, void __iomem *mmio);
 504         void (*reset_bus)(struct ata_host *host, void __iomem *mmio);
 505 };
 506
 507 static int mv_scr_read(struct ata_link *link, unsigned int sc_reg_in, u32 *val);
 508 static int mv_scr_write(struct ata_link *link, unsigned int sc_reg_in, u32 val);
 509 static int mv5_scr_read(struct ata_link *link, unsigned int sc_reg_in, u32 *val);
 510 static int mv5_scr_write(struct ata_link *link, unsigned int sc_reg_in, u32 val);
 511 static int mv_port_start(struct ata_port *ap);
 512 static void mv_port_stop(struct ata_port *ap);
 513 static int mv_qc_defer(struct ata_queued_cmd *qc);
 514 static void mv_qc_prep(struct ata_queued_cmd *qc);
 515 static void mv_qc_prep_iie(struct ata_queued_cmd *qc);
 516 static unsigned int mv_qc_issue(struct ata_queued_cmd *qc);
 517 static int mv_hardreset(struct ata_link *link, unsigned int *class,
 518                         unsigned long deadline);
 519 static void mv_eh_freeze(struct ata_port *ap);
 520 static void mv_eh_thaw(struct ata_port *ap);
 521 static void mv6_dev_config(struct ata_device *dev);
 522
 523 static void mv5_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
 524                            unsigned int port);
 525 static void mv5_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio);
 526 static void mv5_read_preamp(struct mv_host_priv *hpriv, int idx,
 527                            void __iomem *mmio);
 528 static int mv5_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
 529                         unsigned int n_hc);
 530 static void mv5_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio);
 531 static void mv5_reset_bus(struct ata_host *host, void __iomem *mmio);
 532
 533 static void mv6_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
 534                            unsigned int port);
 535 static void mv6_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio);
 536 static void mv6_read_preamp(struct mv_host_priv *hpriv, int idx,
 537                            void __iomem *mmio);
 538 static int mv6_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
 539                         unsigned int n_hc);
 540 static void mv6_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio);
 541 static void mv_soc_enable_leds(struct mv_host_priv *hpriv,
 542                                       void __iomem *mmio);
 543 static void mv_soc_read_preamp(struct mv_host_priv *hpriv, int idx,
 544                                       void __iomem *mmio);
 545 static int mv_soc_reset_hc(struct mv_host_priv *hpriv,
 546                                   void __iomem *mmio, unsigned int n_hc);
 547 static void mv_soc_reset_flash(struct mv_host_priv *hpriv,
 548                                       void __iomem *mmio);
 549 static void mv_soc_reset_bus(struct ata_host *host, void __iomem *mmio);
 550 static void mv_reset_pci_bus(struct ata_host *host, void __iomem *mmio);
 551 static void mv_reset_channel(struct mv_host_priv *hpriv, void __iomem *mmio,
 552                              unsigned int port_no);
 553 static int mv_stop_edma(struct ata_port *ap);
 554 static int mv_stop_edma_engine(void __iomem *port_mmio);
 555 static void mv_edma_cfg(struct ata_port *ap, int want_ncq, int want_edma);
 556
 557 static void mv_pmp_select(struct ata_port *ap, int pmp);
 558 static int mv_pmp_hardreset(struct ata_link *link, unsigned int *class,
 559                                 unsigned long deadline);
 560 static int  mv_softreset(struct ata_link *link, unsigned int *class,
 561                                 unsigned long deadline);
 562 static void mv_pmp_error_handler(struct ata_port *ap);
 563 static void mv_process_crpb_entries(struct ata_port *ap,
 564                                         struct mv_port_priv *pp);
 565
 566 static unsigned long mv_mode_filter(struct ata_device *dev,
 567                                     unsigned long xfer_mask);
 568 static void mv_sff_irq_clear(struct ata_port *ap);
 569 static int mv_check_atapi_dma(struct ata_queued_cmd *qc);
 570 static void mv_bmdma_setup(struct ata_queued_cmd *qc);
 571 static void mv_bmdma_start(struct ata_queued_cmd *qc);
 572 static void mv_bmdma_stop(struct ata_queued_cmd *qc);
 573 static u8   mv_bmdma_status(struct ata_port *ap);
 574
 575 /* .sg_tablesize is (MV_MAX_SG_CT / 2) in the structures below
 576  * because we have to allow room for worst case splitting of
 577  * PRDs for 64K boundaries in mv_fill_sg().
 578  */
 579 static struct scsi_host_template mv5_sht = {
 580         ATA_BASE_SHT(DRV_NAME),
 581         .sg_tablesize           = MV_MAX_SG_CT / 2,
 582         .dma_boundary           = MV_DMA_BOUNDARY,
 583 };
 584
 585 static struct scsi_host_template mv6_sht = {
 586         ATA_NCQ_SHT(DRV_NAME),
 587         .can_queue              = MV_MAX_Q_DEPTH - 1,
 588         .sg_tablesize           = MV_MAX_SG_CT / 2,
 589         .dma_boundary           = MV_DMA_BOUNDARY,
 590 };
 591
 592 static struct ata_port_operations mv5_ops = {
 593         .inherits               = &ata_sff_port_ops,
 594
 595         .qc_defer               = mv_qc_defer,
 596         .qc_prep                = mv_qc_prep,
 597         .qc_issue               = mv_qc_issue,
 598
 599         .freeze                 = mv_eh_freeze,
 600         .thaw                   = mv_eh_thaw,
 601         .hardreset              = mv_hardreset,
 602         .error_handler          = ata_std_error_handler, /* avoid SFF EH */
 603         .post_internal_cmd      = ATA_OP_NULL,
 604
 605         .scr_read               = mv5_scr_read,
 606         .scr_write              = mv5_scr_write,
 607
 608         .port_start             = mv_port_start,
 609         .port_stop              = mv_port_stop,
 610 };
 611
 612 static struct ata_port_operations mv6_ops = {
 613         .inherits               = &mv5_ops,
 614         .dev_config             = mv6_dev_config,
 615         .scr_read               = mv_scr_read,
 616         .scr_write              = mv_scr_write,
 617
 618         .pmp_hardreset          = mv_pmp_hardreset,
 619         .pmp_softreset          = mv_softreset,
 620         .softreset              = mv_softreset,
 621         .error_handler          = mv_pmp_error_handler,
 622
 623         .sff_irq_clear          = mv_sff_irq_clear,
 624         .check_atapi_dma        = mv_check_atapi_dma,
 625         .bmdma_setup            = mv_bmdma_setup,
 626         .bmdma_start            = mv_bmdma_start,
 627         .bmdma_stop             = mv_bmdma_stop,
 628         .bmdma_status           = mv_bmdma_status,
 629         .mode_filter            = mv_mode_filter,
 630 };
 631
 632 static struct ata_port_operations mv_iie_ops = {
 633         .inherits               = &mv6_ops,
 634         .dev_config             = ATA_OP_NULL,
 635         .qc_prep                = mv_qc_prep_iie,
 636 };
 637
 638 static const struct ata_port_info mv_port_info[] = {
 639         {  /* chip_504x */
 640                 .flags          = MV_GEN_I_FLAGS,
 641                 .pio_mask       = 0x1f, /* pio0-4 */
 642                 .udma_mask      = ATA_UDMA6,
 643                 .port_ops       = &mv5_ops,
 644         },
 645         {  /* chip_508x */
 646                 .flags          = MV_GEN_I_FLAGS | MV_FLAG_DUAL_HC,
 647                 .pio_mask       = 0x1f, /* pio0-4 */
 648                 .udma_mask      = ATA_UDMA6,
 649                 .port_ops       = &mv5_ops,
 650         },
 651         {  /* chip_5080 */
 652                 .flags          = MV_GEN_I_FLAGS | MV_FLAG_DUAL_HC,
 653                 .pio_mask       = 0x1f, /* pio0-4 */
 654                 .udma_mask      = ATA_UDMA6,
 655                 .port_ops       = &mv5_ops,
 656         },
 657         {  /* chip_604x */
 658                 .flags          = MV_GEN_II_FLAGS,
 659                 .pio_mask       = 0x1f, /* pio0-4 */
 660                 .udma_mask      = ATA_UDMA6,
 661                 .port_ops       = &mv6_ops,
 662         },
 663         {  /* chip_608x */
 664                 .flags          = MV_GEN_II_FLAGS | MV_FLAG_DUAL_HC,
 665                 .pio_mask       = 0x1f, /* pio0-4 */
 666                 .udma_mask      = ATA_UDMA6,
 667                 .port_ops       = &mv6_ops,
 668         },
 669         {  /* chip_6042 */
 670                 .flags          = MV_GEN_IIE_FLAGS,
 671                 .pio_mask       = 0x1f, /* pio0-4 */
 672                 .udma_mask      = ATA_UDMA6,
 673                 .port_ops       = &mv_iie_ops,
 674         },
 675         {  /* chip_7042 */
 676                 .flags          = MV_GEN_IIE_FLAGS,
 677                 .pio_mask       = 0x1f, /* pio0-4 */
 678                 .udma_mask      = ATA_UDMA6,
 679                 .port_ops       = &mv_iie_ops,
 680         },
 681         {  /* chip_soc */
 682                 .flags          = MV_GEN_IIE_FLAGS,
 683                 .pio_mask       = 0x1f, /* pio0-4 */
 684                 .udma_mask      = ATA_UDMA6,
 685                 .port_ops       = &mv_iie_ops,
 686         },
 687 };
 688
 689 static const struct pci_device_id mv_pci_tbl[] = {
 690         { PCI_VDEVICE(MARVELL, 0x5040), chip_504x },
 691         { PCI_VDEVICE(MARVELL, 0x5041), chip_504x },
 692         { PCI_VDEVICE(MARVELL, 0x5080), chip_5080 },
 693         { PCI_VDEVICE(MARVELL, 0x5081), chip_508x },
 694         /* RocketRAID 1720/174x have different identifiers */
 695         { PCI_VDEVICE(TTI, 0x1720), chip_6042 },
 696         { PCI_VDEVICE(TTI, 0x1740), chip_6042 },
 697         { PCI_VDEVICE(TTI, 0x1742), chip_6042 },
 698
 699         { PCI_VDEVICE(MARVELL, 0x6040), chip_604x },
 700         { PCI_VDEVICE(MARVELL, 0x6041), chip_604x },
 701         { PCI_VDEVICE(MARVELL, 0x6042), chip_6042 },
 702         { PCI_VDEVICE(MARVELL, 0x6080), chip_608x },
 703         { PCI_VDEVICE(MARVELL, 0x6081), chip_608x },
 704
 705         { PCI_VDEVICE(ADAPTEC2, 0x0241), chip_604x },
 706
 707         /* Adaptec 1430SA */
 708         { PCI_VDEVICE(ADAPTEC2, 0x0243), chip_7042 },
 709
 710         /* Marvell 7042 support */
 711         { PCI_VDEVICE(MARVELL, 0x7042), chip_7042 },
 712
 713         /* Highpoint RocketRAID PCIe series */
 714         { PCI_VDEVICE(TTI, 0x2300), chip_7042 },
 715         { PCI_VDEVICE(TTI, 0x2310), chip_7042 },
 716
 717         { }                     /* terminate list */
 718 };
 719
 720 static const struct mv_hw_ops mv5xxx_ops = {
 721         .phy_errata             = mv5_phy_errata,
 722         .enable_leds            = mv5_enable_leds,
 723         .read_preamp            = mv5_read_preamp,
 724         .reset_hc               = mv5_reset_hc,
 725         .reset_flash            = mv5_reset_flash,
 726         .reset_bus              = mv5_reset_bus,
 727 };
 728
 729 static const struct mv_hw_ops mv6xxx_ops = {
 730         .phy_errata             = mv6_phy_errata,
 731         .enable_leds            = mv6_enable_leds,
 732         .read_preamp            = mv6_read_preamp,
 733         .reset_hc               = mv6_reset_hc,
 734         .reset_flash            = mv6_reset_flash,
 735         .reset_bus              = mv_reset_pci_bus,
 736 };
 737
 738 static const struct mv_hw_ops mv_soc_ops = {
 739         .phy_errata             = mv6_phy_errata,
 740         .enable_leds            = mv_soc_enable_leds,
 741         .read_preamp            = mv_soc_read_preamp,
 742         .reset_hc               = mv_soc_reset_hc,
 743         .reset_flash            = mv_soc_reset_flash,
 744         .reset_bus              = mv_soc_reset_bus,
 745 };
 746
 747 /*
 748  * Functions
 749  */
 750
 751 static inline void writelfl(unsigned long data, void __iomem *addr)
 752 {
 753         writel(data, addr);
 754         (void) readl(addr);     /* flush to avoid PCI posted write */
 755 }
 756
 757 static inline unsigned int mv_hc_from_port(unsigned int port)
 758 {
 759         return port >> MV_PORT_HC_SHIFT;
 760 }
 761
 762 static inline unsigned int mv_hardport_from_port(unsigned int port)
 763 {
 764         return port & MV_PORT_MASK;
 765 }
 766
 767 /*
 768  * Consolidate some rather tricky bit shift calculations.
 769  * This is hot-path stuff, so not a function.
 770  * Simple code, with two return values, so macro rather than inline.
 771  *
 772  * port is the sole input, in range 0..7.
 773  * shift is one output, for use with main_irq_cause / main_irq_mask registers.
 774  * hardport is the other output, in range 0..3.
 775  *
 776  * Note that port and hardport may be the same variable in some cases.
 777  */
 778 #define MV_PORT_TO_SHIFT_AND_HARDPORT(port, shift, hardport)    \
 779 {                                                               \
 780         shift    = mv_hc_from_port(port) * HC_SHIFT;            \
 781         hardport = mv_hardport_from_port(port);                 \
 782         shift   += hardport * 2;                                \
 783 }
 784
 785 static inline void __iomem *mv_hc_base(void __iomem *base, unsigned int hc)
 786 {
 787         return (base + MV_SATAHC0_REG_BASE + (hc * MV_SATAHC_REG_SZ));
 788 }
 789
 790 static inline void __iomem *mv_hc_base_from_port(void __iomem *base,
 791                                                  unsigned int port)
 792 {
 793         return mv_hc_base(base, mv_hc_from_port(port));
 794 }
 795
 796 static inline void __iomem *mv_port_base(void __iomem *base, unsigned int port)
 797 {
 798         return  mv_hc_base_from_port(base, port) +
 799                 MV_SATAHC_ARBTR_REG_SZ +
 800                 (mv_hardport_from_port(port) * MV_PORT_REG_SZ);
 801 }
 802
 803 static void __iomem *mv5_phy_base(void __iomem *mmio, unsigned int port)
 804 {
 805         void __iomem *hc_mmio = mv_hc_base_from_port(mmio, port);
 806         unsigned long ofs = (mv_hardport_from_port(port) + 1) * 0x100UL;
 807
 808         return hc_mmio + ofs;
 809 }
 810
 811 static inline void __iomem *mv_host_base(struct ata_host *host)
 812 {
 813         struct mv_host_priv *hpriv = host->private_data;
 814         return hpriv->base;
 815 }
 816
 817 static inline void __iomem *mv_ap_base(struct ata_port *ap)
 818 {
 819         return mv_port_base(mv_host_base(ap->host), ap->port_no);
 820 }
 821
 822 static inline int mv_get_hc_count(unsigned long port_flags)
 823 {
 824         return ((port_flags & MV_FLAG_DUAL_HC) ? 2 : 1);
 825 }
 826
 827 /**
 828  *      mv_save_cached_regs - (re-)initialize cached port registers
 829  *      @ap: the port whose registers we are caching
 830  *
 831  *      Initialize the local cache of port registers,
 832  *      so that reading them over and over again can
 833  *      be avoided on the hotter paths of this driver.
 834  *      This saves a few microseconds each time we switch
 835  *      to/from EDMA mode to perform (eg.) a drive cache flush.
 836  */
 837 static void mv_save_cached_regs(struct ata_port *ap)
 838 {
 839         void __iomem *port_mmio = mv_ap_base(ap);
 840         struct mv_port_priv *pp = ap->private_data;
 841
 842         pp->cached.fiscfg = readl(port_mmio + FISCFG_OFS);
 843         pp->cached.ltmode = readl(port_mmio + LTMODE_OFS);
 844         pp->cached.haltcond = readl(port_mmio + EDMA_HALTCOND_OFS);
 845 }
 846
 847 /**
 848  *      mv_write_cached_reg - write to a cached port register
 849  *      @addr: hardware address of the register
 850  *      @old: pointer to cached value of the register
 851  *      @new: new value for the register
 852  *
 853  *      Write a new value to a cached register,
 854  *      but only if the value is different from before.
 855  */
 856 static inline void mv_write_cached_reg(void __iomem *addr, u32 *old, u32 new)
 857 {
 858         if (new != *old) {
 859                 *old = new;
 860                 writel(new, addr);
 861         }
 862 }
 863
 864 static void mv_set_edma_ptrs(void __iomem *port_mmio,
 865                              struct mv_host_priv *hpriv,
 866                              struct mv_port_priv *pp)
 867 {
 868         u32 index;
 869
 870         /*
 871          * initialize request queue
 872          */
 873         pp->req_idx &= MV_MAX_Q_DEPTH_MASK;     /* paranoia */
 874         index = pp->req_idx << EDMA_REQ_Q_PTR_SHIFT;
 875
 876         WARN_ON(pp->crqb_dma & 0x3ff);
 877         writel((pp->crqb_dma >> 16) >> 16, port_mmio + EDMA_REQ_Q_BASE_HI_OFS);
 878         writelfl((pp->crqb_dma & EDMA_REQ_Q_BASE_LO_MASK) | index,
 879                  port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
 880         writelfl(index, port_mmio + EDMA_REQ_Q_OUT_PTR_OFS);
 881
 882         /*
 883          * initialize response queue
 884          */
 885         pp->resp_idx &= MV_MAX_Q_DEPTH_MASK;    /* paranoia */
 886         index = pp->resp_idx << EDMA_RSP_Q_PTR_SHIFT;
 887
 888         WARN_ON(pp->crpb_dma & 0xff);
 889         writel((pp->crpb_dma >> 16) >> 16, port_mmio + EDMA_RSP_Q_BASE_HI_OFS);
 890         writelfl(index, port_mmio + EDMA_RSP_Q_IN_PTR_OFS);
 891         writelfl((pp->crpb_dma & EDMA_RSP_Q_BASE_LO_MASK) | index,
 892                  port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
 893 }
 894
 895 static void mv_set_main_irq_mask(struct ata_host *host,
 896                                  u32 disable_bits, u32 enable_bits)
 897 {
 898         struct mv_host_priv *hpriv = host->private_data;
 899         u32 old_mask, new_mask;
 900
 901         old_mask = hpriv->main_irq_mask;
 902         new_mask = (old_mask & ~disable_bits) | enable_bits;
 903         if (new_mask != old_mask) {
 904                 hpriv->main_irq_mask = new_mask;
 905                 writelfl(new_mask, hpriv->main_irq_mask_addr);
 906         }
 907 }
 908
 909 static void mv_enable_port_irqs(struct ata_port *ap,
 910                                      unsigned int port_bits)
 911 {
 912         unsigned int shift, hardport, port = ap->port_no;
 913         u32 disable_bits, enable_bits;
 914
 915         MV_PORT_TO_SHIFT_AND_HARDPORT(port, shift, hardport);
 916
 917         disable_bits = (DONE_IRQ | ERR_IRQ) << shift;
 918         enable_bits  = port_bits << shift;
 919         mv_set_main_irq_mask(ap->host, disable_bits, enable_bits);
 920 }
 921
 922 static void mv_clear_and_enable_port_irqs(struct ata_port *ap,
 923                                           void __iomem *port_mmio,
 924                                           unsigned int port_irqs)
 925 {
 926         struct mv_host_priv *hpriv = ap->host->private_data;
 927         int hardport = mv_hardport_from_port(ap->port_no);
 928         void __iomem *hc_mmio = mv_hc_base_from_port(
 929                                 mv_host_base(ap->host), ap->port_no);
 930         u32 hc_irq_cause;
 931
 932         /* clear EDMA event indicators, if any */
 933         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
 934
 935         /* clear pending irq events */
 936         hc_irq_cause = ~((DEV_IRQ | DMA_IRQ) << hardport);
 937         writelfl(hc_irq_cause, hc_mmio + HC_IRQ_CAUSE_OFS);
 938
 939         /* clear FIS IRQ Cause */
 940         if (IS_GEN_IIE(hpriv))
 941                 writelfl(0, port_mmio + SATA_FIS_IRQ_CAUSE_OFS);
 942
 943         mv_enable_port_irqs(ap, port_irqs);
 944 }
 945
 946 /**
 947  *      mv_start_edma - Enable eDMA engine
 948  *      @base: port base address
 949  *      @pp: port private data
 950  *
 951  *      Verify the local cache of the eDMA state is accurate with a
 952  *      WARN_ON.
 953  *
 954  *      LOCKING:
 955  *      Inherited from caller.
 956  */
 957 static void mv_start_edma(struct ata_port *ap, void __iomem *port_mmio,
 958                          struct mv_port_priv *pp, u8 protocol)
 959 {
 960         int want_ncq = (protocol == ATA_PROT_NCQ);
 961
 962         if (pp->pp_flags & MV_PP_FLAG_EDMA_EN) {
 963                 int using_ncq = ((pp->pp_flags & MV_PP_FLAG_NCQ_EN) != 0);
 964                 if (want_ncq != using_ncq)
 965                         mv_stop_edma(ap);
 966         }
 967         if (!(pp->pp_flags & MV_PP_FLAG_EDMA_EN)) {
 968                 struct mv_host_priv *hpriv = ap->host->private_data;
 969
 970                 mv_edma_cfg(ap, want_ncq, 1);
 971
 972                 mv_set_edma_ptrs(port_mmio, hpriv, pp);
 973                 mv_clear_and_enable_port_irqs(ap, port_mmio, DONE_IRQ|ERR_IRQ);
 974
 975                 writelfl(EDMA_EN, port_mmio + EDMA_CMD_OFS);
 976                 pp->pp_flags |= MV_PP_FLAG_EDMA_EN;
 977         }
 978 }
 979
 980 static void mv_wait_for_edma_empty_idle(struct ata_port *ap)
 981 {
 982         void __iomem *port_mmio = mv_ap_base(ap);
 983         const u32 empty_idle = (EDMA_STATUS_CACHE_EMPTY | EDMA_STATUS_IDLE);
 984         const int per_loop = 5, timeout = (15 * 1000 / per_loop);
 985         int i;
 986
 987         /*
 988          * Wait for the EDMA engine to finish transactions in progress.
 989          * No idea what a good "timeout" value might be, but measurements
 990          * indicate that it often requires hundreds of microseconds
 991          * with two drives in-use.  So we use the 15msec value above
 992          * as a rough guess at what even more drives might require.
 993          */
 994         for (i = 0; i < timeout; ++i) {
 995                 u32 edma_stat = readl(port_mmio + EDMA_STATUS_OFS);
 996                 if ((edma_stat & empty_idle) == empty_idle)
 997                         break;
 998                 udelay(per_loop);
 999         }
1000         /* ata_port_printk(ap, KERN_INFO, "%s: %u+ usecs\n", __func__, i); */
1001 }
1002
1003 /**
1004  *      mv_stop_edma_engine - Disable eDMA engine
1005  *      @port_mmio: io base address
1006  *
1007  *      LOCKING:
1008  *      Inherited from caller.
1009  */
1010 static int mv_stop_edma_engine(void __iomem *port_mmio)
1011 {
1012         int i;
1013
1014         /* Disable eDMA.  The disable bit auto clears. */
1015         writelfl(EDMA_DS, port_mmio + EDMA_CMD_OFS);
1016
1017         /* Wait for the chip to confirm eDMA is off. */
1018         for (i = 10000; i > 0; i--) {
1019                 u32 reg = readl(port_mmio + EDMA_CMD_OFS);
1020                 if (!(reg & EDMA_EN))
1021                         return 0;
1022                 udelay(10);
1023         }
1024         return -EIO;
1025 }
1026
1027 static int mv_stop_edma(struct ata_port *ap)
1028 {
1029         void __iomem *port_mmio = mv_ap_base(ap);
1030         struct mv_port_priv *pp = ap->private_data;
1031         int err = 0;
1032
1033         if (!(pp->pp_flags & MV_PP_FLAG_EDMA_EN))
1034                 return 0;
1035         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
1036         mv_wait_for_edma_empty_idle(ap);
1037         if (mv_stop_edma_engine(port_mmio)) {
1038                 ata_port_printk(ap, KERN_ERR, "Unable to stop eDMA\n");
1039                 err = -EIO;
1040         }
1041         mv_edma_cfg(ap, 0, 0);
1042         return err;
1043 }
1044
1045 #ifdef ATA_DEBUG
1046 static void mv_dump_mem(void __iomem *start, unsigned bytes)
1047 {
1048         int b, w;
1049         for (b = 0; b < bytes; ) {
1050                 DPRINTK("%p: ", start + b);
1051                 for (w = 0; b < bytes && w < 4; w++) {
1052                         printk("%08x ", readl(start + b));
1053                         b += sizeof(u32);
1054                 }
1055                 printk("\n");
1056         }
1057 }
1058 #endif
1059
1060 static void mv_dump_pci_cfg(struct pci_dev *pdev, unsigned bytes)
1061 {
1062 #ifdef ATA_DEBUG
1063         int b, w;
1064         u32 dw;
1065         for (b = 0; b < bytes; ) {
1066                 DPRINTK("%02x: ", b);
1067                 for (w = 0; b < bytes && w < 4; w++) {
1068                         (void) pci_read_config_dword(pdev, b, &dw);
1069                         printk("%08x ", dw);
1070                         b += sizeof(u32);
1071                 }
1072                 printk("\n");
1073         }
1074 #endif
1075 }
1076 static void mv_dump_all_regs(void __iomem *mmio_base, int port,
1077                              struct pci_dev *pdev)
1078 {
1079 #ifdef ATA_DEBUG
1080         void __iomem *hc_base = mv_hc_base(mmio_base,
1081                                            port >> MV_PORT_HC_SHIFT);
1082         void __iomem *port_base;
1083         int start_port, num_ports, p, start_hc, num_hcs, hc;
1084
1085         if (0 > port) {
1086                 start_hc = start_port = 0;
1087                 num_ports = 8;          /* shld be benign for 4 port devs */
1088                 num_hcs = 2;
1089         } else {
1090                 start_hc = port >> MV_PORT_HC_SHIFT;
1091                 start_port = port;
1092                 num_ports = num_hcs = 1;
1093         }
1094         DPRINTK("All registers for port(s) %u-%u:\n", start_port,
1095                 num_ports > 1 ? num_ports - 1 : start_port);
1096
1097         if (NULL != pdev) {
1098                 DPRINTK("PCI config space regs:\n");
1099                 mv_dump_pci_cfg(pdev, 0x68);
1100         }
1101         DPRINTK("PCI regs:\n");
1102         mv_dump_mem(mmio_base+0xc00, 0x3c);
1103         mv_dump_mem(mmio_base+0xd00, 0x34);
1104         mv_dump_mem(mmio_base+0xf00, 0x4);
1105         mv_dump_mem(mmio_base+0x1d00, 0x6c);
1106         for (hc = start_hc; hc < start_hc + num_hcs; hc++) {
1107                 hc_base = mv_hc_base(mmio_base, hc);
1108                 DPRINTK("HC regs (HC %i):\n", hc);
1109                 mv_dump_mem(hc_base, 0x1c);
1110         }
1111         for (p = start_port; p < start_port + num_ports; p++) {
1112                 port_base = mv_port_base(mmio_base, p);
1113                 DPRINTK("EDMA regs (port %i):\n", p);
1114                 mv_dump_mem(port_base, 0x54);
1115                 DPRINTK("SATA regs (port %i):\n", p);
1116                 mv_dump_mem(port_base+0x300, 0x60);
1117         }
1118 #endif
1119 }
1120
1121 static unsigned int mv_scr_offset(unsigned int sc_reg_in)
1122 {
1123         unsigned int ofs;
1124
1125         switch (sc_reg_in) {
1126         case SCR_STATUS:
1127         case SCR_CONTROL:
1128         case SCR_ERROR:
1129                 ofs = SATA_STATUS_OFS + (sc_reg_in * sizeof(u32));
1130                 break;
1131         case SCR_ACTIVE:
1132                 ofs = SATA_ACTIVE_OFS;   /* active is not with the others */
1133                 break;
1134         default:
1135                 ofs = 0xffffffffU;
1136                 break;
1137         }
1138         return ofs;
1139 }
1140
1141 static int mv_scr_read(struct ata_link *link, unsigned int sc_reg_in, u32 *val)
1142 {
1143         unsigned int ofs = mv_scr_offset(sc_reg_in);
1144
1145         if (ofs != 0xffffffffU) {
1146                 *val = readl(mv_ap_base(link->ap) + ofs);
1147                 return 0;
1148         } else
1149                 return -EINVAL;
1150 }
1151
1152 static int mv_scr_write(struct ata_link *link, unsigned int sc_reg_in, u32 val)
1153 {
1154         unsigned int ofs = mv_scr_offset(sc_reg_in);
1155
1156         if (ofs != 0xffffffffU) {
1157                 writelfl(val, mv_ap_base(link->ap) + ofs);
1158                 return 0;
1159         } else
1160                 return -EINVAL;
1161 }
1162
1163 static void mv6_dev_config(struct ata_device *adev)
1164 {
1165         /*
1166          * Deal with Gen-II ("mv6") hardware quirks/restrictions:
1167          *
1168          * Gen-II does not support NCQ over a port multiplier
1169          *  (no FIS-based switching).
1170          */
1171         if (adev->flags & ATA_DFLAG_NCQ) {
1172                 if (sata_pmp_attached(adev->link->ap)) {
1173                         adev->flags &= ~ATA_DFLAG_NCQ;
1174                         ata_dev_printk(adev, KERN_INFO,
1175                                 "NCQ disabled for command-based switching\n");
1176                 }
1177         }
1178 }
1179
1180 static int mv_qc_defer(struct ata_queued_cmd *qc)
1181 {
1182         struct ata_link *link = qc->dev->link;
1183         struct ata_port *ap = link->ap;
1184         struct mv_port_priv *pp = ap->private_data;
1185
1186         /*
1187          * Don't allow new commands if we're in a delayed EH state
1188          * for NCQ and/or FIS-based switching.
1189          */
1190         if (pp->pp_flags & MV_PP_FLAG_DELAYED_EH)
1191                 return ATA_DEFER_PORT;
1192         /*
1193          * If the port is completely idle, then allow the new qc.
1194          */
1195         if (ap->nr_active_links == 0)
1196                 return 0;
1197
1198         /*
1199          * The port is operating in host queuing mode (EDMA) with NCQ
1200          * enabled, allow multiple NCQ commands.  EDMA also allows
1201          * queueing multiple DMA commands but libata core currently
1202          * doesn't allow it.
1203          */
1204         if ((pp->pp_flags & MV_PP_FLAG_EDMA_EN) &&
1205             (pp->pp_flags & MV_PP_FLAG_NCQ_EN) && ata_is_ncq(qc->tf.protocol))
1206                 return 0;
1207
1208         return ATA_DEFER_PORT;
1209 }
1210
1211 static void mv_config_fbs(struct ata_port *ap, int want_ncq, int want_fbs)
1212 {
1213         struct mv_port_priv *pp = ap->private_data;
1214         void __iomem *port_mmio;
1215
1216         u32 fiscfg,   *old_fiscfg   = &pp->cached.fiscfg;
1217         u32 ltmode,   *old_ltmode   = &pp->cached.ltmode;
1218         u32 haltcond, *old_haltcond = &pp->cached.haltcond;
1219
1220         ltmode   = *old_ltmode & ~LTMODE_BIT8;
1221         haltcond = *old_haltcond | EDMA_ERR_DEV;
1222
1223         if (want_fbs) {
1224                 fiscfg = *old_fiscfg | FISCFG_SINGLE_SYNC;
1225                 ltmode = *old_ltmode | LTMODE_BIT8;
1226                 if (want_ncq)
1227                         haltcond &= ~EDMA_ERR_DEV;
1228                 else
1229                         fiscfg |=  FISCFG_WAIT_DEV_ERR;
1230         } else {
1231                 fiscfg = *old_fiscfg & ~(FISCFG_SINGLE_SYNC | FISCFG_WAIT_DEV_ERR);
1232         }
1233
1234         port_mmio = mv_ap_base(ap);
1235         mv_write_cached_reg(port_mmio + FISCFG_OFS, old_fiscfg, fiscfg);
1236         mv_write_cached_reg(port_mmio + LTMODE_OFS, old_ltmode, ltmode);
1237         mv_write_cached_reg(port_mmio + EDMA_HALTCOND_OFS, old_haltcond, haltcond);
1238 }
1239
1240 static void mv_60x1_errata_sata25(struct ata_port *ap, int want_ncq)
1241 {
1242         struct mv_host_priv *hpriv = ap->host->private_data;
1243         u32 old, new;
1244
1245         /* workaround for 88SX60x1 FEr SATA#25 (part 1) */
1246         old = readl(hpriv->base + MV_GPIO_PORT_CTL_OFS);
1247         if (want_ncq)
1248                 new = old | (1 << 22);
1249         else
1250                 new = old & ~(1 << 22);
1251         if (new != old)
1252                 writel(new, hpriv->base + MV_GPIO_PORT_CTL_OFS);
1253 }
1254
1255 static void mv_edma_cfg(struct ata_port *ap, int want_ncq, int want_edma)
1256 {
1257         u32 cfg;
1258         struct mv_port_priv *pp    = ap->private_data;
1259         struct mv_host_priv *hpriv = ap->host->private_data;
1260         void __iomem *port_mmio    = mv_ap_base(ap);
1261
1262         /* set up non-NCQ EDMA configuration */
1263         cfg = EDMA_CFG_Q_DEPTH;         /* always 0x1f for *all* chips */
1264         pp->pp_flags &= ~(MV_PP_FLAG_FBS_EN | MV_PP_FLAG_NCQ_EN);
1265
1266         if (IS_GEN_I(hpriv))
1267                 cfg |= (1 << 8);        /* enab config burst size mask */
1268
1269         else if (IS_GEN_II(hpriv)) {
1270                 cfg |= EDMA_CFG_RD_BRST_EXT | EDMA_CFG_WR_BUFF_LEN;
1271                 mv_60x1_errata_sata25(ap, want_ncq);
1272
1273         } else if (IS_GEN_IIE(hpriv)) {
1274                 int want_fbs = sata_pmp_attached(ap);
1275                 /*
1276                  * Possible future enhancement:
1277                  *
1278                  * The chip can use FBS with non-NCQ, if we allow it,
1279                  * But first we need to have the error handling in place
1280                  * for this mode (datasheet section 7.3.15.4.2.3).
1281                  * So disallow non-NCQ FBS for now.
1282                  */
1283                 want_fbs &= want_ncq;
1284
1285                 mv_config_fbs(ap, want_ncq, want_fbs);
1286
1287                 if (want_fbs) {
1288                         pp->pp_flags |= MV_PP_FLAG_FBS_EN;
1289                         cfg |= EDMA_CFG_EDMA_FBS; /* FIS-based switching */
1290                 }
1291
1292                 cfg |= (1 << 23);       /* do not mask PM field in rx'd FIS */
1293                 if (want_edma) {
1294                         cfg |= (1 << 22); /* enab 4-entry host queue cache */
1295                         if (!IS_SOC(hpriv))
1296                                 cfg |= (1 << 18); /* enab early completion */
1297                 }
1298                 if (hpriv->hp_flags & MV_HP_CUT_THROUGH)
1299                         cfg |= (1 << 17); /* enab cut-thru (dis stor&forwrd) */
1300         }
1301
1302         if (want_ncq) {
1303                 cfg |= EDMA_CFG_NCQ;
1304                 pp->pp_flags |=  MV_PP_FLAG_NCQ_EN;
1305         }
1306
1307         writelfl(cfg, port_mmio + EDMA_CFG_OFS);
1308 }
1309
1310 static void mv_port_free_dma_mem(struct ata_port *ap)
1311 {
1312         struct mv_host_priv *hpriv = ap->host->private_data;
1313         struct mv_port_priv *pp = ap->private_data;
1314         int tag;
1315
1316         if (pp->crqb) {
1317                 dma_pool_free(hpriv->crqb_pool, pp->crqb, pp->crqb_dma);
1318                 pp->crqb = NULL;
1319         }
1320         if (pp->crpb) {
1321                 dma_pool_free(hpriv->crpb_pool, pp->crpb, pp->crpb_dma);
1322                 pp->crpb = NULL;
1323         }
1324         /*
1325          * For GEN_I, there's no NCQ, so we have only a single sg_tbl.
1326          * For later hardware, we have one unique sg_tbl per NCQ tag.
1327          */
1328         for (tag = 0; tag < MV_MAX_Q_DEPTH; ++tag) {
1329                 if (pp->sg_tbl[tag]) {
1330                         if (tag == 0 || !IS_GEN_I(hpriv))
1331                                 dma_pool_free(hpriv->sg_tbl_pool,
1332                                               pp->sg_tbl[tag],
1333                                               pp->sg_tbl_dma[tag]);
1334                         pp->sg_tbl[tag] = NULL;
1335                 }
1336         }
1337 }
1338
1339 /**
1340  *      mv_port_start - Port specific init/start routine.
1341  *      @ap: ATA channel to manipulate
1342  *
1343  *      Allocate and point to DMA memory, init port private memory,
1344  *      zero indices.
1345  *
1346  *      LOCKING:
1347  *      Inherited from caller.
1348  */
1349 static int mv_port_start(struct ata_port *ap)
1350 {
1351         struct device *dev = ap->host->dev;
1352         struct mv_host_priv *hpriv = ap->host->private_data;
1353         struct mv_port_priv *pp;
1354         int tag;
1355
1356         pp = devm_kzalloc(dev, sizeof(*pp), GFP_KERNEL);
1357         if (!pp)
1358                 return -ENOMEM;
1359         ap->private_data = pp;
1360
1361         pp->crqb = dma_pool_alloc(hpriv->crqb_pool, GFP_KERNEL, &pp->crqb_dma);
1362         if (!pp->crqb)
1363                 return -ENOMEM;
1364         memset(pp->crqb, 0, MV_CRQB_Q_SZ);
1365
1366         pp->crpb = dma_pool_alloc(hpriv->crpb_pool, GFP_KERNEL, &pp->crpb_dma);
1367         if (!pp->crpb)
1368                 goto out_port_free_dma_mem;
1369         memset(pp->crpb, 0, MV_CRPB_Q_SZ);
1370
1371         /* 6041/6081 Rev. "C0" (and newer) are okay with async notify */
1372         if (hpriv->hp_flags & MV_HP_ERRATA_60X1C0)
1373                 ap->flags |= ATA_FLAG_AN;
1374         /*
1375          * For GEN_I, there's no NCQ, so we only allocate a single sg_tbl.
1376          * For later hardware, we need one unique sg_tbl per NCQ tag.
1377          */
1378         for (tag = 0; tag < MV_MAX_Q_DEPTH; ++tag) {
1379                 if (tag == 0 || !IS_GEN_I(hpriv)) {
1380                         pp->sg_tbl[tag] = dma_pool_alloc(hpriv->sg_tbl_pool,
1381                                               GFP_KERNEL, &pp->sg_tbl_dma[tag]);
1382                         if (!pp->sg_tbl[tag])
1383                                 goto out_port_free_dma_mem;
1384                 } else {
1385                         pp->sg_tbl[tag]     = pp->sg_tbl[0];
1386                         pp->sg_tbl_dma[tag] = pp->sg_tbl_dma[0];
1387                 }
1388         }
1389         mv_save_cached_regs(ap);
1390         mv_edma_cfg(ap, 0, 0);
1391         return 0;
1392
1393 out_port_free_dma_mem:
1394         mv_port_free_dma_mem(ap);
1395         return -ENOMEM;
1396 }
1397
1398 /**
1399  *      mv_port_stop - Port specific cleanup/stop routine.
1400  *      @ap: ATA channel to manipulate
1401  *
1402  *      Stop DMA, cleanup port memory.
1403  *
1404  *      LOCKING:
1405  *      This routine uses the host lock to protect the DMA stop.
1406  */
1407 static void mv_port_stop(struct ata_port *ap)
1408 {
1409         mv_stop_edma(ap);
1410         mv_enable_port_irqs(ap, 0);
1411         mv_port_free_dma_mem(ap);
1412 }
1413
1414 /**
1415  *      mv_fill_sg - Fill out the Marvell ePRD (scatter gather) entries
1416  *      @qc: queued command whose SG list to source from
1417  *
1418  *      Populate the SG list and mark the last entry.
1419  *
1420  *      LOCKING:
1421  *      Inherited from caller.
1422  */
1423 static void mv_fill_sg(struct ata_queued_cmd *qc)
1424 {
1425         struct mv_port_priv *pp = qc->ap->private_data;
1426         struct scatterlist *sg;
1427         struct mv_sg *mv_sg, *last_sg = NULL;
1428         unsigned int si;
1429
1430         mv_sg = pp->sg_tbl[qc->tag];
1431         for_each_sg(qc->sg, sg, qc->n_elem, si) {
1432                 dma_addr_t addr = sg_dma_address(sg);
1433                 u32 sg_len = sg_dma_len(sg);
1434
1435                 while (sg_len) {
1436                         u32 offset = addr & 0xffff;
1437                         u32 len = sg_len;
1438
1439                         if (offset + len > 0x10000)
1440                                 len = 0x10000 - offset;
1441
1442                         mv_sg->addr = cpu_to_le32(addr & 0xffffffff);
1443                         mv_sg->addr_hi = cpu_to_le32((addr >> 16) >> 16);
1444                         mv_sg->flags_size = cpu_to_le32(len & 0xffff);
1445                         mv_sg->reserved = 0;
1446
1447                         sg_len -= len;
1448                         addr += len;
1449
1450                         last_sg = mv_sg;
1451                         mv_sg++;
1452                 }
1453         }
1454
1455         if (likely(last_sg))
1456                 last_sg->flags_size |= cpu_to_le32(EPRD_FLAG_END_OF_TBL);
1457         mb(); /* ensure data structure is visible to the chipset */
1458 }
1459
1460 static void mv_crqb_pack_cmd(__le16 *cmdw, u8 data, u8 addr, unsigned last)
1461 {
1462         u16 tmp = data | (addr << CRQB_CMD_ADDR_SHIFT) | CRQB_CMD_CS |
1463                 (last ? CRQB_CMD_LAST : 0);
1464         *cmdw = cpu_to_le16(tmp);
1465 }
1466
1467 /**
1468  *      mv_mode_filter - Allow ATAPI DMA only on GenII chips.
1469  *      @dev: device whose xfer modes are being configured.
1470  *
1471  *      Only the GenII hardware can use DMA with ATAPI drives.
1472  */
1473 static unsigned long mv_mode_filter(struct ata_device *adev,
1474                                     unsigned long xfer_mask)
1475 {
1476         if (adev->class == ATA_DEV_ATAPI) {
1477                 struct mv_host_priv *hpriv = adev->link->ap->host->private_data;
1478                 if (!IS_GEN_II(hpriv)) {
1479                         xfer_mask &= ~(ATA_MASK_MWDMA | ATA_MASK_UDMA);
1480                         ata_dev_printk(adev, KERN_INFO,
1481                                 "ATAPI DMA not supported on this chipset\n");
1482                 }
1483         }
1484         return xfer_mask;
1485 }
1486
1487 /**
1488  *      mv_sff_irq_clear - Clear hardware interrupt after DMA.
1489  *      @ap: Port associated with this ATA transaction.
1490  *
1491  *      We need this only for ATAPI bmdma transactions,
1492  *      as otherwise we experience spurious interrupts
1493  *      after libata-sff handles the bmdma interrupts.
1494  */
1495 static void mv_sff_irq_clear(struct ata_port *ap)
1496 {
1497         mv_clear_and_enable_port_irqs(ap, mv_ap_base(ap), ERR_IRQ);
1498 }
1499
1500 /**
1501  *      mv_check_atapi_dma - Filter ATAPI cmds which are unsuitable for DMA.
1502  *      @qc: queued command to check for chipset/DMA compatibility.
1503  *
1504  *      The bmdma engines cannot handle speculative data sizes
1505  *      (bytecount under/over flow).  So only allow DMA for
1506  *      data transfer commands with known data sizes.
1507  *
1508  *      LOCKING:
1509  *      Inherited from caller.
1510  */
1511 static int mv_check_atapi_dma(struct ata_queued_cmd *qc)
1512 {
1513         struct scsi_cmnd *scmd = qc->scsicmd;
1514
1515         if (scmd) {
1516                 switch (scmd->cmnd[0]) {
1517                 case READ_6:
1518                 case READ_10:
1519                 case READ_12:
1520                 case WRITE_6:
1521                 case WRITE_10:
1522                 case WRITE_12:
1523                 case GPCMD_READ_CD:
1524                 case GPCMD_SEND_DVD_STRUCTURE:
1525                 case GPCMD_SEND_CUE_SHEET:
1526                         return 0; /* DMA is safe */
1527                 }
1528         }
1529         return -EOPNOTSUPP; /* use PIO instead */
1530 }
1531
1532 /**
1533  *      mv_bmdma_setup - Set up BMDMA transaction
1534  *      @qc: queued command to prepare DMA for.
1535  *
1536  *      LOCKING:
1537  *      Inherited from caller.
1538  */
1539 static void mv_bmdma_setup(struct ata_queued_cmd *qc)
1540 {
1541         struct ata_port *ap = qc->ap;
1542         void __iomem *port_mmio = mv_ap_base(ap);
1543         struct mv_port_priv *pp = ap->private_data;
1544
1545         mv_fill_sg(qc);
1546
1547         /* clear all DMA cmd bits */
1548         writel(0, port_mmio + BMDMA_CMD_OFS);
1549
1550         /* load PRD table addr. */
1551         writel((pp->sg_tbl_dma[qc->tag] >> 16) >> 16,
1552                 port_mmio + BMDMA_PRD_HIGH_OFS);
1553         writelfl(pp->sg_tbl_dma[qc->tag],
1554                 port_mmio + BMDMA_PRD_LOW_OFS);
1555
1556         /* issue r/w command */
1557         ap->ops->sff_exec_command(ap, &qc->tf);
1558 }
1559
1560 /**
1561  *      mv_bmdma_start - Start a BMDMA transaction
1562  *      @qc: queued command to start DMA on.
1563  *
1564  *      LOCKING:
1565  *      Inherited from caller.
1566  */
1567 static void mv_bmdma_start(struct ata_queued_cmd *qc)
1568 {
1569         struct ata_port *ap = qc->ap;
1570         void __iomem *port_mmio = mv_ap_base(ap);
1571         unsigned int rw = (qc->tf.flags & ATA_TFLAG_WRITE);
1572         u32 cmd = (rw ? 0 : ATA_DMA_WR) | ATA_DMA_START;
1573
1574         /* start host DMA transaction */
1575         writelfl(cmd, port_mmio + BMDMA_CMD_OFS);
1576 }
1577
1578 /**
1579  *      mv_bmdma_stop - Stop BMDMA transfer
1580  *      @qc: queued command to stop DMA on.
1581  *
1582  *      Clears the ATA_DMA_START flag in the bmdma control register
1583  *
1584  *      LOCKING:
1585  *      Inherited from caller.
1586  */
1587 static void mv_bmdma_stop(struct ata_queued_cmd *qc)
1588 {
1589         struct ata_port *ap = qc->ap;
1590         void __iomem *port_mmio = mv_ap_base(ap);
1591         u32 cmd;
1592
1593         /* clear start/stop bit */
1594         cmd = readl(port_mmio + BMDMA_CMD_OFS);
1595         cmd &= ~ATA_DMA_START;
1596         writelfl(cmd, port_mmio + BMDMA_CMD_OFS);
1597
1598         /* one-PIO-cycle guaranteed wait, per spec, for HDMA1:0 transition */
1599         ata_sff_dma_pause(ap);
1600 }
1601
1602 /**
1603  *      mv_bmdma_status - Read BMDMA status
1604  *      @ap: port for which to retrieve DMA status.
1605  *
1606  *      Read and return equivalent of the sff BMDMA status register.
1607  *
1608  *      LOCKING:
1609  *      Inherited from caller.
1610  */
1611 static u8 mv_bmdma_status(struct ata_port *ap)
1612 {
1613         void __iomem *port_mmio = mv_ap_base(ap);
1614         u32 reg, status;
1615
1616         /*
1617          * Other bits are valid only if ATA_DMA_ACTIVE==0,
1618          * and the ATA_DMA_INTR bit doesn't exist.
1619          */
1620         reg = readl(port_mmio + BMDMA_STATUS_OFS);
1621         if (reg & ATA_DMA_ACTIVE)
1622                 status = ATA_DMA_ACTIVE;
1623         else
1624                 status = (reg & ATA_DMA_ERR) | ATA_DMA_INTR;
1625         return status;
1626 }
1627
1628 /**
1629  *      mv_qc_prep - Host specific command preparation.
1630  *      @qc: queued command to prepare
1631  *
1632  *      This routine simply redirects to the general purpose routine
1633  *      if command is not DMA.  Else, it handles prep of the CRQB
1634  *      (command request block), does some sanity checking, and calls
1635  *      the SG load routine.
1636  *
1637  *      LOCKING:
1638  *      Inherited from caller.
1639  */
1640 static void mv_qc_prep(struct ata_queued_cmd *qc)
1641 {
1642         struct ata_port *ap = qc->ap;
1643         struct mv_port_priv *pp = ap->private_data;
1644         __le16 *cw;
1645         struct ata_taskfile *tf;
1646         u16 flags = 0;
1647         unsigned in_index;
1648
1649         if ((qc->tf.protocol != ATA_PROT_DMA) &&
1650             (qc->tf.protocol != ATA_PROT_NCQ))
1651                 return;
1652
1653         /* Fill in command request block
1654          */
1655         if (!(qc->tf.flags & ATA_TFLAG_WRITE))
1656                 flags |= CRQB_FLAG_READ;
1657         WARN_ON(MV_MAX_Q_DEPTH <= qc->tag);
1658         flags |= qc->tag << CRQB_TAG_SHIFT;
1659         flags |= (qc->dev->link->pmp & 0xf) << CRQB_PMP_SHIFT;
1660
1661         /* get current queue index from software */
1662         in_index = pp->req_idx;
1663
1664         pp->crqb[in_index].sg_addr =
1665                 cpu_to_le32(pp->sg_tbl_dma[qc->tag] & 0xffffffff);
1666         pp->crqb[in_index].sg_addr_hi =
1667                 cpu_to_le32((pp->sg_tbl_dma[qc->tag] >> 16) >> 16);
1668         pp->crqb[in_index].ctrl_flags = cpu_to_le16(flags);
1669
1670         cw = &pp->crqb[in_index].ata_cmd[0];
1671         tf = &qc->tf;
1672
1673         /* Sadly, the CRQB cannot accomodate all registers--there are
1674          * only 11 bytes...so we must pick and choose required
1675          * registers based on the command.  So, we drop feature and
1676          * hob_feature for [RW] DMA commands, but they are needed for
1677          * NCQ.  NCQ will drop hob_nsect, which is not needed there
1678          * (nsect is used only for the tag; feat/hob_feat hold true nsect).
1679          */
1680         switch (tf->command) {
1681         case ATA_CMD_READ:
1682         case ATA_CMD_READ_EXT:
1683         case ATA_CMD_WRITE:
1684         case ATA_CMD_WRITE_EXT:
1685         case ATA_CMD_WRITE_FUA_EXT:
1686                 mv_crqb_pack_cmd(cw++, tf->hob_nsect, ATA_REG_NSECT, 0);
1687                 break;
1688         case ATA_CMD_FPDMA_READ:
1689         case ATA_CMD_FPDMA_WRITE:
1690                 mv_crqb_pack_cmd(cw++, tf->hob_feature, ATA_REG_FEATURE, 0);
1691                 mv_crqb_pack_cmd(cw++, tf->feature, ATA_REG_FEATURE, 0);
1692                 break;
1693         default:
1694                 /* The only other commands EDMA supports in non-queued and
1695                  * non-NCQ mode are: [RW] STREAM DMA and W DMA FUA EXT, none
1696                  * of which are defined/used by Linux.  If we get here, this
1697                  * driver needs work.
1698                  *
1699                  * FIXME: modify libata to give qc_prep a return value and
1700                  * return error here.
1701                  */
1702                 BUG_ON(tf->command);
1703                 break;
1704         }
1705         mv_crqb_pack_cmd(cw++, tf->nsect, ATA_REG_NSECT, 0);
1706         mv_crqb_pack_cmd(cw++, tf->hob_lbal, ATA_REG_LBAL, 0);
1707         mv_crqb_pack_cmd(cw++, tf->lbal, ATA_REG_LBAL, 0);
1708         mv_crqb_pack_cmd(cw++, tf->hob_lbam, ATA_REG_LBAM, 0);
1709         mv_crqb_pack_cmd(cw++, tf->lbam, ATA_REG_LBAM, 0);
1710         mv_crqb_pack_cmd(cw++, tf->hob_lbah, ATA_REG_LBAH, 0);
1711         mv_crqb_pack_cmd(cw++, tf->lbah, ATA_REG_LBAH, 0);
1712         mv_crqb_pack_cmd(cw++, tf->device, ATA_REG_DEVICE, 0);
1713         mv_crqb_pack_cmd(cw++, tf->command, ATA_REG_CMD, 1);    /* last */
1714
1715         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
1716                 return;
1717         mv_fill_sg(qc);
1718 }
1719
1720 /**
1721  *      mv_qc_prep_iie - Host specific command preparation.
1722  *      @qc: queued command to prepare
1723  *
1724  *      This routine simply redirects to the general purpose routine
1725  *      if command is not DMA.  Else, it handles prep of the CRQB
1726  *      (command request block), does some sanity checking, and calls
1727  *      the SG load routine.
1728  *
1729  *      LOCKING:
1730  *      Inherited from caller.
1731  */
1732 static void mv_qc_prep_iie(struct ata_queued_cmd *qc)
1733 {
1734         struct ata_port *ap = qc->ap;
1735         struct mv_port_priv *pp = ap->private_data;
1736         struct mv_crqb_iie *crqb;
1737         struct ata_taskfile *tf;
1738         unsigned in_index;
1739         u32 flags = 0;
1740
1741         if ((qc->tf.protocol != ATA_PROT_DMA) &&
1742             (qc->tf.protocol != ATA_PROT_NCQ))
1743                 return;
1744
1745         /* Fill in Gen IIE command request block */
1746         if (!(qc->tf.flags & ATA_TFLAG_WRITE))
1747                 flags |= CRQB_FLAG_READ;
1748
1749         WARN_ON(MV_MAX_Q_DEPTH <= qc->tag);
1750         flags |= qc->tag << CRQB_TAG_SHIFT;
1751         flags |= qc->tag << CRQB_HOSTQ_SHIFT;
1752         flags |= (qc->dev->link->pmp & 0xf) << CRQB_PMP_SHIFT;
1753
1754         /* get current queue index from software */
1755         in_index = pp->req_idx;
1756
1757         crqb = (struct mv_crqb_iie *) &pp->crqb[in_index];
1758         crqb->addr = cpu_to_le32(pp->sg_tbl_dma[qc->tag] & 0xffffffff);
1759         crqb->addr_hi = cpu_to_le32((pp->sg_tbl_dma[qc->tag] >> 16) >> 16);
1760         crqb->flags = cpu_to_le32(flags);
1761
1762         tf = &qc->tf;
1763         crqb->ata_cmd[0] = cpu_to_le32(
1764                         (tf->command << 16) |
1765                         (tf->feature << 24)
1766                 );
1767         crqb->ata_cmd[1] = cpu_to_le32(
1768                         (tf->lbal << 0) |
1769                         (tf->lbam << 8) |
1770                         (tf->lbah << 16) |
1771                         (tf->device << 24)
1772                 );
1773         crqb->ata_cmd[2] = cpu_to_le32(
1774                         (tf->hob_lbal << 0) |
1775                         (tf->hob_lbam << 8) |
1776                         (tf->hob_lbah << 16) |
1777                         (tf->hob_feature << 24)
1778                 );
1779         crqb->ata_cmd[3] = cpu_to_le32(
1780                         (tf->nsect << 0) |
1781                         (tf->hob_nsect << 8)
1782                 );
1783
1784         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
1785                 return;
1786         mv_fill_sg(qc);
1787 }
1788
1789 /**
1790  *      mv_qc_issue - Initiate a command to the host
1791  *      @qc: queued command to start
1792  *
1793  *      This routine simply redirects to the general purpose routine
1794  *      if command is not DMA.  Else, it sanity checks our local
1795  *      caches of the request producer/consumer indices then enables
1796  *      DMA and bumps the request producer index.
1797  *
1798  *      LOCKING:
1799  *      Inherited from caller.
1800  */
1801 static unsigned int mv_qc_issue(struct ata_queued_cmd *qc)
1802 {
1803         static int limit_warnings = 10;
1804         struct ata_port *ap = qc->ap;
1805         void __iomem *port_mmio = mv_ap_base(ap);
1806         struct mv_port_priv *pp = ap->private_data;
1807         u32 in_index;
1808         unsigned int port_irqs = DONE_IRQ | ERR_IRQ;
1809
1810         switch (qc->tf.protocol) {
1811         case ATA_PROT_DMA:
1812         case ATA_PROT_NCQ:
1813                 mv_start_edma(ap, port_mmio, pp, qc->tf.protocol);
1814                 pp->req_idx = (pp->req_idx + 1) & MV_MAX_Q_DEPTH_MASK;
1815                 in_index = pp->req_idx << EDMA_REQ_Q_PTR_SHIFT;
1816
1817                 /* Write the request in pointer to kick the EDMA to life */
1818                 writelfl((pp->crqb_dma & EDMA_REQ_Q_BASE_LO_MASK) | in_index,
1819                                         port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
1820                 return 0;
1821
1822         case ATA_PROT_PIO:
1823                 /*
1824                  * Errata SATA#16, SATA#24: warn if multiple DRQs expected.
1825                  *
1826                  * Someday, we might implement special polling workarounds
1827                  * for these, but it all seems rather unnecessary since we
1828                  * normally use only DMA for commands which transfer more
1829                  * than a single block of data.
1830                  *
1831                  * Much of the time, this could just work regardless.
1832                  * So for now, just log the incident, and allow the attempt.
1833                  */
1834                 if (limit_warnings > 0 && (qc->nbytes / qc->sect_size) > 1) {
1835                         --limit_warnings;
1836                         ata_link_printk(qc->dev->link, KERN_WARNING, DRV_NAME
1837                                         ": attempting PIO w/multiple DRQ: "
1838                                         "this may fail due to h/w errata\n");
1839                 }
1840                 /* drop through */
1841         case ATAPI_PROT_PIO:
1842                 port_irqs = ERR_IRQ;    /* leave DONE_IRQ masked for PIO */
1843                 /* drop through */
1844         default:
1845                 /*
1846                  * We're about to send a non-EDMA capable command to the
1847                  * port.  Turn off EDMA so there won't be problems accessing
1848                  * shadow block, etc registers.
1849                  */
1850                 mv_stop_edma(ap);
1851                 mv_clear_and_enable_port_irqs(ap, mv_ap_base(ap), port_irqs);
1852                 mv_pmp_select(ap, qc->dev->link->pmp);
1853                 return ata_sff_qc_issue(qc);
1854         }
1855 }
1856
1857 static struct ata_queued_cmd *mv_get_active_qc(struct ata_port *ap)
1858 {
1859         struct mv_port_priv *pp = ap->private_data;
1860         struct ata_queued_cmd *qc;
1861
1862         if (pp->pp_flags & MV_PP_FLAG_NCQ_EN)
1863                 return NULL;
1864         qc = ata_qc_from_tag(ap, ap->link.active_tag);
1865         if (qc) {
1866                 if (qc->tf.flags & ATA_TFLAG_POLLING)
1867                         qc = NULL;
1868                 else if (!(qc->flags & ATA_QCFLAG_ACTIVE))
1869                         qc = NULL;
1870         }
1871         return qc;
1872 }
1873
1874 static void mv_pmp_error_handler(struct ata_port *ap)
1875 {
1876         unsigned int pmp, pmp_map;
1877         struct mv_port_priv *pp = ap->private_data;
1878
1879         if (pp->pp_flags & MV_PP_FLAG_DELAYED_EH) {
1880                 /*
1881                  * Perform NCQ error analysis on failed PMPs
1882                  * before we freeze the port entirely.
1883                  *
1884                  * The failed PMPs are marked earlier by mv_pmp_eh_prep().
1885                  */
1886                 pmp_map = pp->delayed_eh_pmp_map;
1887                 pp->pp_flags &= ~MV_PP_FLAG_DELAYED_EH;
1888                 for (pmp = 0; pmp_map != 0; pmp++) {
1889                         unsigned int this_pmp = (1 << pmp);
1890                         if (pmp_map & this_pmp) {
1891                                 struct ata_link *link = &ap->pmp_link[pmp];
1892                                 pmp_map &= ~this_pmp;
1893                                 ata_eh_analyze_ncq_error(link);
1894                         }
1895                 }
1896                 ata_port_freeze(ap);
1897         }
1898         sata_pmp_error_handler(ap);
1899 }
1900
1901 static unsigned int mv_get_err_pmp_map(struct ata_port *ap)
1902 {
1903         void __iomem *port_mmio = mv_ap_base(ap);
1904
1905         return readl(port_mmio + SATA_TESTCTL_OFS) >> 16;
1906 }
1907
1908 static void mv_pmp_eh_prep(struct ata_port *ap, unsigned int pmp_map)
1909 {
1910         struct ata_eh_info *ehi;
1911         unsigned int pmp;
1912
1913         /*
1914          * Initialize EH info for PMPs which saw device errors
1915          */
1916         ehi = &ap->link.eh_info;
1917         for (pmp = 0; pmp_map != 0; pmp++) {
1918                 unsigned int this_pmp = (1 << pmp);
1919                 if (pmp_map & this_pmp) {
1920                         struct ata_link *link = &ap->pmp_link[pmp];
1921
1922                         pmp_map &= ~this_pmp;
1923                         ehi = &link->eh_info;
1924                         ata_ehi_clear_desc(ehi);
1925                         ata_ehi_push_desc(ehi, "dev err");
1926                         ehi->err_mask |= AC_ERR_DEV;
1927                         ehi->action |= ATA_EH_RESET;
1928                         ata_link_abort(link);
1929                 }
1930         }
1931 }
1932
1933 static int mv_req_q_empty(struct ata_port *ap)
1934 {
1935         void __iomem *port_mmio = mv_ap_base(ap);
1936         u32 in_ptr, out_ptr;
1937
1938         in_ptr  = (readl(port_mmio + EDMA_REQ_Q_IN_PTR_OFS)
1939                         >> EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK;
1940         out_ptr = (readl(port_mmio + EDMA_REQ_Q_OUT_PTR_OFS)
1941                         >> EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK;
1942         return (in_ptr == out_ptr);     /* 1 == queue_is_empty */
1943 }
1944
1945 static int mv_handle_fbs_ncq_dev_err(struct ata_port *ap)
1946 {
1947         struct mv_port_priv *pp = ap->private_data;
1948         int failed_links;
1949         unsigned int old_map, new_map;
1950
1951         /*
1952          * Device error during FBS+NCQ operation:
1953          *
1954          * Set a port flag to prevent further I/O being enqueued.
1955          * Leave the EDMA running to drain outstanding commands from this port.
1956          * Perform the post-mortem/EH only when all responses are complete.
1957          * Follow recovery sequence from 6042/7042 datasheet (7.3.15.4.2.2).
1958          */
1959         if (!(pp->pp_flags & MV_PP_FLAG_DELAYED_EH)) {
1960                 pp->pp_flags |= MV_PP_FLAG_DELAYED_EH;
1961                 pp->delayed_eh_pmp_map = 0;
1962         }
1963         old_map = pp->delayed_eh_pmp_map;
1964         new_map = old_map | mv_get_err_pmp_map(ap);
1965
1966         if (old_map != new_map) {
1967                 pp->delayed_eh_pmp_map = new_map;
1968                 mv_pmp_eh_prep(ap, new_map & ~old_map);
1969         }
1970         failed_links = hweight16(new_map);
1971
1972         ata_port_printk(ap, KERN_INFO, "%s: pmp_map=%04x qc_map=%04x "
1973                         "failed_links=%d nr_active_links=%d\n",
1974                         __func__, pp->delayed_eh_pmp_map,
1975                         ap->qc_active, failed_links,
1976                         ap->nr_active_links);
1977
1978         if (ap->nr_active_links <= failed_links && mv_req_q_empty(ap)) {
1979                 mv_process_crpb_entries(ap, pp);
1980                 mv_stop_edma(ap);
1981                 mv_eh_freeze(ap);
1982                 ata_port_printk(ap, KERN_INFO, "%s: done\n", __func__);
1983                 return 1;       /* handled */
1984         }
1985         ata_port_printk(ap, KERN_INFO, "%s: waiting\n", __func__);
1986         return 1;       /* handled */
1987 }
1988
1989 static int mv_handle_fbs_non_ncq_dev_err(struct ata_port *ap)
1990 {
1991         /*
1992          * Possible future enhancement:
1993          *
1994          * FBS+non-NCQ operation is not yet implemented.
1995          * See related notes in mv_edma_cfg().
1996          *
1997          * Device error during FBS+non-NCQ operation:
1998          *
1999          * We need to snapshot the shadow registers for each failed command.
2000          * Follow recovery sequence from 6042/7042 datasheet (7.3.15.4.2.3).
2001          */
2002         return 0;       /* not handled */
2003 }
2004
2005 static int mv_handle_dev_err(struct ata_port *ap, u32 edma_err_cause)
2006 {
2007         struct mv_port_priv *pp = ap->private_data;
2008
2009         if (!(pp->pp_flags & MV_PP_FLAG_EDMA_EN))
2010                 return 0;       /* EDMA was not active: not handled */
2011         if (!(pp->pp_flags & MV_PP_FLAG_FBS_EN))
2012                 return 0;       /* FBS was not active: not handled */
2013
2014         if (!(edma_err_cause & EDMA_ERR_DEV))
2015                 return 0;       /* non DEV error: not handled */
2016         edma_err_cause &= ~EDMA_ERR_IRQ_TRANSIENT;
2017         if (edma_err_cause & ~(EDMA_ERR_DEV | EDMA_ERR_SELF_DIS))
2018                 return 0;       /* other problems: not handled */
2019
2020         if (pp->pp_flags & MV_PP_FLAG_NCQ_EN) {
2021                 /*
2022                  * EDMA should NOT have self-disabled for this case.
2023                  * If it did, then something is wrong elsewhere,
2024                  * and we cannot handle it here.
2025                  */
2026                 if (edma_err_cause & EDMA_ERR_SELF_DIS) {
2027                         ata_port_printk(ap, KERN_WARNING,
2028                                 "%s: err_cause=0x%x pp_flags=0x%x\n",
2029                                 __func__, edma_err_cause, pp->pp_flags);
2030                         return 0; /* not handled */
2031                 }
2032                 return mv_handle_fbs_ncq_dev_err(ap);
2033         } else {
2034                 /*
2035                  * EDMA should have self-disabled for this case.
2036                  * If it did not, then something is wrong elsewhere,
2037                  * and we cannot handle it here.
2038                  */
2039                 if (!(edma_err_cause & EDMA_ERR_SELF_DIS)) {
2040                         ata_port_printk(ap, KERN_WARNING,
2041                                 "%s: err_cause=0x%x pp_flags=0x%x\n",
2042                                 __func__, edma_err_cause, pp->pp_flags);
2043                         return 0; /* not handled */
2044                 }
2045                 return mv_handle_fbs_non_ncq_dev_err(ap);
2046         }
2047         return 0;       /* not handled */
2048 }
2049
2050 static void mv_unexpected_intr(struct ata_port *ap, int edma_was_enabled)
2051 {
2052         struct ata_eh_info *ehi = &ap->link.eh_info;
2053         char *when = "idle";
2054
2055         ata_ehi_clear_desc(ehi);
2056         if (!ap || (ap->flags & ATA_FLAG_DISABLED)) {
2057                 when = "disabled";
2058         } else if (edma_was_enabled) {
2059                 when = "EDMA enabled";
2060         } else {
2061                 struct ata_queued_cmd *qc = ata_qc_from_tag(ap, ap->link.active_tag);
2062                 if (qc && (qc->tf.flags & ATA_TFLAG_POLLING))
2063                         when = "polling";
2064         }
2065         ata_ehi_push_desc(ehi, "unexpected device interrupt while %s", when);
2066         ehi->err_mask |= AC_ERR_OTHER;
2067         ehi->action   |= ATA_EH_RESET;
2068         ata_port_freeze(ap);
2069 }
2070
2071 /**
2072  *      mv_err_intr - Handle error interrupts on the port
2073  *      @ap: ATA channel to manipulate
2074  *
2075  *      Most cases require a full reset of the chip's state machine,
2076  *      which also performs a COMRESET.
2077  *      Also, if the port disabled DMA, update our cached copy to match.
2078  *
2079  *      LOCKING:
2080  *      Inherited from caller.
2081  */
2082 static void mv_err_intr(struct ata_port *ap)
2083 {
2084         void __iomem *port_mmio = mv_ap_base(ap);
2085         u32 edma_err_cause, eh_freeze_mask, serr = 0;
2086         u32 fis_cause = 0;
2087         struct mv_port_priv *pp = ap->private_data;
2088         struct mv_host_priv *hpriv = ap->host->private_data;
2089         unsigned int action = 0, err_mask = 0;
2090         struct ata_eh_info *ehi = &ap->link.eh_info;
2091         struct ata_queued_cmd *qc;
2092         int abort = 0;
2093
2094         /*
2095          * Read and clear the SError and err_cause bits.
2096          * For GenIIe, if EDMA_ERR_TRANS_IRQ_7 is set, we also must read/clear
2097          * the FIS_IRQ_CAUSE register before clearing edma_err_cause.
2098          */
2099         sata_scr_read(&ap->link, SCR_ERROR, &serr);
2100         sata_scr_write_flush(&ap->link, SCR_ERROR, serr);
2101
2102         edma_err_cause = readl(port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
2103         if (IS_GEN_IIE(hpriv) && (edma_err_cause & EDMA_ERR_TRANS_IRQ_7)) {
2104                 fis_cause = readl(port_mmio + SATA_FIS_IRQ_CAUSE_OFS);
2105                 writelfl(~fis_cause, port_mmio + SATA_FIS_IRQ_CAUSE_OFS);
2106         }
2107         writelfl(~edma_err_cause, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
2108
2109         if (edma_err_cause & EDMA_ERR_DEV) {
2110                 /*
2111                  * Device errors during FIS-based switching operation
2112                  * require special handling.
2113                  */
2114                 if (mv_handle_dev_err(ap, edma_err_cause))
2115                         return;
2116         }
2117
2118         qc = mv_get_active_qc(ap);
2119         ata_ehi_clear_desc(ehi);
2120         ata_ehi_push_desc(ehi, "edma_err_cause=%08x pp_flags=%08x",
2121                           edma_err_cause, pp->pp_flags);
2122
2123         if (IS_GEN_IIE(hpriv) && (edma_err_cause & EDMA_ERR_TRANS_IRQ_7)) {
2124                 ata_ehi_push_desc(ehi, "fis_cause=%08x", fis_cause);
2125                 if (fis_cause & SATA_FIS_IRQ_AN) {
2126                         u32 ec = edma_err_cause &
2127                                ~(EDMA_ERR_TRANS_IRQ_7 | EDMA_ERR_IRQ_TRANSIENT);
2128                         sata_async_notification(ap);
2129                         if (!ec)
2130                                 return; /* Just an AN; no need for the nukes */
2131                         ata_ehi_push_desc(ehi, "SDB notify");
2132                 }
2133         }
2134         /*
2135          * All generations share these EDMA error cause bits:
2136          */
2137         if (edma_err_cause & EDMA_ERR_DEV) {
2138                 err_mask |= AC_ERR_DEV;
2139                 action |= ATA_EH_RESET;
2140                 ata_ehi_push_desc(ehi, "dev error");
2141         }
2142         if (edma_err_cause & (EDMA_ERR_D_PAR | EDMA_ERR_PRD_PAR |
2143                         EDMA_ERR_CRQB_PAR | EDMA_ERR_CRPB_PAR |
2144                         EDMA_ERR_INTRL_PAR)) {
2145                 err_mask |= AC_ERR_ATA_BUS;
2146                 action |= ATA_EH_RESET;
2147                 ata_ehi_push_desc(ehi, "parity error");
2148         }
2149         if (edma_err_cause & (EDMA_ERR_DEV_DCON | EDMA_ERR_DEV_CON)) {
2150                 ata_ehi_hotplugged(ehi);
2151                 ata_ehi_push_desc(ehi, edma_err_cause & EDMA_ERR_DEV_DCON ?
2152                         "dev disconnect" : "dev connect");
2153                 action |= ATA_EH_RESET;
2154         }
2155
2156         /*
2157          * Gen-I has a different SELF_DIS bit,
2158          * different FREEZE bits, and no SERR bit:
2159          */
2160         if (IS_GEN_I(hpriv)) {
2161                 eh_freeze_mask = EDMA_EH_FREEZE_5;
2162                 if (edma_err_cause & EDMA_ERR_SELF_DIS_5) {
2163                         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
2164                         ata_ehi_push_desc(ehi, "EDMA self-disable");
2165                 }
2166         } else {
2167                 eh_freeze_mask = EDMA_EH_FREEZE;
2168                 if (edma_err_cause & EDMA_ERR_SELF_DIS) {
2169                         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
2170                         ata_ehi_push_desc(ehi, "EDMA self-disable");
2171                 }
2172                 if (edma_err_cause & EDMA_ERR_SERR) {
2173                         ata_ehi_push_desc(ehi, "SError=%08x", serr);
2174                         err_mask |= AC_ERR_ATA_BUS;
2175                         action |= ATA_EH_RESET;
2176                 }
2177         }
2178
2179         if (!err_mask) {
2180                 err_mask = AC_ERR_OTHER;
2181                 action |= ATA_EH_RESET;
2182         }
2183
2184         ehi->serror |= serr;
2185         ehi->action |= action;
2186
2187         if (qc)
2188                 qc->err_mask |= err_mask;
2189         else
2190                 ehi->err_mask |= err_mask;
2191
2192         if (err_mask == AC_ERR_DEV) {
2193                 /*
2194                  * Cannot do ata_port_freeze() here,
2195                  * because it would kill PIO access,
2196                  * which is needed for further diagnosis.
2197                  */
2198                 mv_eh_freeze(ap);
2199                 abort = 1;
2200         } else if (edma_err_cause & eh_freeze_mask) {
2201                 /*
2202                  * Note to self: ata_port_freeze() calls ata_port_abort()
2203                  */
2204                 ata_port_freeze(ap);
2205         } else {
2206                 abort = 1;
2207         }
2208
2209         if (abort) {
2210                 if (qc)
2211                         ata_link_abort(qc->dev->link);
2212                 else
2213                         ata_port_abort(ap);
2214         }
2215 }
2216
2217 static void mv_process_crpb_response(struct ata_port *ap,
2218                 struct mv_crpb *response, unsigned int tag, int ncq_enabled)
2219 {
2220         struct ata_queued_cmd *qc = ata_qc_from_tag(ap, tag);
2221
2222         if (qc) {
2223                 u8 ata_status;
2224                 u16 edma_status = le16_to_cpu(response->flags);
2225                 /*
2226                  * edma_status from a response queue entry:
2227                  *   LSB is from EDMA_ERR_IRQ_CAUSE_OFS (non-NCQ only).
2228                  *   MSB is saved ATA status from command completion.
2229                  */
2230                 if (!ncq_enabled) {
2231                         u8 err_cause = edma_status & 0xff & ~EDMA_ERR_DEV;
2232                         if (err_cause) {
2233                                 /*
2234                                  * Error will be seen/handled by mv_err_intr().
2235                                  * So do nothing at all here.
2236                                  */
2237                                 return;
2238                         }
2239                 }
2240                 ata_status = edma_status >> CRPB_FLAG_STATUS_SHIFT;
2241                 if (!ac_err_mask(ata_status))
2242                         ata_qc_complete(qc);
2243                 /* else: leave it for mv_err_intr() */
2244         } else {
2245                 ata_port_printk(ap, KERN_ERR, "%s: no qc for tag=%d\n",
2246                                 __func__, tag);
2247         }
2248 }
2249
2250 static void mv_process_crpb_entries(struct ata_port *ap, struct mv_port_priv *pp)
2251 {
2252         void __iomem *port_mmio = mv_ap_base(ap);
2253         struct mv_host_priv *hpriv = ap->host->private_data;
2254         u32 in_index;
2255         bool work_done = false;
2256         int ncq_enabled = (pp->pp_flags & MV_PP_FLAG_NCQ_EN);
2257
2258         /* Get the hardware queue position index */
2259         in_index = (readl(port_mmio + EDMA_RSP_Q_IN_PTR_OFS)
2260                         >> EDMA_RSP_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK;
2261
2262         /* Process new responses from since the last time we looked */
2263         while (in_index != pp->resp_idx) {
2264                 unsigned int tag;
2265                 struct mv_crpb *response = &pp->crpb[pp->resp_idx];
2266
2267                 pp->resp_idx = (pp->resp_idx + 1) & MV_MAX_Q_DEPTH_MASK;
2268
2269                 if (IS_GEN_I(hpriv)) {
2270                         /* 50xx: no NCQ, only one command active at a time */
2271                         tag = ap->link.active_tag;
2272                 } else {
2273                         /* Gen II/IIE: get command tag from CRPB entry */
2274                         tag = le16_to_cpu(response->id) & 0x1f;
2275                 }
2276                 mv_process_crpb_response(ap, response, tag, ncq_enabled);
2277                 work_done = true;
2278         }
2279
2280         /* Update the software queue position index in hardware */
2281         if (work_done)
2282                 writelfl((pp->crpb_dma & EDMA_RSP_Q_BASE_LO_MASK) |
2283                          (pp->resp_idx << EDMA_RSP_Q_PTR_SHIFT),
2284                          port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
2285 }
2286
2287 static void mv_port_intr(struct ata_port *ap, u32 port_cause)
2288 {
2289         struct mv_port_priv *pp;
2290         int edma_was_enabled;
2291
2292         if (!ap || (ap->flags & ATA_FLAG_DISABLED)) {
2293                 mv_unexpected_intr(ap, 0);
2294                 return;
2295         }
2296         /*
2297          * Grab a snapshot of the EDMA_EN flag setting,
2298          * so that we have a consistent view for this port,
2299          * even if something we call of our routines changes it.
2300          */
2301         pp = ap->private_data;
2302         edma_was_enabled = (pp->pp_flags & MV_PP_FLAG_EDMA_EN);
2303         /*
2304          * Process completed CRPB response(s) before other events.
2305          */
2306         if (edma_was_enabled && (port_cause & DONE_IRQ)) {
2307                 mv_process_crpb_entries(ap, pp);
2308                 if (pp->pp_flags & MV_PP_FLAG_DELAYED_EH)
2309                         mv_handle_fbs_ncq_dev_err(ap);
2310         }
2311         /*
2312          * Handle chip-reported errors, or continue on to handle PIO.
2313          */
2314         if (unlikely(port_cause & ERR_IRQ)) {
2315                 mv_err_intr(ap);
2316         } else if (!edma_was_enabled) {
2317                 struct ata_queued_cmd *qc = mv_get_active_qc(ap);
2318                 if (qc)
2319                         ata_sff_host_intr(ap, qc);
2320                 else
2321                         mv_unexpected_intr(ap, edma_was_enabled);
2322         }
2323 }
2324
2325 /**
2326  *      mv_host_intr - Handle all interrupts on the given host controller
2327  *      @host: host specific structure
2328  *      @main_irq_cause: Main interrupt cause register for the chip.
2329  *
2330  *      LOCKING:
2331  *      Inherited from caller.
2332  */
2333 static int mv_host_intr(struct ata_host *host, u32 main_irq_cause)
2334 {
2335         struct mv_host_priv *hpriv = host->private_data;
2336         void __iomem *mmio = hpriv->base, *hc_mmio;
2337         unsigned int handled = 0, port;
2338
2339         for (port = 0; port < hpriv->n_ports; port++) {
2340                 struct ata_port *ap = host->ports[port];
2341                 unsigned int p, shift, hardport, port_cause;
2342
2343                 MV_PORT_TO_SHIFT_AND_HARDPORT(port, shift, hardport);
2344                 /*
2345                  * Each hc within the host has its own hc_irq_cause register,
2346                  * where the interrupting ports bits get ack'd.
2347                  */
2348                 if (hardport == 0) {    /* first port on this hc ? */
2349                         u32 hc_cause = (main_irq_cause >> shift) & HC0_IRQ_PEND;
2350                         u32 port_mask, ack_irqs;
2351                         /*
2352                          * Skip this entire hc if nothing pending for any ports
2353                          */
2354                         if (!hc_cause) {
2355                                 port += MV_PORTS_PER_HC - 1;
2356                                 continue;
2357                         }
2358                         /*
2359                          * We don't need/want to read the hc_irq_cause register,
2360                          * because doing so hurts performance, and
2361                          * main_irq_cause already gives us everything we need.
2362                          *
2363                          * But we do have to *write* to the hc_irq_cause to ack
2364                          * the ports that we are handling this time through.
2365                          *
2366                          * This requires that we create a bitmap for those
2367                          * ports which interrupted us, and use that bitmap
2368                          * to ack (only) those ports via hc_irq_cause.
2369                          */
2370                         ack_irqs = 0;
2371                         for (p = 0; p < MV_PORTS_PER_HC; ++p) {
2372                                 if ((port + p) >= hpriv->n_ports)
2373                                         break;
2374                                 port_mask = (DONE_IRQ | ERR_IRQ) << (p * 2);
2375                                 if (hc_cause & port_mask)
2376                                         ack_irqs |= (DMA_IRQ | DEV_IRQ) << p;
2377                         }
2378                         hc_mmio = mv_hc_base_from_port(mmio, port);
2379                         writelfl(~ack_irqs, hc_mmio + HC_IRQ_CAUSE_OFS);
2380                         handled = 1;
2381                 }
2382                 /*
2383                  * Handle interrupts signalled for this port:
2384                  */
2385                 port_cause = (main_irq_cause >> shift) & (DONE_IRQ | ERR_IRQ);
2386                 if (port_cause)
2387                         mv_port_intr(ap, port_cause);
2388         }
2389         return handled;
2390 }
2391
2392 static int mv_pci_error(struct ata_host *host, void __iomem *mmio)
2393 {
2394         struct mv_host_priv *hpriv = host->private_data;
2395         struct ata_port *ap;
2396         struct ata_queued_cmd *qc;
2397         struct ata_eh_info *ehi;
2398         unsigned int i, err_mask, printed = 0;
2399         u32 err_cause;
2400
2401         err_cause = readl(mmio + hpriv->irq_cause_ofs);
2402
2403         dev_printk(KERN_ERR, host->dev, "PCI ERROR; PCI IRQ cause=0x%08x\n",
2404                    err_cause);
2405
2406         DPRINTK("All regs @ PCI error\n");
2407         mv_dump_all_regs(mmio, -1, to_pci_dev(host->dev));
2408
2409         writelfl(0, mmio + hpriv->irq_cause_ofs);
2410
2411         for (i = 0; i < host->n_ports; i++) {
2412                 ap = host->ports[i];
2413                 if (!ata_link_offline(&ap->link)) {
2414                         ehi = &ap->link.eh_info;
2415                         ata_ehi_clear_desc(ehi);
2416                         if (!printed++)
2417                                 ata_ehi_push_desc(ehi,
2418                                         "PCI err cause 0x%08x", err_cause);
2419                         err_mask = AC_ERR_HOST_BUS;
2420                         ehi->action = ATA_EH_RESET;
2421                         qc = ata_qc_from_tag(ap, ap->link.active_tag);
2422                         if (qc)
2423                                 qc->err_mask |= err_mask;
2424                         else
2425                                 ehi->err_mask |= err_mask;
2426
2427                         ata_port_freeze(ap);
2428                 }
2429         }
2430         return 1;       /* handled */
2431 }
2432
2433 /**
2434  *      mv_interrupt - Main interrupt event handler
2435  *      @irq: unused
2436  *      @dev_instance: private data; in this case the host structure
2437  *
2438  *      Read the read only register to determine if any host
2439  *      controllers have pending interrupts.  If so, call lower level
2440  *      routine to handle.  Also check for PCI errors which are only
2441  *      reported here.
2442  *
2443  *      LOCKING:
2444  *      This routine holds the host lock while processing pending
2445  *      interrupts.
2446  */
2447 static irqreturn_t mv_interrupt(int irq, void *dev_instance)
2448 {
2449         struct ata_host *host = dev_instance;
2450         struct mv_host_priv *hpriv = host->private_data;
2451         unsigned int handled = 0;
2452         int using_msi = hpriv->hp_flags & MV_HP_FLAG_MSI;
2453         u32 main_irq_cause, pending_irqs;
2454
2455         spin_lock(&host->lock);
2456
2457         /* for MSI:  block new interrupts while in here */
2458         if (using_msi)
2459                 writel(0, hpriv->main_irq_mask_addr);
2460
2461         main_irq_cause = readl(hpriv->main_irq_cause_addr);
2462         pending_irqs   = main_irq_cause & hpriv->main_irq_mask;
2463         /*
2464          * Deal with cases where we either have nothing pending, or have read
2465          * a bogus register value which can indicate HW removal or PCI fault.
2466          */
2467         if (pending_irqs && main_irq_cause != 0xffffffffU) {
2468                 if (unlikely((pending_irqs & PCI_ERR) && !IS_SOC(hpriv)))
2469                         handled = mv_pci_error(host, hpriv->base);
2470                 else
2471                         handled = mv_host_intr(host, pending_irqs);
2472         }
2473
2474         /* for MSI: unmask; interrupt cause bits will retrigger now */
2475         if (using_msi)
2476                 writel(hpriv->main_irq_mask, hpriv->main_irq_mask_addr);
2477
2478         spin_unlock(&host->lock);
2479
2480         return IRQ_RETVAL(handled);
2481 }
2482
2483 static unsigned int mv5_scr_offset(unsigned int sc_reg_in)
2484 {
2485         unsigned int ofs;
2486
2487         switch (sc_reg_in) {
2488         case SCR_STATUS:
2489         case SCR_ERROR:
2490         case SCR_CONTROL:
2491                 ofs = sc_reg_in * sizeof(u32);
2492                 break;
2493         default:
2494                 ofs = 0xffffffffU;
2495                 break;
2496         }
2497         return ofs;
2498 }
2499
2500 static int mv5_scr_read(struct ata_link *link, unsigned int sc_reg_in, u32 *val)
2501 {
2502         struct mv_host_priv *hpriv = link->ap->host->private_data;
2503         void __iomem *mmio = hpriv->base;
2504         void __iomem *addr = mv5_phy_base(mmio, link->ap->port_no);
2505         unsigned int ofs = mv5_scr_offset(sc_reg_in);
2506
2507         if (ofs != 0xffffffffU) {
2508                 *val = readl(addr + ofs);
2509                 return 0;
2510         } else
2511                 return -EINVAL;
2512 }
2513
2514 static int mv5_scr_write(struct ata_link *link, unsigned int sc_reg_in, u32 val)
2515 {
2516         struct mv_host_priv *hpriv = link->ap->host->private_data;
2517         void __iomem *mmio = hpriv->base;
2518         void __iomem *addr = mv5_phy_base(mmio, link->ap->port_no);
2519         unsigned int ofs = mv5_scr_offset(sc_reg_in);
2520
2521         if (ofs != 0xffffffffU) {
2522                 writelfl(val, addr + ofs);
2523                 return 0;
2524         } else
2525                 return -EINVAL;
2526 }
2527
2528 static void mv5_reset_bus(struct ata_host *host, void __iomem *mmio)
2529 {
2530         struct pci_dev *pdev = to_pci_dev(host->dev);
2531         int early_5080;
2532
2533         early_5080 = (pdev->device == 0x5080) && (pdev->revision == 0);
2534
2535         if (!early_5080) {
2536                 u32 tmp = readl(mmio + MV_PCI_EXP_ROM_BAR_CTL);
2537                 tmp |= (1 << 0);
2538                 writel(tmp, mmio + MV_PCI_EXP_ROM_BAR_CTL);
2539         }
2540
2541         mv_reset_pci_bus(host, mmio);
2542 }
2543
2544 static void mv5_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio)
2545 {
2546         writel(0x0fcfffff, mmio + MV_FLASH_CTL_OFS);
2547 }
2548
2549 static void mv5_read_preamp(struct mv_host_priv *hpriv, int idx,
2550                            void __iomem *mmio)
2551 {
2552         void __iomem *phy_mmio = mv5_phy_base(mmio, idx);
2553         u32 tmp;
2554
2555         tmp = readl(phy_mmio + MV5_PHY_MODE);
2556
2557         hpriv->signal[idx].pre = tmp & 0x1800;  /* bits 12:11 */
2558         hpriv->signal[idx].amps = tmp & 0xe0;   /* bits 7:5 */
2559 }
2560
2561 static void mv5_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio)
2562 {
2563         u32 tmp;
2564
2565         writel(0, mmio + MV_GPIO_PORT_CTL_OFS);
2566
2567         /* FIXME: handle MV_HP_ERRATA_50XXB2 errata */
2568
2569         tmp = readl(mmio + MV_PCI_EXP_ROM_BAR_CTL);
2570         tmp |= ~(1 << 0);
2571         writel(tmp, mmio + MV_PCI_EXP_ROM_BAR_CTL);
2572 }
2573
2574 static void mv5_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
2575                            unsigned int port)
2576 {
2577         void __iomem *phy_mmio = mv5_phy_base(mmio, port);
2578         const u32 mask = (1<<12) | (1<<11) | (1<<7) | (1<<6) | (1<<5);
2579         u32 tmp;
2580         int fix_apm_sq = (hpriv->hp_flags & MV_HP_ERRATA_50XXB0);
2581
2582         if (fix_apm_sq) {
2583                 tmp = readl(phy_mmio + MV5_LTMODE_OFS);
2584                 tmp |= (1 << 19);
2585                 writel(tmp, phy_mmio + MV5_LTMODE_OFS);
2586
2587                 tmp = readl(phy_mmio + MV5_PHY_CTL_OFS);
2588                 tmp &= ~0x3;
2589                 tmp |= 0x1;
2590                 writel(tmp, phy_mmio + MV5_PHY_CTL_OFS);
2591         }
2592
2593         tmp = readl(phy_mmio + MV5_PHY_MODE);
2594         tmp &= ~mask;
2595         tmp |= hpriv->signal[port].pre;
2596         tmp |= hpriv->signal[port].amps;
2597         writel(tmp, phy_mmio + MV5_PHY_MODE);
2598 }
2599
2600
2601 #undef ZERO
2602 #define ZERO(reg) writel(0, port_mmio + (reg))
2603 static void mv5_reset_hc_port(struct mv_host_priv *hpriv, void __iomem *mmio,
2604                              unsigned int port)
2605 {
2606         void __iomem *port_mmio = mv_port_base(mmio, port);
2607
2608         mv_reset_channel(hpriv, mmio, port);
2609
2610         ZERO(0x028);    /* command */
2611         writel(0x11f, port_mmio + EDMA_CFG_OFS);
2612         ZERO(0x004);    /* timer */
2613         ZERO(0x008);    /* irq err cause */
2614         ZERO(0x00c);    /* irq err mask */
2615         ZERO(0x010);    /* rq bah */
2616         ZERO(0x014);    /* rq inp */
2617         ZERO(0x018);    /* rq outp */
2618         ZERO(0x01c);    /* respq bah */
2619         ZERO(0x024);    /* respq outp */
2620         ZERO(0x020);    /* respq inp */
2621         ZERO(0x02c);    /* test control */
2622         writel(0xbc, port_mmio + EDMA_IORDY_TMOUT_OFS);
2623 }
2624 #undef ZERO
2625
2626 #define ZERO(reg) writel(0, hc_mmio + (reg))
2627 static void mv5_reset_one_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
2628                         unsigned int hc)
2629 {
2630         void __iomem *hc_mmio = mv_hc_base(mmio, hc);
2631         u32 tmp;
2632
2633         ZERO(0x00c);
2634         ZERO(0x010);
2635         ZERO(0x014);
2636         ZERO(0x018);
2637
2638         tmp = readl(hc_mmio + 0x20);
2639         tmp &= 0x1c1c1c1c;
2640         tmp |= 0x03030303;
2641         writel(tmp, hc_mmio + 0x20);
2642 }
2643 #undef ZERO
2644
2645 static int mv5_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
2646                         unsigned int n_hc)
2647 {
2648         unsigned int hc, port;
2649
2650         for (hc = 0; hc < n_hc; hc++) {
2651                 for (port = 0; port < MV_PORTS_PER_HC; port++)
2652                         mv5_reset_hc_port(hpriv, mmio,
2653                                           (hc * MV_PORTS_PER_HC) + port);
2654
2655                 mv5_reset_one_hc(hpriv, mmio, hc);
2656         }
2657
2658         return 0;
2659 }
2660
2661 #undef ZERO
2662 #define ZERO(reg) writel(0, mmio + (reg))
2663 static void mv_reset_pci_bus(struct ata_host *host, void __iomem *mmio)
2664 {
2665         struct mv_host_priv *hpriv = host->private_data;
2666         u32 tmp;
2667
2668         tmp = readl(mmio + MV_PCI_MODE_OFS);
2669         tmp &= 0xff00ffff;
2670         writel(tmp, mmio + MV_PCI_MODE_OFS);
2671
2672         ZERO(MV_PCI_DISC_TIMER);
2673         ZERO(MV_PCI_MSI_TRIGGER);
2674         writel(0x000100ff, mmio + MV_PCI_XBAR_TMOUT_OFS);
2675         ZERO(MV_PCI_SERR_MASK);
2676         ZERO(hpriv->irq_cause_ofs);
2677         ZERO(hpriv->irq_mask_ofs);
2678         ZERO(MV_PCI_ERR_LOW_ADDRESS);
2679         ZERO(MV_PCI_ERR_HIGH_ADDRESS);
2680         ZERO(MV_PCI_ERR_ATTRIBUTE);
2681         ZERO(MV_PCI_ERR_COMMAND);
2682 }
2683 #undef ZERO
2684
2685 static void mv6_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio)
2686 {
2687         u32 tmp;
2688
2689         mv5_reset_flash(hpriv, mmio);
2690
2691         tmp = readl(mmio + MV_GPIO_PORT_CTL_OFS);
2692         tmp &= 0x3;
2693         tmp |= (1 << 5) | (1 << 6);
2694         writel(tmp, mmio + MV_GPIO_PORT_CTL_OFS);
2695 }
2696
2697 /**
2698  *      mv6_reset_hc - Perform the 6xxx global soft reset
2699  *      @mmio: base address of the HBA
2700  *
2701  *      This routine only applies to 6xxx parts.
2702  *
2703  *      LOCKING:
2704  *      Inherited from caller.
2705  */
2706 static int mv6_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
2707                         unsigned int n_hc)
2708 {
2709         void __iomem *reg = mmio + PCI_MAIN_CMD_STS_OFS;
2710         int i, rc = 0;
2711         u32 t;
2712
2713         /* Following procedure defined in PCI "main command and status
2714          * register" table.
2715          */
2716         t = readl(reg);
2717         writel(t | STOP_PCI_MASTER, reg);
2718
2719         for (i = 0; i < 1000; i++) {
2720                 udelay(1);
2721                 t = readl(reg);
2722                 if (PCI_MASTER_EMPTY & t)
2723                         break;
2724         }
2725         if (!(PCI_MASTER_EMPTY & t)) {
2726                 printk(KERN_ERR DRV_NAME ": PCI master won't flush\n");
2727                 rc = 1;
2728                 goto done;
2729         }
2730
2731         /* set reset */
2732         i = 5;
2733         do {
2734                 writel(t | GLOB_SFT_RST, reg);
2735                 t = readl(reg);
2736                 udelay(1);
2737         } while (!(GLOB_SFT_RST & t) && (i-- > 0));
2738
2739         if (!(GLOB_SFT_RST & t)) {
2740                 printk(KERN_ERR DRV_NAME ": can't set global reset\n");
2741                 rc = 1;
2742                 goto done;
2743         }
2744
2745         /* clear reset and *reenable the PCI master* (not mentioned in spec) */
2746         i = 5;
2747         do {
2748                 writel(t & ~(GLOB_SFT_RST | STOP_PCI_MASTER), reg);
2749                 t = readl(reg);
2750                 udelay(1);
2751         } while ((GLOB_SFT_RST & t) && (i-- > 0));
2752
2753         if (GLOB_SFT_RST & t) {
2754                 printk(KERN_ERR DRV_NAME ": can't clear global reset\n");
2755                 rc = 1;
2756         }
2757 done:
2758         return rc;
2759 }
2760
2761 static void mv6_read_preamp(struct mv_host_priv *hpriv, int idx,
2762                            void __iomem *mmio)
2763 {
2764         void __iomem *port_mmio;
2765         u32 tmp;
2766
2767         tmp = readl(mmio + MV_RESET_CFG_OFS);
2768         if ((tmp & (1 << 0)) == 0) {
2769                 hpriv->signal[idx].amps = 0x7 << 8;
2770                 hpriv->signal[idx].pre = 0x1 << 5;
2771                 return;
2772         }
2773
2774         port_mmio = mv_port_base(mmio, idx);
2775         tmp = readl(port_mmio + PHY_MODE2);
2776
2777         hpriv->signal[idx].amps = tmp & 0x700;  /* bits 10:8 */
2778         hpriv->signal[idx].pre = tmp & 0xe0;    /* bits 7:5 */
2779 }
2780
2781 static void mv6_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio)
2782 {
2783         writel(0x00000060, mmio + MV_GPIO_PORT_CTL_OFS);
2784 }
2785
2786 static void mv6_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
2787                            unsigned int port)
2788 {
2789         void __iomem *port_mmio = mv_port_base(mmio, port);
2790
2791         u32 hp_flags = hpriv->hp_flags;
2792         int fix_phy_mode2 =
2793                 hp_flags & (MV_HP_ERRATA_60X1B2 | MV_HP_ERRATA_60X1C0);
2794         int fix_phy_mode4 =
2795                 hp_flags & (MV_HP_ERRATA_60X1B2 | MV_HP_ERRATA_60X1C0);
2796         u32 m2, m3;
2797
2798         if (fix_phy_mode2) {
2799                 m2 = readl(port_mmio + PHY_MODE2);
2800                 m2 &= ~(1 << 16);
2801                 m2 |= (1 << 31);
2802                 writel(m2, port_mmio + PHY_MODE2);
2803
2804                 udelay(200);
2805
2806                 m2 = readl(port_mmio + PHY_MODE2);
2807                 m2 &= ~((1 << 16) | (1 << 31));
2808                 writel(m2, port_mmio + PHY_MODE2);
2809
2810                 udelay(200);
2811         }
2812
2813         /*
2814          * Gen-II/IIe PHY_MODE3 errata RM#2:
2815          * Achieves better receiver noise performance than the h/w default:
2816          */
2817         m3 = readl(port_mmio + PHY_MODE3);
2818         m3 = (m3 & 0x1f) | (0x5555601 << 5);
2819
2820         /* Guideline 88F5182 (GL# SATA-S11) */
2821         if (IS_SOC(hpriv))
2822                 m3 &= ~0x1c;
2823
2824         if (fix_phy_mode4) {
2825                 u32 m4 = readl(port_mmio + PHY_MODE4);
2826                 /*
2827                  * Enforce reserved-bit restrictions on GenIIe devices only.
2828                  * For earlier chipsets, force only the internal config field
2829                  *  (workaround for errata FEr SATA#10 part 1).
2830                  */
2831                 if (IS_GEN_IIE(hpriv))
2832                         m4 = (m4 & ~PHY_MODE4_RSVD_ZEROS) | PHY_MODE4_RSVD_ONES;
2833                 else
2834                         m4 = (m4 & ~PHY_MODE4_CFG_MASK) | PHY_MODE4_CFG_VALUE;
2835                 writel(m4, port_mmio + PHY_MODE4);
2836         }
2837         /*
2838          * Workaround for 60x1-B2 errata SATA#13:
2839          * Any write to PHY_MODE4 (above) may corrupt PHY_MODE3,
2840          * so we must always rewrite PHY_MODE3 after PHY_MODE4.
2841          */
2842         writel(m3, port_mmio + PHY_MODE3);
2843
2844         /* Revert values of pre-emphasis and signal amps to the saved ones */
2845         m2 = readl(port_mmio + PHY_MODE2);
2846
2847         m2 &= ~MV_M2_PREAMP_MASK;
2848         m2 |= hpriv->signal[port].amps;
2849         m2 |= hpriv->signal[port].pre;
2850         m2 &= ~(1 << 16);
2851
2852         /* according to mvSata 3.6.1, some IIE values are fixed */
2853         if (IS_GEN_IIE(hpriv)) {
2854                 m2 &= ~0xC30FF01F;
2855                 m2 |= 0x0000900F;
2856         }
2857
2858         writel(m2, port_mmio + PHY_MODE2);
2859 }
2860
2861 /* TODO: use the generic LED interface to configure the SATA Presence */
2862 /* & Acitivy LEDs on the board */
2863 static void mv_soc_enable_leds(struct mv_host_priv *hpriv,
2864                                       void __iomem *mmio)
2865 {
2866         return;
2867 }
2868
2869 static void mv_soc_read_preamp(struct mv_host_priv *hpriv, int idx,
2870                            void __iomem *mmio)
2871 {
2872         void __iomem *port_mmio;
2873         u32 tmp;
2874
2875         port_mmio = mv_port_base(mmio, idx);
2876         tmp = readl(port_mmio + PHY_MODE2);
2877
2878         hpriv->signal[idx].amps = tmp & 0x700;  /* bits 10:8 */
2879         hpriv->signal[idx].pre = tmp & 0xe0;    /* bits 7:5 */
2880 }
2881
2882 #undef ZERO
2883 #define ZERO(reg) writel(0, port_mmio + (reg))
2884 static void mv_soc_reset_hc_port(struct mv_host_priv *hpriv,
2885                                         void __iomem *mmio, unsigned int port)
2886 {
2887         void __iomem *port_mmio = mv_port_base(mmio, port);
2888
2889         mv_reset_channel(hpriv, mmio, port);
2890
2891         ZERO(0x028);            /* command */
2892         writel(0x101f, port_mmio + EDMA_CFG_OFS);
2893         ZERO(0x004);            /* timer */
2894         ZERO(0x008);            /* irq err cause */
2895         ZERO(0x00c);            /* irq err mask */
2896         ZERO(0x010);            /* rq bah */
2897         ZERO(0x014);            /* rq inp */
2898         ZERO(0x018);            /* rq outp */
2899         ZERO(0x01c);            /* respq bah */
2900         ZERO(0x024);            /* respq outp */
2901         ZERO(0x020);            /* respq inp */
2902         ZERO(0x02c);            /* test control */
2903         writel(0xbc, port_mmio + EDMA_IORDY_TMOUT_OFS);
2904 }
2905
2906 #undef ZERO
2907
2908 #define ZERO(reg) writel(0, hc_mmio + (reg))
2909 static void mv_soc_reset_one_hc(struct mv_host_priv *hpriv,
2910                                        void __iomem *mmio)
2911 {
2912         void __iomem *hc_mmio = mv_hc_base(mmio, 0);
2913
2914         ZERO(0x00c);
2915         ZERO(0x010);
2916         ZERO(0x014);
2917
2918 }
2919
2920 #undef ZERO
2921
2922 static int mv_soc_reset_hc(struct mv_host_priv *hpriv,
2923                                   void __iomem *mmio, unsigned int n_hc)
2924 {
2925         unsigned int port;
2926
2927         for (port = 0; port < hpriv->n_ports; port++)
2928                 mv_soc_reset_hc_port(hpriv, mmio, port);
2929
2930         mv_soc_reset_one_hc(hpriv, mmio);
2931
2932         return 0;
2933 }
2934
2935 static void mv_soc_reset_flash(struct mv_host_priv *hpriv,
2936                                       void __iomem *mmio)
2937 {
2938         return;
2939 }
2940
2941 static void mv_soc_reset_bus(struct ata_host *host, void __iomem *mmio)
2942 {
2943         return;
2944 }
2945
2946 static void mv_setup_ifcfg(void __iomem *port_mmio, int want_gen2i)
2947 {
2948         u32 ifcfg = readl(port_mmio + SATA_INTERFACE_CFG_OFS);
2949
2950         ifcfg = (ifcfg & 0xf7f) | 0x9b1000;     /* from chip spec */
2951         if (want_gen2i)
2952                 ifcfg |= (1 << 7);              /* enable gen2i speed */
2953         writelfl(ifcfg, port_mmio + SATA_INTERFACE_CFG_OFS);
2954 }
2955
2956 static void mv_reset_channel(struct mv_host_priv *hpriv, void __iomem *mmio,
2957                              unsigned int port_no)
2958 {
2959         void __iomem *port_mmio = mv_port_base(mmio, port_no);
2960
2961         /*
2962          * The datasheet warns against setting EDMA_RESET when EDMA is active
2963          * (but doesn't say what the problem might be).  So we first try
2964          * to disable the EDMA engine before doing the EDMA_RESET operation.
2965          */
2966         mv_stop_edma_engine(port_mmio);
2967         writelfl(EDMA_RESET, port_mmio + EDMA_CMD_OFS);
2968
2969         if (!IS_GEN_I(hpriv)) {
2970                 /* Enable 3.0gb/s link speed: this survives EDMA_RESET */
2971                 mv_setup_ifcfg(port_mmio, 1);
2972         }
2973         /*
2974          * Strobing EDMA_RESET here causes a hard reset of the SATA transport,
2975          * link, and physical layers.  It resets all SATA interface registers
2976          * (except for SATA_INTERFACE_CFG), and issues a COMRESET to the dev.
2977          */
2978         writelfl(EDMA_RESET, port_mmio + EDMA_CMD_OFS);
2979         udelay(25);     /* allow reset propagation */
2980         writelfl(0, port_mmio + EDMA_CMD_OFS);
2981
2982         hpriv->ops->phy_errata(hpriv, mmio, port_no);
2983
2984         if (IS_GEN_I(hpriv))
2985                 mdelay(1);
2986 }
2987
2988 static void mv_pmp_select(struct ata_port *ap, int pmp)
2989 {
2990         if (sata_pmp_supported(ap)) {
2991                 void __iomem *port_mmio = mv_ap_base(ap);
2992                 u32 reg = readl(port_mmio + SATA_IFCTL_OFS);
2993                 int old = reg & 0xf;
2994
2995                 if (old != pmp) {
2996                         reg = (reg & ~0xf) | pmp;
2997                         writelfl(reg, port_mmio + SATA_IFCTL_OFS);
2998                 }
2999         }
3000 }
3001
3002 static int mv_pmp_hardreset(struct ata_link *link, unsigned int *class,
3003                                 unsigned long deadline)
3004 {
3005         mv_pmp_select(link->ap, sata_srst_pmp(link));
3006         return sata_std_hardreset(link, class, deadline);
3007 }
3008
3009 static int mv_softreset(struct ata_link *link, unsigned int *class,
3010                                 unsigned long deadline)
3011 {
3012         mv_pmp_select(link->ap, sata_srst_pmp(link));
3013         return ata_sff_softreset(link, class, deadline);
3014 }
3015
3016 static int mv_hardreset(struct ata_link *link, unsigned int *class,
3017                         unsigned long deadline)
3018 {
3019         struct ata_port *ap = link->ap;
3020         struct mv_host_priv *hpriv = ap->host->private_data;
3021         struct mv_port_priv *pp = ap->private_data;
3022         void __iomem *mmio = hpriv->base;
3023         int rc, attempts = 0, extra = 0;
3024         u32 sstatus;
3025         bool online;
3026
3027         mv_reset_channel(hpriv, mmio, ap->port_no);
3028         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
3029
3030         /* Workaround for errata FEr SATA#10 (part 2) */
3031         do {
3032                 const unsigned long *timing =
3033                                 sata_ehc_deb_timing(&link->eh_context);
3034
3035                 rc = sata_link_hardreset(link, timing, deadline + extra,
3036                                          &online, NULL);
3037                 rc = online ? -EAGAIN : rc;
3038                 if (rc)
3039                         return rc;
3040                 sata_scr_read(link, SCR_STATUS, &sstatus);
3041                 if (!IS_GEN_I(hpriv) && ++attempts >= 5 && sstatus == 0x121) {
3042                         /* Force 1.5gb/s link speed and try again */
3043                         mv_setup_ifcfg(mv_ap_base(ap), 0);
3044                         if (time_after(jiffies + HZ, deadline))
3045                                 extra = HZ; /* only extend it once, max */
3046                 }
3047         } while (sstatus != 0x0 && sstatus != 0x113 && sstatus != 0x123);
3048         mv_save_cached_regs(ap);
3049         mv_edma_cfg(ap, 0, 0);
3050
3051         return rc;
3052 }
3053
3054 static void mv_eh_freeze(struct ata_port *ap)
3055 {
3056         mv_stop_edma(ap);
3057         mv_enable_port_irqs(ap, 0);
3058 }
3059
3060 static void mv_eh_thaw(struct ata_port *ap)
3061 {
3062         struct mv_host_priv *hpriv = ap->host->private_data;
3063         unsigned int port = ap->port_no;
3064         unsigned int hardport = mv_hardport_from_port(port);
3065         void __iomem *hc_mmio = mv_hc_base_from_port(hpriv->base, port);
3066         void __iomem *port_mmio = mv_ap_base(ap);
3067         u32 hc_irq_cause;
3068
3069         /* clear EDMA errors on this port */
3070         writel(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
3071
3072         /* clear pending irq events */
3073         hc_irq_cause = ~((DEV_IRQ | DMA_IRQ) << hardport);
3074         writelfl(hc_irq_cause, hc_mmio + HC_IRQ_CAUSE_OFS);
3075
3076         mv_enable_port_irqs(ap, ERR_IRQ);
3077 }
3078
3079 /**
3080  *      mv_port_init - Perform some early initialization on a single port.
3081  *      @port: libata data structure storing shadow register addresses
3082  *      @port_mmio: base address of the port
3083  *
3084  *      Initialize shadow register mmio addresses, clear outstanding
3085  *      interrupts on the port, and unmask interrupts for the future
3086  *      start of the port.
3087  *
3088  *      LOCKING:
3089  *      Inherited from caller.
3090  */
3091 static void mv_port_init(struct ata_ioports *port,  void __iomem *port_mmio)
3092 {
3093         void __iomem *shd_base = port_mmio + SHD_BLK_OFS;
3094         unsigned serr_ofs;
3095
3096         /* PIO related setup
3097          */
3098         port->data_addr = shd_base + (sizeof(u32) * ATA_REG_DATA);
3099         port->error_addr =
3100                 port->feature_addr = shd_base + (sizeof(u32) * ATA_REG_ERR);
3101         port->nsect_addr = shd_base + (sizeof(u32) * ATA_REG_NSECT);
3102         port->lbal_addr = shd_base + (sizeof(u32) * ATA_REG_LBAL);
3103         port->lbam_addr = shd_base + (sizeof(u32) * ATA_REG_LBAM);
3104         port->lbah_addr = shd_base + (sizeof(u32) * ATA_REG_LBAH);
3105         port->device_addr = shd_base + (sizeof(u32) * ATA_REG_DEVICE);
3106         port->status_addr =
3107                 port->command_addr = shd_base + (sizeof(u32) * ATA_REG_STATUS);
3108         /* special case: control/altstatus doesn't have ATA_REG_ address */
3109         port->altstatus_addr = port->ctl_addr = shd_base + SHD_CTL_AST_OFS;
3110
3111         /* unused: */
3112         port->cmd_addr = port->bmdma_addr = port->scr_addr = NULL;
3113
3114         /* Clear any currently outstanding port interrupt conditions */
3115         serr_ofs = mv_scr_offset(SCR_ERROR);
3116         writelfl(readl(port_mmio + serr_ofs), port_mmio + serr_ofs);
3117         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
3118
3119         /* unmask all non-transient EDMA error interrupts */
3120         writelfl(~EDMA_ERR_IRQ_TRANSIENT, port_mmio + EDMA_ERR_IRQ_MASK_OFS);
3121
3122         VPRINTK("EDMA cfg=0x%08x EDMA IRQ err cause/mask=0x%08x/0x%08x\n",
3123                 readl(port_mmio + EDMA_CFG_OFS),
3124                 readl(port_mmio + EDMA_ERR_IRQ_CAUSE_OFS),
3125                 readl(port_mmio + EDMA_ERR_IRQ_MASK_OFS));
3126 }
3127
3128 static unsigned int mv_in_pcix_mode(struct ata_host *host)
3129 {
3130         struct mv_host_priv *hpriv = host->private_data;
3131         void __iomem *mmio = hpriv->base;
3132         u32 reg;
3133
3134         if (IS_SOC(hpriv) || !IS_PCIE(hpriv))
3135                 return 0;       /* not PCI-X capable */
3136         reg = readl(mmio + MV_PCI_MODE_OFS);
3137         if ((reg & MV_PCI_MODE_MASK) == 0)
3138                 return 0;       /* conventional PCI mode */
3139         return 1;       /* chip is in PCI-X mode */
3140 }
3141
3142 static int mv_pci_cut_through_okay(struct ata_host *host)
3143 {
3144         struct mv_host_priv *hpriv = host->private_data;
3145         void __iomem *mmio = hpriv->base;
3146         u32 reg;
3147
3148         if (!mv_in_pcix_mode(host)) {
3149                 reg = readl(mmio + PCI_COMMAND_OFS);
3150                 if (reg & PCI_COMMAND_MRDTRIG)
3151                         return 0; /* not okay */
3152         }
3153         return 1; /* okay */
3154 }
3155
3156 static int mv_chip_id(struct ata_host *host, unsigned int board_idx)
3157 {
3158         struct pci_dev *pdev = to_pci_dev(host->dev);
3159         struct mv_host_priv *hpriv = host->private_data;
3160         u32 hp_flags = hpriv->hp_flags;
3161
3162         switch (board_idx) {
3163         case chip_5080:
3164                 hpriv->ops = &mv5xxx_ops;
3165                 hp_flags |= MV_HP_GEN_I;
3166
3167                 switch (pdev->revision) {
3168                 case 0x1:
3169                         hp_flags |= MV_HP_ERRATA_50XXB0;
3170                         break;
3171                 case 0x3:
3172                         hp_flags |= MV_HP_ERRATA_50XXB2;
3173                         break;
3174                 default:
3175                         dev_printk(KERN_WARNING, &pdev->dev,
3176                            "Applying 50XXB2 workarounds to unknown rev\n");
3177                         hp_flags |= MV_HP_ERRATA_50XXB2;
3178                         break;
3179                 }
3180                 break;
3181
3182         case chip_504x:
3183         case chip_508x:
3184                 hpriv->ops = &mv5xxx_ops;
3185                 hp_flags |= MV_HP_GEN_I;
3186
3187                 switch (pdev->revision) {
3188                 case 0x0:
3189                         hp_flags |= MV_HP_ERRATA_50XXB0;
3190                         break;
3191                 case 0x3:
3192                         hp_flags |= MV_HP_ERRATA_50XXB2;
3193                         break;
3194                 default:
3195                         dev_printk(KERN_WARNING, &pdev->dev,
3196                            "Applying B2 workarounds to unknown rev\n");
3197                         hp_flags |= MV_HP_ERRATA_50XXB2;
3198                         break;
3199                 }
3200                 break;
3201
3202         case chip_604x:
3203         case chip_608x:
3204                 hpriv->ops = &mv6xxx_ops;
3205                 hp_flags |= MV_HP_GEN_II;
3206
3207                 switch (pdev->revision) {
3208                 case 0x7:
3209                         hp_flags |= MV_HP_ERRATA_60X1B2;
3210                         break;
3211                 case 0x9:
3212                         hp_flags |= MV_HP_ERRATA_60X1C0;
3213                         break;
3214                 default:
3215                         dev_printk(KERN_WARNING, &pdev->dev,
3216                                    "Applying B2 workarounds to unknown rev\n");
3217                         hp_flags |= MV_HP_ERRATA_60X1B2;
3218                         break;
3219                 }
3220                 break;
3221
3222         case chip_7042:
3223                 hp_flags |= MV_HP_PCIE | MV_HP_CUT_THROUGH;
3224                 if (pdev->vendor == PCI_VENDOR_ID_TTI &&
3225                     (pdev->device == 0x2300 || pdev->device == 0x2310))
3226                 {
3227                         /*
3228                          * Highpoint RocketRAID PCIe 23xx series cards:
3229                          *
3230                          * Unconfigured drives are treated as "Legacy"
3231                          * by the BIOS, and it overwrites sector 8 with
3232                          * a "Lgcy" metadata block prior to Linux boot.
3233                          *
3234                          * Configured drives (RAID or JBOD) leave sector 8
3235                          * alone, but instead overwrite a high numbered
3236                          * sector for the RAID metadata.  This sector can
3237                          * be determined exactly, by truncating the physical
3238                          * drive capacity to a nice even GB value.
3239                          *
3240                          * RAID metadata is at: (dev->n_sectors & ~0xfffff)
3241                          *
3242                          * Warn the user, lest they think we're just buggy.
3243                          */
3244                         printk(KERN_WARNING DRV_NAME ": Highpoint RocketRAID"
3245                                 " BIOS CORRUPTS DATA on all attached drives,"
3246                                 " regardless of if/how they are configured."
3247                                 " BEWARE!\n");
3248                         printk(KERN_WARNING DRV_NAME ": For data safety, do not"
3249                                 " use sectors 8-9 on \"Legacy\" drives,"
3250                                 " and avoid the final two gigabytes on"
3251                                 " all RocketRAID BIOS initialized drives.\n");
3252                 }
3253                 /* drop through */
3254         case chip_6042:
3255                 hpriv->ops = &mv6xxx_ops;
3256                 hp_flags |= MV_HP_GEN_IIE;
3257                 if (board_idx == chip_6042 && mv_pci_cut_through_okay(host))
3258                         hp_flags |= MV_HP_CUT_THROUGH;
3259
3260                 switch (pdev->revision) {
3261                 case 0x2: /* Rev.B0: the first/only public release */
3262                         hp_flags |= MV_HP_ERRATA_60X1C0;
3263                         break;
3264                 default:
3265                         dev_printk(KERN_WARNING, &pdev->dev,
3266                            "Applying 60X1C0 workarounds to unknown rev\n");
3267                         hp_flags |= MV_HP_ERRATA_60X1C0;
3268                         break;
3269                 }
3270                 break;
3271         case chip_soc:
3272                 hpriv->ops = &mv_soc_ops;
3273                 hp_flags |= MV_HP_FLAG_SOC | MV_HP_GEN_IIE |
3274                         MV_HP_ERRATA_60X1C0;
3275                 break;
3276
3277         default:
3278                 dev_printk(KERN_ERR, host->dev,
3279                            "BUG: invalid board index %u\n", board_idx);
3280                 return 1;
3281         }
3282
3283         hpriv->hp_flags = hp_flags;
3284         if (hp_flags & MV_HP_PCIE) {
3285                 hpriv->irq_cause_ofs    = PCIE_IRQ_CAUSE_OFS;
3286                 hpriv->irq_mask_ofs     = PCIE_IRQ_MASK_OFS;
3287                 hpriv->unmask_all_irqs  = PCIE_UNMASK_ALL_IRQS;
3288         } else {
3289                 hpriv->irq_cause_ofs    = PCI_IRQ_CAUSE_OFS;
3290                 hpriv->irq_mask_ofs     = PCI_IRQ_MASK_OFS;
3291                 hpriv->unmask_all_irqs  = PCI_UNMASK_ALL_IRQS;
3292         }
3293
3294         return 0;
3295 }
3296
3297 /**
3298  *      mv_init_host - Perform some early initialization of the host.
3299  *      @host: ATA host to initialize
3300  *      @board_idx: controller index
3301  *
3302  *      If possible, do an early global reset of the host.  Then do
3303  *      our port init and clear/unmask all/relevant host interrupts.
3304  *
3305  *      LOCKING:
3306  *      Inherited from caller.
3307  */
3308 static int mv_init_host(struct ata_host *host, unsigned int board_idx)
3309 {
3310         int rc = 0, n_hc, port, hc;
3311         struct mv_host_priv *hpriv = host->private_data;
3312         void __iomem *mmio = hpriv->base;
3313
3314         rc = mv_chip_id(host, board_idx);
3315         if (rc)
3316                 goto done;
3317
3318         if (IS_SOC(hpriv)) {
3319                 hpriv->main_irq_cause_addr = mmio + SOC_HC_MAIN_IRQ_CAUSE_OFS;
3320                 hpriv->main_irq_mask_addr  = mmio + SOC_HC_MAIN_IRQ_MASK_OFS;
3321         } else {
3322                 hpriv->main_irq_cause_addr = mmio + PCI_HC_MAIN_IRQ_CAUSE_OFS;
3323                 hpriv->main_irq_mask_addr  = mmio + PCI_HC_MAIN_IRQ_MASK_OFS;
3324         }
3325
3326         /* initialize shadow irq mask with register's value */
3327         hpriv->main_irq_mask = readl(hpriv->main_irq_mask_addr);
3328
3329         /* global interrupt mask: 0 == mask everything */
3330         mv_set_main_irq_mask(host, ~0, 0);
3331
3332         n_hc = mv_get_hc_count(host->ports[0]->flags);
3333
3334         for (port = 0; port < host->n_ports; port++)
3335                 hpriv->ops->read_preamp(hpriv, port, mmio);
3336
3337         rc = hpriv->ops->reset_hc(hpriv, mmio, n_hc);
3338         if (rc)
3339                 goto done;
3340
3341         hpriv->ops->reset_flash(hpriv, mmio);
3342         hpriv->ops->reset_bus(host, mmio);
3343         hpriv->ops->enable_leds(hpriv, mmio);
3344
3345         for (port = 0; port < host->n_ports; port++) {
3346                 struct ata_port *ap = host->ports[port];
3347                 void __iomem *port_mmio = mv_port_base(mmio, port);
3348
3349                 mv_port_init(&ap->ioaddr, port_mmio);
3350
3351 #ifdef CONFIG_PCI
3352                 if (!IS_SOC(hpriv)) {
3353                         unsigned int offset = port_mmio - mmio;
3354                         ata_port_pbar_desc(ap, MV_PRIMARY_BAR, -1, "mmio");
3355                         ata_port_pbar_desc(ap, MV_PRIMARY_BAR, offset, "port");
3356                 }
3357 #endif
3358         }
3359
3360         for (hc = 0; hc < n_hc; hc++) {
3361                 void __iomem *hc_mmio = mv_hc_base(mmio, hc);
3362
3363                 VPRINTK("HC%i: HC config=0x%08x HC IRQ cause "
3364                         "(before clear)=0x%08x\n", hc,
3365                         readl(hc_mmio + HC_CFG_OFS),
3366                         readl(hc_mmio + HC_IRQ_CAUSE_OFS));
3367
3368                 /* Clear any currently outstanding hc interrupt conditions */
3369                 writelfl(0, hc_mmio + HC_IRQ_CAUSE_OFS);
3370         }
3371
3372         /* Clear any currently outstanding host interrupt conditions */
3373         writelfl(0, mmio + hpriv->irq_cause_ofs);
3374
3375         /* and unmask interrupt generation for host regs */
3376         writelfl(hpriv->unmask_all_irqs, mmio + hpriv->irq_mask_ofs);
3377
3378         /*
3379          * enable only global host interrupts for now.
3380          * The per-port interrupts get done later as ports are set up.
3381          */
3382         mv_set_main_irq_mask(host, 0, PCI_ERR);
3383 done:
3384         return rc;
3385 }
3386
3387 static int mv_create_dma_pools(struct mv_host_priv *hpriv, struct device *dev)
3388 {
3389         hpriv->crqb_pool   = dmam_pool_create("crqb_q", dev, MV_CRQB_Q_SZ,
3390                                                              MV_CRQB_Q_SZ, 0);
3391         if (!hpriv->crqb_pool)
3392                 return -ENOMEM;
3393
3394         hpriv->crpb_pool   = dmam_pool_create("crpb_q", dev, MV_CRPB_Q_SZ,
3395                                                              MV_CRPB_Q_SZ, 0);
3396         if (!hpriv->crpb_pool)
3397                 return -ENOMEM;
3398
3399         hpriv->sg_tbl_pool = dmam_pool_create("sg_tbl", dev, MV_SG_TBL_SZ,
3400                                                              MV_SG_TBL_SZ, 0);
3401         if (!hpriv->sg_tbl_pool)
3402                 return -ENOMEM;
3403
3404         return 0;
3405 }
3406
3407 static void mv_conf_mbus_windows(struct mv_host_priv *hpriv,
3408                                  struct mbus_dram_target_info *dram)
3409 {
3410         int i;
3411
3412         for (i = 0; i < 4; i++) {
3413                 writel(0, hpriv->base + WINDOW_CTRL(i));
3414                 writel(0, hpriv->base + WINDOW_BASE(i));
3415         }
3416
3417         for (i = 0; i < dram->num_cs; i++) {
3418                 struct mbus_dram_window *cs = dram->cs + i;
3419
3420                 writel(((cs->size - 1) & 0xffff0000) |
3421                         (cs->mbus_attr << 8) |
3422                         (dram->mbus_dram_target_id << 4) | 1,
3423                         hpriv->base + WINDOW_CTRL(i));
3424                 writel(cs->base, hpriv->base + WINDOW_BASE(i));
3425         }
3426 }
3427
3428 /**
3429  *      mv_platform_probe - handle a positive probe of an soc Marvell
3430  *      host
3431  *      @pdev: platform device found
3432  *
3433  *      LOCKING:
3434  *      Inherited from caller.
3435  */
3436 static int mv_platform_probe(struct platform_device *pdev)
3437 {
3438         static int printed_version;
3439         const struct mv_sata_platform_data *mv_platform_data;
3440         const struct ata_port_info *ppi[] =
3441             { &mv_port_info[chip_soc], NULL };
3442         struct ata_host *host;
3443         struct mv_host_priv *hpriv;
3444         struct resource *res;
3445         int n_ports, rc;
3446
3447         if (!printed_version++)
3448                 dev_printk(KERN_INFO, &pdev->dev, "version " DRV_VERSION "\n");
3449
3450         /*
3451          * Simple resource validation ..
3452          */
3453         if (unlikely(pdev->num_resources != 2)) {
3454                 dev_err(&pdev->dev, "invalid number of resources\n");
3455                 return -EINVAL;
3456         }
3457
3458         /*
3459          * Get the register base first
3460          */
3461         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
3462         if (res == NULL)
3463                 return -EINVAL;
3464
3465         /* allocate host */
3466         mv_platform_data = pdev->dev.platform_data;
3467         n_ports = mv_platform_data->n_ports;
3468
3469         host = ata_host_alloc_pinfo(&pdev->dev, ppi, n_ports);
3470         hpriv = devm_kzalloc(&pdev->dev, sizeof(*hpriv), GFP_KERNEL);
3471
3472         if (!host || !hpriv)
3473                 return -ENOMEM;
3474         host->private_data = hpriv;
3475         hpriv->n_ports = n_ports;
3476
3477         host->iomap = NULL;
3478         hpriv->base = devm_ioremap(&pdev->dev, res->start,
3479                                    res->end - res->start + 1);
3480         hpriv->base -= MV_SATAHC0_REG_BASE;
3481
3482         /*
3483          * (Re-)program MBUS remapping windows if we are asked to.
3484          */
3485         if (mv_platform_data->dram != NULL)
3486                 mv_conf_mbus_windows(hpriv, mv_platform_data->dram);
3487
3488         rc = mv_create_dma_pools(hpriv, &pdev->dev);
3489         if (rc)
3490                 return rc;
3491
3492         /* initialize adapter */
3493         rc = mv_init_host(host, chip_soc);
3494         if (rc)
3495                 return rc;
3496
3497         dev_printk(KERN_INFO, &pdev->dev,
3498                    "slots %u ports %d\n", (unsigned)MV_MAX_Q_DEPTH,
3499                    host->n_ports);
3500
3501         return ata_host_activate(host, platform_get_irq(pdev, 0), mv_interrupt,
3502                                  IRQF_SHARED, &mv6_sht);
3503 }
3504
3505 /*
3506  *
3507  *      mv_platform_remove    -       unplug a platform interface
3508  *      @pdev: platform device
3509  *
3510  *      A platform bus SATA device has been unplugged. Perform the needed
3511  *      cleanup. Also called on module unload for any active devices.
3512  */
3513 static int __devexit mv_platform_remove(struct platform_device *pdev)
3514 {
3515         struct device *dev = &pdev->dev;
3516         struct ata_host *host = dev_get_drvdata(dev);
3517
3518         ata_host_detach(host);
3519         return 0;
3520 }
3521
3522 static struct platform_driver mv_platform_driver = {
3523         .probe                  = mv_platform_probe,
3524         .remove                 = __devexit_p(mv_platform_remove),
3525         .driver                 = {
3526                                    .name = DRV_NAME,
3527                                    .owner = THIS_MODULE,
3528                                   },
3529 };
3530
3531
3532 #ifdef CONFIG_PCI
3533 static int mv_pci_init_one(struct pci_dev *pdev,
3534                            const struct pci_device_id *ent);
3535
3536
3537 static struct pci_driver mv_pci_driver = {
3538         .name                   = DRV_NAME,
3539         .id_table               = mv_pci_tbl,
3540         .probe                  = mv_pci_init_one,
3541         .remove                 = ata_pci_remove_one,
3542 };
3543
3544 /*
3545  * module options
3546  */
3547 static int msi;       /* Use PCI msi; either zero (off, default) or non-zero */
3548
3549
3550 /* move to PCI layer or libata core? */
3551 static int pci_go_64(struct pci_dev *pdev)
3552 {
3553         int rc;
3554
3555         if (!pci_set_dma_mask(pdev, DMA_64BIT_MASK)) {
3556                 rc = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
3557                 if (rc) {
3558                         rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
3559                         if (rc) {
3560                                 dev_printk(KERN_ERR, &pdev->dev,
3561                                            "64-bit DMA enable failed\n");
3562                                 return rc;
3563                         }
3564                 }
3565         } else {
3566                 rc = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
3567                 if (rc) {
3568                         dev_printk(KERN_ERR, &pdev->dev,
3569                                    "32-bit DMA enable failed\n");
3570                         return rc;
3571                 }
3572                 rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
3573                 if (rc) {
3574                         dev_printk(KERN_ERR, &pdev->dev,
3575                                    "32-bit consistent DMA enable failed\n");
3576                         return rc;
3577                 }
3578         }
3579
3580         return rc;
3581 }
3582
3583 /**
3584  *      mv_print_info - Dump key info to kernel log for perusal.
3585  *      @host: ATA host to print info about
3586  *
3587  *      FIXME: complete this.
3588  *
3589  *      LOCKING:
3590  *      Inherited from caller.
3591  */
3592 static void mv_print_info(struct ata_host *host)
3593 {
3594         struct pci_dev *pdev = to_pci_dev(host->dev);
3595         struct mv_host_priv *hpriv = host->private_data;
3596         u8 scc;
3597         const char *scc_s, *gen;
3598
3599         /* Use this to determine the HW stepping of the chip so we know
3600          * what errata to workaround
3601          */
3602         pci_read_config_byte(pdev, PCI_CLASS_DEVICE, &scc);
3603         if (scc == 0)
3604                 scc_s = "SCSI";
3605         else if (scc == 0x01)
3606                 scc_s = "RAID";
3607         else
3608                 scc_s = "?";
3609
3610         if (IS_GEN_I(hpriv))
3611                 gen = "I";
3612         else if (IS_GEN_II(hpriv))
3613                 gen = "II";
3614         else if (IS_GEN_IIE(hpriv))
3615                 gen = "IIE";
3616         else
3617                 gen = "?";
3618
3619         dev_printk(KERN_INFO, &pdev->dev,
3620                "Gen-%s %u slots %u ports %s mode IRQ via %s\n",
3621                gen, (unsigned)MV_MAX_Q_DEPTH, host->n_ports,
3622                scc_s, (MV_HP_FLAG_MSI & hpriv->hp_flags) ? "MSI" : "INTx");
3623 }
3624
3625 /**
3626  *      mv_pci_init_one - handle a positive probe of a PCI Marvell host
3627  *      @pdev: PCI device found
3628  *      @ent: PCI device ID entry for the matched host
3629  *
3630  *      LOCKING:
3631  *      Inherited from caller.
3632  */
3633 static int mv_pci_init_one(struct pci_dev *pdev,
3634                            const struct pci_device_id *ent)
3635 {
3636         static int printed_version;
3637         unsigned int board_idx = (unsigned int)ent->driver_data;
3638         const struct ata_port_info *ppi[] = { &mv_port_info[board_idx], NULL };
3639         struct ata_host *host;
3640         struct mv_host_priv *hpriv;
3641         int n_ports, rc;
3642
3643         if (!printed_version++)
3644                 dev_printk(KERN_INFO, &pdev->dev, "version " DRV_VERSION "\n");
3645
3646         /* allocate host */
3647         n_ports = mv_get_hc_count(ppi[0]->flags) * MV_PORTS_PER_HC;
3648
3649         host = ata_host_alloc_pinfo(&pdev->dev, ppi, n_ports);
3650         hpriv = devm_kzalloc(&pdev->dev, sizeof(*hpriv), GFP_KERNEL);
3651         if (!host || !hpriv)
3652                 return -ENOMEM;
3653         host->private_data = hpriv;
3654         hpriv->n_ports = n_ports;
3655
3656         /* acquire resources */
3657         rc = pcim_enable_device(pdev);
3658         if (rc)
3659                 return rc;
3660
3661         rc = pcim_iomap_regions(pdev, 1 << MV_PRIMARY_BAR, DRV_NAME);
3662         if (rc == -EBUSY)
3663                 pcim_pin_device(pdev);
3664         if (rc)
3665                 return rc;
3666         host->iomap = pcim_iomap_table(pdev);
3667         hpriv->base = host->iomap[MV_PRIMARY_BAR];
3668
3669         rc = pci_go_64(pdev);
3670         if (rc)
3671                 return rc;
3672
3673         rc = mv_create_dma_pools(hpriv, &pdev->dev);
3674         if (rc)
3675                 return rc;
3676
3677         /* initialize adapter */
3678         rc = mv_init_host(host, board_idx);
3679         if (rc)
3680                 return rc;
3681
3682         /* Enable message-switched interrupts, if requested */
3683         if (msi && pci_enable_msi(pdev) == 0)
3684                 hpriv->hp_flags |= MV_HP_FLAG_MSI;
3685
3686         mv_dump_pci_cfg(pdev, 0x68);
3687         mv_print_info(host);
3688
3689         pci_set_master(pdev);
3690         pci_try_set_mwi(pdev);
3691         return ata_host_activate(host, pdev->irq, mv_interrupt, IRQF_SHARED,
3692                                  IS_GEN_I(hpriv) ? &mv5_sht : &mv6_sht);
3693 }
3694 #endif
3695
3696 static int mv_platform_probe(struct platform_device *pdev);
3697 static int __devexit mv_platform_remove(struct platform_device *pdev);
3698
3699 static int __init mv_init(void)
3700 {
3701         int rc = -ENODEV;
3702 #ifdef CONFIG_PCI
3703         rc = pci_register_driver(&mv_pci_driver);
3704         if (rc < 0)
3705                 return rc;
3706 #endif
3707         rc = platform_driver_register(&mv_platform_driver);
3708
3709 #ifdef CONFIG_PCI
3710         if (rc < 0)
3711                 pci_unregister_driver(&mv_pci_driver);
3712 #endif
3713         return rc;
3714 }
3715
3716 static void __exit mv_exit(void)
3717 {
3718 #ifdef CONFIG_PCI
3719         pci_unregister_driver(&mv_pci_driver);
3720 #endif
3721         platform_driver_unregister(&mv_platform_driver);
3722 }
3723
3724 MODULE_AUTHOR("Brett Russ");
3725 MODULE_DESCRIPTION("SCSI low-level driver for Marvell SATA controllers");
3726 MODULE_LICENSE("GPL");
3727 MODULE_DEVICE_TABLE(pci, mv_pci_tbl);
3728 MODULE_VERSION(DRV_VERSION);
3729 MODULE_ALIAS("platform:" DRV_NAME);
3730
3731 #ifdef CONFIG_PCI
3732 module_param(msi, int, 0444);
3733 MODULE_PARM_DESC(msi, "Enable use of PCI MSI (0=off, 1=on)");
3734 #endif
3735
3736 module_init(mv_init);
3737 module_exit(mv_exit);