drivers/clk/rockchip/clk-cpu.c

   1 /*
   2  * Copyright (c) 2014 MundoReader S.L.
   3  * Author: Heiko Stuebner <heiko@sntech.de>
   4  *
   5  * based on clk/samsung/clk-cpu.c
   6  * Copyright (c) 2014 Samsung Electronics Co., Ltd.
   7  * Author: Thomas Abraham <thomas.ab@samsung.com>
   8  *
   9  * This program is free software; you can redistribute it and/or modify
  10  * it under the terms of the GNU General Public License version 2 as
  11  * published by the Free Software Foundation.
  12  *
  13  * A CPU clock is defined as a clock supplied to a CPU or a group of CPUs.
  14  * The CPU clock is typically derived from a hierarchy of clock
  15  * blocks which includes mux and divider blocks. There are a number of other
  16  * auxiliary clocks supplied to the CPU domain such as the debug blocks and AXI
  17  * clock for CPU domain. The rates of these auxiliary clocks are related to the
  18  * CPU clock rate and this relation is usually specified in the hardware manual
  19  * of the SoC or supplied after the SoC characterization.
  20  *
  21  * The below implementation of the CPU clock allows the rate changes of the CPU
  22  * clock and the corresponding rate changes of the auxillary clocks of the CPU
  23  * domain. The platform clock driver provides a clock register configuration
  24  * for each configurable rate which is then used to program the clock hardware
  25  * registers to acheive a fast co-oridinated rate change for all the CPU domain
  26  * clocks.
  27  *
  28  * On a rate change request for the CPU clock, the rate change is propagated
  29  * upto the PLL supplying the clock to the CPU domain clock blocks. While the
  30  * CPU domain PLL is reconfigured, the CPU domain clocks are driven using an
  31  * alternate clock source. If required, the alternate clock source is divided
  32  * down in order to keep the output clock rate within the previous OPP limits.
  33  */
  34
  35 #include <linux/of.h>
  36 #include <linux/slab.h>
  37 #include <linux/io.h>
  38 #include <linux/clk.h>
  39 #include <linux/clk-provider.h>
  40 #include "clk.h"
  41
  42 /**
  43  * struct rockchip_cpuclk: information about clock supplied to a CPU core.
  44  * @hw:         handle between ccf and cpu clock.
  45  * @alt_parent: alternate parent clock to use when switching the speed
  46  *              of the primary parent clock.
  47  * @reg_base:   base register for cpu-clock values.
  48  * @clk_nb:     clock notifier registered for changes in clock speed of the
  49  *              primary parent clock.
  50  * @rate_count: number of rates in the rate_table
  51  * @rate_table: pll-rates and their associated dividers
  52  * @reg_data:   cpu-specific register settings
  53  * @lock:       clock lock
  54  */
  55 struct rockchip_cpuclk {
  56         struct clk_hw                           hw;
  57
  58         struct clk_mux                          cpu_mux;
  59         const struct clk_ops                    *cpu_mux_ops;
  60
  61         struct clk                              *alt_parent;
  62         void __iomem                            *reg_base;
  63         struct notifier_block                   clk_nb;
  64         unsigned int                            rate_count;
  65         struct rockchip_cpuclk_rate_table       *rate_table;
  66         const struct rockchip_cpuclk_reg_data   *reg_data;
  67         spinlock_t                              *lock;
  68 };
  69
  70 #define to_rockchip_cpuclk_hw(hw) container_of(hw, struct rockchip_cpuclk, hw)
  71 #define to_rockchip_cpuclk_nb(nb) \
  72                         container_of(nb, struct rockchip_cpuclk, clk_nb)
  73
  74 static const struct rockchip_cpuclk_rate_table *rockchip_get_cpuclk_settings(
  75                             struct rockchip_cpuclk *cpuclk, unsigned long rate)
  76 {
  77         const struct rockchip_cpuclk_rate_table *rate_table =
  78                                                         cpuclk->rate_table;
  79         int i;
  80
  81         for (i = 0; i < cpuclk->rate_count; i++) {
  82                 if (rate == rate_table[i].prate)
  83                         return &rate_table[i];
  84         }
  85
  86         return NULL;
  87 }
  88
  89 static unsigned long rockchip_cpuclk_recalc_rate(struct clk_hw *hw,
  90                                         unsigned long parent_rate)
  91 {
  92         struct rockchip_cpuclk *cpuclk = to_rockchip_cpuclk_hw(hw);
  93         const struct rockchip_cpuclk_reg_data *reg_data = cpuclk->reg_data;
  94         u32 clksel0 = readl_relaxed(cpuclk->reg_base + reg_data->core_reg);
  95
  96         clksel0 >>= reg_data->div_core_shift;
  97         clksel0 &= reg_data->div_core_mask;
  98         return parent_rate / (clksel0 + 1);
  99 }
 100
 101 static const struct clk_ops rockchip_cpuclk_ops = {
 102         .recalc_rate = rockchip_cpuclk_recalc_rate,
 103 };
 104
 105 static void rockchip_cpuclk_set_dividers(struct rockchip_cpuclk *cpuclk,
 106                                 const struct rockchip_cpuclk_rate_table *rate)
 107 {
 108         int i;
 109
 110         /* alternate parent is active now. set the dividers */
 111         for (i = 0; i < ARRAY_SIZE(rate->divs); i++) {
 112                 const struct rockchip_cpuclk_clksel *clksel = &rate->divs[i];
 113
 114                 if (!clksel->reg)
 115                         continue;
 116
 117                 pr_debug("%s: setting reg 0x%x to 0x%x\n",
 118                          __func__, clksel->reg, clksel->val);
 119                 writel(clksel->val, cpuclk->reg_base + clksel->reg);
 120         }
 121 }
 122
 123 static int rockchip_cpuclk_pre_rate_change(struct rockchip_cpuclk *cpuclk,
 124                                            struct clk_notifier_data *ndata)
 125 {
 126         const struct rockchip_cpuclk_reg_data *reg_data = cpuclk->reg_data;
 127         const struct rockchip_cpuclk_rate_table *rate;
 128         unsigned long alt_prate, alt_div;
 129         unsigned long flags;
 130
 131         /* check validity of the new rate */
 132         rate = rockchip_get_cpuclk_settings(cpuclk, ndata->new_rate);
 133         if (!rate) {
 134                 pr_err("%s: Invalid rate : %lu for cpuclk\n",
 135                        __func__, ndata->new_rate);
 136                 return -EINVAL;
 137         }
 138
 139         alt_prate = clk_get_rate(cpuclk->alt_parent);
 140
 141         spin_lock_irqsave(cpuclk->lock, flags);
 142
 143         /*
 144          * If the old parent clock speed is less than the clock speed
 145          * of the alternate parent, then it should be ensured that at no point
 146          * the armclk speed is more than the old_rate until the dividers are
 147          * set.
 148          */
 149         if (alt_prate > ndata->old_rate) {
 150                 /* calculate dividers */
 151                 alt_div =  DIV_ROUND_UP(alt_prate, ndata->old_rate) - 1;
 152                 if (alt_div > reg_data->div_core_mask) {
 153                         pr_warn("%s: limiting alt-divider %lu to %d\n",
 154                                 __func__, alt_div, reg_data->div_core_mask);
 155                         alt_div = reg_data->div_core_mask;
 156                 }
 157
 158                 /*
 159                  * Change parents and add dividers in a single transaction.
 160                  *
 161                  * NOTE: we do this in a single transaction so we're never
 162                  * dividing the primary parent by the extra dividers that were
 163                  * needed for the alt.
 164                  */
 165                 pr_debug("%s: setting div %lu as alt-rate %lu > old-rate %lu\n",
 166                          __func__, alt_div, alt_prate, ndata->old_rate);
 167
 168                 writel(HIWORD_UPDATE(alt_div, reg_data->div_core_mask,
 169                                               reg_data->div_core_shift) |
 170                        HIWORD_UPDATE(reg_data->mux_core_alt,
 171                                      reg_data->mux_core_mask,
 172                                      reg_data->mux_core_shift),
 173                        cpuclk->reg_base + reg_data->core_reg);
 174         } else {
 175                 /* select alternate parent */
 176                 writel(HIWORD_UPDATE(reg_data->mux_core_alt,
 177                                      reg_data->mux_core_mask,
 178                                      reg_data->mux_core_shift),
 179                        cpuclk->reg_base + reg_data->core_reg);
 180         }
 181
 182         spin_unlock_irqrestore(cpuclk->lock, flags);
 183         return 0;
 184 }
 185
 186 static int rockchip_cpuclk_post_rate_change(struct rockchip_cpuclk *cpuclk,
 187                                             struct clk_notifier_data *ndata)
 188 {
 189         const struct rockchip_cpuclk_reg_data *reg_data = cpuclk->reg_data;
 190         const struct rockchip_cpuclk_rate_table *rate;
 191         unsigned long flags;
 192
 193         rate = rockchip_get_cpuclk_settings(cpuclk, ndata->new_rate);
 194         if (!rate) {
 195                 pr_err("%s: Invalid rate : %lu for cpuclk\n",
 196                        __func__, ndata->new_rate);
 197                 return -EINVAL;
 198         }
 199
 200         spin_lock_irqsave(cpuclk->lock, flags);
 201
 202         if (ndata->old_rate < ndata->new_rate)
 203                 rockchip_cpuclk_set_dividers(cpuclk, rate);
 204
 205         /*
 206          * post-rate change event, re-mux to primary parent and remove dividers.
 207          *
 208          * NOTE: we do this in a single transaction so we're never dividing the
 209          * primary parent by the extra dividers that were needed for the alt.
 210          */
 211
 212         writel(HIWORD_UPDATE(0, reg_data->div_core_mask,
 213                                 reg_data->div_core_shift) |
 214                HIWORD_UPDATE(reg_data->mux_core_main,
 215                                 reg_data->mux_core_mask,
 216                                 reg_data->mux_core_shift),
 217                cpuclk->reg_base + reg_data->core_reg);
 218
 219         if (ndata->old_rate > ndata->new_rate)
 220                 rockchip_cpuclk_set_dividers(cpuclk, rate);
 221
 222         spin_unlock_irqrestore(cpuclk->lock, flags);
 223         return 0;
 224 }
 225
 226 /*
 227  * This clock notifier is called when the frequency of the parent clock
 228  * of cpuclk is to be changed. This notifier handles the setting up all
 229  * the divider clocks, remux to temporary parent and handling the safe
 230  * frequency levels when using temporary parent.
 231  */
 232 static int rockchip_cpuclk_notifier_cb(struct notifier_block *nb,
 233                                         unsigned long event, void *data)
 234 {
 235         struct clk_notifier_data *ndata = data;
 236         struct rockchip_cpuclk *cpuclk = to_rockchip_cpuclk_nb(nb);
 237         int ret = 0;
 238
 239         pr_debug("%s: event %lu, old_rate %lu, new_rate: %lu\n",
 240                  __func__, event, ndata->old_rate, ndata->new_rate);
 241         if (event == PRE_RATE_CHANGE)
 242                 ret = rockchip_cpuclk_pre_rate_change(cpuclk, ndata);
 243         else if (event == POST_RATE_CHANGE)
 244                 ret = rockchip_cpuclk_post_rate_change(cpuclk, ndata);
 245
 246         return notifier_from_errno(ret);
 247 }
 248
 249 struct clk *rockchip_clk_register_cpuclk(const char *name,
 250                         const char *const *parent_names, u8 num_parents,
 251                         const struct rockchip_cpuclk_reg_data *reg_data,
 252                         const struct rockchip_cpuclk_rate_table *rates,
 253                         int nrates, void __iomem *reg_base, spinlock_t *lock)
 254 {
 255         struct rockchip_cpuclk *cpuclk;
 256         struct clk_init_data init;
 257         struct clk *clk, *cclk;
 258         int ret;
 259
 260         if (num_parents < 2) {
 261                 pr_err("%s: needs at least two parent clocks\n", __func__);
 262                 return ERR_PTR(-EINVAL);
 263         }
 264
 265         cpuclk = kzalloc(sizeof(*cpuclk), GFP_KERNEL);
 266         if (!cpuclk)
 267                 return ERR_PTR(-ENOMEM);
 268
 269         init.name = name;
 270         init.parent_names = &parent_names[reg_data->mux_core_main];
 271         init.num_parents = 1;
 272         init.ops = &rockchip_cpuclk_ops;
 273
 274         /* only allow rate changes when we have a rate table */
 275         init.flags = (nrates > 0) ? CLK_SET_RATE_PARENT : 0;
 276
 277         /* disallow automatic parent changes by ccf */
 278         init.flags |= CLK_SET_RATE_NO_REPARENT;
 279
 280         init.flags |= CLK_GET_RATE_NOCACHE;
 281
 282         cpuclk->reg_base = reg_base;
 283         cpuclk->lock = lock;
 284         cpuclk->reg_data = reg_data;
 285         cpuclk->clk_nb.notifier_call = rockchip_cpuclk_notifier_cb;
 286         cpuclk->hw.init = &init;
 287
 288         cpuclk->alt_parent = __clk_lookup(parent_names[reg_data->mux_core_alt]);
 289         if (!cpuclk->alt_parent) {
 290                 pr_err("%s: could not lookup alternate parent: (%d)\n",
 291                        __func__, reg_data->mux_core_alt);
 292                 ret = -EINVAL;
 293                 goto free_cpuclk;
 294         }
 295
 296         ret = clk_prepare_enable(cpuclk->alt_parent);
 297         if (ret) {
 298                 pr_err("%s: could not enable alternate parent\n",
 299                        __func__);
 300                 goto free_cpuclk;
 301         }
 302
 303         clk = __clk_lookup(parent_names[reg_data->mux_core_main]);
 304         if (!clk) {
 305                 pr_err("%s: could not lookup parent clock: (%d) %s\n",
 306                        __func__, reg_data->mux_core_main,
 307                        parent_names[reg_data->mux_core_main]);
 308                 ret = -EINVAL;
 309                 goto free_alt_parent;
 310         }
 311
 312         ret = clk_notifier_register(clk, &cpuclk->clk_nb);
 313         if (ret) {
 314                 pr_err("%s: failed to register clock notifier for %s\n",
 315                                 __func__, name);
 316                 goto free_alt_parent;
 317         }
 318
 319         if (nrates > 0) {
 320                 cpuclk->rate_count = nrates;
 321                 cpuclk->rate_table = kmemdup(rates,
 322                                              sizeof(*rates) * nrates,
 323                                              GFP_KERNEL);
 324                 if (!cpuclk->rate_table) {
 325                         pr_err("%s: could not allocate memory for cpuclk rates\n",
 326                                __func__);
 327                         ret = -ENOMEM;
 328                         goto unregister_notifier;
 329                 }
 330         }
 331
 332         cclk = clk_register(NULL, &cpuclk->hw);
 333         if (IS_ERR(cclk)) {
 334                 pr_err("%s: could not register cpuclk %s\n", __func__,  name);
 335                 ret = PTR_ERR(cclk);
 336                 goto free_rate_table;
 337         }
 338
 339         return cclk;
 340
 341 free_rate_table:
 342         kfree(cpuclk->rate_table);
 343 unregister_notifier:
 344         clk_notifier_unregister(clk, &cpuclk->clk_nb);
 345 free_alt_parent:
 346         clk_disable_unprepare(cpuclk->alt_parent);
 347 free_cpuclk:
 348         kfree(cpuclk);
 349         return ERR_PTR(ret);
 350 }