drivers/dma/fsldma.c

   1 /*
   2  * Freescale MPC85xx, MPC83xx DMA Engine support
   3  *
   4  * Copyright (C) 2007-2010 Freescale Semiconductor, Inc. All rights reserved.
   5  *
   6  * Author:
   7  *   Zhang Wei <wei.zhang@freescale.com>, Jul 2007
   8  *   Ebony Zhu <ebony.zhu@freescale.com>, May 2007
   9  *
  10  * Description:
  11  *   DMA engine driver for Freescale MPC8540 DMA controller, which is
  12  *   also fit for MPC8560, MPC8555, MPC8548, MPC8641, and etc.
  13  *   The support for MPC8349 DMA controller is also added.
  14  *
  15  * This driver instructs the DMA controller to issue the PCI Read Multiple
  16  * command for PCI read operations, instead of using the default PCI Read Line
  17  * command. Please be aware that this setting may result in read pre-fetching
  18  * on some platforms.
  19  *
  20  * This is free software; you can redistribute it and/or modify
  21  * it under the terms of the GNU General Public License as published by
  22  * the Free Software Foundation; either version 2 of the License, or
  23  * (at your option) any later version.
  24  *
  25  */
  26
  27 #include <linux/init.h>
  28 #include <linux/module.h>
  29 #include <linux/pci.h>
  30 #include <linux/slab.h>
  31 #include <linux/interrupt.h>
  32 #include <linux/dmaengine.h>
  33 #include <linux/delay.h>
  34 #include <linux/dma-mapping.h>
  35 #include <linux/dmapool.h>
  36 #include <linux/of_platform.h>
  37
  38 #include "dmaengine.h"
  39 #include "fsldma.h"
  40
  41 #define chan_dbg(chan, fmt, arg...)                                     \
  42         dev_dbg(chan->dev, "%s: " fmt, chan->name, ##arg)
  43 #define chan_err(chan, fmt, arg...)                                     \
  44         dev_err(chan->dev, "%s: " fmt, chan->name, ##arg)
  45
  46 static const char msg_ld_oom[] = "No free memory for link descriptor";
  47
  48 /*
  49  * Register Helpers
  50  */
  51
  52 static void set_sr(struct fsldma_chan *chan, u32 val)
  53 {
  54         DMA_OUT(chan, &chan->regs->sr, val, 32);
  55 }
  56
  57 static u32 get_sr(struct fsldma_chan *chan)
  58 {
  59         return DMA_IN(chan, &chan->regs->sr, 32);
  60 }
  61
  62 static void set_cdar(struct fsldma_chan *chan, dma_addr_t addr)
  63 {
  64         DMA_OUT(chan, &chan->regs->cdar, addr | FSL_DMA_SNEN, 64);
  65 }
  66
  67 static dma_addr_t get_cdar(struct fsldma_chan *chan)
  68 {
  69         return DMA_IN(chan, &chan->regs->cdar, 64) & ~FSL_DMA_SNEN;
  70 }
  71
  72 static u32 get_bcr(struct fsldma_chan *chan)
  73 {
  74         return DMA_IN(chan, &chan->regs->bcr, 32);
  75 }
  76
  77 /*
  78  * Descriptor Helpers
  79  */
  80
  81 static void set_desc_cnt(struct fsldma_chan *chan,
  82                                 struct fsl_dma_ld_hw *hw, u32 count)
  83 {
  84         hw->count = CPU_TO_DMA(chan, count, 32);
  85 }
  86
  87 static u32 get_desc_cnt(struct fsldma_chan *chan, struct fsl_desc_sw *desc)
  88 {
  89         return DMA_TO_CPU(chan, desc->hw.count, 32);
  90 }
  91
  92 static void set_desc_src(struct fsldma_chan *chan,
  93                          struct fsl_dma_ld_hw *hw, dma_addr_t src)
  94 {
  95         u64 snoop_bits;
  96
  97         snoop_bits = ((chan->feature & FSL_DMA_IP_MASK) == FSL_DMA_IP_85XX)
  98                 ? ((u64)FSL_DMA_SATR_SREADTYPE_SNOOP_READ << 32) : 0;
  99         hw->src_addr = CPU_TO_DMA(chan, snoop_bits | src, 64);
 100 }
 101
 102 static dma_addr_t get_desc_src(struct fsldma_chan *chan,
 103                                struct fsl_desc_sw *desc)
 104 {
 105         u64 snoop_bits;
 106
 107         snoop_bits = ((chan->feature & FSL_DMA_IP_MASK) == FSL_DMA_IP_85XX)
 108                 ? ((u64)FSL_DMA_SATR_SREADTYPE_SNOOP_READ << 32) : 0;
 109         return DMA_TO_CPU(chan, desc->hw.src_addr, 64) & ~snoop_bits;
 110 }
 111
 112 static void set_desc_dst(struct fsldma_chan *chan,
 113                          struct fsl_dma_ld_hw *hw, dma_addr_t dst)
 114 {
 115         u64 snoop_bits;
 116
 117         snoop_bits = ((chan->feature & FSL_DMA_IP_MASK) == FSL_DMA_IP_85XX)
 118                 ? ((u64)FSL_DMA_DATR_DWRITETYPE_SNOOP_WRITE << 32) : 0;
 119         hw->dst_addr = CPU_TO_DMA(chan, snoop_bits | dst, 64);
 120 }
 121
 122 static dma_addr_t get_desc_dst(struct fsldma_chan *chan,
 123                                struct fsl_desc_sw *desc)
 124 {
 125         u64 snoop_bits;
 126
 127         snoop_bits = ((chan->feature & FSL_DMA_IP_MASK) == FSL_DMA_IP_85XX)
 128                 ? ((u64)FSL_DMA_DATR_DWRITETYPE_SNOOP_WRITE << 32) : 0;
 129         return DMA_TO_CPU(chan, desc->hw.dst_addr, 64) & ~snoop_bits;
 130 }
 131
 132 static void set_desc_next(struct fsldma_chan *chan,
 133                           struct fsl_dma_ld_hw *hw, dma_addr_t next)
 134 {
 135         u64 snoop_bits;
 136
 137         snoop_bits = ((chan->feature & FSL_DMA_IP_MASK) == FSL_DMA_IP_83XX)
 138                 ? FSL_DMA_SNEN : 0;
 139         hw->next_ln_addr = CPU_TO_DMA(chan, snoop_bits | next, 64);
 140 }
 141
 142 static void set_ld_eol(struct fsldma_chan *chan, struct fsl_desc_sw *desc)
 143 {
 144         u64 snoop_bits;
 145
 146         snoop_bits = ((chan->feature & FSL_DMA_IP_MASK) == FSL_DMA_IP_83XX)
 147                 ? FSL_DMA_SNEN : 0;
 148
 149         desc->hw.next_ln_addr = CPU_TO_DMA(chan,
 150                 DMA_TO_CPU(chan, desc->hw.next_ln_addr, 64) | FSL_DMA_EOL
 151                         | snoop_bits, 64);
 152 }
 153
 154 /*
 155  * DMA Engine Hardware Control Helpers
 156  */
 157
 158 static void dma_init(struct fsldma_chan *chan)
 159 {
 160         /* Reset the channel */
 161         DMA_OUT(chan, &chan->regs->mr, 0, 32);
 162
 163         switch (chan->feature & FSL_DMA_IP_MASK) {
 164         case FSL_DMA_IP_85XX:
 165                 /* Set the channel to below modes:
 166                  * EIE - Error interrupt enable
 167                  * EOLNIE - End of links interrupt enable
 168                  * BWC - Bandwidth sharing among channels
 169                  */
 170                 DMA_OUT(chan, &chan->regs->mr, FSL_DMA_MR_BWC
 171                                 | FSL_DMA_MR_EIE | FSL_DMA_MR_EOLNIE, 32);
 172                 break;
 173         case FSL_DMA_IP_83XX:
 174                 /* Set the channel to below modes:
 175                  * EOTIE - End-of-transfer interrupt enable
 176                  * PRC_RM - PCI read multiple
 177                  */
 178                 DMA_OUT(chan, &chan->regs->mr, FSL_DMA_MR_EOTIE
 179                                 | FSL_DMA_MR_PRC_RM, 32);
 180                 break;
 181         }
 182 }
 183
 184 static int dma_is_idle(struct fsldma_chan *chan)
 185 {
 186         u32 sr = get_sr(chan);
 187         return (!(sr & FSL_DMA_SR_CB)) || (sr & FSL_DMA_SR_CH);
 188 }
 189
 190 /*
 191  * Start the DMA controller
 192  *
 193  * Preconditions:
 194  * - the CDAR register must point to the start descriptor
 195  * - the MRn[CS] bit must be cleared
 196  */
 197 static void dma_start(struct fsldma_chan *chan)
 198 {
 199         u32 mode;
 200
 201         mode = DMA_IN(chan, &chan->regs->mr, 32);
 202
 203         if (chan->feature & FSL_DMA_CHAN_PAUSE_EXT) {
 204                 DMA_OUT(chan, &chan->regs->bcr, 0, 32);
 205                 mode |= FSL_DMA_MR_EMP_EN;
 206         } else {
 207                 mode &= ~FSL_DMA_MR_EMP_EN;
 208         }
 209
 210         if (chan->feature & FSL_DMA_CHAN_START_EXT) {
 211                 mode |= FSL_DMA_MR_EMS_EN;
 212         } else {
 213                 mode &= ~FSL_DMA_MR_EMS_EN;
 214                 mode |= FSL_DMA_MR_CS;
 215         }
 216
 217         DMA_OUT(chan, &chan->regs->mr, mode, 32);
 218 }
 219
 220 static void dma_halt(struct fsldma_chan *chan)
 221 {
 222         u32 mode;
 223         int i;
 224
 225         /* read the mode register */
 226         mode = DMA_IN(chan, &chan->regs->mr, 32);
 227
 228         /*
 229          * The 85xx controller supports channel abort, which will stop
 230          * the current transfer. On 83xx, this bit is the transfer error
 231          * mask bit, which should not be changed.
 232          */
 233         if ((chan->feature & FSL_DMA_IP_MASK) == FSL_DMA_IP_85XX) {
 234                 mode |= FSL_DMA_MR_CA;
 235                 DMA_OUT(chan, &chan->regs->mr, mode, 32);
 236
 237                 mode &= ~FSL_DMA_MR_CA;
 238         }
 239
 240         /* stop the DMA controller */
 241         mode &= ~(FSL_DMA_MR_CS | FSL_DMA_MR_EMS_EN);
 242         DMA_OUT(chan, &chan->regs->mr, mode, 32);
 243
 244         /* wait for the DMA controller to become idle */
 245         for (i = 0; i < 100; i++) {
 246                 if (dma_is_idle(chan))
 247                         return;
 248
 249                 udelay(10);
 250         }
 251
 252         if (!dma_is_idle(chan))
 253                 chan_err(chan, "DMA halt timeout!\n");
 254 }
 255
 256 /**
 257  * fsl_chan_set_src_loop_size - Set source address hold transfer size
 258  * @chan : Freescale DMA channel
 259  * @size     : Address loop size, 0 for disable loop
 260  *
 261  * The set source address hold transfer size. The source
 262  * address hold or loop transfer size is when the DMA transfer
 263  * data from source address (SA), if the loop size is 4, the DMA will
 264  * read data from SA, SA + 1, SA + 2, SA + 3, then loop back to SA,
 265  * SA + 1 ... and so on.
 266  */
 267 static void fsl_chan_set_src_loop_size(struct fsldma_chan *chan, int size)
 268 {
 269         u32 mode;
 270
 271         mode = DMA_IN(chan, &chan->regs->mr, 32);
 272
 273         switch (size) {
 274         case 0:
 275                 mode &= ~FSL_DMA_MR_SAHE;
 276                 break;
 277         case 1:
 278         case 2:
 279         case 4:
 280         case 8:
 281                 mode |= FSL_DMA_MR_SAHE | (__ilog2(size) << 14);
 282                 break;
 283         }
 284
 285         DMA_OUT(chan, &chan->regs->mr, mode, 32);
 286 }
 287
 288 /**
 289  * fsl_chan_set_dst_loop_size - Set destination address hold transfer size
 290  * @chan : Freescale DMA channel
 291  * @size     : Address loop size, 0 for disable loop
 292  *
 293  * The set destination address hold transfer size. The destination
 294  * address hold or loop transfer size is when the DMA transfer
 295  * data to destination address (TA), if the loop size is 4, the DMA will
 296  * write data to TA, TA + 1, TA + 2, TA + 3, then loop back to TA,
 297  * TA + 1 ... and so on.
 298  */
 299 static void fsl_chan_set_dst_loop_size(struct fsldma_chan *chan, int size)
 300 {
 301         u32 mode;
 302
 303         mode = DMA_IN(chan, &chan->regs->mr, 32);
 304
 305         switch (size) {
 306         case 0:
 307                 mode &= ~FSL_DMA_MR_DAHE;
 308                 break;
 309         case 1:
 310         case 2:
 311         case 4:
 312         case 8:
 313                 mode |= FSL_DMA_MR_DAHE | (__ilog2(size) << 16);
 314                 break;
 315         }
 316
 317         DMA_OUT(chan, &chan->regs->mr, mode, 32);
 318 }
 319
 320 /**
 321  * fsl_chan_set_request_count - Set DMA Request Count for external control
 322  * @chan : Freescale DMA channel
 323  * @size     : Number of bytes to transfer in a single request
 324  *
 325  * The Freescale DMA channel can be controlled by the external signal DREQ#.
 326  * The DMA request count is how many bytes are allowed to transfer before
 327  * pausing the channel, after which a new assertion of DREQ# resumes channel
 328  * operation.
 329  *
 330  * A size of 0 disables external pause control. The maximum size is 1024.
 331  */
 332 static void fsl_chan_set_request_count(struct fsldma_chan *chan, int size)
 333 {
 334         u32 mode;
 335
 336         BUG_ON(size > 1024);
 337
 338         mode = DMA_IN(chan, &chan->regs->mr, 32);
 339         mode |= (__ilog2(size) << 24) & 0x0f000000;
 340
 341         DMA_OUT(chan, &chan->regs->mr, mode, 32);
 342 }
 343
 344 /**
 345  * fsl_chan_toggle_ext_pause - Toggle channel external pause status
 346  * @chan : Freescale DMA channel
 347  * @enable   : 0 is disabled, 1 is enabled.
 348  *
 349  * The Freescale DMA channel can be controlled by the external signal DREQ#.
 350  * The DMA Request Count feature should be used in addition to this feature
 351  * to set the number of bytes to transfer before pausing the channel.
 352  */
 353 static void fsl_chan_toggle_ext_pause(struct fsldma_chan *chan, int enable)
 354 {
 355         if (enable)
 356                 chan->feature |= FSL_DMA_CHAN_PAUSE_EXT;
 357         else
 358                 chan->feature &= ~FSL_DMA_CHAN_PAUSE_EXT;
 359 }
 360
 361 /**
 362  * fsl_chan_toggle_ext_start - Toggle channel external start status
 363  * @chan : Freescale DMA channel
 364  * @enable   : 0 is disabled, 1 is enabled.
 365  *
 366  * If enable the external start, the channel can be started by an
 367  * external DMA start pin. So the dma_start() does not start the
 368  * transfer immediately. The DMA channel will wait for the
 369  * control pin asserted.
 370  */
 371 static void fsl_chan_toggle_ext_start(struct fsldma_chan *chan, int enable)
 372 {
 373         if (enable)
 374                 chan->feature |= FSL_DMA_CHAN_START_EXT;
 375         else
 376                 chan->feature &= ~FSL_DMA_CHAN_START_EXT;
 377 }
 378
 379 static void append_ld_queue(struct fsldma_chan *chan, struct fsl_desc_sw *desc)
 380 {
 381         struct fsl_desc_sw *tail = to_fsl_desc(chan->ld_pending.prev);
 382
 383         if (list_empty(&chan->ld_pending))
 384                 goto out_splice;
 385
 386         /*
 387          * Add the hardware descriptor to the chain of hardware descriptors
 388          * that already exists in memory.
 389          *
 390          * This will un-set the EOL bit of the existing transaction, and the
 391          * last link in this transaction will become the EOL descriptor.
 392          */
 393         set_desc_next(chan, &tail->hw, desc->async_tx.phys);
 394
 395         /*
 396          * Add the software descriptor and all children to the list
 397          * of pending transactions
 398          */
 399 out_splice:
 400         list_splice_tail_init(&desc->tx_list, &chan->ld_pending);
 401 }
 402
 403 static dma_cookie_t fsl_dma_tx_submit(struct dma_async_tx_descriptor *tx)
 404 {
 405         struct fsldma_chan *chan = to_fsl_chan(tx->chan);
 406         struct fsl_desc_sw *desc = tx_to_fsl_desc(tx);
 407         struct fsl_desc_sw *child;
 408         unsigned long flags;
 409         dma_cookie_t cookie;
 410
 411         spin_lock_irqsave(&chan->desc_lock, flags);
 412
 413         /*
 414          * assign cookies to all of the software descriptors
 415          * that make up this transaction
 416          */
 417         cookie = chan->common.cookie;
 418         list_for_each_entry(child, &desc->tx_list, node) {
 419                 cookie++;
 420                 if (cookie < DMA_MIN_COOKIE)
 421                         cookie = DMA_MIN_COOKIE;
 422
 423                 child->async_tx.cookie = cookie;
 424         }
 425
 426         chan->common.cookie = cookie;
 427
 428         /* put this transaction onto the tail of the pending queue */
 429         append_ld_queue(chan, desc);
 430
 431         spin_unlock_irqrestore(&chan->desc_lock, flags);
 432
 433         return cookie;
 434 }
 435
 436 /**
 437  * fsl_dma_alloc_descriptor - Allocate descriptor from channel's DMA pool.
 438  * @chan : Freescale DMA channel
 439  *
 440  * Return - The descriptor allocated. NULL for failed.
 441  */
 442 static struct fsl_desc_sw *fsl_dma_alloc_descriptor(struct fsldma_chan *chan)
 443 {
 444         struct fsl_desc_sw *desc;
 445         dma_addr_t pdesc;
 446
 447         desc = dma_pool_alloc(chan->desc_pool, GFP_ATOMIC, &pdesc);
 448         if (!desc) {
 449                 chan_dbg(chan, "out of memory for link descriptor\n");
 450                 return NULL;
 451         }
 452
 453         memset(desc, 0, sizeof(*desc));
 454         INIT_LIST_HEAD(&desc->tx_list);
 455         dma_async_tx_descriptor_init(&desc->async_tx, &chan->common);
 456         desc->async_tx.tx_submit = fsl_dma_tx_submit;
 457         desc->async_tx.phys = pdesc;
 458
 459 #ifdef FSL_DMA_LD_DEBUG
 460         chan_dbg(chan, "LD %p allocated\n", desc);
 461 #endif
 462
 463         return desc;
 464 }
 465
 466 /**
 467  * fsl_dma_alloc_chan_resources - Allocate resources for DMA channel.
 468  * @chan : Freescale DMA channel
 469  *
 470  * This function will create a dma pool for descriptor allocation.
 471  *
 472  * Return - The number of descriptors allocated.
 473  */
 474 static int fsl_dma_alloc_chan_resources(struct dma_chan *dchan)
 475 {
 476         struct fsldma_chan *chan = to_fsl_chan(dchan);
 477
 478         /* Has this channel already been allocated? */
 479         if (chan->desc_pool)
 480                 return 1;
 481
 482         /*
 483          * We need the descriptor to be aligned to 32bytes
 484          * for meeting FSL DMA specification requirement.
 485          */
 486         chan->desc_pool = dma_pool_create(chan->name, chan->dev,
 487                                           sizeof(struct fsl_desc_sw),
 488                                           __alignof__(struct fsl_desc_sw), 0);
 489         if (!chan->desc_pool) {
 490                 chan_err(chan, "unable to allocate descriptor pool\n");
 491                 return -ENOMEM;
 492         }
 493
 494         /* there is at least one descriptor free to be allocated */
 495         return 1;
 496 }
 497
 498 /**
 499  * fsldma_free_desc_list - Free all descriptors in a queue
 500  * @chan: Freescae DMA channel
 501  * @list: the list to free
 502  *
 503  * LOCKING: must hold chan->desc_lock
 504  */
 505 static void fsldma_free_desc_list(struct fsldma_chan *chan,
 506                                   struct list_head *list)
 507 {
 508         struct fsl_desc_sw *desc, *_desc;
 509
 510         list_for_each_entry_safe(desc, _desc, list, node) {
 511                 list_del(&desc->node);
 512 #ifdef FSL_DMA_LD_DEBUG
 513                 chan_dbg(chan, "LD %p free\n", desc);
 514 #endif
 515                 dma_pool_free(chan->desc_pool, desc, desc->async_tx.phys);
 516         }
 517 }
 518
 519 static void fsldma_free_desc_list_reverse(struct fsldma_chan *chan,
 520                                           struct list_head *list)
 521 {
 522         struct fsl_desc_sw *desc, *_desc;
 523
 524         list_for_each_entry_safe_reverse(desc, _desc, list, node) {
 525                 list_del(&desc->node);
 526 #ifdef FSL_DMA_LD_DEBUG
 527                 chan_dbg(chan, "LD %p free\n", desc);
 528 #endif
 529                 dma_pool_free(chan->desc_pool, desc, desc->async_tx.phys);
 530         }
 531 }
 532
 533 /**
 534  * fsl_dma_free_chan_resources - Free all resources of the channel.
 535  * @chan : Freescale DMA channel
 536  */
 537 static void fsl_dma_free_chan_resources(struct dma_chan *dchan)
 538 {
 539         struct fsldma_chan *chan = to_fsl_chan(dchan);
 540         unsigned long flags;
 541
 542         chan_dbg(chan, "free all channel resources\n");
 543         spin_lock_irqsave(&chan->desc_lock, flags);
 544         fsldma_free_desc_list(chan, &chan->ld_pending);
 545         fsldma_free_desc_list(chan, &chan->ld_running);
 546         spin_unlock_irqrestore(&chan->desc_lock, flags);
 547
 548         dma_pool_destroy(chan->desc_pool);
 549         chan->desc_pool = NULL;
 550 }
 551
 552 static struct dma_async_tx_descriptor *
 553 fsl_dma_prep_interrupt(struct dma_chan *dchan, unsigned long flags)
 554 {
 555         struct fsldma_chan *chan;
 556         struct fsl_desc_sw *new;
 557
 558         if (!dchan)
 559                 return NULL;
 560
 561         chan = to_fsl_chan(dchan);
 562
 563         new = fsl_dma_alloc_descriptor(chan);
 564         if (!new) {
 565                 chan_err(chan, "%s\n", msg_ld_oom);
 566                 return NULL;
 567         }
 568
 569         new->async_tx.cookie = -EBUSY;
 570         new->async_tx.flags = flags;
 571
 572         /* Insert the link descriptor to the LD ring */
 573         list_add_tail(&new->node, &new->tx_list);
 574
 575         /* Set End-of-link to the last link descriptor of new list */
 576         set_ld_eol(chan, new);
 577
 578         return &new->async_tx;
 579 }
 580
 581 static struct dma_async_tx_descriptor *
 582 fsl_dma_prep_memcpy(struct dma_chan *dchan,
 583         dma_addr_t dma_dst, dma_addr_t dma_src,
 584         size_t len, unsigned long flags)
 585 {
 586         struct fsldma_chan *chan;
 587         struct fsl_desc_sw *first = NULL, *prev = NULL, *new;
 588         size_t copy;
 589
 590         if (!dchan)
 591                 return NULL;
 592
 593         if (!len)
 594                 return NULL;
 595
 596         chan = to_fsl_chan(dchan);
 597
 598         do {
 599
 600                 /* Allocate the link descriptor from DMA pool */
 601                 new = fsl_dma_alloc_descriptor(chan);
 602                 if (!new) {
 603                         chan_err(chan, "%s\n", msg_ld_oom);
 604                         goto fail;
 605                 }
 606
 607                 copy = min(len, (size_t)FSL_DMA_BCR_MAX_CNT);
 608
 609                 set_desc_cnt(chan, &new->hw, copy);
 610                 set_desc_src(chan, &new->hw, dma_src);
 611                 set_desc_dst(chan, &new->hw, dma_dst);
 612
 613                 if (!first)
 614                         first = new;
 615                 else
 616                         set_desc_next(chan, &prev->hw, new->async_tx.phys);
 617
 618                 new->async_tx.cookie = 0;
 619                 async_tx_ack(&new->async_tx);
 620
 621                 prev = new;
 622                 len -= copy;
 623                 dma_src += copy;
 624                 dma_dst += copy;
 625
 626                 /* Insert the link descriptor to the LD ring */
 627                 list_add_tail(&new->node, &first->tx_list);
 628         } while (len);
 629
 630         new->async_tx.flags = flags; /* client is in control of this ack */
 631         new->async_tx.cookie = -EBUSY;
 632
 633         /* Set End-of-link to the last link descriptor of new list */
 634         set_ld_eol(chan, new);
 635
 636         return &first->async_tx;
 637
 638 fail:
 639         if (!first)
 640                 return NULL;
 641
 642         fsldma_free_desc_list_reverse(chan, &first->tx_list);
 643         return NULL;
 644 }
 645
 646 static struct dma_async_tx_descriptor *fsl_dma_prep_sg(struct dma_chan *dchan,
 647         struct scatterlist *dst_sg, unsigned int dst_nents,
 648         struct scatterlist *src_sg, unsigned int src_nents,
 649         unsigned long flags)
 650 {
 651         struct fsl_desc_sw *first = NULL, *prev = NULL, *new = NULL;
 652         struct fsldma_chan *chan = to_fsl_chan(dchan);
 653         size_t dst_avail, src_avail;
 654         dma_addr_t dst, src;
 655         size_t len;
 656
 657         /* basic sanity checks */
 658         if (dst_nents == 0 || src_nents == 0)
 659                 return NULL;
 660
 661         if (dst_sg == NULL || src_sg == NULL)
 662                 return NULL;
 663
 664         /*
 665          * TODO: should we check that both scatterlists have the same
 666          * TODO: number of bytes in total? Is that really an error?
 667          */
 668
 669         /* get prepared for the loop */
 670         dst_avail = sg_dma_len(dst_sg);
 671         src_avail = sg_dma_len(src_sg);
 672
 673         /* run until we are out of scatterlist entries */
 674         while (true) {
 675
 676                 /* create the largest transaction possible */
 677                 len = min_t(size_t, src_avail, dst_avail);
 678                 len = min_t(size_t, len, FSL_DMA_BCR_MAX_CNT);
 679                 if (len == 0)
 680                         goto fetch;
 681
 682                 dst = sg_dma_address(dst_sg) + sg_dma_len(dst_sg) - dst_avail;
 683                 src = sg_dma_address(src_sg) + sg_dma_len(src_sg) - src_avail;
 684
 685                 /* allocate and populate the descriptor */
 686                 new = fsl_dma_alloc_descriptor(chan);
 687                 if (!new) {
 688                         chan_err(chan, "%s\n", msg_ld_oom);
 689                         goto fail;
 690                 }
 691
 692                 set_desc_cnt(chan, &new->hw, len);
 693                 set_desc_src(chan, &new->hw, src);
 694                 set_desc_dst(chan, &new->hw, dst);
 695
 696                 if (!first)
 697                         first = new;
 698                 else
 699                         set_desc_next(chan, &prev->hw, new->async_tx.phys);
 700
 701                 new->async_tx.cookie = 0;
 702                 async_tx_ack(&new->async_tx);
 703                 prev = new;
 704
 705                 /* Insert the link descriptor to the LD ring */
 706                 list_add_tail(&new->node, &first->tx_list);
 707
 708                 /* update metadata */
 709                 dst_avail -= len;
 710                 src_avail -= len;
 711
 712 fetch:
 713                 /* fetch the next dst scatterlist entry */
 714                 if (dst_avail == 0) {
 715
 716                         /* no more entries: we're done */
 717                         if (dst_nents == 0)
 718                                 break;
 719
 720                         /* fetch the next entry: if there are no more: done */
 721                         dst_sg = sg_next(dst_sg);
 722                         if (dst_sg == NULL)
 723                                 break;
 724
 725                         dst_nents--;
 726                         dst_avail = sg_dma_len(dst_sg);
 727                 }
 728
 729                 /* fetch the next src scatterlist entry */
 730                 if (src_avail == 0) {
 731
 732                         /* no more entries: we're done */
 733                         if (src_nents == 0)
 734                                 break;
 735
 736                         /* fetch the next entry: if there are no more: done */
 737                         src_sg = sg_next(src_sg);
 738                         if (src_sg == NULL)
 739                                 break;
 740
 741                         src_nents--;
 742                         src_avail = sg_dma_len(src_sg);
 743                 }
 744         }
 745
 746         new->async_tx.flags = flags; /* client is in control of this ack */
 747         new->async_tx.cookie = -EBUSY;
 748
 749         /* Set End-of-link to the last link descriptor of new list */
 750         set_ld_eol(chan, new);
 751
 752         return &first->async_tx;
 753
 754 fail:
 755         if (!first)
 756                 return NULL;
 757
 758         fsldma_free_desc_list_reverse(chan, &first->tx_list);
 759         return NULL;
 760 }
 761
 762 /**
 763  * fsl_dma_prep_slave_sg - prepare descriptors for a DMA_SLAVE transaction
 764  * @chan: DMA channel
 765  * @sgl: scatterlist to transfer to/from
 766  * @sg_len: number of entries in @scatterlist
 767  * @direction: DMA direction
 768  * @flags: DMAEngine flags
 769  *
 770  * Prepare a set of descriptors for a DMA_SLAVE transaction. Following the
 771  * DMA_SLAVE API, this gets the device-specific information from the
 772  * chan->private variable.
 773  */
 774 static struct dma_async_tx_descriptor *fsl_dma_prep_slave_sg(
 775         struct dma_chan *dchan, struct scatterlist *sgl, unsigned int sg_len,
 776         enum dma_transfer_direction direction, unsigned long flags)
 777 {
 778         /*
 779          * This operation is not supported on the Freescale DMA controller
 780          *
 781          * However, we need to provide the function pointer to allow the
 782          * device_control() method to work.
 783          */
 784         return NULL;
 785 }
 786
 787 static int fsl_dma_device_control(struct dma_chan *dchan,
 788                                   enum dma_ctrl_cmd cmd, unsigned long arg)
 789 {
 790         struct dma_slave_config *config;
 791         struct fsldma_chan *chan;
 792         unsigned long flags;
 793         int size;
 794
 795         if (!dchan)
 796                 return -EINVAL;
 797
 798         chan = to_fsl_chan(dchan);
 799
 800         switch (cmd) {
 801         case DMA_TERMINATE_ALL:
 802                 spin_lock_irqsave(&chan->desc_lock, flags);
 803
 804                 /* Halt the DMA engine */
 805                 dma_halt(chan);
 806
 807                 /* Remove and free all of the descriptors in the LD queue */
 808                 fsldma_free_desc_list(chan, &chan->ld_pending);
 809                 fsldma_free_desc_list(chan, &chan->ld_running);
 810                 chan->idle = true;
 811
 812                 spin_unlock_irqrestore(&chan->desc_lock, flags);
 813                 return 0;
 814
 815         case DMA_SLAVE_CONFIG:
 816                 config = (struct dma_slave_config *)arg;
 817
 818                 /* make sure the channel supports setting burst size */
 819                 if (!chan->set_request_count)
 820                         return -ENXIO;
 821
 822                 /* we set the controller burst size depending on direction */
 823                 if (config->direction == DMA_MEM_TO_DEV)
 824                         size = config->dst_addr_width * config->dst_maxburst;
 825                 else
 826                         size = config->src_addr_width * config->src_maxburst;
 827
 828                 chan->set_request_count(chan, size);
 829                 return 0;
 830
 831         case FSLDMA_EXTERNAL_START:
 832
 833                 /* make sure the channel supports external start */
 834                 if (!chan->toggle_ext_start)
 835                         return -ENXIO;
 836
 837                 chan->toggle_ext_start(chan, arg);
 838                 return 0;
 839
 840         default:
 841                 return -ENXIO;
 842         }
 843
 844         return 0;
 845 }
 846
 847 /**
 848  * fsldma_cleanup_descriptor - cleanup and free a single link descriptor
 849  * @chan: Freescale DMA channel
 850  * @desc: descriptor to cleanup and free
 851  *
 852  * This function is used on a descriptor which has been executed by the DMA
 853  * controller. It will run any callbacks, submit any dependencies, and then
 854  * free the descriptor.
 855  */
 856 static void fsldma_cleanup_descriptor(struct fsldma_chan *chan,
 857                                       struct fsl_desc_sw *desc)
 858 {
 859         struct dma_async_tx_descriptor *txd = &desc->async_tx;
 860         struct device *dev = chan->common.device->dev;
 861         dma_addr_t src = get_desc_src(chan, desc);
 862         dma_addr_t dst = get_desc_dst(chan, desc);
 863         u32 len = get_desc_cnt(chan, desc);
 864
 865         /* Run the link descriptor callback function */
 866         if (txd->callback) {
 867 #ifdef FSL_DMA_LD_DEBUG
 868                 chan_dbg(chan, "LD %p callback\n", desc);
 869 #endif
 870                 txd->callback(txd->callback_param);
 871         }
 872
 873         /* Run any dependencies */
 874         dma_run_dependencies(txd);
 875
 876         /* Unmap the dst buffer, if requested */
 877         if (!(txd->flags & DMA_COMPL_SKIP_DEST_UNMAP)) {
 878                 if (txd->flags & DMA_COMPL_DEST_UNMAP_SINGLE)
 879                         dma_unmap_single(dev, dst, len, DMA_FROM_DEVICE);
 880                 else
 881                         dma_unmap_page(dev, dst, len, DMA_FROM_DEVICE);
 882         }
 883
 884         /* Unmap the src buffer, if requested */
 885         if (!(txd->flags & DMA_COMPL_SKIP_SRC_UNMAP)) {
 886                 if (txd->flags & DMA_COMPL_SRC_UNMAP_SINGLE)
 887                         dma_unmap_single(dev, src, len, DMA_TO_DEVICE);
 888                 else
 889                         dma_unmap_page(dev, src, len, DMA_TO_DEVICE);
 890         }
 891
 892 #ifdef FSL_DMA_LD_DEBUG
 893         chan_dbg(chan, "LD %p free\n", desc);
 894 #endif
 895         dma_pool_free(chan->desc_pool, desc, txd->phys);
 896 }
 897
 898 /**
 899  * fsl_chan_xfer_ld_queue - transfer any pending transactions
 900  * @chan : Freescale DMA channel
 901  *
 902  * HARDWARE STATE: idle
 903  * LOCKING: must hold chan->desc_lock
 904  */
 905 static void fsl_chan_xfer_ld_queue(struct fsldma_chan *chan)
 906 {
 907         struct fsl_desc_sw *desc;
 908
 909         /*
 910          * If the list of pending descriptors is empty, then we
 911          * don't need to do any work at all
 912          */
 913         if (list_empty(&chan->ld_pending)) {
 914                 chan_dbg(chan, "no pending LDs\n");
 915                 return;
 916         }
 917
 918         /*
 919          * The DMA controller is not idle, which means that the interrupt
 920          * handler will start any queued transactions when it runs after
 921          * this transaction finishes
 922          */
 923         if (!chan->idle) {
 924                 chan_dbg(chan, "DMA controller still busy\n");
 925                 return;
 926         }
 927
 928         /*
 929          * If there are some link descriptors which have not been
 930          * transferred, we need to start the controller
 931          */
 932
 933         /*
 934          * Move all elements from the queue of pending transactions
 935          * onto the list of running transactions
 936          */
 937         chan_dbg(chan, "idle, starting controller\n");
 938         desc = list_first_entry(&chan->ld_pending, struct fsl_desc_sw, node);
 939         list_splice_tail_init(&chan->ld_pending, &chan->ld_running);
 940
 941         /*
 942          * The 85xx DMA controller doesn't clear the channel start bit
 943          * automatically at the end of a transfer. Therefore we must clear
 944          * it in software before starting the transfer.
 945          */
 946         if ((chan->feature & FSL_DMA_IP_MASK) == FSL_DMA_IP_85XX) {
 947                 u32 mode;
 948
 949                 mode = DMA_IN(chan, &chan->regs->mr, 32);
 950                 mode &= ~FSL_DMA_MR_CS;
 951                 DMA_OUT(chan, &chan->regs->mr, mode, 32);
 952         }
 953
 954         /*
 955          * Program the descriptor's address into the DMA controller,
 956          * then start the DMA transaction
 957          */
 958         set_cdar(chan, desc->async_tx.phys);
 959         get_cdar(chan);
 960
 961         dma_start(chan);
 962         chan->idle = false;
 963 }
 964
 965 /**
 966  * fsl_dma_memcpy_issue_pending - Issue the DMA start command
 967  * @chan : Freescale DMA channel
 968  */
 969 static void fsl_dma_memcpy_issue_pending(struct dma_chan *dchan)
 970 {
 971         struct fsldma_chan *chan = to_fsl_chan(dchan);
 972         unsigned long flags;
 973
 974         spin_lock_irqsave(&chan->desc_lock, flags);
 975         fsl_chan_xfer_ld_queue(chan);
 976         spin_unlock_irqrestore(&chan->desc_lock, flags);
 977 }
 978
 979 /**
 980  * fsl_tx_status - Determine the DMA status
 981  * @chan : Freescale DMA channel
 982  */
 983 static enum dma_status fsl_tx_status(struct dma_chan *dchan,
 984                                         dma_cookie_t cookie,
 985                                         struct dma_tx_state *txstate)
 986 {
 987         struct fsldma_chan *chan = to_fsl_chan(dchan);
 988         dma_cookie_t last_complete;
 989         dma_cookie_t last_used;
 990         unsigned long flags;
 991
 992         spin_lock_irqsave(&chan->desc_lock, flags);
 993
 994         last_complete = dchan->completed_cookie;
 995         last_used = dchan->cookie;
 996
 997         spin_unlock_irqrestore(&chan->desc_lock, flags);
 998
 999         dma_set_tx_state(txstate, last_complete, last_used, 0);
1000         return dma_async_is_complete(cookie, last_complete, last_used);
1001 }
1002
1003 /*----------------------------------------------------------------------------*/
1004 /* Interrupt Handling                                                         */
1005 /*----------------------------------------------------------------------------*/
1006
1007 static irqreturn_t fsldma_chan_irq(int irq, void *data)
1008 {
1009         struct fsldma_chan *chan = data;
1010         u32 stat;
1011
1012         /* save and clear the status register */
1013         stat = get_sr(chan);
1014         set_sr(chan, stat);
1015         chan_dbg(chan, "irq: stat = 0x%x\n", stat);
1016
1017         /* check that this was really our device */
1018         stat &= ~(FSL_DMA_SR_CB | FSL_DMA_SR_CH);
1019         if (!stat)
1020                 return IRQ_NONE;
1021
1022         if (stat & FSL_DMA_SR_TE)
1023                 chan_err(chan, "Transfer Error!\n");
1024
1025         /*
1026          * Programming Error
1027          * The DMA_INTERRUPT async_tx is a NULL transfer, which will
1028          * triger a PE interrupt.
1029          */
1030         if (stat & FSL_DMA_SR_PE) {
1031                 chan_dbg(chan, "irq: Programming Error INT\n");
1032                 stat &= ~FSL_DMA_SR_PE;
1033                 if (get_bcr(chan) != 0)
1034                         chan_err(chan, "Programming Error!\n");
1035         }
1036
1037         /*
1038          * For MPC8349, EOCDI event need to update cookie
1039          * and start the next transfer if it exist.
1040          */
1041         if (stat & FSL_DMA_SR_EOCDI) {
1042                 chan_dbg(chan, "irq: End-of-Chain link INT\n");
1043                 stat &= ~FSL_DMA_SR_EOCDI;
1044         }
1045
1046         /*
1047          * If it current transfer is the end-of-transfer,
1048          * we should clear the Channel Start bit for
1049          * prepare next transfer.
1050          */
1051         if (stat & FSL_DMA_SR_EOLNI) {
1052                 chan_dbg(chan, "irq: End-of-link INT\n");
1053                 stat &= ~FSL_DMA_SR_EOLNI;
1054         }
1055
1056         /* check that the DMA controller is really idle */
1057         if (!dma_is_idle(chan))
1058                 chan_err(chan, "irq: controller not idle!\n");
1059
1060         /* check that we handled all of the bits */
1061         if (stat)
1062                 chan_err(chan, "irq: unhandled sr 0x%08x\n", stat);
1063
1064         /*
1065          * Schedule the tasklet to handle all cleanup of the current
1066          * transaction. It will start a new transaction if there is
1067          * one pending.
1068          */
1069         tasklet_schedule(&chan->tasklet);
1070         chan_dbg(chan, "irq: Exit\n");
1071         return IRQ_HANDLED;
1072 }
1073
1074 static void dma_do_tasklet(unsigned long data)
1075 {
1076         struct fsldma_chan *chan = (struct fsldma_chan *)data;
1077         struct fsl_desc_sw *desc, *_desc;
1078         LIST_HEAD(ld_cleanup);
1079         unsigned long flags;
1080
1081         chan_dbg(chan, "tasklet entry\n");
1082
1083         spin_lock_irqsave(&chan->desc_lock, flags);
1084
1085         /* update the cookie if we have some descriptors to cleanup */
1086         if (!list_empty(&chan->ld_running)) {
1087                 dma_cookie_t cookie;
1088
1089                 desc = to_fsl_desc(chan->ld_running.prev);
1090                 cookie = desc->async_tx.cookie;
1091
1092                 chan->common.completed_cookie = cookie;
1093                 chan_dbg(chan, "completed_cookie=%d\n", cookie);
1094         }
1095
1096         /*
1097          * move the descriptors to a temporary list so we can drop the lock
1098          * during the entire cleanup operation
1099          */
1100         list_splice_tail_init(&chan->ld_running, &ld_cleanup);
1101
1102         /* the hardware is now idle and ready for more */
1103         chan->idle = true;
1104
1105         /*
1106          * Start any pending transactions automatically
1107          *
1108          * In the ideal case, we keep the DMA controller busy while we go
1109          * ahead and free the descriptors below.
1110          */
1111         fsl_chan_xfer_ld_queue(chan);
1112         spin_unlock_irqrestore(&chan->desc_lock, flags);
1113
1114         /* Run the callback for each descriptor, in order */
1115         list_for_each_entry_safe(desc, _desc, &ld_cleanup, node) {
1116
1117                 /* Remove from the list of transactions */
1118                 list_del(&desc->node);
1119
1120                 /* Run all cleanup for this descriptor */
1121                 fsldma_cleanup_descriptor(chan, desc);
1122         }
1123
1124         chan_dbg(chan, "tasklet exit\n");
1125 }
1126
1127 static irqreturn_t fsldma_ctrl_irq(int irq, void *data)
1128 {
1129         struct fsldma_device *fdev = data;
1130         struct fsldma_chan *chan;
1131         unsigned int handled = 0;
1132         u32 gsr, mask;
1133         int i;
1134
1135         gsr = (fdev->feature & FSL_DMA_BIG_ENDIAN) ? in_be32(fdev->regs)
1136                                                    : in_le32(fdev->regs);
1137         mask = 0xff000000;
1138         dev_dbg(fdev->dev, "IRQ: gsr 0x%.8x\n", gsr);
1139
1140         for (i = 0; i < FSL_DMA_MAX_CHANS_PER_DEVICE; i++) {
1141                 chan = fdev->chan[i];
1142                 if (!chan)
1143                         continue;
1144
1145                 if (gsr & mask) {
1146                         dev_dbg(fdev->dev, "IRQ: chan %d\n", chan->id);
1147                         fsldma_chan_irq(irq, chan);
1148                         handled++;
1149                 }
1150
1151                 gsr &= ~mask;
1152                 mask >>= 8;
1153         }
1154
1155         return IRQ_RETVAL(handled);
1156 }
1157
1158 static void fsldma_free_irqs(struct fsldma_device *fdev)
1159 {
1160         struct fsldma_chan *chan;
1161         int i;
1162
1163         if (fdev->irq != NO_IRQ) {
1164                 dev_dbg(fdev->dev, "free per-controller IRQ\n");
1165                 free_irq(fdev->irq, fdev);
1166                 return;
1167         }
1168
1169         for (i = 0; i < FSL_DMA_MAX_CHANS_PER_DEVICE; i++) {
1170                 chan = fdev->chan[i];
1171                 if (chan && chan->irq != NO_IRQ) {
1172                         chan_dbg(chan, "free per-channel IRQ\n");
1173                         free_irq(chan->irq, chan);
1174                 }
1175         }
1176 }
1177
1178 static int fsldma_request_irqs(struct fsldma_device *fdev)
1179 {
1180         struct fsldma_chan *chan;
1181         int ret;
1182         int i;
1183
1184         /* if we have a per-controller IRQ, use that */
1185         if (fdev->irq != NO_IRQ) {
1186                 dev_dbg(fdev->dev, "request per-controller IRQ\n");
1187                 ret = request_irq(fdev->irq, fsldma_ctrl_irq, IRQF_SHARED,
1188                                   "fsldma-controller", fdev);
1189                 return ret;
1190         }
1191
1192         /* no per-controller IRQ, use the per-channel IRQs */
1193         for (i = 0; i < FSL_DMA_MAX_CHANS_PER_DEVICE; i++) {
1194                 chan = fdev->chan[i];
1195                 if (!chan)
1196                         continue;
1197
1198                 if (chan->irq == NO_IRQ) {
1199                         chan_err(chan, "interrupts property missing in device tree\n");
1200                         ret = -ENODEV;
1201                         goto out_unwind;
1202                 }
1203
1204                 chan_dbg(chan, "request per-channel IRQ\n");
1205                 ret = request_irq(chan->irq, fsldma_chan_irq, IRQF_SHARED,
1206                                   "fsldma-chan", chan);
1207                 if (ret) {
1208                         chan_err(chan, "unable to request per-channel IRQ\n");
1209                         goto out_unwind;
1210                 }
1211         }
1212
1213         return 0;
1214
1215 out_unwind:
1216         for (/* none */; i >= 0; i--) {
1217                 chan = fdev->chan[i];
1218                 if (!chan)
1219                         continue;
1220
1221                 if (chan->irq == NO_IRQ)
1222                         continue;
1223
1224                 free_irq(chan->irq, chan);
1225         }
1226
1227         return ret;
1228 }
1229
1230 /*----------------------------------------------------------------------------*/
1231 /* OpenFirmware Subsystem                                                     */
1232 /*----------------------------------------------------------------------------*/
1233
1234 static int __devinit fsl_dma_chan_probe(struct fsldma_device *fdev,
1235         struct device_node *node, u32 feature, const char *compatible)
1236 {
1237         struct fsldma_chan *chan;
1238         struct resource res;
1239         int err;
1240
1241         /* alloc channel */
1242         chan = kzalloc(sizeof(*chan), GFP_KERNEL);
1243         if (!chan) {
1244                 dev_err(fdev->dev, "no free memory for DMA channels!\n");
1245                 err = -ENOMEM;
1246                 goto out_return;
1247         }
1248
1249         /* ioremap registers for use */
1250         chan->regs = of_iomap(node, 0);
1251         if (!chan->regs) {
1252                 dev_err(fdev->dev, "unable to ioremap registers\n");
1253                 err = -ENOMEM;
1254                 goto out_free_chan;
1255         }
1256
1257         err = of_address_to_resource(node, 0, &res);
1258         if (err) {
1259                 dev_err(fdev->dev, "unable to find 'reg' property\n");
1260                 goto out_iounmap_regs;
1261         }
1262
1263         chan->feature = feature;
1264         if (!fdev->feature)
1265                 fdev->feature = chan->feature;
1266
1267         /*
1268          * If the DMA device's feature is different than the feature
1269          * of its channels, report the bug
1270          */
1271         WARN_ON(fdev->feature != chan->feature);
1272
1273         chan->dev = fdev->dev;
1274         chan->id = ((res.start - 0x100) & 0xfff) >> 7;
1275         if (chan->id >= FSL_DMA_MAX_CHANS_PER_DEVICE) {
1276                 dev_err(fdev->dev, "too many channels for device\n");
1277                 err = -EINVAL;
1278                 goto out_iounmap_regs;
1279         }
1280
1281         fdev->chan[chan->id] = chan;
1282         tasklet_init(&chan->tasklet, dma_do_tasklet, (unsigned long)chan);
1283         snprintf(chan->name, sizeof(chan->name), "chan%d", chan->id);
1284
1285         /* Initialize the channel */
1286         dma_init(chan);
1287
1288         /* Clear cdar registers */
1289         set_cdar(chan, 0);
1290
1291         switch (chan->feature & FSL_DMA_IP_MASK) {
1292         case FSL_DMA_IP_85XX:
1293                 chan->toggle_ext_pause = fsl_chan_toggle_ext_pause;
1294         case FSL_DMA_IP_83XX:
1295                 chan->toggle_ext_start = fsl_chan_toggle_ext_start;
1296                 chan->set_src_loop_size = fsl_chan_set_src_loop_size;
1297                 chan->set_dst_loop_size = fsl_chan_set_dst_loop_size;
1298                 chan->set_request_count = fsl_chan_set_request_count;
1299         }
1300
1301         spin_lock_init(&chan->desc_lock);
1302         INIT_LIST_HEAD(&chan->ld_pending);
1303         INIT_LIST_HEAD(&chan->ld_running);
1304         chan->idle = true;
1305
1306         chan->common.device = &fdev->common;
1307
1308         /* find the IRQ line, if it exists in the device tree */
1309         chan->irq = irq_of_parse_and_map(node, 0);
1310
1311         /* Add the channel to DMA device channel list */
1312         list_add_tail(&chan->common.device_node, &fdev->common.channels);
1313         fdev->common.chancnt++;
1314
1315         dev_info(fdev->dev, "#%d (%s), irq %d\n", chan->id, compatible,
1316                  chan->irq != NO_IRQ ? chan->irq : fdev->irq);
1317
1318         return 0;
1319
1320 out_iounmap_regs:
1321         iounmap(chan->regs);
1322 out_free_chan:
1323         kfree(chan);
1324 out_return:
1325         return err;
1326 }
1327
1328 static void fsl_dma_chan_remove(struct fsldma_chan *chan)
1329 {
1330         irq_dispose_mapping(chan->irq);
1331         list_del(&chan->common.device_node);
1332         iounmap(chan->regs);
1333         kfree(chan);
1334 }
1335
1336 static int __devinit fsldma_of_probe(struct platform_device *op)
1337 {
1338         struct fsldma_device *fdev;
1339         struct device_node *child;
1340         int err;
1341
1342         fdev = kzalloc(sizeof(*fdev), GFP_KERNEL);
1343         if (!fdev) {
1344                 dev_err(&op->dev, "No enough memory for 'priv'\n");
1345                 err = -ENOMEM;
1346                 goto out_return;
1347         }
1348
1349         fdev->dev = &op->dev;
1350         INIT_LIST_HEAD(&fdev->common.channels);
1351
1352         /* ioremap the registers for use */
1353         fdev->regs = of_iomap(op->dev.of_node, 0);
1354         if (!fdev->regs) {
1355                 dev_err(&op->dev, "unable to ioremap registers\n");
1356                 err = -ENOMEM;
1357                 goto out_free_fdev;
1358         }
1359
1360         /* map the channel IRQ if it exists, but don't hookup the handler yet */
1361         fdev->irq = irq_of_parse_and_map(op->dev.of_node, 0);
1362
1363         dma_cap_set(DMA_MEMCPY, fdev->common.cap_mask);
1364         dma_cap_set(DMA_INTERRUPT, fdev->common.cap_mask);
1365         dma_cap_set(DMA_SG, fdev->common.cap_mask);
1366         dma_cap_set(DMA_SLAVE, fdev->common.cap_mask);
1367         fdev->common.device_alloc_chan_resources = fsl_dma_alloc_chan_resources;
1368         fdev->common.device_free_chan_resources = fsl_dma_free_chan_resources;
1369         fdev->common.device_prep_dma_interrupt = fsl_dma_prep_interrupt;
1370         fdev->common.device_prep_dma_memcpy = fsl_dma_prep_memcpy;
1371         fdev->common.device_prep_dma_sg = fsl_dma_prep_sg;
1372         fdev->common.device_tx_status = fsl_tx_status;
1373         fdev->common.device_issue_pending = fsl_dma_memcpy_issue_pending;
1374         fdev->common.device_prep_slave_sg = fsl_dma_prep_slave_sg;
1375         fdev->common.device_control = fsl_dma_device_control;
1376         fdev->common.dev = &op->dev;
1377
1378         dma_set_mask(&(op->dev), DMA_BIT_MASK(36));
1379
1380         dev_set_drvdata(&op->dev, fdev);
1381
1382         /*
1383          * We cannot use of_platform_bus_probe() because there is no
1384          * of_platform_bus_remove(). Instead, we manually instantiate every DMA
1385          * channel object.
1386          */
1387         for_each_child_of_node(op->dev.of_node, child) {
1388                 if (of_device_is_compatible(child, "fsl,eloplus-dma-channel")) {
1389                         fsl_dma_chan_probe(fdev, child,
1390                                 FSL_DMA_IP_85XX | FSL_DMA_BIG_ENDIAN,
1391                                 "fsl,eloplus-dma-channel");
1392                 }
1393
1394                 if (of_device_is_compatible(child, "fsl,elo-dma-channel")) {
1395                         fsl_dma_chan_probe(fdev, child,
1396                                 FSL_DMA_IP_83XX | FSL_DMA_LITTLE_ENDIAN,
1397                                 "fsl,elo-dma-channel");
1398                 }
1399         }
1400
1401         /*
1402          * Hookup the IRQ handler(s)
1403          *
1404          * If we have a per-controller interrupt, we prefer that to the
1405          * per-channel interrupts to reduce the number of shared interrupt
1406          * handlers on the same IRQ line
1407          */
1408         err = fsldma_request_irqs(fdev);
1409         if (err) {
1410                 dev_err(fdev->dev, "unable to request IRQs\n");
1411                 goto out_free_fdev;
1412         }
1413
1414         dma_async_device_register(&fdev->common);
1415         return 0;
1416
1417 out_free_fdev:
1418         irq_dispose_mapping(fdev->irq);
1419         kfree(fdev);
1420 out_return:
1421         return err;
1422 }
1423
1424 static int fsldma_of_remove(struct platform_device *op)
1425 {
1426         struct fsldma_device *fdev;
1427         unsigned int i;
1428
1429         fdev = dev_get_drvdata(&op->dev);
1430         dma_async_device_unregister(&fdev->common);
1431
1432         fsldma_free_irqs(fdev);
1433
1434         for (i = 0; i < FSL_DMA_MAX_CHANS_PER_DEVICE; i++) {
1435                 if (fdev->chan[i])
1436                         fsl_dma_chan_remove(fdev->chan[i]);
1437         }
1438
1439         iounmap(fdev->regs);
1440         dev_set_drvdata(&op->dev, NULL);
1441         kfree(fdev);
1442
1443         return 0;
1444 }
1445
1446 static const struct of_device_id fsldma_of_ids[] = {
1447         { .compatible = "fsl,eloplus-dma", },
1448         { .compatible = "fsl,elo-dma", },
1449         {}
1450 };
1451
1452 static struct platform_driver fsldma_of_driver = {
1453         .driver = {
1454                 .name = "fsl-elo-dma",
1455                 .owner = THIS_MODULE,
1456                 .of_match_table = fsldma_of_ids,
1457         },
1458         .probe = fsldma_of_probe,
1459         .remove = fsldma_of_remove,
1460 };
1461
1462 /*----------------------------------------------------------------------------*/
1463 /* Module Init / Exit                                                         */
1464 /*----------------------------------------------------------------------------*/
1465
1466 static __init int fsldma_init(void)
1467 {
1468         pr_info("Freescale Elo / Elo Plus DMA driver\n");
1469         return platform_driver_register(&fsldma_of_driver);
1470 }
1471
1472 static void __exit fsldma_exit(void)
1473 {
1474         platform_driver_unregister(&fsldma_of_driver);
1475 }
1476
1477 subsys_initcall(fsldma_init);
1478 module_exit(fsldma_exit);
1479
1480 MODULE_DESCRIPTION("Freescale Elo / Elo Plus DMA driver");
1481 MODULE_LICENSE("GPL");