drivers/gpio/gpio-omap.c

   1 /*
   2  * Support functions for OMAP GPIO
   3  *
   4  * Copyright (C) 2003-2005 Nokia Corporation
   5  * Written by Juha Yrjölä <juha.yrjola@nokia.com>
   6  *
   7  * Copyright (C) 2009 Texas Instruments
   8  * Added OMAP4 support - Santosh Shilimkar <santosh.shilimkar@ti.com>
   9  *
  10  * This program is free software; you can redistribute it and/or modify
  11  * it under the terms of the GNU General Public License version 2 as
  12  * published by the Free Software Foundation.
  13  */
  14
  15 #include <linux/init.h>
  16 #include <linux/module.h>
  17 #include <linux/interrupt.h>
  18 #include <linux/syscore_ops.h>
  19 #include <linux/err.h>
  20 #include <linux/clk.h>
  21 #include <linux/io.h>
  22 #include <linux/device.h>
  23 #include <linux/pm_runtime.h>
  24 #include <linux/pm.h>
  25 #include <linux/of.h>
  26 #include <linux/of_device.h>
  27 #include <linux/irqdomain.h>
  28
  29 #include <mach/hardware.h>
  30 #include <asm/irq.h>
  31 #include <mach/irqs.h>
  32 #include <asm/gpio.h>
  33 #include <asm/mach/irq.h>
  34
  35 #define OFF_MODE        1
  36
  37 static LIST_HEAD(omap_gpio_list);
  38
  39 struct gpio_regs {
  40         u32 irqenable1;
  41         u32 irqenable2;
  42         u32 wake_en;
  43         u32 ctrl;
  44         u32 oe;
  45         u32 leveldetect0;
  46         u32 leveldetect1;
  47         u32 risingdetect;
  48         u32 fallingdetect;
  49         u32 dataout;
  50         u32 debounce;
  51         u32 debounce_en;
  52 };
  53
  54 struct gpio_bank {
  55         struct list_head node;
  56         void __iomem *base;
  57         u16 irq;
  58         int irq_base;
  59         struct irq_domain *domain;
  60         u32 suspend_wakeup;
  61         u32 saved_wakeup;
  62         u32 non_wakeup_gpios;
  63         u32 enabled_non_wakeup_gpios;
  64         struct gpio_regs context;
  65         u32 saved_datain;
  66         u32 saved_fallingdetect;
  67         u32 saved_risingdetect;
  68         u32 level_mask;
  69         u32 toggle_mask;
  70         spinlock_t lock;
  71         struct gpio_chip chip;
  72         struct clk *dbck;
  73         u32 mod_usage;
  74         u32 dbck_enable_mask;
  75         bool dbck_enabled;
  76         struct device *dev;
  77         bool is_mpuio;
  78         bool dbck_flag;
  79         bool loses_context;
  80         int stride;
  81         u32 width;
  82         int context_loss_count;
  83         int power_mode;
  84         bool workaround_enabled;
  85
  86         void (*set_dataout)(struct gpio_bank *bank, int gpio, int enable);
  87         int (*get_context_loss_count)(struct device *dev);
  88
  89         struct omap_gpio_reg_offs *regs;
  90 };
  91
  92 #define GPIO_INDEX(bank, gpio) (gpio % bank->width)
  93 #define GPIO_BIT(bank, gpio) (1 << GPIO_INDEX(bank, gpio))
  94 #define GPIO_MOD_CTRL_BIT       BIT(0)
  95
  96 static void _set_gpio_direction(struct gpio_bank *bank, int gpio, int is_input)
  97 {
  98         void __iomem *reg = bank->base;
  99         u32 l;
 100
 101         reg += bank->regs->direction;
 102         l = __raw_readl(reg);
 103         if (is_input)
 104                 l |= 1 << gpio;
 105         else
 106                 l &= ~(1 << gpio);
 107         __raw_writel(l, reg);
 108         bank->context.oe = l;
 109 }
 110
 111
 112 /* set data out value using dedicate set/clear register */
 113 static void _set_gpio_dataout_reg(struct gpio_bank *bank, int gpio, int enable)
 114 {
 115         void __iomem *reg = bank->base;
 116         u32 l = GPIO_BIT(bank, gpio);
 117
 118         if (enable)
 119                 reg += bank->regs->set_dataout;
 120         else
 121                 reg += bank->regs->clr_dataout;
 122
 123         __raw_writel(l, reg);
 124 }
 125
 126 /* set data out value using mask register */
 127 static void _set_gpio_dataout_mask(struct gpio_bank *bank, int gpio, int enable)
 128 {
 129         void __iomem *reg = bank->base + bank->regs->dataout;
 130         u32 gpio_bit = GPIO_BIT(bank, gpio);
 131         u32 l;
 132
 133         l = __raw_readl(reg);
 134         if (enable)
 135                 l |= gpio_bit;
 136         else
 137                 l &= ~gpio_bit;
 138         __raw_writel(l, reg);
 139         bank->context.dataout = l;
 140 }
 141
 142 static int _get_gpio_datain(struct gpio_bank *bank, int gpio)
 143 {
 144         void __iomem *reg = bank->base + bank->regs->datain;
 145
 146         return (__raw_readl(reg) & GPIO_BIT(bank, gpio)) != 0;
 147 }
 148
 149 static int _get_gpio_dataout(struct gpio_bank *bank, int gpio)
 150 {
 151         void __iomem *reg = bank->base + bank->regs->dataout;
 152
 153         return (__raw_readl(reg) & GPIO_BIT(bank, gpio)) != 0;
 154 }
 155
 156 static inline void _gpio_rmw(void __iomem *base, u32 reg, u32 mask, bool set)
 157 {
 158         int l = __raw_readl(base + reg);
 159
 160         if (set)
 161                 l |= mask;
 162         else
 163                 l &= ~mask;
 164
 165         __raw_writel(l, base + reg);
 166 }
 167
 168 static inline void _gpio_dbck_enable(struct gpio_bank *bank)
 169 {
 170         if (bank->dbck_enable_mask && !bank->dbck_enabled) {
 171                 clk_enable(bank->dbck);
 172                 bank->dbck_enabled = true;
 173         }
 174 }
 175
 176 static inline void _gpio_dbck_disable(struct gpio_bank *bank)
 177 {
 178         if (bank->dbck_enable_mask && bank->dbck_enabled) {
 179                 clk_disable(bank->dbck);
 180                 bank->dbck_enabled = false;
 181         }
 182 }
 183
 184 /**
 185  * _set_gpio_debounce - low level gpio debounce time
 186  * @bank: the gpio bank we're acting upon
 187  * @gpio: the gpio number on this @gpio
 188  * @debounce: debounce time to use
 189  *
 190  * OMAP's debounce time is in 31us steps so we need
 191  * to convert and round up to the closest unit.
 192  */
 193 static void _set_gpio_debounce(struct gpio_bank *bank, unsigned gpio,
 194                 unsigned debounce)
 195 {
 196         void __iomem            *reg;
 197         u32                     val;
 198         u32                     l;
 199
 200         if (!bank->dbck_flag)
 201                 return;
 202
 203         if (debounce < 32)
 204                 debounce = 0x01;
 205         else if (debounce > 7936)
 206                 debounce = 0xff;
 207         else
 208                 debounce = (debounce / 0x1f) - 1;
 209
 210         l = GPIO_BIT(bank, gpio);
 211
 212         clk_enable(bank->dbck);
 213         reg = bank->base + bank->regs->debounce;
 214         __raw_writel(debounce, reg);
 215
 216         reg = bank->base + bank->regs->debounce_en;
 217         val = __raw_readl(reg);
 218
 219         if (debounce)
 220                 val |= l;
 221         else
 222                 val &= ~l;
 223         bank->dbck_enable_mask = val;
 224
 225         __raw_writel(val, reg);
 226         clk_disable(bank->dbck);
 227         /*
 228          * Enable debounce clock per module.
 229          * This call is mandatory because in omap_gpio_request() when
 230          * *_runtime_get_sync() is called,  _gpio_dbck_enable() within
 231          * runtime callbck fails to turn on dbck because dbck_enable_mask
 232          * used within _gpio_dbck_enable() is still not initialized at
 233          * that point. Therefore we have to enable dbck here.
 234          */
 235         _gpio_dbck_enable(bank);
 236         if (bank->dbck_enable_mask) {
 237                 bank->context.debounce = debounce;
 238                 bank->context.debounce_en = val;
 239         }
 240 }
 241
 242 static inline void set_gpio_trigger(struct gpio_bank *bank, int gpio,
 243                                                 int trigger)
 244 {
 245         void __iomem *base = bank->base;
 246         u32 gpio_bit = 1 << gpio;
 247
 248         _gpio_rmw(base, bank->regs->leveldetect0, gpio_bit,
 249                   trigger & IRQ_TYPE_LEVEL_LOW);
 250         _gpio_rmw(base, bank->regs->leveldetect1, gpio_bit,
 251                   trigger & IRQ_TYPE_LEVEL_HIGH);
 252         _gpio_rmw(base, bank->regs->risingdetect, gpio_bit,
 253                   trigger & IRQ_TYPE_EDGE_RISING);
 254         _gpio_rmw(base, bank->regs->fallingdetect, gpio_bit,
 255                   trigger & IRQ_TYPE_EDGE_FALLING);
 256
 257         bank->context.leveldetect0 =
 258                         __raw_readl(bank->base + bank->regs->leveldetect0);
 259         bank->context.leveldetect1 =
 260                         __raw_readl(bank->base + bank->regs->leveldetect1);
 261         bank->context.risingdetect =
 262                         __raw_readl(bank->base + bank->regs->risingdetect);
 263         bank->context.fallingdetect =
 264                         __raw_readl(bank->base + bank->regs->fallingdetect);
 265
 266         if (likely(!(bank->non_wakeup_gpios & gpio_bit))) {
 267                 _gpio_rmw(base, bank->regs->wkup_en, gpio_bit, trigger != 0);
 268                 bank->context.wake_en =
 269                         __raw_readl(bank->base + bank->regs->wkup_en);
 270         }
 271
 272         /* This part needs to be executed always for OMAP{34xx, 44xx} */
 273         if (!bank->regs->irqctrl) {
 274                 /* On omap24xx proceed only when valid GPIO bit is set */
 275                 if (bank->non_wakeup_gpios) {
 276                         if (!(bank->non_wakeup_gpios & gpio_bit))
 277                                 goto exit;
 278                 }
 279
 280                 /*
 281                  * Log the edge gpio and manually trigger the IRQ
 282                  * after resume if the input level changes
 283                  * to avoid irq lost during PER RET/OFF mode
 284                  * Applies for omap2 non-wakeup gpio and all omap3 gpios
 285                  */
 286                 if (trigger & IRQ_TYPE_EDGE_BOTH)
 287                         bank->enabled_non_wakeup_gpios |= gpio_bit;
 288                 else
 289                         bank->enabled_non_wakeup_gpios &= ~gpio_bit;
 290         }
 291
 292 exit:
 293         bank->level_mask =
 294                 __raw_readl(bank->base + bank->regs->leveldetect0) |
 295                 __raw_readl(bank->base + bank->regs->leveldetect1);
 296 }
 297
 298 #ifdef CONFIG_ARCH_OMAP1
 299 /*
 300  * This only applies to chips that can't do both rising and falling edge
 301  * detection at once.  For all other chips, this function is a noop.
 302  */
 303 static void _toggle_gpio_edge_triggering(struct gpio_bank *bank, int gpio)
 304 {
 305         void __iomem *reg = bank->base;
 306         u32 l = 0;
 307
 308         if (!bank->regs->irqctrl)
 309                 return;
 310
 311         reg += bank->regs->irqctrl;
 312
 313         l = __raw_readl(reg);
 314         if ((l >> gpio) & 1)
 315                 l &= ~(1 << gpio);
 316         else
 317                 l |= 1 << gpio;
 318
 319         __raw_writel(l, reg);
 320 }
 321 #else
 322 static void _toggle_gpio_edge_triggering(struct gpio_bank *bank, int gpio) {}
 323 #endif
 324
 325 static int _set_gpio_triggering(struct gpio_bank *bank, int gpio, int trigger)
 326 {
 327         void __iomem *reg = bank->base;
 328         void __iomem *base = bank->base;
 329         u32 l = 0;
 330
 331         if (bank->regs->leveldetect0 && bank->regs->wkup_en) {
 332                 set_gpio_trigger(bank, gpio, trigger);
 333         } else if (bank->regs->irqctrl) {
 334                 reg += bank->regs->irqctrl;
 335
 336                 l = __raw_readl(reg);
 337                 if ((trigger & IRQ_TYPE_SENSE_MASK) == IRQ_TYPE_EDGE_BOTH)
 338                         bank->toggle_mask |= 1 << gpio;
 339                 if (trigger & IRQ_TYPE_EDGE_RISING)
 340                         l |= 1 << gpio;
 341                 else if (trigger & IRQ_TYPE_EDGE_FALLING)
 342                         l &= ~(1 << gpio);
 343                 else
 344                         return -EINVAL;
 345
 346                 __raw_writel(l, reg);
 347         } else if (bank->regs->edgectrl1) {
 348                 if (gpio & 0x08)
 349                         reg += bank->regs->edgectrl2;
 350                 else
 351                         reg += bank->regs->edgectrl1;
 352
 353                 gpio &= 0x07;
 354                 l = __raw_readl(reg);
 355                 l &= ~(3 << (gpio << 1));
 356                 if (trigger & IRQ_TYPE_EDGE_RISING)
 357                         l |= 2 << (gpio << 1);
 358                 if (trigger & IRQ_TYPE_EDGE_FALLING)
 359                         l |= 1 << (gpio << 1);
 360
 361                 /* Enable wake-up during idle for dynamic tick */
 362                 _gpio_rmw(base, bank->regs->wkup_en, 1 << gpio, trigger);
 363                 bank->context.wake_en =
 364                         __raw_readl(bank->base + bank->regs->wkup_en);
 365                 __raw_writel(l, reg);
 366         }
 367         return 0;
 368 }
 369
 370 static int gpio_irq_type(struct irq_data *d, unsigned type)
 371 {
 372         struct gpio_bank *bank;
 373         unsigned gpio;
 374         int retval;
 375         unsigned long flags;
 376
 377         if (!cpu_class_is_omap2() && d->irq > IH_MPUIO_BASE)
 378                 gpio = OMAP_MPUIO(d->irq - IH_MPUIO_BASE);
 379         else
 380                 gpio = d->irq - IH_GPIO_BASE;
 381
 382         if (type & ~IRQ_TYPE_SENSE_MASK)
 383                 return -EINVAL;
 384
 385         bank = irq_data_get_irq_chip_data(d);
 386
 387         if (!bank->regs->leveldetect0 &&
 388                 (type & (IRQ_TYPE_LEVEL_LOW|IRQ_TYPE_LEVEL_HIGH)))
 389                 return -EINVAL;
 390
 391         spin_lock_irqsave(&bank->lock, flags);
 392         retval = _set_gpio_triggering(bank, GPIO_INDEX(bank, gpio), type);
 393         spin_unlock_irqrestore(&bank->lock, flags);
 394
 395         if (type & (IRQ_TYPE_LEVEL_LOW | IRQ_TYPE_LEVEL_HIGH))
 396                 __irq_set_handler_locked(d->irq, handle_level_irq);
 397         else if (type & (IRQ_TYPE_EDGE_FALLING | IRQ_TYPE_EDGE_RISING))
 398                 __irq_set_handler_locked(d->irq, handle_edge_irq);
 399
 400         return retval;
 401 }
 402
 403 static void _clear_gpio_irqbank(struct gpio_bank *bank, int gpio_mask)
 404 {
 405         void __iomem *reg = bank->base;
 406
 407         reg += bank->regs->irqstatus;
 408         __raw_writel(gpio_mask, reg);
 409
 410         /* Workaround for clearing DSP GPIO interrupts to allow retention */
 411         if (bank->regs->irqstatus2) {
 412                 reg = bank->base + bank->regs->irqstatus2;
 413                 __raw_writel(gpio_mask, reg);
 414         }
 415
 416         /* Flush posted write for the irq status to avoid spurious interrupts */
 417         __raw_readl(reg);
 418 }
 419
 420 static inline void _clear_gpio_irqstatus(struct gpio_bank *bank, int gpio)
 421 {
 422         _clear_gpio_irqbank(bank, GPIO_BIT(bank, gpio));
 423 }
 424
 425 static u32 _get_gpio_irqbank_mask(struct gpio_bank *bank)
 426 {
 427         void __iomem *reg = bank->base;
 428         u32 l;
 429         u32 mask = (1 << bank->width) - 1;
 430
 431         reg += bank->regs->irqenable;
 432         l = __raw_readl(reg);
 433         if (bank->regs->irqenable_inv)
 434                 l = ~l;
 435         l &= mask;
 436         return l;
 437 }
 438
 439 static void _enable_gpio_irqbank(struct gpio_bank *bank, int gpio_mask)
 440 {
 441         void __iomem *reg = bank->base;
 442         u32 l;
 443
 444         if (bank->regs->set_irqenable) {
 445                 reg += bank->regs->set_irqenable;
 446                 l = gpio_mask;
 447         } else {
 448                 reg += bank->regs->irqenable;
 449                 l = __raw_readl(reg);
 450                 if (bank->regs->irqenable_inv)
 451                         l &= ~gpio_mask;
 452                 else
 453                         l |= gpio_mask;
 454         }
 455
 456         __raw_writel(l, reg);
 457         bank->context.irqenable1 = l;
 458 }
 459
 460 static void _disable_gpio_irqbank(struct gpio_bank *bank, int gpio_mask)
 461 {
 462         void __iomem *reg = bank->base;
 463         u32 l;
 464
 465         if (bank->regs->clr_irqenable) {
 466                 reg += bank->regs->clr_irqenable;
 467                 l = gpio_mask;
 468         } else {
 469                 reg += bank->regs->irqenable;
 470                 l = __raw_readl(reg);
 471                 if (bank->regs->irqenable_inv)
 472                         l |= gpio_mask;
 473                 else
 474                         l &= ~gpio_mask;
 475         }
 476
 477         __raw_writel(l, reg);
 478         bank->context.irqenable1 = l;
 479 }
 480
 481 static inline void _set_gpio_irqenable(struct gpio_bank *bank, int gpio, int enable)
 482 {
 483         _enable_gpio_irqbank(bank, GPIO_BIT(bank, gpio));
 484 }
 485
 486 /*
 487  * Note that ENAWAKEUP needs to be enabled in GPIO_SYSCONFIG register.
 488  * 1510 does not seem to have a wake-up register. If JTAG is connected
 489  * to the target, system will wake up always on GPIO events. While
 490  * system is running all registered GPIO interrupts need to have wake-up
 491  * enabled. When system is suspended, only selected GPIO interrupts need
 492  * to have wake-up enabled.
 493  */
 494 static int _set_gpio_wakeup(struct gpio_bank *bank, int gpio, int enable)
 495 {
 496         u32 gpio_bit = GPIO_BIT(bank, gpio);
 497         unsigned long flags;
 498
 499         if (bank->non_wakeup_gpios & gpio_bit) {
 500                 dev_err(bank->dev,
 501                         "Unable to modify wakeup on non-wakeup GPIO%d\n", gpio);
 502                 return -EINVAL;
 503         }
 504
 505         spin_lock_irqsave(&bank->lock, flags);
 506         if (enable)
 507                 bank->suspend_wakeup |= gpio_bit;
 508         else
 509                 bank->suspend_wakeup &= ~gpio_bit;
 510
 511         spin_unlock_irqrestore(&bank->lock, flags);
 512
 513         return 0;
 514 }
 515
 516 static void _reset_gpio(struct gpio_bank *bank, int gpio)
 517 {
 518         _set_gpio_direction(bank, GPIO_INDEX(bank, gpio), 1);
 519         _set_gpio_irqenable(bank, gpio, 0);
 520         _clear_gpio_irqstatus(bank, gpio);
 521         _set_gpio_triggering(bank, GPIO_INDEX(bank, gpio), IRQ_TYPE_NONE);
 522 }
 523
 524 /* Use disable_irq_wake() and enable_irq_wake() functions from drivers */
 525 static int gpio_wake_enable(struct irq_data *d, unsigned int enable)
 526 {
 527         unsigned int gpio = d->irq - IH_GPIO_BASE;
 528         struct gpio_bank *bank;
 529         int retval;
 530
 531         bank = irq_data_get_irq_chip_data(d);
 532         retval = _set_gpio_wakeup(bank, gpio, enable);
 533
 534         return retval;
 535 }
 536
 537 static int omap_gpio_request(struct gpio_chip *chip, unsigned offset)
 538 {
 539         struct gpio_bank *bank = container_of(chip, struct gpio_bank, chip);
 540         unsigned long flags;
 541
 542         /*
 543          * If this is the first gpio_request for the bank,
 544          * enable the bank module.
 545          */
 546         if (!bank->mod_usage)
 547                 pm_runtime_get_sync(bank->dev);
 548
 549         spin_lock_irqsave(&bank->lock, flags);
 550         /* Set trigger to none. You need to enable the desired trigger with
 551          * request_irq() or set_irq_type().
 552          */
 553         _set_gpio_triggering(bank, offset, IRQ_TYPE_NONE);
 554
 555         if (bank->regs->pinctrl) {
 556                 void __iomem *reg = bank->base + bank->regs->pinctrl;
 557
 558                 /* Claim the pin for MPU */
 559                 __raw_writel(__raw_readl(reg) | (1 << offset), reg);
 560         }
 561
 562         if (bank->regs->ctrl && !bank->mod_usage) {
 563                 void __iomem *reg = bank->base + bank->regs->ctrl;
 564                 u32 ctrl;
 565
 566                 ctrl = __raw_readl(reg);
 567                 /* Module is enabled, clocks are not gated */
 568                 ctrl &= ~GPIO_MOD_CTRL_BIT;
 569                 __raw_writel(ctrl, reg);
 570                 bank->context.ctrl = ctrl;
 571         }
 572
 573         bank->mod_usage |= 1 << offset;
 574
 575         spin_unlock_irqrestore(&bank->lock, flags);
 576
 577         return 0;
 578 }
 579
 580 static void omap_gpio_free(struct gpio_chip *chip, unsigned offset)
 581 {
 582         struct gpio_bank *bank = container_of(chip, struct gpio_bank, chip);
 583         void __iomem *base = bank->base;
 584         unsigned long flags;
 585
 586         spin_lock_irqsave(&bank->lock, flags);
 587
 588         if (bank->regs->wkup_en) {
 589                 /* Disable wake-up during idle for dynamic tick */
 590                 _gpio_rmw(base, bank->regs->wkup_en, 1 << offset, 0);
 591                 bank->context.wake_en =
 592                         __raw_readl(bank->base + bank->regs->wkup_en);
 593         }
 594
 595         bank->mod_usage &= ~(1 << offset);
 596
 597         if (bank->regs->ctrl && !bank->mod_usage) {
 598                 void __iomem *reg = bank->base + bank->regs->ctrl;
 599                 u32 ctrl;
 600
 601                 ctrl = __raw_readl(reg);
 602                 /* Module is disabled, clocks are gated */
 603                 ctrl |= GPIO_MOD_CTRL_BIT;
 604                 __raw_writel(ctrl, reg);
 605                 bank->context.ctrl = ctrl;
 606         }
 607
 608         _reset_gpio(bank, bank->chip.base + offset);
 609         spin_unlock_irqrestore(&bank->lock, flags);
 610
 611         /*
 612          * If this is the last gpio to be freed in the bank,
 613          * disable the bank module.
 614          */
 615         if (!bank->mod_usage)
 616                 pm_runtime_put(bank->dev);
 617 }
 618
 619 /*
 620  * We need to unmask the GPIO bank interrupt as soon as possible to
 621  * avoid missing GPIO interrupts for other lines in the bank.
 622  * Then we need to mask-read-clear-unmask the triggered GPIO lines
 623  * in the bank to avoid missing nested interrupts for a GPIO line.
 624  * If we wait to unmask individual GPIO lines in the bank after the
 625  * line's interrupt handler has been run, we may miss some nested
 626  * interrupts.
 627  */
 628 static void gpio_irq_handler(unsigned int irq, struct irq_desc *desc)
 629 {
 630         void __iomem *isr_reg = NULL;
 631         u32 isr;
 632         unsigned int gpio_irq, gpio_index;
 633         struct gpio_bank *bank;
 634         u32 retrigger = 0;
 635         int unmasked = 0;
 636         struct irq_chip *chip = irq_desc_get_chip(desc);
 637
 638         chained_irq_enter(chip, desc);
 639
 640         bank = irq_get_handler_data(irq);
 641         isr_reg = bank->base + bank->regs->irqstatus;
 642         pm_runtime_get_sync(bank->dev);
 643
 644         if (WARN_ON(!isr_reg))
 645                 goto exit;
 646
 647         while(1) {
 648                 u32 isr_saved, level_mask = 0;
 649                 u32 enabled;
 650
 651                 enabled = _get_gpio_irqbank_mask(bank);
 652                 isr_saved = isr = __raw_readl(isr_reg) & enabled;
 653
 654                 if (bank->level_mask)
 655                         level_mask = bank->level_mask & enabled;
 656
 657                 /* clear edge sensitive interrupts before handler(s) are
 658                 called so that we don't miss any interrupt occurred while
 659                 executing them */
 660                 _disable_gpio_irqbank(bank, isr_saved & ~level_mask);
 661                 _clear_gpio_irqbank(bank, isr_saved & ~level_mask);
 662                 _enable_gpio_irqbank(bank, isr_saved & ~level_mask);
 663
 664                 /* if there is only edge sensitive GPIO pin interrupts
 665                 configured, we could unmask GPIO bank interrupt immediately */
 666                 if (!level_mask && !unmasked) {
 667                         unmasked = 1;
 668                         chained_irq_exit(chip, desc);
 669                 }
 670
 671                 isr |= retrigger;
 672                 retrigger = 0;
 673                 if (!isr)
 674                         break;
 675
 676                 gpio_irq = bank->irq_base;
 677                 for (; isr != 0; isr >>= 1, gpio_irq++) {
 678                         gpio_index = GPIO_INDEX(bank, irq_to_gpio(gpio_irq));
 679
 680                         if (!(isr & 1))
 681                                 continue;
 682
 683                         /*
 684                          * Some chips can't respond to both rising and falling
 685                          * at the same time.  If this irq was requested with
 686                          * both flags, we need to flip the ICR data for the IRQ
 687                          * to respond to the IRQ for the opposite direction.
 688                          * This will be indicated in the bank toggle_mask.
 689                          */
 690                         if (bank->toggle_mask & (1 << gpio_index))
 691                                 _toggle_gpio_edge_triggering(bank, gpio_index);
 692
 693                         generic_handle_irq(gpio_irq);
 694                 }
 695         }
 696         /* if bank has any level sensitive GPIO pin interrupt
 697         configured, we must unmask the bank interrupt only after
 698         handler(s) are executed in order to avoid spurious bank
 699         interrupt */
 700 exit:
 701         if (!unmasked)
 702                 chained_irq_exit(chip, desc);
 703         pm_runtime_put(bank->dev);
 704 }
 705
 706 static void gpio_irq_shutdown(struct irq_data *d)
 707 {
 708         unsigned int gpio = d->irq - IH_GPIO_BASE;
 709         struct gpio_bank *bank = irq_data_get_irq_chip_data(d);
 710         unsigned long flags;
 711
 712         spin_lock_irqsave(&bank->lock, flags);
 713         _reset_gpio(bank, gpio);
 714         spin_unlock_irqrestore(&bank->lock, flags);
 715 }
 716
 717 static void gpio_ack_irq(struct irq_data *d)
 718 {
 719         unsigned int gpio = d->irq - IH_GPIO_BASE;
 720         struct gpio_bank *bank = irq_data_get_irq_chip_data(d);
 721
 722         _clear_gpio_irqstatus(bank, gpio);
 723 }
 724
 725 static void gpio_mask_irq(struct irq_data *d)
 726 {
 727         unsigned int gpio = d->irq - IH_GPIO_BASE;
 728         struct gpio_bank *bank = irq_data_get_irq_chip_data(d);
 729         unsigned long flags;
 730
 731         spin_lock_irqsave(&bank->lock, flags);
 732         _set_gpio_irqenable(bank, gpio, 0);
 733         _set_gpio_triggering(bank, GPIO_INDEX(bank, gpio), IRQ_TYPE_NONE);
 734         spin_unlock_irqrestore(&bank->lock, flags);
 735 }
 736
 737 static void gpio_unmask_irq(struct irq_data *d)
 738 {
 739         unsigned int gpio = d->irq - IH_GPIO_BASE;
 740         struct gpio_bank *bank = irq_data_get_irq_chip_data(d);
 741         unsigned int irq_mask = GPIO_BIT(bank, gpio);
 742         u32 trigger = irqd_get_trigger_type(d);
 743         unsigned long flags;
 744
 745         spin_lock_irqsave(&bank->lock, flags);
 746         if (trigger)
 747                 _set_gpio_triggering(bank, GPIO_INDEX(bank, gpio), trigger);
 748
 749         /* For level-triggered GPIOs, the clearing must be done after
 750          * the HW source is cleared, thus after the handler has run */
 751         if (bank->level_mask & irq_mask) {
 752                 _set_gpio_irqenable(bank, gpio, 0);
 753                 _clear_gpio_irqstatus(bank, gpio);
 754         }
 755
 756         _set_gpio_irqenable(bank, gpio, 1);
 757         spin_unlock_irqrestore(&bank->lock, flags);
 758 }
 759
 760 static struct irq_chip gpio_irq_chip = {
 761         .name           = "GPIO",
 762         .irq_shutdown   = gpio_irq_shutdown,
 763         .irq_ack        = gpio_ack_irq,
 764         .irq_mask       = gpio_mask_irq,
 765         .irq_unmask     = gpio_unmask_irq,
 766         .irq_set_type   = gpio_irq_type,
 767         .irq_set_wake   = gpio_wake_enable,
 768 };
 769
 770 /*---------------------------------------------------------------------*/
 771
 772 static int omap_mpuio_suspend_noirq(struct device *dev)
 773 {
 774         struct platform_device *pdev = to_platform_device(dev);
 775         struct gpio_bank        *bank = platform_get_drvdata(pdev);
 776         void __iomem            *mask_reg = bank->base +
 777                                         OMAP_MPUIO_GPIO_MASKIT / bank->stride;
 778         unsigned long           flags;
 779
 780         spin_lock_irqsave(&bank->lock, flags);
 781         bank->saved_wakeup = __raw_readl(mask_reg);
 782         __raw_writel(0xffff & ~bank->suspend_wakeup, mask_reg);
 783         spin_unlock_irqrestore(&bank->lock, flags);
 784
 785         return 0;
 786 }
 787
 788 static int omap_mpuio_resume_noirq(struct device *dev)
 789 {
 790         struct platform_device *pdev = to_platform_device(dev);
 791         struct gpio_bank        *bank = platform_get_drvdata(pdev);
 792         void __iomem            *mask_reg = bank->base +
 793                                         OMAP_MPUIO_GPIO_MASKIT / bank->stride;
 794         unsigned long           flags;
 795
 796         spin_lock_irqsave(&bank->lock, flags);
 797         __raw_writel(bank->saved_wakeup, mask_reg);
 798         spin_unlock_irqrestore(&bank->lock, flags);
 799
 800         return 0;
 801 }
 802
 803 static const struct dev_pm_ops omap_mpuio_dev_pm_ops = {
 804         .suspend_noirq = omap_mpuio_suspend_noirq,
 805         .resume_noirq = omap_mpuio_resume_noirq,
 806 };
 807
 808 /* use platform_driver for this. */
 809 static struct platform_driver omap_mpuio_driver = {
 810         .driver         = {
 811                 .name   = "mpuio",
 812                 .pm     = &omap_mpuio_dev_pm_ops,
 813         },
 814 };
 815
 816 static struct platform_device omap_mpuio_device = {
 817         .name           = "mpuio",
 818         .id             = -1,
 819         .dev = {
 820                 .driver = &omap_mpuio_driver.driver,
 821         }
 822         /* could list the /proc/iomem resources */
 823 };
 824
 825 static inline void mpuio_init(struct gpio_bank *bank)
 826 {
 827         platform_set_drvdata(&omap_mpuio_device, bank);
 828
 829         if (platform_driver_register(&omap_mpuio_driver) == 0)
 830                 (void) platform_device_register(&omap_mpuio_device);
 831 }
 832
 833 /*---------------------------------------------------------------------*/
 834
 835 static int gpio_input(struct gpio_chip *chip, unsigned offset)
 836 {
 837         struct gpio_bank *bank;
 838         unsigned long flags;
 839
 840         bank = container_of(chip, struct gpio_bank, chip);
 841         spin_lock_irqsave(&bank->lock, flags);
 842         _set_gpio_direction(bank, offset, 1);
 843         spin_unlock_irqrestore(&bank->lock, flags);
 844         return 0;
 845 }
 846
 847 static int gpio_is_input(struct gpio_bank *bank, int mask)
 848 {
 849         void __iomem *reg = bank->base + bank->regs->direction;
 850
 851         return __raw_readl(reg) & mask;
 852 }
 853
 854 static int gpio_get(struct gpio_chip *chip, unsigned offset)
 855 {
 856         struct gpio_bank *bank;
 857         void __iomem *reg;
 858         int gpio;
 859         u32 mask;
 860
 861         gpio = chip->base + offset;
 862         bank = container_of(chip, struct gpio_bank, chip);
 863         reg = bank->base;
 864         mask = GPIO_BIT(bank, gpio);
 865
 866         if (gpio_is_input(bank, mask))
 867                 return _get_gpio_datain(bank, gpio);
 868         else
 869                 return _get_gpio_dataout(bank, gpio);
 870 }
 871
 872 static int gpio_output(struct gpio_chip *chip, unsigned offset, int value)
 873 {
 874         struct gpio_bank *bank;
 875         unsigned long flags;
 876
 877         bank = container_of(chip, struct gpio_bank, chip);
 878         spin_lock_irqsave(&bank->lock, flags);
 879         bank->set_dataout(bank, offset, value);
 880         _set_gpio_direction(bank, offset, 0);
 881         spin_unlock_irqrestore(&bank->lock, flags);
 882         return 0;
 883 }
 884
 885 static int gpio_debounce(struct gpio_chip *chip, unsigned offset,
 886                 unsigned debounce)
 887 {
 888         struct gpio_bank *bank;
 889         unsigned long flags;
 890
 891         bank = container_of(chip, struct gpio_bank, chip);
 892
 893         if (!bank->dbck) {
 894                 bank->dbck = clk_get(bank->dev, "dbclk");
 895                 if (IS_ERR(bank->dbck))
 896                         dev_err(bank->dev, "Could not get gpio dbck\n");
 897         }
 898
 899         spin_lock_irqsave(&bank->lock, flags);
 900         _set_gpio_debounce(bank, offset, debounce);
 901         spin_unlock_irqrestore(&bank->lock, flags);
 902
 903         return 0;
 904 }
 905
 906 static void gpio_set(struct gpio_chip *chip, unsigned offset, int value)
 907 {
 908         struct gpio_bank *bank;
 909         unsigned long flags;
 910
 911         bank = container_of(chip, struct gpio_bank, chip);
 912         spin_lock_irqsave(&bank->lock, flags);
 913         bank->set_dataout(bank, offset, value);
 914         spin_unlock_irqrestore(&bank->lock, flags);
 915 }
 916
 917 static int gpio_2irq(struct gpio_chip *chip, unsigned offset)
 918 {
 919         struct gpio_bank *bank;
 920
 921         bank = container_of(chip, struct gpio_bank, chip);
 922         return bank->irq_base + offset;
 923 }
 924
 925 /*---------------------------------------------------------------------*/
 926
 927 static void __init omap_gpio_show_rev(struct gpio_bank *bank)
 928 {
 929         static bool called;
 930         u32 rev;
 931
 932         if (called || bank->regs->revision == USHRT_MAX)
 933                 return;
 934
 935         rev = __raw_readw(bank->base + bank->regs->revision);
 936         pr_info("OMAP GPIO hardware version %d.%d\n",
 937                 (rev >> 4) & 0x0f, rev & 0x0f);
 938
 939         called = true;
 940 }
 941
 942 /* This lock class tells lockdep that GPIO irqs are in a different
 943  * category than their parents, so it won't report false recursion.
 944  */
 945 static struct lock_class_key gpio_lock_class;
 946
 947 static void omap_gpio_mod_init(struct gpio_bank *bank)
 948 {
 949         void __iomem *base = bank->base;
 950         u32 l = 0xffffffff;
 951
 952         if (bank->width == 16)
 953                 l = 0xffff;
 954
 955         if (bank->is_mpuio) {
 956                 __raw_writel(l, bank->base + bank->regs->irqenable);
 957                 return;
 958         }
 959
 960         _gpio_rmw(base, bank->regs->irqenable, l, bank->regs->irqenable_inv);
 961         _gpio_rmw(base, bank->regs->irqstatus, l,
 962                                         bank->regs->irqenable_inv == false);
 963         _gpio_rmw(base, bank->regs->irqenable, l, bank->regs->debounce_en != 0);
 964         _gpio_rmw(base, bank->regs->irqenable, l, bank->regs->ctrl != 0);
 965         if (bank->regs->debounce_en)
 966                 _gpio_rmw(base, bank->regs->debounce_en, 0, 1);
 967
 968         /* Save OE default value (0xffffffff) in the context */
 969         bank->context.oe = __raw_readl(bank->base + bank->regs->direction);
 970          /* Initialize interface clk ungated, module enabled */
 971         if (bank->regs->ctrl)
 972                 _gpio_rmw(base, bank->regs->ctrl, 0, 1);
 973 }
 974
 975 static __init void
 976 omap_mpuio_alloc_gc(struct gpio_bank *bank, unsigned int irq_start,
 977                     unsigned int num)
 978 {
 979         struct irq_chip_generic *gc;
 980         struct irq_chip_type *ct;
 981
 982         gc = irq_alloc_generic_chip("MPUIO", 1, irq_start, bank->base,
 983                                     handle_simple_irq);
 984         if (!gc) {
 985                 dev_err(bank->dev, "Memory alloc failed for gc\n");
 986                 return;
 987         }
 988
 989         ct = gc->chip_types;
 990
 991         /* NOTE: No ack required, reading IRQ status clears it. */
 992         ct->chip.irq_mask = irq_gc_mask_set_bit;
 993         ct->chip.irq_unmask = irq_gc_mask_clr_bit;
 994         ct->chip.irq_set_type = gpio_irq_type;
 995
 996         if (bank->regs->wkup_en)
 997                 ct->chip.irq_set_wake = gpio_wake_enable,
 998
 999         ct->regs.mask = OMAP_MPUIO_GPIO_INT / bank->stride;
1000         irq_setup_generic_chip(gc, IRQ_MSK(num), IRQ_GC_INIT_MASK_CACHE,
1001                                IRQ_NOREQUEST | IRQ_NOPROBE, 0);
1002 }
1003
1004 static void __devinit omap_gpio_chip_init(struct gpio_bank *bank)
1005 {
1006         int j;
1007         static int gpio;
1008
1009         /*
1010          * REVISIT eventually switch from OMAP-specific gpio structs
1011          * over to the generic ones
1012          */
1013         bank->chip.request = omap_gpio_request;
1014         bank->chip.free = omap_gpio_free;
1015         bank->chip.direction_input = gpio_input;
1016         bank->chip.get = gpio_get;
1017         bank->chip.direction_output = gpio_output;
1018         bank->chip.set_debounce = gpio_debounce;
1019         bank->chip.set = gpio_set;
1020         bank->chip.to_irq = gpio_2irq;
1021         if (bank->is_mpuio) {
1022                 bank->chip.label = "mpuio";
1023                 if (bank->regs->wkup_en)
1024                         bank->chip.dev = &omap_mpuio_device.dev;
1025                 bank->chip.base = OMAP_MPUIO(0);
1026         } else {
1027                 bank->chip.label = "gpio";
1028                 bank->chip.base = gpio;
1029                 gpio += bank->width;
1030         }
1031         bank->chip.ngpio = bank->width;
1032
1033         gpiochip_add(&bank->chip);
1034
1035         for (j = bank->irq_base; j < bank->irq_base + bank->width; j++) {
1036                 irq_set_lockdep_class(j, &gpio_lock_class);
1037                 irq_set_chip_data(j, bank);
1038                 if (bank->is_mpuio) {
1039                         omap_mpuio_alloc_gc(bank, j, bank->width);
1040                 } else {
1041                         irq_set_chip(j, &gpio_irq_chip);
1042                         irq_set_handler(j, handle_simple_irq);
1043                         set_irq_flags(j, IRQF_VALID);
1044                 }
1045         }
1046         irq_set_chained_handler(bank->irq, gpio_irq_handler);
1047         irq_set_handler_data(bank->irq, bank);
1048 }
1049
1050 static const struct of_device_id omap_gpio_match[];
1051
1052 static int __devinit omap_gpio_probe(struct platform_device *pdev)
1053 {
1054         struct device *dev = &pdev->dev;
1055         struct device_node *node = dev->of_node;
1056         const struct of_device_id *match;
1057         struct omap_gpio_platform_data *pdata;
1058         struct resource *res;
1059         struct gpio_bank *bank;
1060         int ret = 0;
1061
1062         match = of_match_device(of_match_ptr(omap_gpio_match), dev);
1063
1064         pdata = match ? match->data : dev->platform_data;
1065         if (!pdata)
1066                 return -EINVAL;
1067
1068         bank = devm_kzalloc(&pdev->dev, sizeof(struct gpio_bank), GFP_KERNEL);
1069         if (!bank) {
1070                 dev_err(dev, "Memory alloc failed\n");
1071                 return -ENOMEM;
1072         }
1073
1074         res = platform_get_resource(pdev, IORESOURCE_IRQ, 0);
1075         if (unlikely(!res)) {
1076                 dev_err(dev, "Invalid IRQ resource\n");
1077                 return -ENODEV;
1078         }
1079
1080         bank->irq = res->start;
1081         bank->dev = dev;
1082         bank->dbck_flag = pdata->dbck_flag;
1083         bank->stride = pdata->bank_stride;
1084         bank->width = pdata->bank_width;
1085         bank->is_mpuio = pdata->is_mpuio;
1086         bank->non_wakeup_gpios = pdata->non_wakeup_gpios;
1087         bank->loses_context = pdata->loses_context;
1088         bank->get_context_loss_count = pdata->get_context_loss_count;
1089         bank->regs = pdata->regs;
1090 #ifdef CONFIG_OF_GPIO
1091         bank->chip.of_node = of_node_get(node);
1092 #endif
1093
1094         bank->irq_base = irq_alloc_descs(-1, 0, bank->width, 0);
1095         if (bank->irq_base < 0) {
1096                 dev_err(dev, "Couldn't allocate IRQ numbers\n");
1097                 return -ENODEV;
1098         }
1099
1100         bank->domain = irq_domain_add_legacy(node, bank->width, bank->irq_base,
1101                                              0, &irq_domain_simple_ops, NULL);
1102
1103         if (bank->regs->set_dataout && bank->regs->clr_dataout)
1104                 bank->set_dataout = _set_gpio_dataout_reg;
1105         else
1106                 bank->set_dataout = _set_gpio_dataout_mask;
1107
1108         spin_lock_init(&bank->lock);
1109
1110         /* Static mapping, never released */
1111         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1112         if (unlikely(!res)) {
1113                 dev_err(dev, "Invalid mem resource\n");
1114                 return -ENODEV;
1115         }
1116
1117         if (!devm_request_mem_region(dev, res->start, resource_size(res),
1118                                      pdev->name)) {
1119                 dev_err(dev, "Region already claimed\n");
1120                 return -EBUSY;
1121         }
1122
1123         bank->base = devm_ioremap(dev, res->start, resource_size(res));
1124         if (!bank->base) {
1125                 dev_err(dev, "Could not ioremap\n");
1126                 return -ENOMEM;
1127         }
1128
1129         platform_set_drvdata(pdev, bank);
1130
1131         pm_runtime_enable(bank->dev);
1132         pm_runtime_irq_safe(bank->dev);
1133         pm_runtime_get_sync(bank->dev);
1134
1135         if (bank->is_mpuio)
1136                 mpuio_init(bank);
1137
1138         omap_gpio_mod_init(bank);
1139         omap_gpio_chip_init(bank);
1140         omap_gpio_show_rev(bank);
1141
1142         pm_runtime_put(bank->dev);
1143
1144         list_add_tail(&bank->node, &omap_gpio_list);
1145
1146         return ret;
1147 }
1148
1149 #ifdef CONFIG_ARCH_OMAP2PLUS
1150
1151 #if defined(CONFIG_PM_SLEEP)
1152 static int omap_gpio_suspend(struct device *dev)
1153 {
1154         struct platform_device *pdev = to_platform_device(dev);
1155         struct gpio_bank *bank = platform_get_drvdata(pdev);
1156         void __iomem *base = bank->base;
1157         void __iomem *wakeup_enable;
1158         unsigned long flags;
1159
1160         if (!bank->mod_usage || !bank->loses_context)
1161                 return 0;
1162
1163         if (!bank->regs->wkup_en || !bank->suspend_wakeup)
1164                 return 0;
1165
1166         wakeup_enable = bank->base + bank->regs->wkup_en;
1167
1168         spin_lock_irqsave(&bank->lock, flags);
1169         bank->saved_wakeup = __raw_readl(wakeup_enable);
1170         _gpio_rmw(base, bank->regs->wkup_en, 0xffffffff, 0);
1171         _gpio_rmw(base, bank->regs->wkup_en, bank->suspend_wakeup, 1);
1172         spin_unlock_irqrestore(&bank->lock, flags);
1173
1174         return 0;
1175 }
1176
1177 static int omap_gpio_resume(struct device *dev)
1178 {
1179         struct platform_device *pdev = to_platform_device(dev);
1180         struct gpio_bank *bank = platform_get_drvdata(pdev);
1181         void __iomem *base = bank->base;
1182         unsigned long flags;
1183
1184         if (!bank->mod_usage || !bank->loses_context)
1185                 return 0;
1186
1187         if (!bank->regs->wkup_en || !bank->saved_wakeup)
1188                 return 0;
1189
1190         spin_lock_irqsave(&bank->lock, flags);
1191         _gpio_rmw(base, bank->regs->wkup_en, 0xffffffff, 0);
1192         _gpio_rmw(base, bank->regs->wkup_en, bank->saved_wakeup, 1);
1193         spin_unlock_irqrestore(&bank->lock, flags);
1194
1195         return 0;
1196 }
1197 #endif /* CONFIG_PM_SLEEP */
1198
1199 #if defined(CONFIG_PM_RUNTIME)
1200 static void omap_gpio_restore_context(struct gpio_bank *bank);
1201
1202 static int omap_gpio_runtime_suspend(struct device *dev)
1203 {
1204         struct platform_device *pdev = to_platform_device(dev);
1205         struct gpio_bank *bank = platform_get_drvdata(pdev);
1206         u32 l1 = 0, l2 = 0;
1207         unsigned long flags;
1208
1209         spin_lock_irqsave(&bank->lock, flags);
1210         if (bank->power_mode != OFF_MODE) {
1211                 bank->power_mode = 0;
1212                 goto update_gpio_context_count;
1213         }
1214         /*
1215          * If going to OFF, remove triggering for all
1216          * non-wakeup GPIOs.  Otherwise spurious IRQs will be
1217          * generated.  See OMAP2420 Errata item 1.101.
1218          */
1219         if (!(bank->enabled_non_wakeup_gpios))
1220                 goto update_gpio_context_count;
1221
1222         bank->saved_datain = __raw_readl(bank->base +
1223                                                 bank->regs->datain);
1224         l1 = __raw_readl(bank->base + bank->regs->fallingdetect);
1225         l2 = __raw_readl(bank->base + bank->regs->risingdetect);
1226
1227         bank->saved_fallingdetect = l1;
1228         bank->saved_risingdetect = l2;
1229         l1 &= ~bank->enabled_non_wakeup_gpios;
1230         l2 &= ~bank->enabled_non_wakeup_gpios;
1231
1232         __raw_writel(l1, bank->base + bank->regs->fallingdetect);
1233         __raw_writel(l2, bank->base + bank->regs->risingdetect);
1234
1235         bank->workaround_enabled = true;
1236
1237 update_gpio_context_count:
1238         if (bank->get_context_loss_count)
1239                 bank->context_loss_count =
1240                                 bank->get_context_loss_count(bank->dev);
1241
1242         _gpio_dbck_disable(bank);
1243         spin_unlock_irqrestore(&bank->lock, flags);
1244
1245         return 0;
1246 }
1247
1248 static int omap_gpio_runtime_resume(struct device *dev)
1249 {
1250         struct platform_device *pdev = to_platform_device(dev);
1251         struct gpio_bank *bank = platform_get_drvdata(pdev);
1252         int context_lost_cnt_after;
1253         u32 l = 0, gen, gen0, gen1;
1254         unsigned long flags;
1255
1256         spin_lock_irqsave(&bank->lock, flags);
1257         _gpio_dbck_enable(bank);
1258         if (!bank->enabled_non_wakeup_gpios || !bank->workaround_enabled) {
1259                 spin_unlock_irqrestore(&bank->lock, flags);
1260                 return 0;
1261         }
1262
1263         if (bank->get_context_loss_count) {
1264                 context_lost_cnt_after =
1265                         bank->get_context_loss_count(bank->dev);
1266                 if (context_lost_cnt_after != bank->context_loss_count ||
1267                                                 !context_lost_cnt_after) {
1268                         omap_gpio_restore_context(bank);
1269                 } else {
1270                         spin_unlock_irqrestore(&bank->lock, flags);
1271                         return 0;
1272                 }
1273         }
1274
1275         __raw_writel(bank->saved_fallingdetect,
1276                         bank->base + bank->regs->fallingdetect);
1277         __raw_writel(bank->saved_risingdetect,
1278                         bank->base + bank->regs->risingdetect);
1279         l = __raw_readl(bank->base + bank->regs->datain);
1280
1281         /*
1282          * Check if any of the non-wakeup interrupt GPIOs have changed
1283          * state.  If so, generate an IRQ by software.  This is
1284          * horribly racy, but it's the best we can do to work around
1285          * this silicon bug.
1286          */
1287         l ^= bank->saved_datain;
1288         l &= bank->enabled_non_wakeup_gpios;
1289
1290         /*
1291          * No need to generate IRQs for the rising edge for gpio IRQs
1292          * configured with falling edge only; and vice versa.
1293          */
1294         gen0 = l & bank->saved_fallingdetect;
1295         gen0 &= bank->saved_datain;
1296
1297         gen1 = l & bank->saved_risingdetect;
1298         gen1 &= ~(bank->saved_datain);
1299
1300         /* FIXME: Consider GPIO IRQs with level detections properly! */
1301         gen = l & (~(bank->saved_fallingdetect) & ~(bank->saved_risingdetect));
1302         /* Consider all GPIO IRQs needed to be updated */
1303         gen |= gen0 | gen1;
1304
1305         if (gen) {
1306                 u32 old0, old1;
1307
1308                 old0 = __raw_readl(bank->base + bank->regs->leveldetect0);
1309                 old1 = __raw_readl(bank->base + bank->regs->leveldetect1);
1310
1311                 if (cpu_is_omap24xx() || cpu_is_omap34xx()) {
1312                         __raw_writel(old0 | gen, bank->base +
1313                                                 bank->regs->leveldetect0);
1314                         __raw_writel(old1 | gen, bank->base +
1315                                                 bank->regs->leveldetect1);
1316                 }
1317
1318                 if (cpu_is_omap44xx()) {
1319                         __raw_writel(old0 | l, bank->base +
1320                                                 bank->regs->leveldetect0);
1321                         __raw_writel(old1 | l, bank->base +
1322                                                 bank->regs->leveldetect1);
1323                 }
1324                 __raw_writel(old0, bank->base + bank->regs->leveldetect0);
1325                 __raw_writel(old1, bank->base + bank->regs->leveldetect1);
1326         }
1327
1328         bank->workaround_enabled = false;
1329         spin_unlock_irqrestore(&bank->lock, flags);
1330
1331         return 0;
1332 }
1333 #endif /* CONFIG_PM_RUNTIME */
1334
1335 void omap2_gpio_prepare_for_idle(int pwr_mode)
1336 {
1337         struct gpio_bank *bank;
1338
1339         list_for_each_entry(bank, &omap_gpio_list, node) {
1340                 if (!bank->mod_usage || !bank->loses_context)
1341                         continue;
1342
1343                 bank->power_mode = pwr_mode;
1344
1345                 pm_runtime_put_sync_suspend(bank->dev);
1346         }
1347 }
1348
1349 void omap2_gpio_resume_after_idle(void)
1350 {
1351         struct gpio_bank *bank;
1352
1353         list_for_each_entry(bank, &omap_gpio_list, node) {
1354                 if (!bank->mod_usage || !bank->loses_context)
1355                         continue;
1356
1357                 pm_runtime_get_sync(bank->dev);
1358         }
1359 }
1360
1361 #if defined(CONFIG_PM_RUNTIME)
1362 static void omap_gpio_restore_context(struct gpio_bank *bank)
1363 {
1364         __raw_writel(bank->context.wake_en,
1365                                 bank->base + bank->regs->wkup_en);
1366         __raw_writel(bank->context.ctrl, bank->base + bank->regs->ctrl);
1367         __raw_writel(bank->context.leveldetect0,
1368                                 bank->base + bank->regs->leveldetect0);
1369         __raw_writel(bank->context.leveldetect1,
1370                                 bank->base + bank->regs->leveldetect1);
1371         __raw_writel(bank->context.risingdetect,
1372                                 bank->base + bank->regs->risingdetect);
1373         __raw_writel(bank->context.fallingdetect,
1374                                 bank->base + bank->regs->fallingdetect);
1375         if (bank->regs->set_dataout && bank->regs->clr_dataout)
1376                 __raw_writel(bank->context.dataout,
1377                                 bank->base + bank->regs->set_dataout);
1378         else
1379                 __raw_writel(bank->context.dataout,
1380                                 bank->base + bank->regs->dataout);
1381         __raw_writel(bank->context.oe, bank->base + bank->regs->direction);
1382
1383         if (bank->dbck_enable_mask) {
1384                 __raw_writel(bank->context.debounce, bank->base +
1385                                         bank->regs->debounce);
1386                 __raw_writel(bank->context.debounce_en,
1387                                         bank->base + bank->regs->debounce_en);
1388         }
1389
1390         __raw_writel(bank->context.irqenable1,
1391                                 bank->base + bank->regs->irqenable);
1392         __raw_writel(bank->context.irqenable2,
1393                                 bank->base + bank->regs->irqenable2);
1394 }
1395 #endif /* CONFIG_PM_RUNTIME */
1396 #else
1397 #define omap_gpio_suspend NULL
1398 #define omap_gpio_resume NULL
1399 #define omap_gpio_runtime_suspend NULL
1400 #define omap_gpio_runtime_resume NULL
1401 #endif
1402
1403 static const struct dev_pm_ops gpio_pm_ops = {
1404         SET_SYSTEM_SLEEP_PM_OPS(omap_gpio_suspend, omap_gpio_resume)
1405         SET_RUNTIME_PM_OPS(omap_gpio_runtime_suspend, omap_gpio_runtime_resume,
1406                                                                         NULL)
1407 };
1408
1409 #if defined(CONFIG_OF)
1410 static struct omap_gpio_reg_offs omap2_gpio_regs = {
1411         .revision =             OMAP24XX_GPIO_REVISION,
1412         .direction =            OMAP24XX_GPIO_OE,
1413         .datain =               OMAP24XX_GPIO_DATAIN,
1414         .dataout =              OMAP24XX_GPIO_DATAOUT,
1415         .set_dataout =          OMAP24XX_GPIO_SETDATAOUT,
1416         .clr_dataout =          OMAP24XX_GPIO_CLEARDATAOUT,
1417         .irqstatus =            OMAP24XX_GPIO_IRQSTATUS1,
1418         .irqstatus2 =           OMAP24XX_GPIO_IRQSTATUS2,
1419         .irqenable =            OMAP24XX_GPIO_IRQENABLE1,
1420         .irqenable2 =           OMAP24XX_GPIO_IRQENABLE2,
1421         .set_irqenable =        OMAP24XX_GPIO_SETIRQENABLE1,
1422         .clr_irqenable =        OMAP24XX_GPIO_CLEARIRQENABLE1,
1423         .debounce =             OMAP24XX_GPIO_DEBOUNCE_VAL,
1424         .debounce_en =          OMAP24XX_GPIO_DEBOUNCE_EN,
1425         .ctrl =                 OMAP24XX_GPIO_CTRL,
1426         .wkup_en =              OMAP24XX_GPIO_WAKE_EN,
1427         .leveldetect0 =         OMAP24XX_GPIO_LEVELDETECT0,
1428         .leveldetect1 =         OMAP24XX_GPIO_LEVELDETECT1,
1429         .risingdetect =         OMAP24XX_GPIO_RISINGDETECT,
1430         .fallingdetect =        OMAP24XX_GPIO_FALLINGDETECT,
1431 };
1432
1433 static struct omap_gpio_reg_offs omap4_gpio_regs = {
1434         .revision =             OMAP4_GPIO_REVISION,
1435         .direction =            OMAP4_GPIO_OE,
1436         .datain =               OMAP4_GPIO_DATAIN,
1437         .dataout =              OMAP4_GPIO_DATAOUT,
1438         .set_dataout =          OMAP4_GPIO_SETDATAOUT,
1439         .clr_dataout =          OMAP4_GPIO_CLEARDATAOUT,
1440         .irqstatus =            OMAP4_GPIO_IRQSTATUS0,
1441         .irqstatus2 =           OMAP4_GPIO_IRQSTATUS1,
1442         .irqenable =            OMAP4_GPIO_IRQSTATUSSET0,
1443         .irqenable2 =           OMAP4_GPIO_IRQSTATUSSET1,
1444         .set_irqenable =        OMAP4_GPIO_IRQSTATUSSET0,
1445         .clr_irqenable =        OMAP4_GPIO_IRQSTATUSCLR0,
1446         .debounce =             OMAP4_GPIO_DEBOUNCINGTIME,
1447         .debounce_en =          OMAP4_GPIO_DEBOUNCENABLE,
1448         .ctrl =                 OMAP4_GPIO_CTRL,
1449         .wkup_en =              OMAP4_GPIO_IRQWAKEN0,
1450         .leveldetect0 =         OMAP4_GPIO_LEVELDETECT0,
1451         .leveldetect1 =         OMAP4_GPIO_LEVELDETECT1,
1452         .risingdetect =         OMAP4_GPIO_RISINGDETECT,
1453         .fallingdetect =        OMAP4_GPIO_FALLINGDETECT,
1454 };
1455
1456 static struct omap_gpio_platform_data omap2_pdata = {
1457         .regs = &omap2_gpio_regs,
1458         .bank_width = 32,
1459         .dbck_flag = false,
1460 };
1461
1462 static struct omap_gpio_platform_data omap3_pdata = {
1463         .regs = &omap2_gpio_regs,
1464         .bank_width = 32,
1465         .dbck_flag = true,
1466 };
1467
1468 static struct omap_gpio_platform_data omap4_pdata = {
1469         .regs = &omap4_gpio_regs,
1470         .bank_width = 32,
1471         .dbck_flag = true,
1472 };
1473
1474 static const struct of_device_id omap_gpio_match[] = {
1475         {
1476                 .compatible = "ti,omap4-gpio",
1477                 .data = &omap4_pdata,
1478         },
1479         {
1480                 .compatible = "ti,omap3-gpio",
1481                 .data = &omap3_pdata,
1482         },
1483         {
1484                 .compatible = "ti,omap2-gpio",
1485                 .data = &omap2_pdata,
1486         },
1487         { },
1488 };
1489 MODULE_DEVICE_TABLE(of, omap_gpio_match);
1490 #endif
1491
1492 static struct platform_driver omap_gpio_driver = {
1493         .probe          = omap_gpio_probe,
1494         .driver         = {
1495                 .name   = "omap_gpio",
1496                 .pm     = &gpio_pm_ops,
1497                 .of_match_table = of_match_ptr(omap_gpio_match),
1498         },
1499 };
1500
1501 /*
1502  * gpio driver register needs to be done before
1503  * machine_init functions access gpio APIs.
1504  * Hence omap_gpio_drv_reg() is a postcore_initcall.
1505  */
1506 static int __init omap_gpio_drv_reg(void)
1507 {
1508         return platform_driver_register(&omap_gpio_driver);
1509 }
1510 postcore_initcall(omap_gpio_drv_reg);