drivers/gpu/drm/amd/amdgpu/amdgpu.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __AMDGPU_H__
  29 #define __AMDGPU_H__
  30
  31 #include <linux/atomic.h>
  32 #include <linux/wait.h>
  33 #include <linux/list.h>
  34 #include <linux/kref.h>
  35 #include <linux/rbtree.h>
  36 #include <linux/hashtable.h>
  37 #include <linux/dma-fence.h>
  38
  39 #include <ttm/ttm_bo_api.h>
  40 #include <ttm/ttm_bo_driver.h>
  41 #include <ttm/ttm_placement.h>
  42 #include <ttm/ttm_module.h>
  43 #include <ttm/ttm_execbuf_util.h>
  44
  45 #include <drm/drmP.h>
  46 #include <drm/drm_gem.h>
  47 #include <drm/amdgpu_drm.h>
  48
  49 #include "amd_shared.h"
  50 #include "amdgpu_mode.h"
  51 #include "amdgpu_ih.h"
  52 #include "amdgpu_irq.h"
  53 #include "amdgpu_ucode.h"
  54 #include "amdgpu_ttm.h"
  55 #include "amdgpu_psp.h"
  56 #include "amdgpu_gds.h"
  57 #include "amdgpu_sync.h"
  58 #include "amdgpu_ring.h"
  59 #include "amdgpu_vm.h"
  60 #include "amd_powerplay.h"
  61 #include "amdgpu_dpm.h"
  62 #include "amdgpu_acp.h"
  63 #include "amdgpu_uvd.h"
  64 #include "amdgpu_vce.h"
  65
  66 #include "gpu_scheduler.h"
  67 #include "amdgpu_virt.h"
  68
  69 /*
  70  * Modules parameters.
  71  */
  72 extern int amdgpu_modeset;
  73 extern int amdgpu_vram_limit;
  74 extern int amdgpu_gart_size;
  75 extern int amdgpu_moverate;
  76 extern int amdgpu_benchmarking;
  77 extern int amdgpu_testing;
  78 extern int amdgpu_audio;
  79 extern int amdgpu_disp_priority;
  80 extern int amdgpu_hw_i2c;
  81 extern int amdgpu_pcie_gen2;
  82 extern int amdgpu_msi;
  83 extern int amdgpu_lockup_timeout;
  84 extern int amdgpu_dpm;
  85 extern int amdgpu_fw_load_type;
  86 extern int amdgpu_aspm;
  87 extern int amdgpu_runtime_pm;
  88 extern unsigned amdgpu_ip_block_mask;
  89 extern int amdgpu_bapm;
  90 extern int amdgpu_deep_color;
  91 extern int amdgpu_vm_size;
  92 extern int amdgpu_vm_block_size;
  93 extern int amdgpu_vm_fault_stop;
  94 extern int amdgpu_vm_debug;
  95 extern int amdgpu_sched_jobs;
  96 extern int amdgpu_sched_hw_submission;
  97 extern int amdgpu_no_evict;
  98 extern int amdgpu_direct_gma_size;
  99 extern unsigned amdgpu_pcie_gen_cap;
 100 extern unsigned amdgpu_pcie_lane_cap;
 101 extern unsigned amdgpu_cg_mask;
 102 extern unsigned amdgpu_pg_mask;
 103 extern char *amdgpu_disable_cu;
 104 extern char *amdgpu_virtual_display;
 105 extern unsigned amdgpu_pp_feature_mask;
 106 extern int amdgpu_vram_page_split;
 107 extern int amdgpu_ngg;
 108 extern int amdgpu_prim_buf_per_se;
 109 extern int amdgpu_pos_buf_per_se;
 110 extern int amdgpu_cntl_sb_buf_per_se;
 111 extern int amdgpu_param_buf_per_se;
 112
 113 #define AMDGPU_WAIT_IDLE_TIMEOUT_IN_MS          3000
 114 #define AMDGPU_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
 115 #define AMDGPU_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
 116 /* AMDGPU_IB_POOL_SIZE must be a power of 2 */
 117 #define AMDGPU_IB_POOL_SIZE                     16
 118 #define AMDGPU_DEBUGFS_MAX_COMPONENTS           32
 119 #define AMDGPUFB_CONN_LIMIT                     4
 120 #define AMDGPU_BIOS_NUM_SCRATCH                 16
 121
 122 /* max number of IP instances */
 123 #define AMDGPU_MAX_SDMA_INSTANCES               2
 124
 125 /* max number of VMHUB */
 126 #define AMDGPU_MAX_VMHUBS                       2
 127 #define AMDGPU_MMHUB                            0
 128 #define AMDGPU_GFXHUB                           1
 129
 130 /* hardcode that limit for now */
 131 #define AMDGPU_VA_RESERVED_SIZE                 (8 << 20)
 132
 133 /* hard reset data */
 134 #define AMDGPU_ASIC_RESET_DATA                  0x39d5e86b
 135
 136 /* reset flags */
 137 #define AMDGPU_RESET_GFX                        (1 << 0)
 138 #define AMDGPU_RESET_COMPUTE                    (1 << 1)
 139 #define AMDGPU_RESET_DMA                        (1 << 2)
 140 #define AMDGPU_RESET_CP                         (1 << 3)
 141 #define AMDGPU_RESET_GRBM                       (1 << 4)
 142 #define AMDGPU_RESET_DMA1                       (1 << 5)
 143 #define AMDGPU_RESET_RLC                        (1 << 6)
 144 #define AMDGPU_RESET_SEM                        (1 << 7)
 145 #define AMDGPU_RESET_IH                         (1 << 8)
 146 #define AMDGPU_RESET_VMC                        (1 << 9)
 147 #define AMDGPU_RESET_MC                         (1 << 10)
 148 #define AMDGPU_RESET_DISPLAY                    (1 << 11)
 149 #define AMDGPU_RESET_UVD                        (1 << 12)
 150 #define AMDGPU_RESET_VCE                        (1 << 13)
 151 #define AMDGPU_RESET_VCE1                       (1 << 14)
 152
 153 /* GFX current status */
 154 #define AMDGPU_GFX_NORMAL_MODE                  0x00000000L
 155 #define AMDGPU_GFX_SAFE_MODE                    0x00000001L
 156 #define AMDGPU_GFX_PG_DISABLED_MODE             0x00000002L
 157 #define AMDGPU_GFX_CG_DISABLED_MODE             0x00000004L
 158 #define AMDGPU_GFX_LBPW_DISABLED_MODE           0x00000008L
 159
 160 /* max cursor sizes (in pixels) */
 161 #define CIK_CURSOR_WIDTH 128
 162 #define CIK_CURSOR_HEIGHT 128
 163
 164 struct amdgpu_device;
 165 struct amdgpu_ib;
 166 struct amdgpu_cs_parser;
 167 struct amdgpu_job;
 168 struct amdgpu_irq_src;
 169 struct amdgpu_fpriv;
 170
 171 enum amdgpu_cp_irq {
 172         AMDGPU_CP_IRQ_GFX_EOP = 0,
 173         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE0_EOP,
 174         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE1_EOP,
 175         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE2_EOP,
 176         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE3_EOP,
 177         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE0_EOP,
 178         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE1_EOP,
 179         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE2_EOP,
 180         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE3_EOP,
 181
 182         AMDGPU_CP_IRQ_LAST
 183 };
 184
 185 enum amdgpu_sdma_irq {
 186         AMDGPU_SDMA_IRQ_TRAP0 = 0,
 187         AMDGPU_SDMA_IRQ_TRAP1,
 188
 189         AMDGPU_SDMA_IRQ_LAST
 190 };
 191
 192 enum amdgpu_thermal_irq {
 193         AMDGPU_THERMAL_IRQ_LOW_TO_HIGH = 0,
 194         AMDGPU_THERMAL_IRQ_HIGH_TO_LOW,
 195
 196         AMDGPU_THERMAL_IRQ_LAST
 197 };
 198
 199 enum amdgpu_kiq_irq {
 200         AMDGPU_CP_KIQ_IRQ_DRIVER0 = 0,
 201         AMDGPU_CP_KIQ_IRQ_LAST
 202 };
 203
 204 int amdgpu_set_clockgating_state(struct amdgpu_device *adev,
 205                                   enum amd_ip_block_type block_type,
 206                                   enum amd_clockgating_state state);
 207 int amdgpu_set_powergating_state(struct amdgpu_device *adev,
 208                                   enum amd_ip_block_type block_type,
 209                                   enum amd_powergating_state state);
 210 void amdgpu_get_clockgating_state(struct amdgpu_device *adev, u32 *flags);
 211 int amdgpu_wait_for_idle(struct amdgpu_device *adev,
 212                          enum amd_ip_block_type block_type);
 213 bool amdgpu_is_idle(struct amdgpu_device *adev,
 214                     enum amd_ip_block_type block_type);
 215
 216 #define AMDGPU_MAX_IP_NUM 16
 217
 218 struct amdgpu_ip_block_status {
 219         bool valid;
 220         bool sw;
 221         bool hw;
 222         bool late_initialized;
 223         bool hang;
 224 };
 225
 226 struct amdgpu_ip_block_version {
 227         const enum amd_ip_block_type type;
 228         const u32 major;
 229         const u32 minor;
 230         const u32 rev;
 231         const struct amd_ip_funcs *funcs;
 232 };
 233
 234 struct amdgpu_ip_block {
 235         struct amdgpu_ip_block_status status;
 236         const struct amdgpu_ip_block_version *version;
 237 };
 238
 239 int amdgpu_ip_block_version_cmp(struct amdgpu_device *adev,
 240                                 enum amd_ip_block_type type,
 241                                 u32 major, u32 minor);
 242
 243 struct amdgpu_ip_block * amdgpu_get_ip_block(struct amdgpu_device *adev,
 244                                              enum amd_ip_block_type type);
 245
 246 int amdgpu_ip_block_add(struct amdgpu_device *adev,
 247                         const struct amdgpu_ip_block_version *ip_block_version);
 248
 249 /* provided by hw blocks that can move/clear data.  e.g., gfx or sdma */
 250 struct amdgpu_buffer_funcs {
 251         /* maximum bytes in a single operation */
 252         uint32_t        copy_max_bytes;
 253
 254         /* number of dw to reserve per operation */
 255         unsigned        copy_num_dw;
 256
 257         /* used for buffer migration */
 258         void (*emit_copy_buffer)(struct amdgpu_ib *ib,
 259                                  /* src addr in bytes */
 260                                  uint64_t src_offset,
 261                                  /* dst addr in bytes */
 262                                  uint64_t dst_offset,
 263                                  /* number of byte to transfer */
 264                                  uint32_t byte_count);
 265
 266         /* maximum bytes in a single operation */
 267         uint32_t        fill_max_bytes;
 268
 269         /* number of dw to reserve per operation */
 270         unsigned        fill_num_dw;
 271
 272         /* used for buffer clearing */
 273         void (*emit_fill_buffer)(struct amdgpu_ib *ib,
 274                                  /* value to write to memory */
 275                                  uint32_t src_data,
 276                                  /* dst addr in bytes */
 277                                  uint64_t dst_offset,
 278                                  /* number of byte to fill */
 279                                  uint32_t byte_count);
 280 };
 281
 282 /* provided by hw blocks that can write ptes, e.g., sdma */
 283 struct amdgpu_vm_pte_funcs {
 284         /* copy pte entries from GART */
 285         void (*copy_pte)(struct amdgpu_ib *ib,
 286                          uint64_t pe, uint64_t src,
 287                          unsigned count);
 288         /* write pte one entry at a time with addr mapping */
 289         void (*write_pte)(struct amdgpu_ib *ib, uint64_t pe,
 290                           uint64_t value, unsigned count,
 291                           uint32_t incr);
 292         /* for linear pte/pde updates without addr mapping */
 293         void (*set_pte_pde)(struct amdgpu_ib *ib,
 294                             uint64_t pe,
 295                             uint64_t addr, unsigned count,
 296                             uint32_t incr, uint64_t flags);
 297 };
 298
 299 /* provided by the gmc block */
 300 struct amdgpu_gart_funcs {
 301         /* flush the vm tlb via mmio */
 302         void (*flush_gpu_tlb)(struct amdgpu_device *adev,
 303                               uint32_t vmid);
 304         /* write pte/pde updates using the cpu */
 305         int (*set_pte_pde)(struct amdgpu_device *adev,
 306                            void *cpu_pt_addr, /* cpu addr of page table */
 307                            uint32_t gpu_page_idx, /* pte/pde to update */
 308                            uint64_t addr, /* addr to write into pte/pde */
 309                            uint64_t flags); /* access flags */
 310         /* enable/disable PRT support */
 311         void (*set_prt)(struct amdgpu_device *adev, bool enable);
 312         /* set pte flags based per asic */
 313         uint64_t (*get_vm_pte_flags)(struct amdgpu_device *adev,
 314                                      uint32_t flags);
 315 };
 316
 317 /* provided by the mc block */
 318 struct amdgpu_mc_funcs {
 319         /* adjust mc addr in fb for APU case */
 320         u64 (*adjust_mc_addr)(struct amdgpu_device *adev, u64 addr);
 321 };
 322
 323 /* provided by the ih block */
 324 struct amdgpu_ih_funcs {
 325         /* ring read/write ptr handling, called from interrupt context */
 326         u32 (*get_wptr)(struct amdgpu_device *adev);
 327         void (*decode_iv)(struct amdgpu_device *adev,
 328                           struct amdgpu_iv_entry *entry);
 329         void (*set_rptr)(struct amdgpu_device *adev);
 330 };
 331
 332 /*
 333  * BIOS.
 334  */
 335 bool amdgpu_get_bios(struct amdgpu_device *adev);
 336 bool amdgpu_read_bios(struct amdgpu_device *adev);
 337
 338 /*
 339  * Dummy page
 340  */
 341 struct amdgpu_dummy_page {
 342         struct page     *page;
 343         dma_addr_t      addr;
 344 };
 345 int amdgpu_dummy_page_init(struct amdgpu_device *adev);
 346 void amdgpu_dummy_page_fini(struct amdgpu_device *adev);
 347
 348
 349 /*
 350  * Clocks
 351  */
 352
 353 #define AMDGPU_MAX_PPLL 3
 354
 355 struct amdgpu_clock {
 356         struct amdgpu_pll ppll[AMDGPU_MAX_PPLL];
 357         struct amdgpu_pll spll;
 358         struct amdgpu_pll mpll;
 359         /* 10 Khz units */
 360         uint32_t default_mclk;
 361         uint32_t default_sclk;
 362         uint32_t default_dispclk;
 363         uint32_t current_dispclk;
 364         uint32_t dp_extclk;
 365         uint32_t max_pixel_clock;
 366 };
 367
 368 /*
 369  * BO.
 370  */
 371 struct amdgpu_bo_list_entry {
 372         struct amdgpu_bo                *robj;
 373         struct ttm_validate_buffer      tv;
 374         struct amdgpu_bo_va             *bo_va;
 375         uint32_t                        priority;
 376         struct page                     **user_pages;
 377         int                             user_invalidated;
 378 };
 379
 380 struct amdgpu_bo_va_mapping {
 381         struct list_head                list;
 382         struct rb_node                  rb;
 383         uint64_t                        start;
 384         uint64_t                        last;
 385         uint64_t                        __subtree_last;
 386         uint64_t                        offset;
 387         uint64_t                        flags;
 388 };
 389
 390 /* bo virtual addresses in a specific vm */
 391 struct amdgpu_bo_va {
 392         /* protected by bo being reserved */
 393         struct list_head                bo_list;
 394         struct dma_fence                *last_pt_update;
 395         unsigned                        ref_count;
 396
 397         /* protected by vm mutex and spinlock */
 398         struct list_head                vm_status;
 399
 400         /* mappings for this bo_va */
 401         struct list_head                invalids;
 402         struct list_head                valids;
 403
 404         /* constant after initialization */
 405         struct amdgpu_vm                *vm;
 406         struct amdgpu_bo                *bo;
 407 };
 408
 409 #define AMDGPU_GEM_DOMAIN_MAX           0x3
 410
 411 struct amdgpu_bo {
 412         /* Protected by tbo.reserved */
 413         u32                             prefered_domains;
 414         u32                             allowed_domains;
 415         struct ttm_place                placements[AMDGPU_GEM_DOMAIN_MAX + 1];
 416         struct ttm_placement            placement;
 417         struct ttm_buffer_object        tbo;
 418         struct ttm_bo_kmap_obj          kmap;
 419         u64                             flags;
 420         unsigned                        pin_count;
 421         void                            *kptr;
 422         u64                             tiling_flags;
 423         u64                             metadata_flags;
 424         void                            *metadata;
 425         u32                             metadata_size;
 426         unsigned                        prime_shared_count;
 427         /* list of all virtual address to which this bo
 428          * is associated to
 429          */
 430         struct list_head                va;
 431         /* Constant after initialization */
 432         struct drm_gem_object           gem_base;
 433         struct amdgpu_bo                *parent;
 434         struct amdgpu_bo                *shadow;
 435
 436         struct ttm_bo_kmap_obj          dma_buf_vmap;
 437         struct amdgpu_mn                *mn;
 438         struct list_head                mn_list;
 439         struct list_head                shadow_list;
 440 };
 441 #define gem_to_amdgpu_bo(gobj) container_of((gobj), struct amdgpu_bo, gem_base)
 442
 443 void amdgpu_gem_object_free(struct drm_gem_object *obj);
 444 int amdgpu_gem_object_open(struct drm_gem_object *obj,
 445                                 struct drm_file *file_priv);
 446 void amdgpu_gem_object_close(struct drm_gem_object *obj,
 447                                 struct drm_file *file_priv);
 448 unsigned long amdgpu_gem_timeout(uint64_t timeout_ns);
 449 struct sg_table *amdgpu_gem_prime_get_sg_table(struct drm_gem_object *obj);
 450 struct drm_gem_object *
 451 amdgpu_gem_prime_import_sg_table(struct drm_device *dev,
 452                                  struct dma_buf_attachment *attach,
 453                                  struct sg_table *sg);
 454 struct dma_buf *amdgpu_gem_prime_export(struct drm_device *dev,
 455                                         struct drm_gem_object *gobj,
 456                                         int flags);
 457 int amdgpu_gem_prime_pin(struct drm_gem_object *obj);
 458 void amdgpu_gem_prime_unpin(struct drm_gem_object *obj);
 459 struct reservation_object *amdgpu_gem_prime_res_obj(struct drm_gem_object *);
 460 void *amdgpu_gem_prime_vmap(struct drm_gem_object *obj);
 461 void amdgpu_gem_prime_vunmap(struct drm_gem_object *obj, void *vaddr);
 462 int amdgpu_gem_debugfs_init(struct amdgpu_device *adev);
 463
 464 /* sub-allocation manager, it has to be protected by another lock.
 465  * By conception this is an helper for other part of the driver
 466  * like the indirect buffer or semaphore, which both have their
 467  * locking.
 468  *
 469  * Principe is simple, we keep a list of sub allocation in offset
 470  * order (first entry has offset == 0, last entry has the highest
 471  * offset).
 472  *
 473  * When allocating new object we first check if there is room at
 474  * the end total_size - (last_object_offset + last_object_size) >=
 475  * alloc_size. If so we allocate new object there.
 476  *
 477  * When there is not enough room at the end, we start waiting for
 478  * each sub object until we reach object_offset+object_size >=
 479  * alloc_size, this object then become the sub object we return.
 480  *
 481  * Alignment can't be bigger than page size.
 482  *
 483  * Hole are not considered for allocation to keep things simple.
 484  * Assumption is that there won't be hole (all object on same
 485  * alignment).
 486  */
 487
 488 #define AMDGPU_SA_NUM_FENCE_LISTS       32
 489
 490 struct amdgpu_sa_manager {
 491         wait_queue_head_t       wq;
 492         struct amdgpu_bo        *bo;
 493         struct list_head        *hole;
 494         struct list_head        flist[AMDGPU_SA_NUM_FENCE_LISTS];
 495         struct list_head        olist;
 496         unsigned                size;
 497         uint64_t                gpu_addr;
 498         void                    *cpu_ptr;
 499         uint32_t                domain;
 500         uint32_t                align;
 501 };
 502
 503 /* sub-allocation buffer */
 504 struct amdgpu_sa_bo {
 505         struct list_head                olist;
 506         struct list_head                flist;
 507         struct amdgpu_sa_manager        *manager;
 508         unsigned                        soffset;
 509         unsigned                        eoffset;
 510         struct dma_fence                *fence;
 511 };
 512
 513 /*
 514  * GEM objects.
 515  */
 516 void amdgpu_gem_force_release(struct amdgpu_device *adev);
 517 int amdgpu_gem_object_create(struct amdgpu_device *adev, unsigned long size,
 518                                 int alignment, u32 initial_domain,
 519                                 u64 flags, bool kernel,
 520                                 struct drm_gem_object **obj);
 521
 522 int amdgpu_mode_dumb_create(struct drm_file *file_priv,
 523                             struct drm_device *dev,
 524                             struct drm_mode_create_dumb *args);
 525 int amdgpu_mode_dumb_mmap(struct drm_file *filp,
 526                           struct drm_device *dev,
 527                           uint32_t handle, uint64_t *offset_p);
 528 int amdgpu_fence_slab_init(void);
 529 void amdgpu_fence_slab_fini(void);
 530
 531 /*
 532  * GART structures, functions & helpers
 533  */
 534 struct amdgpu_mc;
 535
 536 #define AMDGPU_GPU_PAGE_SIZE 4096
 537 #define AMDGPU_GPU_PAGE_MASK (AMDGPU_GPU_PAGE_SIZE - 1)
 538 #define AMDGPU_GPU_PAGE_SHIFT 12
 539 #define AMDGPU_GPU_PAGE_ALIGN(a) (((a) + AMDGPU_GPU_PAGE_MASK) & ~AMDGPU_GPU_PAGE_MASK)
 540
 541 struct amdgpu_gart {
 542         dma_addr_t                      table_addr;
 543         struct amdgpu_bo                *robj;
 544         void                            *ptr;
 545         unsigned                        num_gpu_pages;
 546         unsigned                        num_cpu_pages;
 547         unsigned                        table_size;
 548 #ifdef CONFIG_DRM_AMDGPU_GART_DEBUGFS
 549         struct page                     **pages;
 550 #endif
 551         bool                            ready;
 552
 553         /* Asic default pte flags */
 554         uint64_t                        gart_pte_flags;
 555
 556         const struct amdgpu_gart_funcs *gart_funcs;
 557 };
 558
 559 int amdgpu_gart_table_ram_alloc(struct amdgpu_device *adev);
 560 void amdgpu_gart_table_ram_free(struct amdgpu_device *adev);
 561 int amdgpu_gart_table_vram_alloc(struct amdgpu_device *adev);
 562 void amdgpu_gart_table_vram_free(struct amdgpu_device *adev);
 563 int amdgpu_gart_table_vram_pin(struct amdgpu_device *adev);
 564 void amdgpu_gart_table_vram_unpin(struct amdgpu_device *adev);
 565 int amdgpu_gart_init(struct amdgpu_device *adev);
 566 void amdgpu_gart_fini(struct amdgpu_device *adev);
 567 void amdgpu_gart_unbind(struct amdgpu_device *adev, uint64_t offset,
 568                         int pages);
 569 int amdgpu_gart_bind(struct amdgpu_device *adev, uint64_t offset,
 570                      int pages, struct page **pagelist,
 571                      dma_addr_t *dma_addr, uint64_t flags);
 572 int amdgpu_ttm_recover_gart(struct amdgpu_device *adev);
 573
 574 /*
 575  * VMHUB structures, functions & helpers
 576  */
 577 struct amdgpu_vmhub {
 578         uint32_t        ctx0_ptb_addr_lo32;
 579         uint32_t        ctx0_ptb_addr_hi32;
 580         uint32_t        vm_inv_eng0_req;
 581         uint32_t        vm_inv_eng0_ack;
 582         uint32_t        vm_context0_cntl;
 583         uint32_t        vm_l2_pro_fault_status;
 584         uint32_t        vm_l2_pro_fault_cntl;
 585         uint32_t        (*get_invalidate_req)(unsigned int vm_id);
 586         uint32_t        (*get_vm_protection_bits)(void);
 587 };
 588
 589 /*
 590  * GPU MC structures, functions & helpers
 591  */
 592 struct amdgpu_mc {
 593         resource_size_t         aper_size;
 594         resource_size_t         aper_base;
 595         resource_size_t         agp_base;
 596         /* for some chips with <= 32MB we need to lie
 597          * about vram size near mc fb location */
 598         u64                     mc_vram_size;
 599         u64                     visible_vram_size;
 600         u64                     gtt_size;
 601         u64                     gtt_start;
 602         u64                     gtt_end;
 603         u64                     vram_start;
 604         u64                     vram_end;
 605         unsigned                vram_width;
 606         u64                     real_vram_size;
 607         int                     vram_mtrr;
 608         u64                     gtt_base_align;
 609         u64                     mc_mask;
 610         const struct firmware   *fw;    /* MC firmware */
 611         uint32_t                fw_version;
 612         struct amdgpu_irq_src   vm_fault;
 613         uint32_t                vram_type;
 614         uint32_t                srbm_soft_reset;
 615         struct amdgpu_mode_mc_save save;
 616         bool                    prt_warning;
 617         /* apertures */
 618         u64                                     shared_aperture_start;
 619         u64                                     shared_aperture_end;
 620         u64                                     private_aperture_start;
 621         u64                                     private_aperture_end;
 622         /* protects concurrent invalidation */
 623         spinlock_t              invalidate_lock;
 624         const struct amdgpu_mc_funcs *mc_funcs;
 625 };
 626
 627 /*
 628  * GPU doorbell structures, functions & helpers
 629  */
 630 typedef enum _AMDGPU_DOORBELL_ASSIGNMENT
 631 {
 632         AMDGPU_DOORBELL_KIQ                     = 0x000,
 633         AMDGPU_DOORBELL_HIQ                     = 0x001,
 634         AMDGPU_DOORBELL_DIQ                     = 0x002,
 635         AMDGPU_DOORBELL_MEC_RING0               = 0x010,
 636         AMDGPU_DOORBELL_MEC_RING1               = 0x011,
 637         AMDGPU_DOORBELL_MEC_RING2               = 0x012,
 638         AMDGPU_DOORBELL_MEC_RING3               = 0x013,
 639         AMDGPU_DOORBELL_MEC_RING4               = 0x014,
 640         AMDGPU_DOORBELL_MEC_RING5               = 0x015,
 641         AMDGPU_DOORBELL_MEC_RING6               = 0x016,
 642         AMDGPU_DOORBELL_MEC_RING7               = 0x017,
 643         AMDGPU_DOORBELL_GFX_RING0               = 0x020,
 644         AMDGPU_DOORBELL_sDMA_ENGINE0            = 0x1E0,
 645         AMDGPU_DOORBELL_sDMA_ENGINE1            = 0x1E1,
 646         AMDGPU_DOORBELL_IH                      = 0x1E8,
 647         AMDGPU_DOORBELL_MAX_ASSIGNMENT          = 0x3FF,
 648         AMDGPU_DOORBELL_INVALID                 = 0xFFFF
 649 } AMDGPU_DOORBELL_ASSIGNMENT;
 650
 651 struct amdgpu_doorbell {
 652         /* doorbell mmio */
 653         resource_size_t         base;
 654         resource_size_t         size;
 655         u32 __iomem             *ptr;
 656         u32                     num_doorbells;  /* Number of doorbells actually reserved for amdgpu. */
 657 };
 658
 659 /*
 660  * 64bit doorbell, offset are in QWORD, occupy 2KB doorbell space
 661  */
 662 typedef enum _AMDGPU_DOORBELL64_ASSIGNMENT
 663 {
 664         /*
 665          * All compute related doorbells: kiq, hiq, diq, traditional compute queue, user queue, should locate in
 666          * a continues range so that programming CP_MEC_DOORBELL_RANGE_LOWER/UPPER can cover this range.
 667          *  Compute related doorbells are allocated from 0x00 to 0x8a
 668          */
 669
 670
 671         /* kernel scheduling */
 672         AMDGPU_DOORBELL64_KIQ                     = 0x00,
 673
 674         /* HSA interface queue and debug queue */
 675         AMDGPU_DOORBELL64_HIQ                     = 0x01,
 676         AMDGPU_DOORBELL64_DIQ                     = 0x02,
 677
 678         /* Compute engines */
 679         AMDGPU_DOORBELL64_MEC_RING0               = 0x03,
 680         AMDGPU_DOORBELL64_MEC_RING1               = 0x04,
 681         AMDGPU_DOORBELL64_MEC_RING2               = 0x05,
 682         AMDGPU_DOORBELL64_MEC_RING3               = 0x06,
 683         AMDGPU_DOORBELL64_MEC_RING4               = 0x07,
 684         AMDGPU_DOORBELL64_MEC_RING5               = 0x08,
 685         AMDGPU_DOORBELL64_MEC_RING6               = 0x09,
 686         AMDGPU_DOORBELL64_MEC_RING7               = 0x0a,
 687
 688         /* User queue doorbell range (128 doorbells) */
 689         AMDGPU_DOORBELL64_USERQUEUE_START         = 0x0b,
 690         AMDGPU_DOORBELL64_USERQUEUE_END           = 0x8a,
 691
 692         /* Graphics engine */
 693         AMDGPU_DOORBELL64_GFX_RING0               = 0x8b,
 694
 695         /*
 696          * Other graphics doorbells can be allocated here: from 0x8c to 0xef
 697          * Graphics voltage island aperture 1
 698          * default non-graphics QWORD index is 0xF0 - 0xFF inclusive
 699          */
 700
 701         /* sDMA engines */
 702         AMDGPU_DOORBELL64_sDMA_ENGINE0            = 0xF0,
 703         AMDGPU_DOORBELL64_sDMA_HI_PRI_ENGINE0     = 0xF1,
 704         AMDGPU_DOORBELL64_sDMA_ENGINE1            = 0xF2,
 705         AMDGPU_DOORBELL64_sDMA_HI_PRI_ENGINE1     = 0xF3,
 706
 707         /* Interrupt handler */
 708         AMDGPU_DOORBELL64_IH                      = 0xF4,  /* For legacy interrupt ring buffer */
 709         AMDGPU_DOORBELL64_IH_RING1                = 0xF5,  /* For page migration request log */
 710         AMDGPU_DOORBELL64_IH_RING2                = 0xF6,  /* For page migration translation/invalidation log */
 711
 712         /* VCN engine use 32 bits doorbell  */
 713         AMDGPU_DOORBELL64_VCN0_1                  = 0xF8, /* lower 32 bits for VNC0 and upper 32 bits for VNC1 */
 714         AMDGPU_DOORBELL64_VCN2_3                  = 0xF9,
 715         AMDGPU_DOORBELL64_VCN4_5                  = 0xFA,
 716         AMDGPU_DOORBELL64_VCN6_7                  = 0xFB,
 717
 718         /* overlap the doorbell assignment with VCN as they are  mutually exclusive
 719          * VCE engine's doorbell is 32 bit and two VCE ring share one QWORD
 720          */
 721         AMDGPU_DOORBELL64_RING0_1                 = 0xF8,
 722         AMDGPU_DOORBELL64_RING2_3                 = 0xF9,
 723         AMDGPU_DOORBELL64_RING4_5                 = 0xFA,
 724         AMDGPU_DOORBELL64_RING6_7                 = 0xFB,
 725
 726         AMDGPU_DOORBELL64_UVD_RING0_1             = 0xFC,
 727         AMDGPU_DOORBELL64_UVD_RING2_3             = 0xFD,
 728         AMDGPU_DOORBELL64_UVD_RING4_5             = 0xFE,
 729         AMDGPU_DOORBELL64_UVD_RING6_7             = 0xFF,
 730
 731         AMDGPU_DOORBELL64_MAX_ASSIGNMENT          = 0xFF,
 732         AMDGPU_DOORBELL64_INVALID                 = 0xFFFF
 733 } AMDGPU_DOORBELL64_ASSIGNMENT;
 734
 735
 736 void amdgpu_doorbell_get_kfd_info(struct amdgpu_device *adev,
 737                                 phys_addr_t *aperture_base,
 738                                 size_t *aperture_size,
 739                                 size_t *start_offset);
 740
 741 /*
 742  * IRQS.
 743  */
 744
 745 struct amdgpu_flip_work {
 746         struct delayed_work             flip_work;
 747         struct work_struct              unpin_work;
 748         struct amdgpu_device            *adev;
 749         int                             crtc_id;
 750         u32                             target_vblank;
 751         uint64_t                        base;
 752         struct drm_pending_vblank_event *event;
 753         struct amdgpu_bo                *old_abo;
 754         struct dma_fence                *excl;
 755         unsigned                        shared_count;
 756         struct dma_fence                **shared;
 757         struct dma_fence_cb             cb;
 758         bool                            async;
 759 };
 760
 761
 762 /*
 763  * CP & rings.
 764  */
 765
 766 struct amdgpu_ib {
 767         struct amdgpu_sa_bo             *sa_bo;
 768         uint32_t                        length_dw;
 769         uint64_t                        gpu_addr;
 770         uint32_t                        *ptr;
 771         uint32_t                        flags;
 772 };
 773
 774 extern const struct amd_sched_backend_ops amdgpu_sched_ops;
 775
 776 int amdgpu_job_alloc(struct amdgpu_device *adev, unsigned num_ibs,
 777                      struct amdgpu_job **job, struct amdgpu_vm *vm);
 778 int amdgpu_job_alloc_with_ib(struct amdgpu_device *adev, unsigned size,
 779                              struct amdgpu_job **job);
 780
 781 void amdgpu_job_free_resources(struct amdgpu_job *job);
 782 void amdgpu_job_free(struct amdgpu_job *job);
 783 int amdgpu_job_submit(struct amdgpu_job *job, struct amdgpu_ring *ring,
 784                       struct amd_sched_entity *entity, void *owner,
 785                       struct dma_fence **f);
 786
 787 /*
 788  * context related structures
 789  */
 790
 791 struct amdgpu_ctx_ring {
 792         uint64_t                sequence;
 793         struct dma_fence        **fences;
 794         struct amd_sched_entity entity;
 795 };
 796
 797 struct amdgpu_ctx {
 798         struct kref             refcount;
 799         struct amdgpu_device    *adev;
 800         unsigned                reset_counter;
 801         spinlock_t              ring_lock;
 802         struct dma_fence        **fences;
 803         struct amdgpu_ctx_ring  rings[AMDGPU_MAX_RINGS];
 804         bool preamble_presented;
 805 };
 806
 807 struct amdgpu_ctx_mgr {
 808         struct amdgpu_device    *adev;
 809         struct mutex            lock;
 810         /* protected by lock */
 811         struct idr              ctx_handles;
 812 };
 813
 814 struct amdgpu_ctx *amdgpu_ctx_get(struct amdgpu_fpriv *fpriv, uint32_t id);
 815 int amdgpu_ctx_put(struct amdgpu_ctx *ctx);
 816
 817 uint64_t amdgpu_ctx_add_fence(struct amdgpu_ctx *ctx, struct amdgpu_ring *ring,
 818                               struct dma_fence *fence);
 819 struct dma_fence *amdgpu_ctx_get_fence(struct amdgpu_ctx *ctx,
 820                                    struct amdgpu_ring *ring, uint64_t seq);
 821
 822 int amdgpu_ctx_ioctl(struct drm_device *dev, void *data,
 823                      struct drm_file *filp);
 824
 825 void amdgpu_ctx_mgr_init(struct amdgpu_ctx_mgr *mgr);
 826 void amdgpu_ctx_mgr_fini(struct amdgpu_ctx_mgr *mgr);
 827
 828 /*
 829  * file private structure
 830  */
 831
 832 struct amdgpu_fpriv {
 833         struct amdgpu_vm        vm;
 834         struct amdgpu_bo_va     *prt_va;
 835         struct mutex            bo_list_lock;
 836         struct idr              bo_list_handles;
 837         struct amdgpu_ctx_mgr   ctx_mgr;
 838 };
 839
 840 /*
 841  * residency list
 842  */
 843
 844 struct amdgpu_bo_list {
 845         struct mutex lock;
 846         struct amdgpu_bo *gds_obj;
 847         struct amdgpu_bo *gws_obj;
 848         struct amdgpu_bo *oa_obj;
 849         unsigned first_userptr;
 850         unsigned num_entries;
 851         struct amdgpu_bo_list_entry *array;
 852 };
 853
 854 struct amdgpu_bo_list *
 855 amdgpu_bo_list_get(struct amdgpu_fpriv *fpriv, int id);
 856 void amdgpu_bo_list_get_list(struct amdgpu_bo_list *list,
 857                              struct list_head *validated);
 858 void amdgpu_bo_list_put(struct amdgpu_bo_list *list);
 859 void amdgpu_bo_list_free(struct amdgpu_bo_list *list);
 860
 861 /*
 862  * GFX stuff
 863  */
 864 #include "clearstate_defs.h"
 865
 866 struct amdgpu_rlc_funcs {
 867         void (*enter_safe_mode)(struct amdgpu_device *adev);
 868         void (*exit_safe_mode)(struct amdgpu_device *adev);
 869 };
 870
 871 struct amdgpu_rlc {
 872         /* for power gating */
 873         struct amdgpu_bo        *save_restore_obj;
 874         uint64_t                save_restore_gpu_addr;
 875         volatile uint32_t       *sr_ptr;
 876         const u32               *reg_list;
 877         u32                     reg_list_size;
 878         /* for clear state */
 879         struct amdgpu_bo        *clear_state_obj;
 880         uint64_t                clear_state_gpu_addr;
 881         volatile uint32_t       *cs_ptr;
 882         const struct cs_section_def   *cs_data;
 883         u32                     clear_state_size;
 884         /* for cp tables */
 885         struct amdgpu_bo        *cp_table_obj;
 886         uint64_t                cp_table_gpu_addr;
 887         volatile uint32_t       *cp_table_ptr;
 888         u32                     cp_table_size;
 889
 890         /* safe mode for updating CG/PG state */
 891         bool in_safe_mode;
 892         const struct amdgpu_rlc_funcs *funcs;
 893
 894         /* for firmware data */
 895         u32 save_and_restore_offset;
 896         u32 clear_state_descriptor_offset;
 897         u32 avail_scratch_ram_locations;
 898         u32 reg_restore_list_size;
 899         u32 reg_list_format_start;
 900         u32 reg_list_format_separate_start;
 901         u32 starting_offsets_start;
 902         u32 reg_list_format_size_bytes;
 903         u32 reg_list_size_bytes;
 904
 905         u32 *register_list_format;
 906         u32 *register_restore;
 907 };
 908
 909 struct amdgpu_mec {
 910         struct amdgpu_bo        *hpd_eop_obj;
 911         u64                     hpd_eop_gpu_addr;
 912         struct amdgpu_bo        *mec_fw_obj;
 913         u64                     mec_fw_gpu_addr;
 914         u32 num_pipe;
 915         u32 num_mec;
 916         u32 num_queue;
 917         void                    *mqd_backup[AMDGPU_MAX_COMPUTE_RINGS + 1];
 918 };
 919
 920 struct amdgpu_kiq {
 921         u64                     eop_gpu_addr;
 922         struct amdgpu_bo        *eop_obj;
 923         struct amdgpu_ring      ring;
 924         struct amdgpu_irq_src   irq;
 925 };
 926
 927 /*
 928  * GPU scratch registers structures, functions & helpers
 929  */
 930 struct amdgpu_scratch {
 931         unsigned                num_reg;
 932         uint32_t                reg_base;
 933         uint32_t                free_mask;
 934 };
 935
 936 /*
 937  * GFX configurations
 938  */
 939 #define AMDGPU_GFX_MAX_SE 4
 940 #define AMDGPU_GFX_MAX_SH_PER_SE 2
 941
 942 struct amdgpu_rb_config {
 943         uint32_t rb_backend_disable;
 944         uint32_t user_rb_backend_disable;
 945         uint32_t raster_config;
 946         uint32_t raster_config_1;
 947 };
 948
 949 struct gb_addr_config {
 950         uint16_t pipe_interleave_size;
 951         uint8_t num_pipes;
 952         uint8_t max_compress_frags;
 953         uint8_t num_banks;
 954         uint8_t num_se;
 955         uint8_t num_rb_per_se;
 956 };
 957
 958 struct amdgpu_gfx_config {
 959         unsigned max_shader_engines;
 960         unsigned max_tile_pipes;
 961         unsigned max_cu_per_sh;
 962         unsigned max_sh_per_se;
 963         unsigned max_backends_per_se;
 964         unsigned max_texture_channel_caches;
 965         unsigned max_gprs;
 966         unsigned max_gs_threads;
 967         unsigned max_hw_contexts;
 968         unsigned sc_prim_fifo_size_frontend;
 969         unsigned sc_prim_fifo_size_backend;
 970         unsigned sc_hiz_tile_fifo_size;
 971         unsigned sc_earlyz_tile_fifo_size;
 972
 973         unsigned num_tile_pipes;
 974         unsigned backend_enable_mask;
 975         unsigned mem_max_burst_length_bytes;
 976         unsigned mem_row_size_in_kb;
 977         unsigned shader_engine_tile_size;
 978         unsigned num_gpus;
 979         unsigned multi_gpu_tile_size;
 980         unsigned mc_arb_ramcfg;
 981         unsigned gb_addr_config;
 982         unsigned num_rbs;
 983
 984         uint32_t tile_mode_array[32];
 985         uint32_t macrotile_mode_array[16];
 986
 987         struct gb_addr_config gb_addr_config_fields;
 988         struct amdgpu_rb_config rb_config[AMDGPU_GFX_MAX_SE][AMDGPU_GFX_MAX_SH_PER_SE];
 989
 990         /* gfx configure feature */
 991         uint32_t double_offchip_lds_buf;
 992 };
 993
 994 struct amdgpu_cu_info {
 995         uint32_t number; /* total active CU number */
 996         uint32_t ao_cu_mask;
 997         uint32_t bitmap[4][4];
 998 };
 999
1000 struct amdgpu_gfx_funcs {
1001         /* get the gpu clock counter */
1002         uint64_t (*get_gpu_clock_counter)(struct amdgpu_device *adev);
1003         void (*select_se_sh)(struct amdgpu_device *adev, u32 se_num, u32 sh_num, u32 instance);
1004         void (*read_wave_data)(struct amdgpu_device *adev, uint32_t simd, uint32_t wave, uint32_t *dst, int *no_fields);
1005         void (*read_wave_vgprs)(struct amdgpu_device *adev, uint32_t simd, uint32_t wave, uint32_t thread, uint32_t start, uint32_t size, uint32_t *dst);
1006         void (*read_wave_sgprs)(struct amdgpu_device *adev, uint32_t simd, uint32_t wave, uint32_t start, uint32_t size, uint32_t *dst);
1007 };
1008
1009 struct amdgpu_ngg_buf {
1010         struct amdgpu_bo        *bo;
1011         uint64_t                gpu_addr;
1012         uint32_t                size;
1013         uint32_t                bo_size;
1014 };
1015
1016 enum {
1017         PRIM = 0,
1018         POS,
1019         CNTL,
1020         PARAM,
1021         NGG_BUF_MAX
1022 };
1023
1024 struct amdgpu_ngg {
1025         struct amdgpu_ngg_buf   buf[NGG_BUF_MAX];
1026         uint32_t                gds_reserve_addr;
1027         uint32_t                gds_reserve_size;
1028         bool                    init;
1029 };
1030
1031 struct amdgpu_gfx {
1032         struct mutex                    gpu_clock_mutex;
1033         struct amdgpu_gfx_config        config;
1034         struct amdgpu_rlc               rlc;
1035         struct amdgpu_mec               mec;
1036         struct amdgpu_kiq               kiq;
1037         struct amdgpu_scratch           scratch;
1038         const struct firmware           *me_fw; /* ME firmware */
1039         uint32_t                        me_fw_version;
1040         const struct firmware           *pfp_fw; /* PFP firmware */
1041         uint32_t                        pfp_fw_version;
1042         const struct firmware           *ce_fw; /* CE firmware */
1043         uint32_t                        ce_fw_version;
1044         const struct firmware           *rlc_fw; /* RLC firmware */
1045         uint32_t                        rlc_fw_version;
1046         const struct firmware           *mec_fw; /* MEC firmware */
1047         uint32_t                        mec_fw_version;
1048         const struct firmware           *mec2_fw; /* MEC2 firmware */
1049         uint32_t                        mec2_fw_version;
1050         uint32_t                        me_feature_version;
1051         uint32_t                        ce_feature_version;
1052         uint32_t                        pfp_feature_version;
1053         uint32_t                        rlc_feature_version;
1054         uint32_t                        mec_feature_version;
1055         uint32_t                        mec2_feature_version;
1056         struct amdgpu_ring              gfx_ring[AMDGPU_MAX_GFX_RINGS];
1057         unsigned                        num_gfx_rings;
1058         struct amdgpu_ring              compute_ring[AMDGPU_MAX_COMPUTE_RINGS];
1059         unsigned                        num_compute_rings;
1060         struct amdgpu_irq_src           eop_irq;
1061         struct amdgpu_irq_src           priv_reg_irq;
1062         struct amdgpu_irq_src           priv_inst_irq;
1063         /* gfx status */
1064         uint32_t                        gfx_current_status;
1065         /* ce ram size*/
1066         unsigned                        ce_ram_size;
1067         struct amdgpu_cu_info           cu_info;
1068         const struct amdgpu_gfx_funcs   *funcs;
1069
1070         /* reset mask */
1071         uint32_t                        grbm_soft_reset;
1072         uint32_t                        srbm_soft_reset;
1073         bool                            in_reset;
1074         /* NGG */
1075         struct amdgpu_ngg               ngg;
1076 };
1077
1078 int amdgpu_ib_get(struct amdgpu_device *adev, struct amdgpu_vm *vm,
1079                   unsigned size, struct amdgpu_ib *ib);
1080 void amdgpu_ib_free(struct amdgpu_device *adev, struct amdgpu_ib *ib,
1081                     struct dma_fence *f);
1082 int amdgpu_ib_schedule(struct amdgpu_ring *ring, unsigned num_ibs,
1083                        struct amdgpu_ib *ibs, struct amdgpu_job *job,
1084                        struct dma_fence **f);
1085 int amdgpu_ib_pool_init(struct amdgpu_device *adev);
1086 void amdgpu_ib_pool_fini(struct amdgpu_device *adev);
1087 int amdgpu_ib_ring_tests(struct amdgpu_device *adev);
1088
1089 /*
1090  * CS.
1091  */
1092 struct amdgpu_cs_chunk {
1093         uint32_t                chunk_id;
1094         uint32_t                length_dw;
1095         void                    *kdata;
1096 };
1097
1098 struct amdgpu_cs_parser {
1099         struct amdgpu_device    *adev;
1100         struct drm_file         *filp;
1101         struct amdgpu_ctx       *ctx;
1102
1103         /* chunks */
1104         unsigned                nchunks;
1105         struct amdgpu_cs_chunk  *chunks;
1106
1107         /* scheduler job object */
1108         struct amdgpu_job       *job;
1109
1110         /* buffer objects */
1111         struct ww_acquire_ctx           ticket;
1112         struct amdgpu_bo_list           *bo_list;
1113         struct amdgpu_bo_list_entry     vm_pd;
1114         struct list_head                validated;
1115         struct dma_fence                *fence;
1116         uint64_t                        bytes_moved_threshold;
1117         uint64_t                        bytes_moved;
1118         struct amdgpu_bo_list_entry     *evictable;
1119
1120         /* user fence */
1121         struct amdgpu_bo_list_entry     uf_entry;
1122 };
1123
1124 #define AMDGPU_PREAMBLE_IB_PRESENT          (1 << 0) /* bit set means command submit involves a preamble IB */
1125 #define AMDGPU_PREAMBLE_IB_PRESENT_FIRST    (1 << 1) /* bit set means preamble IB is first presented in belonging context */
1126 #define AMDGPU_HAVE_CTX_SWITCH              (1 << 2) /* bit set means context switch occured */
1127 #define AMDGPU_VM_DOMAIN                    (1 << 3) /* bit set means in virtual memory context */
1128
1129 struct amdgpu_job {
1130         struct amd_sched_job    base;
1131         struct amdgpu_device    *adev;
1132         struct amdgpu_vm        *vm;
1133         struct amdgpu_ring      *ring;
1134         struct amdgpu_sync      sync;
1135         struct amdgpu_ib        *ibs;
1136         struct dma_fence        *fence; /* the hw fence */
1137         uint32_t                preamble_status;
1138         uint32_t                num_ibs;
1139         void                    *owner;
1140         uint64_t                fence_ctx; /* the fence_context this job uses */
1141         bool                    vm_needs_flush;
1142         unsigned                vm_id;
1143         uint64_t                vm_pd_addr;
1144         uint32_t                gds_base, gds_size;
1145         uint32_t                gws_base, gws_size;
1146         uint32_t                oa_base, oa_size;
1147
1148         /* user fence handling */
1149         uint64_t                uf_addr;
1150         uint64_t                uf_sequence;
1151
1152 };
1153 #define to_amdgpu_job(sched_job)                \
1154                 container_of((sched_job), struct amdgpu_job, base)
1155
1156 static inline u32 amdgpu_get_ib_value(struct amdgpu_cs_parser *p,
1157                                       uint32_t ib_idx, int idx)
1158 {
1159         return p->job->ibs[ib_idx].ptr[idx];
1160 }
1161
1162 static inline void amdgpu_set_ib_value(struct amdgpu_cs_parser *p,
1163                                        uint32_t ib_idx, int idx,
1164                                        uint32_t value)
1165 {
1166         p->job->ibs[ib_idx].ptr[idx] = value;
1167 }
1168
1169 /*
1170  * Writeback
1171  */
1172 #define AMDGPU_MAX_WB 1024      /* Reserve at most 1024 WB slots for amdgpu-owned rings. */
1173
1174 struct amdgpu_wb {
1175         struct amdgpu_bo        *wb_obj;
1176         volatile uint32_t       *wb;
1177         uint64_t                gpu_addr;
1178         u32                     num_wb; /* Number of wb slots actually reserved for amdgpu. */
1179         unsigned long           used[DIV_ROUND_UP(AMDGPU_MAX_WB, BITS_PER_LONG)];
1180 };
1181
1182 int amdgpu_wb_get(struct amdgpu_device *adev, u32 *wb);
1183 void amdgpu_wb_free(struct amdgpu_device *adev, u32 wb);
1184 int amdgpu_wb_get_64bit(struct amdgpu_device *adev, u32 *wb);
1185 void amdgpu_wb_free_64bit(struct amdgpu_device *adev, u32 wb);
1186
1187 void amdgpu_get_pcie_info(struct amdgpu_device *adev);
1188
1189 /*
1190  * SDMA
1191  */
1192 struct amdgpu_sdma_instance {
1193         /* SDMA firmware */
1194         const struct firmware   *fw;
1195         uint32_t                fw_version;
1196         uint32_t                feature_version;
1197
1198         struct amdgpu_ring      ring;
1199         bool                    burst_nop;
1200 };
1201
1202 struct amdgpu_sdma {
1203         struct amdgpu_sdma_instance instance[AMDGPU_MAX_SDMA_INSTANCES];
1204 #ifdef CONFIG_DRM_AMDGPU_SI
1205         //SI DMA has a difference trap irq number for the second engine
1206         struct amdgpu_irq_src   trap_irq_1;
1207 #endif
1208         struct amdgpu_irq_src   trap_irq;
1209         struct amdgpu_irq_src   illegal_inst_irq;
1210         int                     num_instances;
1211         uint32_t                    srbm_soft_reset;
1212 };
1213
1214 /*
1215  * Firmware
1216  */
1217 enum amdgpu_firmware_load_type {
1218         AMDGPU_FW_LOAD_DIRECT = 0,
1219         AMDGPU_FW_LOAD_SMU,
1220         AMDGPU_FW_LOAD_PSP,
1221 };
1222
1223 struct amdgpu_firmware {
1224         struct amdgpu_firmware_info ucode[AMDGPU_UCODE_ID_MAXIMUM];
1225         enum amdgpu_firmware_load_type load_type;
1226         struct amdgpu_bo *fw_buf;
1227         unsigned int fw_size;
1228         unsigned int max_ucodes;
1229         /* firmwares are loaded by psp instead of smu from vega10 */
1230         const struct amdgpu_psp_funcs *funcs;
1231         struct amdgpu_bo *rbuf;
1232         struct mutex mutex;
1233 };
1234
1235 /*
1236  * Benchmarking
1237  */
1238 void amdgpu_benchmark(struct amdgpu_device *adev, int test_number);
1239
1240
1241 /*
1242  * Testing
1243  */
1244 void amdgpu_test_moves(struct amdgpu_device *adev);
1245
1246 /*
1247  * MMU Notifier
1248  */
1249 #if defined(CONFIG_MMU_NOTIFIER)
1250 int amdgpu_mn_register(struct amdgpu_bo *bo, unsigned long addr);
1251 void amdgpu_mn_unregister(struct amdgpu_bo *bo);
1252 #else
1253 static inline int amdgpu_mn_register(struct amdgpu_bo *bo, unsigned long addr)
1254 {
1255         return -ENODEV;
1256 }
1257 static inline void amdgpu_mn_unregister(struct amdgpu_bo *bo) {}
1258 #endif
1259
1260 /*
1261  * Debugfs
1262  */
1263 struct amdgpu_debugfs {
1264         const struct drm_info_list      *files;
1265         unsigned                num_files;
1266 };
1267
1268 int amdgpu_debugfs_add_files(struct amdgpu_device *adev,
1269                              const struct drm_info_list *files,
1270                              unsigned nfiles);
1271 int amdgpu_debugfs_fence_init(struct amdgpu_device *adev);
1272
1273 #if defined(CONFIG_DEBUG_FS)
1274 int amdgpu_debugfs_init(struct drm_minor *minor);
1275 #endif
1276
1277 int amdgpu_debugfs_firmware_init(struct amdgpu_device *adev);
1278
1279 /*
1280  * amdgpu smumgr functions
1281  */
1282 struct amdgpu_smumgr_funcs {
1283         int (*check_fw_load_finish)(struct amdgpu_device *adev, uint32_t fwtype);
1284         int (*request_smu_load_fw)(struct amdgpu_device *adev);
1285         int (*request_smu_specific_fw)(struct amdgpu_device *adev, uint32_t fwtype);
1286 };
1287
1288 /*
1289  * amdgpu smumgr
1290  */
1291 struct amdgpu_smumgr {
1292         struct amdgpu_bo *toc_buf;
1293         struct amdgpu_bo *smu_buf;
1294         /* asic priv smu data */
1295         void *priv;
1296         spinlock_t smu_lock;
1297         /* smumgr functions */
1298         const struct amdgpu_smumgr_funcs *smumgr_funcs;
1299         /* ucode loading complete flag */
1300         uint32_t fw_flags;
1301 };
1302
1303 /*
1304  * ASIC specific register table accessible by UMD
1305  */
1306 struct amdgpu_allowed_register_entry {
1307         uint32_t reg_offset;
1308         bool untouched;
1309         bool grbm_indexed;
1310 };
1311
1312 /*
1313  * ASIC specific functions.
1314  */
1315 struct amdgpu_asic_funcs {
1316         bool (*read_disabled_bios)(struct amdgpu_device *adev);
1317         bool (*read_bios_from_rom)(struct amdgpu_device *adev,
1318                                    u8 *bios, u32 length_bytes);
1319         int (*read_register)(struct amdgpu_device *adev, u32 se_num,
1320                              u32 sh_num, u32 reg_offset, u32 *value);
1321         void (*set_vga_state)(struct amdgpu_device *adev, bool state);
1322         int (*reset)(struct amdgpu_device *adev);
1323         /* get the reference clock */
1324         u32 (*get_xclk)(struct amdgpu_device *adev);
1325         /* MM block clocks */
1326         int (*set_uvd_clocks)(struct amdgpu_device *adev, u32 vclk, u32 dclk);
1327         int (*set_vce_clocks)(struct amdgpu_device *adev, u32 evclk, u32 ecclk);
1328         /* static power management */
1329         int (*get_pcie_lanes)(struct amdgpu_device *adev);
1330         void (*set_pcie_lanes)(struct amdgpu_device *adev, int lanes);
1331         /* get config memsize register */
1332         u32 (*get_config_memsize)(struct amdgpu_device *adev);
1333 };
1334
1335 /*
1336  * IOCTL.
1337  */
1338 int amdgpu_gem_create_ioctl(struct drm_device *dev, void *data,
1339                             struct drm_file *filp);
1340 int amdgpu_bo_list_ioctl(struct drm_device *dev, void *data,
1341                                 struct drm_file *filp);
1342
1343 int amdgpu_gem_info_ioctl(struct drm_device *dev, void *data,
1344                           struct drm_file *filp);
1345 int amdgpu_gem_userptr_ioctl(struct drm_device *dev, void *data,
1346                         struct drm_file *filp);
1347 int amdgpu_gem_mmap_ioctl(struct drm_device *dev, void *data,
1348                           struct drm_file *filp);
1349 int amdgpu_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
1350                               struct drm_file *filp);
1351 int amdgpu_gem_va_ioctl(struct drm_device *dev, void *data,
1352                           struct drm_file *filp);
1353 int amdgpu_gem_op_ioctl(struct drm_device *dev, void *data,
1354                         struct drm_file *filp);
1355 int amdgpu_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1356 int amdgpu_cs_wait_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1357 int amdgpu_cs_wait_fences_ioctl(struct drm_device *dev, void *data,
1358                                 struct drm_file *filp);
1359
1360 int amdgpu_gem_metadata_ioctl(struct drm_device *dev, void *data,
1361                                 struct drm_file *filp);
1362
1363 /* VRAM scratch page for HDP bug, default vram page */
1364 struct amdgpu_vram_scratch {
1365         struct amdgpu_bo                *robj;
1366         volatile uint32_t               *ptr;
1367         u64                             gpu_addr;
1368 };
1369
1370 /*
1371  * ACPI
1372  */
1373 struct amdgpu_atif_notification_cfg {
1374         bool enabled;
1375         int command_code;
1376 };
1377
1378 struct amdgpu_atif_notifications {
1379         bool display_switch;
1380         bool expansion_mode_change;
1381         bool thermal_state;
1382         bool forced_power_state;
1383         bool system_power_state;
1384         bool display_conf_change;
1385         bool px_gfx_switch;
1386         bool brightness_change;
1387         bool dgpu_display_event;
1388 };
1389
1390 struct amdgpu_atif_functions {
1391         bool system_params;
1392         bool sbios_requests;
1393         bool select_active_disp;
1394         bool lid_state;
1395         bool get_tv_standard;
1396         bool set_tv_standard;
1397         bool get_panel_expansion_mode;
1398         bool set_panel_expansion_mode;
1399         bool temperature_change;
1400         bool graphics_device_types;
1401 };
1402
1403 struct amdgpu_atif {
1404         struct amdgpu_atif_notifications notifications;
1405         struct amdgpu_atif_functions functions;
1406         struct amdgpu_atif_notification_cfg notification_cfg;
1407         struct amdgpu_encoder *encoder_for_bl;
1408 };
1409
1410 struct amdgpu_atcs_functions {
1411         bool get_ext_state;
1412         bool pcie_perf_req;
1413         bool pcie_dev_rdy;
1414         bool pcie_bus_width;
1415 };
1416
1417 struct amdgpu_atcs {
1418         struct amdgpu_atcs_functions functions;
1419 };
1420
1421 /*
1422  * CGS
1423  */
1424 struct cgs_device *amdgpu_cgs_create_device(struct amdgpu_device *adev);
1425 void amdgpu_cgs_destroy_device(struct cgs_device *cgs_device);
1426
1427 /*
1428  * Core structure, functions and helpers.
1429  */
1430 typedef uint32_t (*amdgpu_rreg_t)(struct amdgpu_device*, uint32_t);
1431 typedef void (*amdgpu_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1432
1433 typedef uint32_t (*amdgpu_block_rreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1434 typedef void (*amdgpu_block_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t, uint32_t);
1435
1436 struct amdgpu_device {
1437         struct device                   *dev;
1438         struct drm_device               *ddev;
1439         struct pci_dev                  *pdev;
1440
1441 #ifdef CONFIG_DRM_AMD_ACP
1442         struct amdgpu_acp               acp;
1443 #endif
1444
1445         /* ASIC */
1446         enum amd_asic_type              asic_type;
1447         uint32_t                        family;
1448         uint32_t                        rev_id;
1449         uint32_t                        external_rev_id;
1450         unsigned long                   flags;
1451         int                             usec_timeout;
1452         const struct amdgpu_asic_funcs  *asic_funcs;
1453         bool                            shutdown;
1454         bool                            need_dma32;
1455         bool                            accel_working;
1456         struct work_struct              reset_work;
1457         struct notifier_block           acpi_nb;
1458         struct amdgpu_i2c_chan          *i2c_bus[AMDGPU_MAX_I2C_BUS];
1459         struct amdgpu_debugfs           debugfs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
1460         unsigned                        debugfs_count;
1461 #if defined(CONFIG_DEBUG_FS)
1462         struct dentry                   *debugfs_regs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
1463 #endif
1464         struct amdgpu_atif              atif;
1465         struct amdgpu_atcs              atcs;
1466         struct mutex                    srbm_mutex;
1467         /* GRBM index mutex. Protects concurrent access to GRBM index */
1468         struct mutex                    grbm_idx_mutex;
1469         struct dev_pm_domain            vga_pm_domain;
1470         bool                            have_disp_power_ref;
1471
1472         /* BIOS */
1473         bool                            is_atom_fw;
1474         uint8_t                         *bios;
1475         uint32_t                        bios_size;
1476         struct amdgpu_bo                *stollen_vga_memory;
1477         uint32_t                        bios_scratch_reg_offset;
1478         uint32_t                        bios_scratch[AMDGPU_BIOS_NUM_SCRATCH];
1479
1480         /* Register/doorbell mmio */
1481         resource_size_t                 rmmio_base;
1482         resource_size_t                 rmmio_size;
1483         void __iomem                    *rmmio;
1484         /* protects concurrent MM_INDEX/DATA based register access */
1485         spinlock_t mmio_idx_lock;
1486         /* protects concurrent SMC based register access */
1487         spinlock_t smc_idx_lock;
1488         amdgpu_rreg_t                   smc_rreg;
1489         amdgpu_wreg_t                   smc_wreg;
1490         /* protects concurrent PCIE register access */
1491         spinlock_t pcie_idx_lock;
1492         amdgpu_rreg_t                   pcie_rreg;
1493         amdgpu_wreg_t                   pcie_wreg;
1494         amdgpu_rreg_t                   pciep_rreg;
1495         amdgpu_wreg_t                   pciep_wreg;
1496         /* protects concurrent UVD register access */
1497         spinlock_t uvd_ctx_idx_lock;
1498         amdgpu_rreg_t                   uvd_ctx_rreg;
1499         amdgpu_wreg_t                   uvd_ctx_wreg;
1500         /* protects concurrent DIDT register access */
1501         spinlock_t didt_idx_lock;
1502         amdgpu_rreg_t                   didt_rreg;
1503         amdgpu_wreg_t                   didt_wreg;
1504         /* protects concurrent gc_cac register access */
1505         spinlock_t gc_cac_idx_lock;
1506         amdgpu_rreg_t                   gc_cac_rreg;
1507         amdgpu_wreg_t                   gc_cac_wreg;
1508         /* protects concurrent ENDPOINT (audio) register access */
1509         spinlock_t audio_endpt_idx_lock;
1510         amdgpu_block_rreg_t             audio_endpt_rreg;
1511         amdgpu_block_wreg_t             audio_endpt_wreg;
1512         void __iomem                    *rio_mem;
1513         resource_size_t                 rio_mem_size;
1514         struct amdgpu_doorbell          doorbell;
1515
1516         /* clock/pll info */
1517         struct amdgpu_clock            clock;
1518
1519         /* MC */
1520         struct amdgpu_mc                mc;
1521         struct amdgpu_gart              gart;
1522         struct amdgpu_dummy_page        dummy_page;
1523         struct amdgpu_vm_manager        vm_manager;
1524         struct amdgpu_vmhub             vmhub[AMDGPU_MAX_VMHUBS];
1525
1526         /* memory management */
1527         struct amdgpu_mman              mman;
1528         struct amdgpu_vram_scratch      vram_scratch;
1529         struct amdgpu_wb                wb;
1530         atomic64_t                      vram_usage;
1531         atomic64_t                      vram_vis_usage;
1532         atomic64_t                      gtt_usage;
1533         atomic64_t                      num_bytes_moved;
1534         atomic64_t                      num_evictions;
1535         atomic_t                        gpu_reset_counter;
1536
1537         /* data for buffer migration throttling */
1538         struct {
1539                 spinlock_t              lock;
1540                 s64                     last_update_us;
1541                 s64                     accum_us; /* accumulated microseconds */
1542                 u32                     log2_max_MBps;
1543         } mm_stats;
1544
1545         /* display */
1546         bool                            enable_virtual_display;
1547         struct amdgpu_mode_info         mode_info;
1548         struct work_struct              hotplug_work;
1549         struct amdgpu_irq_src           crtc_irq;
1550         struct amdgpu_irq_src           pageflip_irq;
1551         struct amdgpu_irq_src           hpd_irq;
1552
1553         /* rings */
1554         u64                             fence_context;
1555         unsigned                        num_rings;
1556         struct amdgpu_ring              *rings[AMDGPU_MAX_RINGS];
1557         bool                            ib_pool_ready;
1558         struct amdgpu_sa_manager        ring_tmp_bo;
1559
1560         /* interrupts */
1561         struct amdgpu_irq               irq;
1562
1563         /* powerplay */
1564         struct amd_powerplay            powerplay;
1565         bool                            pp_enabled;
1566         bool                            pp_force_state_enabled;
1567
1568         /* dpm */
1569         struct amdgpu_pm                pm;
1570         u32                             cg_flags;
1571         u32                             pg_flags;
1572
1573         /* amdgpu smumgr */
1574         struct amdgpu_smumgr smu;
1575
1576         /* gfx */
1577         struct amdgpu_gfx               gfx;
1578
1579         /* sdma */
1580         struct amdgpu_sdma              sdma;
1581
1582         /* uvd */
1583         struct amdgpu_uvd               uvd;
1584
1585         /* vce */
1586         struct amdgpu_vce               vce;
1587
1588         /* firmwares */
1589         struct amdgpu_firmware          firmware;
1590
1591         /* PSP */
1592         struct psp_context              psp;
1593
1594         /* GDS */
1595         struct amdgpu_gds               gds;
1596
1597         struct amdgpu_ip_block          ip_blocks[AMDGPU_MAX_IP_NUM];
1598         int                             num_ip_blocks;
1599         struct mutex    mn_lock;
1600         DECLARE_HASHTABLE(mn_hash, 7);
1601
1602         /* tracking pinned memory */
1603         u64 vram_pin_size;
1604         u64 invisible_pin_size;
1605         u64 gart_pin_size;
1606
1607         /* amdkfd interface */
1608         struct kfd_dev          *kfd;
1609
1610         struct amdgpu_virt      virt;
1611
1612         /* link all shadow bo */
1613         struct list_head                shadow_list;
1614         struct mutex                    shadow_list_lock;
1615         /* link all gtt */
1616         spinlock_t                      gtt_list_lock;
1617         struct list_head                gtt_list;
1618
1619         /* record hw reset is performed */
1620         bool has_hw_reset;
1621
1622 };
1623
1624 static inline struct amdgpu_device *amdgpu_ttm_adev(struct ttm_bo_device *bdev)
1625 {
1626         return container_of(bdev, struct amdgpu_device, mman.bdev);
1627 }
1628
1629 bool amdgpu_device_is_px(struct drm_device *dev);
1630 int amdgpu_device_init(struct amdgpu_device *adev,
1631                        struct drm_device *ddev,
1632                        struct pci_dev *pdev,
1633                        uint32_t flags);
1634 void amdgpu_device_fini(struct amdgpu_device *adev);
1635 int amdgpu_gpu_wait_for_idle(struct amdgpu_device *adev);
1636
1637 uint32_t amdgpu_mm_rreg(struct amdgpu_device *adev, uint32_t reg,
1638                         uint32_t acc_flags);
1639 void amdgpu_mm_wreg(struct amdgpu_device *adev, uint32_t reg, uint32_t v,
1640                     uint32_t acc_flags);
1641 u32 amdgpu_io_rreg(struct amdgpu_device *adev, u32 reg);
1642 void amdgpu_io_wreg(struct amdgpu_device *adev, u32 reg, u32 v);
1643
1644 u32 amdgpu_mm_rdoorbell(struct amdgpu_device *adev, u32 index);
1645 void amdgpu_mm_wdoorbell(struct amdgpu_device *adev, u32 index, u32 v);
1646 u64 amdgpu_mm_rdoorbell64(struct amdgpu_device *adev, u32 index);
1647 void amdgpu_mm_wdoorbell64(struct amdgpu_device *adev, u32 index, u64 v);
1648
1649 /*
1650  * Registers read & write functions.
1651  */
1652
1653 #define AMDGPU_REGS_IDX       (1<<0)
1654 #define AMDGPU_REGS_NO_KIQ    (1<<1)
1655
1656 #define RREG32_NO_KIQ(reg) amdgpu_mm_rreg(adev, (reg), AMDGPU_REGS_NO_KIQ)
1657 #define WREG32_NO_KIQ(reg, v) amdgpu_mm_wreg(adev, (reg), (v), AMDGPU_REGS_NO_KIQ)
1658
1659 #define RREG32(reg) amdgpu_mm_rreg(adev, (reg), 0)
1660 #define RREG32_IDX(reg) amdgpu_mm_rreg(adev, (reg), AMDGPU_REGS_IDX)
1661 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", amdgpu_mm_rreg(adev, (reg), 0))
1662 #define WREG32(reg, v) amdgpu_mm_wreg(adev, (reg), (v), 0)
1663 #define WREG32_IDX(reg, v) amdgpu_mm_wreg(adev, (reg), (v), AMDGPU_REGS_IDX)
1664 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1665 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1666 #define RREG32_PCIE(reg) adev->pcie_rreg(adev, (reg))
1667 #define WREG32_PCIE(reg, v) adev->pcie_wreg(adev, (reg), (v))
1668 #define RREG32_PCIE_PORT(reg) adev->pciep_rreg(adev, (reg))
1669 #define WREG32_PCIE_PORT(reg, v) adev->pciep_wreg(adev, (reg), (v))
1670 #define RREG32_SMC(reg) adev->smc_rreg(adev, (reg))
1671 #define WREG32_SMC(reg, v) adev->smc_wreg(adev, (reg), (v))
1672 #define RREG32_UVD_CTX(reg) adev->uvd_ctx_rreg(adev, (reg))
1673 #define WREG32_UVD_CTX(reg, v) adev->uvd_ctx_wreg(adev, (reg), (v))
1674 #define RREG32_DIDT(reg) adev->didt_rreg(adev, (reg))
1675 #define WREG32_DIDT(reg, v) adev->didt_wreg(adev, (reg), (v))
1676 #define RREG32_GC_CAC(reg) adev->gc_cac_rreg(adev, (reg))
1677 #define WREG32_GC_CAC(reg, v) adev->gc_cac_wreg(adev, (reg), (v))
1678 #define RREG32_AUDIO_ENDPT(block, reg) adev->audio_endpt_rreg(adev, (block), (reg))
1679 #define WREG32_AUDIO_ENDPT(block, reg, v) adev->audio_endpt_wreg(adev, (block), (reg), (v))
1680 #define WREG32_P(reg, val, mask)                                \
1681         do {                                                    \
1682                 uint32_t tmp_ = RREG32(reg);                    \
1683                 tmp_ &= (mask);                                 \
1684                 tmp_ |= ((val) & ~(mask));                      \
1685                 WREG32(reg, tmp_);                              \
1686         } while (0)
1687 #define WREG32_AND(reg, and) WREG32_P(reg, 0, and)
1688 #define WREG32_OR(reg, or) WREG32_P(reg, or, ~(or))
1689 #define WREG32_PLL_P(reg, val, mask)                            \
1690         do {                                                    \
1691                 uint32_t tmp_ = RREG32_PLL(reg);                \
1692                 tmp_ &= (mask);                                 \
1693                 tmp_ |= ((val) & ~(mask));                      \
1694                 WREG32_PLL(reg, tmp_);                          \
1695         } while (0)
1696 #define DREG32_SYS(sqf, adev, reg) seq_printf((sqf), #reg " : 0x%08X\n", amdgpu_mm_rreg((adev), (reg), false))
1697 #define RREG32_IO(reg) amdgpu_io_rreg(adev, (reg))
1698 #define WREG32_IO(reg, v) amdgpu_io_wreg(adev, (reg), (v))
1699
1700 #define RDOORBELL32(index) amdgpu_mm_rdoorbell(adev, (index))
1701 #define WDOORBELL32(index, v) amdgpu_mm_wdoorbell(adev, (index), (v))
1702 #define RDOORBELL64(index) amdgpu_mm_rdoorbell64(adev, (index))
1703 #define WDOORBELL64(index, v) amdgpu_mm_wdoorbell64(adev, (index), (v))
1704
1705 #define REG_FIELD_SHIFT(reg, field) reg##__##field##__SHIFT
1706 #define REG_FIELD_MASK(reg, field) reg##__##field##_MASK
1707
1708 #define REG_SET_FIELD(orig_val, reg, field, field_val)                  \
1709         (((orig_val) & ~REG_FIELD_MASK(reg, field)) |                   \
1710          (REG_FIELD_MASK(reg, field) & ((field_val) << REG_FIELD_SHIFT(reg, field))))
1711
1712 #define REG_GET_FIELD(value, reg, field)                                \
1713         (((value) & REG_FIELD_MASK(reg, field)) >> REG_FIELD_SHIFT(reg, field))
1714
1715 #define WREG32_FIELD(reg, field, val)   \
1716         WREG32(mm##reg, (RREG32(mm##reg) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
1717
1718 /*
1719  * BIOS helpers.
1720  */
1721 #define RBIOS8(i) (adev->bios[i])
1722 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
1723 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
1724
1725 /*
1726  * RING helpers.
1727  */
1728 static inline void amdgpu_ring_write(struct amdgpu_ring *ring, uint32_t v)
1729 {
1730         if (ring->count_dw <= 0)
1731                 DRM_ERROR("amdgpu: writing more dwords to the ring than expected!\n");
1732         ring->ring[ring->wptr++ & ring->buf_mask] = v;
1733         ring->wptr &= ring->ptr_mask;
1734         ring->count_dw--;
1735 }
1736
1737 static inline void amdgpu_ring_write_multiple(struct amdgpu_ring *ring, void *src, int count_dw)
1738 {
1739         unsigned occupied, chunk1, chunk2;
1740         void *dst;
1741
1742         if (ring->count_dw < count_dw) {
1743                 DRM_ERROR("amdgpu: writing more dwords to the ring than expected!\n");
1744         } else {
1745                 occupied = ring->wptr & ring->buf_mask;
1746                 dst = (void *)&ring->ring[occupied];
1747                 chunk1 = ring->buf_mask + 1 - occupied;
1748                 chunk1 = (chunk1 >= count_dw) ? count_dw: chunk1;
1749                 chunk2 = count_dw - chunk1;
1750                 chunk1 <<= 2;
1751                 chunk2 <<= 2;
1752
1753                 if (chunk1)
1754                         memcpy(dst, src, chunk1);
1755
1756                 if (chunk2) {
1757                         src += chunk1;
1758                         dst = (void *)ring->ring;
1759                         memcpy(dst, src, chunk2);
1760                 }
1761
1762                 ring->wptr += count_dw;
1763                 ring->wptr &= ring->ptr_mask;
1764                 ring->count_dw -= count_dw;
1765         }
1766 }
1767
1768 static inline struct amdgpu_sdma_instance *
1769 amdgpu_get_sdma_instance(struct amdgpu_ring *ring)
1770 {
1771         struct amdgpu_device *adev = ring->adev;
1772         int i;
1773
1774         for (i = 0; i < adev->sdma.num_instances; i++)
1775                 if (&adev->sdma.instance[i].ring == ring)
1776                         break;
1777
1778         if (i < AMDGPU_MAX_SDMA_INSTANCES)
1779                 return &adev->sdma.instance[i];
1780         else
1781                 return NULL;
1782 }
1783
1784 /*
1785  * ASICs macro.
1786  */
1787 #define amdgpu_asic_set_vga_state(adev, state) (adev)->asic_funcs->set_vga_state((adev), (state))
1788 #define amdgpu_asic_reset(adev) (adev)->asic_funcs->reset((adev))
1789 #define amdgpu_asic_get_xclk(adev) (adev)->asic_funcs->get_xclk((adev))
1790 #define amdgpu_asic_set_uvd_clocks(adev, v, d) (adev)->asic_funcs->set_uvd_clocks((adev), (v), (d))
1791 #define amdgpu_asic_set_vce_clocks(adev, ev, ec) (adev)->asic_funcs->set_vce_clocks((adev), (ev), (ec))
1792 #define amdgpu_get_pcie_lanes(adev) (adev)->asic_funcs->get_pcie_lanes((adev))
1793 #define amdgpu_set_pcie_lanes(adev, l) (adev)->asic_funcs->set_pcie_lanes((adev), (l))
1794 #define amdgpu_asic_get_gpu_clock_counter(adev) (adev)->asic_funcs->get_gpu_clock_counter((adev))
1795 #define amdgpu_asic_read_disabled_bios(adev) (adev)->asic_funcs->read_disabled_bios((adev))
1796 #define amdgpu_asic_read_bios_from_rom(adev, b, l) (adev)->asic_funcs->read_bios_from_rom((adev), (b), (l))
1797 #define amdgpu_asic_read_register(adev, se, sh, offset, v)((adev)->asic_funcs->read_register((adev), (se), (sh), (offset), (v)))
1798 #define amdgpu_asic_get_config_memsize(adev) (adev)->asic_funcs->get_config_memsize((adev))
1799 #define amdgpu_gart_flush_gpu_tlb(adev, vmid) (adev)->gart.gart_funcs->flush_gpu_tlb((adev), (vmid))
1800 #define amdgpu_gart_set_pte_pde(adev, pt, idx, addr, flags) (adev)->gart.gart_funcs->set_pte_pde((adev), (pt), (idx), (addr), (flags))
1801 #define amdgpu_vm_copy_pte(adev, ib, pe, src, count) ((adev)->vm_manager.vm_pte_funcs->copy_pte((ib), (pe), (src), (count)))
1802 #define amdgpu_vm_write_pte(adev, ib, pe, value, count, incr) ((adev)->vm_manager.vm_pte_funcs->write_pte((ib), (pe), (value), (count), (incr)))
1803 #define amdgpu_vm_set_pte_pde(adev, ib, pe, addr, count, incr, flags) ((adev)->vm_manager.vm_pte_funcs->set_pte_pde((ib), (pe), (addr), (count), (incr), (flags)))
1804 #define amdgpu_vm_get_pte_flags(adev, flags) (adev)->gart.gart_funcs->get_vm_pte_flags((adev),(flags))
1805 #define amdgpu_ring_parse_cs(r, p, ib) ((r)->funcs->parse_cs((p), (ib)))
1806 #define amdgpu_ring_test_ring(r) (r)->funcs->test_ring((r))
1807 #define amdgpu_ring_test_ib(r, t) (r)->funcs->test_ib((r), (t))
1808 #define amdgpu_ring_get_rptr(r) (r)->funcs->get_rptr((r))
1809 #define amdgpu_ring_get_wptr(r) (r)->funcs->get_wptr((r))
1810 #define amdgpu_ring_set_wptr(r) (r)->funcs->set_wptr((r))
1811 #define amdgpu_ring_emit_ib(r, ib, vm_id, c) (r)->funcs->emit_ib((r), (ib), (vm_id), (c))
1812 #define amdgpu_ring_emit_pipeline_sync(r) (r)->funcs->emit_pipeline_sync((r))
1813 #define amdgpu_ring_emit_vm_flush(r, vmid, addr) (r)->funcs->emit_vm_flush((r), (vmid), (addr))
1814 #define amdgpu_ring_emit_fence(r, addr, seq, flags) (r)->funcs->emit_fence((r), (addr), (seq), (flags))
1815 #define amdgpu_ring_emit_gds_switch(r, v, db, ds, wb, ws, ab, as) (r)->funcs->emit_gds_switch((r), (v), (db), (ds), (wb), (ws), (ab), (as))
1816 #define amdgpu_ring_emit_hdp_flush(r) (r)->funcs->emit_hdp_flush((r))
1817 #define amdgpu_ring_emit_hdp_invalidate(r) (r)->funcs->emit_hdp_invalidate((r))
1818 #define amdgpu_ring_emit_switch_buffer(r) (r)->funcs->emit_switch_buffer((r))
1819 #define amdgpu_ring_emit_cntxcntl(r, d) (r)->funcs->emit_cntxcntl((r), (d))
1820 #define amdgpu_ring_emit_rreg(r, d) (r)->funcs->emit_rreg((r), (d))
1821 #define amdgpu_ring_emit_wreg(r, d, v) (r)->funcs->emit_wreg((r), (d), (v))
1822 #define amdgpu_ring_pad_ib(r, ib) ((r)->funcs->pad_ib((r), (ib)))
1823 #define amdgpu_ring_init_cond_exec(r) (r)->funcs->init_cond_exec((r))
1824 #define amdgpu_ring_patch_cond_exec(r,o) (r)->funcs->patch_cond_exec((r),(o))
1825 #define amdgpu_ih_get_wptr(adev) (adev)->irq.ih_funcs->get_wptr((adev))
1826 #define amdgpu_ih_decode_iv(adev, iv) (adev)->irq.ih_funcs->decode_iv((adev), (iv))
1827 #define amdgpu_ih_set_rptr(adev) (adev)->irq.ih_funcs->set_rptr((adev))
1828 #define amdgpu_display_set_vga_render_state(adev, r) (adev)->mode_info.funcs->set_vga_render_state((adev), (r))
1829 #define amdgpu_display_vblank_get_counter(adev, crtc) (adev)->mode_info.funcs->vblank_get_counter((adev), (crtc))
1830 #define amdgpu_display_vblank_wait(adev, crtc) (adev)->mode_info.funcs->vblank_wait((adev), (crtc))
1831 #define amdgpu_display_backlight_set_level(adev, e, l) (adev)->mode_info.funcs->backlight_set_level((e), (l))
1832 #define amdgpu_display_backlight_get_level(adev, e) (adev)->mode_info.funcs->backlight_get_level((e))
1833 #define amdgpu_display_hpd_sense(adev, h) (adev)->mode_info.funcs->hpd_sense((adev), (h))
1834 #define amdgpu_display_hpd_set_polarity(adev, h) (adev)->mode_info.funcs->hpd_set_polarity((adev), (h))
1835 #define amdgpu_display_hpd_get_gpio_reg(adev) (adev)->mode_info.funcs->hpd_get_gpio_reg((adev))
1836 #define amdgpu_display_bandwidth_update(adev) (adev)->mode_info.funcs->bandwidth_update((adev))
1837 #define amdgpu_display_page_flip(adev, crtc, base, async) (adev)->mode_info.funcs->page_flip((adev), (crtc), (base), (async))
1838 #define amdgpu_display_page_flip_get_scanoutpos(adev, crtc, vbl, pos) (adev)->mode_info.funcs->page_flip_get_scanoutpos((adev), (crtc), (vbl), (pos))
1839 #define amdgpu_display_add_encoder(adev, e, s, c) (adev)->mode_info.funcs->add_encoder((adev), (e), (s), (c))
1840 #define amdgpu_display_add_connector(adev, ci, sd, ct, ib, coi, h, r) (adev)->mode_info.funcs->add_connector((adev), (ci), (sd), (ct), (ib), (coi), (h), (r))
1841 #define amdgpu_display_stop_mc_access(adev, s) (adev)->mode_info.funcs->stop_mc_access((adev), (s))
1842 #define amdgpu_display_resume_mc_access(adev, s) (adev)->mode_info.funcs->resume_mc_access((adev), (s))
1843 #define amdgpu_emit_copy_buffer(adev, ib, s, d, b) (adev)->mman.buffer_funcs->emit_copy_buffer((ib),  (s), (d), (b))
1844 #define amdgpu_emit_fill_buffer(adev, ib, s, d, b) (adev)->mman.buffer_funcs->emit_fill_buffer((ib), (s), (d), (b))
1845 #define amdgpu_gfx_get_gpu_clock_counter(adev) (adev)->gfx.funcs->get_gpu_clock_counter((adev))
1846 #define amdgpu_gfx_select_se_sh(adev, se, sh, instance) (adev)->gfx.funcs->select_se_sh((adev), (se), (sh), (instance))
1847 #define amdgpu_gds_switch(adev, r, v, d, w, a) (adev)->gds.funcs->patch_gds_switch((r), (v), (d), (w), (a))
1848 #define amdgpu_psp_check_fw_loading_status(adev, i) (adev)->firmware.funcs->check_fw_loading_status((adev), (i))
1849
1850 /* Common functions */
1851 int amdgpu_gpu_reset(struct amdgpu_device *adev);
1852 bool amdgpu_need_backup(struct amdgpu_device *adev);
1853 void amdgpu_pci_config_reset(struct amdgpu_device *adev);
1854 bool amdgpu_need_post(struct amdgpu_device *adev);
1855 void amdgpu_update_display_priority(struct amdgpu_device *adev);
1856
1857 int amdgpu_cs_parser_init(struct amdgpu_cs_parser *p, void *data);
1858 int amdgpu_cs_get_ring(struct amdgpu_device *adev, u32 ip_type,
1859                        u32 ip_instance, u32 ring,
1860                        struct amdgpu_ring **out_ring);
1861 void amdgpu_cs_report_moved_bytes(struct amdgpu_device *adev, u64 num_bytes);
1862 void amdgpu_ttm_placement_from_domain(struct amdgpu_bo *abo, u32 domain);
1863 bool amdgpu_ttm_bo_is_amdgpu_bo(struct ttm_buffer_object *bo);
1864 int amdgpu_ttm_tt_get_user_pages(struct ttm_tt *ttm, struct page **pages);
1865 int amdgpu_ttm_tt_set_userptr(struct ttm_tt *ttm, uint64_t addr,
1866                                      uint32_t flags);
1867 bool amdgpu_ttm_tt_has_userptr(struct ttm_tt *ttm);
1868 struct mm_struct *amdgpu_ttm_tt_get_usermm(struct ttm_tt *ttm);
1869 bool amdgpu_ttm_tt_affect_userptr(struct ttm_tt *ttm, unsigned long start,
1870                                   unsigned long end);
1871 bool amdgpu_ttm_tt_userptr_invalidated(struct ttm_tt *ttm,
1872                                        int *last_invalidated);
1873 bool amdgpu_ttm_tt_is_readonly(struct ttm_tt *ttm);
1874 uint64_t amdgpu_ttm_tt_pte_flags(struct amdgpu_device *adev, struct ttm_tt *ttm,
1875                                  struct ttm_mem_reg *mem);
1876 void amdgpu_vram_location(struct amdgpu_device *adev, struct amdgpu_mc *mc, u64 base);
1877 void amdgpu_gtt_location(struct amdgpu_device *adev, struct amdgpu_mc *mc);
1878 void amdgpu_ttm_set_active_vram_size(struct amdgpu_device *adev, u64 size);
1879 int amdgpu_ttm_init(struct amdgpu_device *adev);
1880 void amdgpu_ttm_fini(struct amdgpu_device *adev);
1881 void amdgpu_program_register_sequence(struct amdgpu_device *adev,
1882                                              const u32 *registers,
1883                                              const u32 array_size);
1884
1885 bool amdgpu_device_is_px(struct drm_device *dev);
1886 /* atpx handler */
1887 #if defined(CONFIG_VGA_SWITCHEROO)
1888 void amdgpu_register_atpx_handler(void);
1889 void amdgpu_unregister_atpx_handler(void);
1890 bool amdgpu_has_atpx_dgpu_power_cntl(void);
1891 bool amdgpu_is_atpx_hybrid(void);
1892 bool amdgpu_atpx_dgpu_req_power_for_displays(void);
1893 #else
1894 static inline void amdgpu_register_atpx_handler(void) {}
1895 static inline void amdgpu_unregister_atpx_handler(void) {}
1896 static inline bool amdgpu_has_atpx_dgpu_power_cntl(void) { return false; }
1897 static inline bool amdgpu_is_atpx_hybrid(void) { return false; }
1898 static inline bool amdgpu_atpx_dgpu_req_power_for_displays(void) { return false; }
1899 #endif
1900
1901 /*
1902  * KMS
1903  */
1904 extern const struct drm_ioctl_desc amdgpu_ioctls_kms[];
1905 extern const int amdgpu_max_kms_ioctl;
1906
1907 int amdgpu_driver_load_kms(struct drm_device *dev, unsigned long flags);
1908 void amdgpu_driver_unload_kms(struct drm_device *dev);
1909 void amdgpu_driver_lastclose_kms(struct drm_device *dev);
1910 int amdgpu_driver_open_kms(struct drm_device *dev, struct drm_file *file_priv);
1911 void amdgpu_driver_postclose_kms(struct drm_device *dev,
1912                                  struct drm_file *file_priv);
1913 int amdgpu_suspend(struct amdgpu_device *adev);
1914 int amdgpu_device_suspend(struct drm_device *dev, bool suspend, bool fbcon);
1915 int amdgpu_device_resume(struct drm_device *dev, bool resume, bool fbcon);
1916 u32 amdgpu_get_vblank_counter_kms(struct drm_device *dev, unsigned int pipe);
1917 int amdgpu_enable_vblank_kms(struct drm_device *dev, unsigned int pipe);
1918 void amdgpu_disable_vblank_kms(struct drm_device *dev, unsigned int pipe);
1919 int amdgpu_get_vblank_timestamp_kms(struct drm_device *dev, unsigned int pipe,
1920                                     int *max_error,
1921                                     struct timeval *vblank_time,
1922                                     unsigned flags);
1923 long amdgpu_kms_compat_ioctl(struct file *filp, unsigned int cmd,
1924                              unsigned long arg);
1925
1926 /*
1927  * functions used by amdgpu_encoder.c
1928  */
1929 struct amdgpu_afmt_acr {
1930         u32 clock;
1931
1932         int n_32khz;
1933         int cts_32khz;
1934
1935         int n_44_1khz;
1936         int cts_44_1khz;
1937
1938         int n_48khz;
1939         int cts_48khz;
1940
1941 };
1942
1943 struct amdgpu_afmt_acr amdgpu_afmt_acr(uint32_t clock);
1944
1945 /* amdgpu_acpi.c */
1946 #if defined(CONFIG_ACPI)
1947 int amdgpu_acpi_init(struct amdgpu_device *adev);
1948 void amdgpu_acpi_fini(struct amdgpu_device *adev);
1949 bool amdgpu_acpi_is_pcie_performance_request_supported(struct amdgpu_device *adev);
1950 int amdgpu_acpi_pcie_performance_request(struct amdgpu_device *adev,
1951                                                 u8 perf_req, bool advertise);
1952 int amdgpu_acpi_pcie_notify_device_ready(struct amdgpu_device *adev);
1953 #else
1954 static inline int amdgpu_acpi_init(struct amdgpu_device *adev) { return 0; }
1955 static inline void amdgpu_acpi_fini(struct amdgpu_device *adev) { }
1956 #endif
1957
1958 struct amdgpu_bo_va_mapping *
1959 amdgpu_cs_find_mapping(struct amdgpu_cs_parser *parser,
1960                        uint64_t addr, struct amdgpu_bo **bo);
1961 int amdgpu_cs_sysvm_access_required(struct amdgpu_cs_parser *parser);
1962
1963 #include "amdgpu_object.h"
1964 #endif