drivers/gpu/drm/exynos/exynos_drm_dsi.c

   1 /*
   2  * Samsung SoC MIPI DSI Master driver.
   3  *
   4  * Copyright (c) 2014 Samsung Electronics Co., Ltd
   5  *
   6  * Contacts: Tomasz Figa <t.figa@samsung.com>
   7  *
   8  * This program is free software; you can redistribute it and/or modify
   9  * it under the terms of the GNU General Public License version 2 as
  10  * published by the Free Software Foundation.
  11 */
  12
  13 #include <drm/drmP.h>
  14 #include <drm/drm_crtc_helper.h>
  15 #include <drm/drm_mipi_dsi.h>
  16 #include <drm/drm_panel.h>
  17
  18 #include <linux/clk.h>
  19 #include <linux/gpio/consumer.h>
  20 #include <linux/irq.h>
  21 #include <linux/of_device.h>
  22 #include <linux/of_gpio.h>
  23 #include <linux/phy/phy.h>
  24 #include <linux/regulator/consumer.h>
  25 #include <linux/component.h>
  26
  27 #include <video/mipi_display.h>
  28 #include <video/videomode.h>
  29
  30 #include "exynos_drm_crtc.h"
  31 #include "exynos_drm_drv.h"
  32
  33 /* returns true iff both arguments logically differs */
  34 #define NEQV(a, b) (!(a) ^ !(b))
  35
  36 #define DSIM_STATUS_REG         0x0     /* Status register */
  37 #define DSIM_SWRST_REG          0x4     /* Software reset register */
  38 #define DSIM_CLKCTRL_REG        0x8     /* Clock control register */
  39 #define DSIM_TIMEOUT_REG        0xc     /* Time out register */
  40 #define DSIM_CONFIG_REG         0x10    /* Configuration register */
  41 #define DSIM_ESCMODE_REG        0x14    /* Escape mode register */
  42
  43 /* Main display image resolution register */
  44 #define DSIM_MDRESOL_REG        0x18
  45 #define DSIM_MVPORCH_REG        0x1c    /* Main display Vporch register */
  46 #define DSIM_MHPORCH_REG        0x20    /* Main display Hporch register */
  47 #define DSIM_MSYNC_REG          0x24    /* Main display sync area register */
  48
  49 /* Sub display image resolution register */
  50 #define DSIM_SDRESOL_REG        0x28
  51 #define DSIM_INTSRC_REG         0x2c    /* Interrupt source register */
  52 #define DSIM_INTMSK_REG         0x30    /* Interrupt mask register */
  53 #define DSIM_PKTHDR_REG         0x34    /* Packet Header FIFO register */
  54 #define DSIM_PAYLOAD_REG        0x38    /* Payload FIFO register */
  55 #define DSIM_RXFIFO_REG         0x3c    /* Read FIFO register */
  56 #define DSIM_FIFOTHLD_REG       0x40    /* FIFO threshold level register */
  57 #define DSIM_FIFOCTRL_REG       0x44    /* FIFO status and control register */
  58
  59 /* FIFO memory AC characteristic register */
  60 #define DSIM_PLLCTRL_REG        0x4c    /* PLL control register */
  61 #define DSIM_PHYACCHR_REG       0x54    /* D-PHY AC characteristic register */
  62 #define DSIM_PHYACCHR1_REG      0x58    /* D-PHY AC characteristic register1 */
  63 #define DSIM_PHYCTRL_REG        0x5c
  64 #define DSIM_PHYTIMING_REG      0x64
  65 #define DSIM_PHYTIMING1_REG     0x68
  66 #define DSIM_PHYTIMING2_REG     0x6c
  67
  68 /* DSIM_STATUS */
  69 #define DSIM_STOP_STATE_DAT(x)          (((x) & 0xf) << 0)
  70 #define DSIM_STOP_STATE_CLK             (1 << 8)
  71 #define DSIM_TX_READY_HS_CLK            (1 << 10)
  72 #define DSIM_PLL_STABLE                 (1 << 31)
  73
  74 /* DSIM_SWRST */
  75 #define DSIM_FUNCRST                    (1 << 16)
  76 #define DSIM_SWRST                      (1 << 0)
  77
  78 /* DSIM_TIMEOUT */
  79 #define DSIM_LPDR_TIMEOUT(x)            ((x) << 0)
  80 #define DSIM_BTA_TIMEOUT(x)             ((x) << 16)
  81
  82 /* DSIM_CLKCTRL */
  83 #define DSIM_ESC_PRESCALER(x)           (((x) & 0xffff) << 0)
  84 #define DSIM_ESC_PRESCALER_MASK         (0xffff << 0)
  85 #define DSIM_LANE_ESC_CLK_EN_CLK        (1 << 19)
  86 #define DSIM_LANE_ESC_CLK_EN_DATA(x)    (((x) & 0xf) << 20)
  87 #define DSIM_LANE_ESC_CLK_EN_DATA_MASK  (0xf << 20)
  88 #define DSIM_BYTE_CLKEN                 (1 << 24)
  89 #define DSIM_BYTE_CLK_SRC(x)            (((x) & 0x3) << 25)
  90 #define DSIM_BYTE_CLK_SRC_MASK          (0x3 << 25)
  91 #define DSIM_PLL_BYPASS                 (1 << 27)
  92 #define DSIM_ESC_CLKEN                  (1 << 28)
  93 #define DSIM_TX_REQUEST_HSCLK           (1 << 31)
  94
  95 /* DSIM_CONFIG */
  96 #define DSIM_LANE_EN_CLK                (1 << 0)
  97 #define DSIM_LANE_EN(x)                 (((x) & 0xf) << 1)
  98 #define DSIM_NUM_OF_DATA_LANE(x)        (((x) & 0x3) << 5)
  99 #define DSIM_SUB_PIX_FORMAT(x)          (((x) & 0x7) << 8)
 100 #define DSIM_MAIN_PIX_FORMAT_MASK       (0x7 << 12)
 101 #define DSIM_MAIN_PIX_FORMAT_RGB888     (0x7 << 12)
 102 #define DSIM_MAIN_PIX_FORMAT_RGB666     (0x6 << 12)
 103 #define DSIM_MAIN_PIX_FORMAT_RGB666_P   (0x5 << 12)
 104 #define DSIM_MAIN_PIX_FORMAT_RGB565     (0x4 << 12)
 105 #define DSIM_SUB_VC                     (((x) & 0x3) << 16)
 106 #define DSIM_MAIN_VC                    (((x) & 0x3) << 18)
 107 #define DSIM_HSA_MODE                   (1 << 20)
 108 #define DSIM_HBP_MODE                   (1 << 21)
 109 #define DSIM_HFP_MODE                   (1 << 22)
 110 #define DSIM_HSE_MODE                   (1 << 23)
 111 #define DSIM_AUTO_MODE                  (1 << 24)
 112 #define DSIM_VIDEO_MODE                 (1 << 25)
 113 #define DSIM_BURST_MODE                 (1 << 26)
 114 #define DSIM_SYNC_INFORM                (1 << 27)
 115 #define DSIM_EOT_DISABLE                (1 << 28)
 116 #define DSIM_MFLUSH_VS                  (1 << 29)
 117 /* This flag is valid only for exynos3250/3472/4415/5260/5430 */
 118 #define DSIM_CLKLANE_STOP               (1 << 30)
 119
 120 /* DSIM_ESCMODE */
 121 #define DSIM_TX_TRIGGER_RST             (1 << 4)
 122 #define DSIM_TX_LPDT_LP                 (1 << 6)
 123 #define DSIM_CMD_LPDT_LP                (1 << 7)
 124 #define DSIM_FORCE_BTA                  (1 << 16)
 125 #define DSIM_FORCE_STOP_STATE           (1 << 20)
 126 #define DSIM_STOP_STATE_CNT(x)          (((x) & 0x7ff) << 21)
 127 #define DSIM_STOP_STATE_CNT_MASK        (0x7ff << 21)
 128
 129 /* DSIM_MDRESOL */
 130 #define DSIM_MAIN_STAND_BY              (1 << 31)
 131 #define DSIM_MAIN_VRESOL(x)             (((x) & 0x7ff) << 16)
 132 #define DSIM_MAIN_HRESOL(x)             (((x) & 0X7ff) << 0)
 133
 134 /* DSIM_MVPORCH */
 135 #define DSIM_CMD_ALLOW(x)               ((x) << 28)
 136 #define DSIM_STABLE_VFP(x)              ((x) << 16)
 137 #define DSIM_MAIN_VBP(x)                ((x) << 0)
 138 #define DSIM_CMD_ALLOW_MASK             (0xf << 28)
 139 #define DSIM_STABLE_VFP_MASK            (0x7ff << 16)
 140 #define DSIM_MAIN_VBP_MASK              (0x7ff << 0)
 141
 142 /* DSIM_MHPORCH */
 143 #define DSIM_MAIN_HFP(x)                ((x) << 16)
 144 #define DSIM_MAIN_HBP(x)                ((x) << 0)
 145 #define DSIM_MAIN_HFP_MASK              ((0xffff) << 16)
 146 #define DSIM_MAIN_HBP_MASK              ((0xffff) << 0)
 147
 148 /* DSIM_MSYNC */
 149 #define DSIM_MAIN_VSA(x)                ((x) << 22)
 150 #define DSIM_MAIN_HSA(x)                ((x) << 0)
 151 #define DSIM_MAIN_VSA_MASK              ((0x3ff) << 22)
 152 #define DSIM_MAIN_HSA_MASK              ((0xffff) << 0)
 153
 154 /* DSIM_SDRESOL */
 155 #define DSIM_SUB_STANDY(x)              ((x) << 31)
 156 #define DSIM_SUB_VRESOL(x)              ((x) << 16)
 157 #define DSIM_SUB_HRESOL(x)              ((x) << 0)
 158 #define DSIM_SUB_STANDY_MASK            ((0x1) << 31)
 159 #define DSIM_SUB_VRESOL_MASK            ((0x7ff) << 16)
 160 #define DSIM_SUB_HRESOL_MASK            ((0x7ff) << 0)
 161
 162 /* DSIM_INTSRC */
 163 #define DSIM_INT_PLL_STABLE             (1 << 31)
 164 #define DSIM_INT_SW_RST_RELEASE         (1 << 30)
 165 #define DSIM_INT_SFR_FIFO_EMPTY         (1 << 29)
 166 #define DSIM_INT_BTA                    (1 << 25)
 167 #define DSIM_INT_FRAME_DONE             (1 << 24)
 168 #define DSIM_INT_RX_TIMEOUT             (1 << 21)
 169 #define DSIM_INT_BTA_TIMEOUT            (1 << 20)
 170 #define DSIM_INT_RX_DONE                (1 << 18)
 171 #define DSIM_INT_RX_TE                  (1 << 17)
 172 #define DSIM_INT_RX_ACK                 (1 << 16)
 173 #define DSIM_INT_RX_ECC_ERR             (1 << 15)
 174 #define DSIM_INT_RX_CRC_ERR             (1 << 14)
 175
 176 /* DSIM_FIFOCTRL */
 177 #define DSIM_RX_DATA_FULL               (1 << 25)
 178 #define DSIM_RX_DATA_EMPTY              (1 << 24)
 179 #define DSIM_SFR_HEADER_FULL            (1 << 23)
 180 #define DSIM_SFR_HEADER_EMPTY           (1 << 22)
 181 #define DSIM_SFR_PAYLOAD_FULL           (1 << 21)
 182 #define DSIM_SFR_PAYLOAD_EMPTY          (1 << 20)
 183 #define DSIM_I80_HEADER_FULL            (1 << 19)
 184 #define DSIM_I80_HEADER_EMPTY           (1 << 18)
 185 #define DSIM_I80_PAYLOAD_FULL           (1 << 17)
 186 #define DSIM_I80_PAYLOAD_EMPTY          (1 << 16)
 187 #define DSIM_SD_HEADER_FULL             (1 << 15)
 188 #define DSIM_SD_HEADER_EMPTY            (1 << 14)
 189 #define DSIM_SD_PAYLOAD_FULL            (1 << 13)
 190 #define DSIM_SD_PAYLOAD_EMPTY           (1 << 12)
 191 #define DSIM_MD_HEADER_FULL             (1 << 11)
 192 #define DSIM_MD_HEADER_EMPTY            (1 << 10)
 193 #define DSIM_MD_PAYLOAD_FULL            (1 << 9)
 194 #define DSIM_MD_PAYLOAD_EMPTY           (1 << 8)
 195 #define DSIM_RX_FIFO                    (1 << 4)
 196 #define DSIM_SFR_FIFO                   (1 << 3)
 197 #define DSIM_I80_FIFO                   (1 << 2)
 198 #define DSIM_SD_FIFO                    (1 << 1)
 199 #define DSIM_MD_FIFO                    (1 << 0)
 200
 201 /* DSIM_PHYACCHR */
 202 #define DSIM_AFC_EN                     (1 << 14)
 203 #define DSIM_AFC_CTL(x)                 (((x) & 0x7) << 5)
 204
 205 /* DSIM_PLLCTRL */
 206 #define DSIM_FREQ_BAND(x)               ((x) << 24)
 207 #define DSIM_PLL_EN                     (1 << 23)
 208 #define DSIM_PLL_P(x)                   ((x) << 13)
 209 #define DSIM_PLL_M(x)                   ((x) << 4)
 210 #define DSIM_PLL_S(x)                   ((x) << 1)
 211
 212 /* DSIM_PHYCTRL */
 213 #define DSIM_PHYCTRL_ULPS_EXIT(x)       (((x) & 0x1ff) << 0)
 214
 215 /* DSIM_PHYTIMING */
 216 #define DSIM_PHYTIMING_LPX(x)           ((x) << 8)
 217 #define DSIM_PHYTIMING_HS_EXIT(x)       ((x) << 0)
 218
 219 /* DSIM_PHYTIMING1 */
 220 #define DSIM_PHYTIMING1_CLK_PREPARE(x)  ((x) << 24)
 221 #define DSIM_PHYTIMING1_CLK_ZERO(x)     ((x) << 16)
 222 #define DSIM_PHYTIMING1_CLK_POST(x)     ((x) << 8)
 223 #define DSIM_PHYTIMING1_CLK_TRAIL(x)    ((x) << 0)
 224
 225 /* DSIM_PHYTIMING2 */
 226 #define DSIM_PHYTIMING2_HS_PREPARE(x)   ((x) << 16)
 227 #define DSIM_PHYTIMING2_HS_ZERO(x)      ((x) << 8)
 228 #define DSIM_PHYTIMING2_HS_TRAIL(x)     ((x) << 0)
 229
 230 #define DSI_MAX_BUS_WIDTH               4
 231 #define DSI_NUM_VIRTUAL_CHANNELS        4
 232 #define DSI_TX_FIFO_SIZE                2048
 233 #define DSI_RX_FIFO_SIZE                256
 234 #define DSI_XFER_TIMEOUT_MS             100
 235 #define DSI_RX_FIFO_EMPTY               0x30800002
 236
 237 enum exynos_dsi_transfer_type {
 238         EXYNOS_DSI_TX,
 239         EXYNOS_DSI_RX,
 240 };
 241
 242 struct exynos_dsi_transfer {
 243         struct list_head list;
 244         struct completion completed;
 245         int result;
 246         u8 data_id;
 247         u8 data[2];
 248         u16 flags;
 249
 250         const u8 *tx_payload;
 251         u16 tx_len;
 252         u16 tx_done;
 253
 254         u8 *rx_payload;
 255         u16 rx_len;
 256         u16 rx_done;
 257 };
 258
 259 #define DSIM_STATE_ENABLED              BIT(0)
 260 #define DSIM_STATE_INITIALIZED          BIT(1)
 261 #define DSIM_STATE_CMD_LPM              BIT(2)
 262
 263 struct exynos_dsi_driver_data {
 264         unsigned int plltmr_reg;
 265
 266         unsigned int has_freqband:1;
 267         unsigned int has_clklane_stop:1;
 268 };
 269
 270 struct exynos_dsi {
 271         struct exynos_drm_display display;
 272         struct mipi_dsi_host dsi_host;
 273         struct drm_connector connector;
 274         struct drm_encoder *encoder;
 275         struct device_node *panel_node;
 276         struct drm_panel *panel;
 277         struct device *dev;
 278
 279         void __iomem *reg_base;
 280         struct phy *phy;
 281         struct clk *pll_clk;
 282         struct clk *bus_clk;
 283         struct regulator_bulk_data supplies[2];
 284         int irq;
 285         int te_gpio;
 286
 287         u32 pll_clk_rate;
 288         u32 burst_clk_rate;
 289         u32 esc_clk_rate;
 290         u32 lanes;
 291         u32 mode_flags;
 292         u32 format;
 293         struct videomode vm;
 294
 295         int state;
 296         struct drm_property *brightness;
 297         struct completion completed;
 298
 299         spinlock_t transfer_lock; /* protects transfer_list */
 300         struct list_head transfer_list;
 301
 302         struct exynos_dsi_driver_data *driver_data;
 303 };
 304
 305 #define host_to_dsi(host) container_of(host, struct exynos_dsi, dsi_host)
 306 #define connector_to_dsi(c) container_of(c, struct exynos_dsi, connector)
 307
 308 static struct exynos_dsi_driver_data exynos3_dsi_driver_data = {
 309         .plltmr_reg = 0x50,
 310         .has_freqband = 1,
 311         .has_clklane_stop = 1,
 312 };
 313
 314 static struct exynos_dsi_driver_data exynos4_dsi_driver_data = {
 315         .plltmr_reg = 0x50,
 316         .has_freqband = 1,
 317         .has_clklane_stop = 1,
 318 };
 319
 320 static struct exynos_dsi_driver_data exynos5_dsi_driver_data = {
 321         .plltmr_reg = 0x58,
 322 };
 323
 324 static struct of_device_id exynos_dsi_of_match[] = {
 325         { .compatible = "samsung,exynos3250-mipi-dsi",
 326           .data = &exynos3_dsi_driver_data },
 327         { .compatible = "samsung,exynos4210-mipi-dsi",
 328           .data = &exynos4_dsi_driver_data },
 329         { .compatible = "samsung,exynos5410-mipi-dsi",
 330           .data = &exynos5_dsi_driver_data },
 331         { }
 332 };
 333
 334 static inline struct exynos_dsi_driver_data *exynos_dsi_get_driver_data(
 335                                                 struct platform_device *pdev)
 336 {
 337         const struct of_device_id *of_id =
 338                         of_match_device(exynos_dsi_of_match, &pdev->dev);
 339
 340         return (struct exynos_dsi_driver_data *)of_id->data;
 341 }
 342
 343 static void exynos_dsi_wait_for_reset(struct exynos_dsi *dsi)
 344 {
 345         if (wait_for_completion_timeout(&dsi->completed, msecs_to_jiffies(300)))
 346                 return;
 347
 348         dev_err(dsi->dev, "timeout waiting for reset\n");
 349 }
 350
 351 static void exynos_dsi_reset(struct exynos_dsi *dsi)
 352 {
 353         reinit_completion(&dsi->completed);
 354         writel(DSIM_SWRST, dsi->reg_base + DSIM_SWRST_REG);
 355 }
 356
 357 #ifndef MHZ
 358 #define MHZ     (1000*1000)
 359 #endif
 360
 361 static unsigned long exynos_dsi_pll_find_pms(struct exynos_dsi *dsi,
 362                 unsigned long fin, unsigned long fout, u8 *p, u16 *m, u8 *s)
 363 {
 364         unsigned long best_freq = 0;
 365         u32 min_delta = 0xffffffff;
 366         u8 p_min, p_max;
 367         u8 _p, uninitialized_var(best_p);
 368         u16 _m, uninitialized_var(best_m);
 369         u8 _s, uninitialized_var(best_s);
 370
 371         p_min = DIV_ROUND_UP(fin, (12 * MHZ));
 372         p_max = fin / (6 * MHZ);
 373
 374         for (_p = p_min; _p <= p_max; ++_p) {
 375                 for (_s = 0; _s <= 5; ++_s) {
 376                         u64 tmp;
 377                         u32 delta;
 378
 379                         tmp = (u64)fout * (_p << _s);
 380                         do_div(tmp, fin);
 381                         _m = tmp;
 382                         if (_m < 41 || _m > 125)
 383                                 continue;
 384
 385                         tmp = (u64)_m * fin;
 386                         do_div(tmp, _p);
 387                         if (tmp < 500 * MHZ || tmp > 1000 * MHZ)
 388                                 continue;
 389
 390                         tmp = (u64)_m * fin;
 391                         do_div(tmp, _p << _s);
 392
 393                         delta = abs(fout - tmp);
 394                         if (delta < min_delta) {
 395                                 best_p = _p;
 396                                 best_m = _m;
 397                                 best_s = _s;
 398                                 min_delta = delta;
 399                                 best_freq = tmp;
 400                         }
 401                 }
 402         }
 403
 404         if (best_freq) {
 405                 *p = best_p;
 406                 *m = best_m;
 407                 *s = best_s;
 408         }
 409
 410         return best_freq;
 411 }
 412
 413 static unsigned long exynos_dsi_set_pll(struct exynos_dsi *dsi,
 414                                         unsigned long freq)
 415 {
 416         struct exynos_dsi_driver_data *driver_data = dsi->driver_data;
 417         unsigned long fin, fout;
 418         int timeout;
 419         u8 p, s;
 420         u16 m;
 421         u32 reg;
 422
 423         clk_set_rate(dsi->pll_clk, dsi->pll_clk_rate);
 424
 425         fin = clk_get_rate(dsi->pll_clk);
 426         if (!fin) {
 427                 dev_err(dsi->dev, "failed to get PLL clock frequency\n");
 428                 return 0;
 429         }
 430
 431         dev_dbg(dsi->dev, "PLL input frequency: %lu\n", fin);
 432
 433         fout = exynos_dsi_pll_find_pms(dsi, fin, freq, &p, &m, &s);
 434         if (!fout) {
 435                 dev_err(dsi->dev,
 436                         "failed to find PLL PMS for requested frequency\n");
 437                 return 0;
 438         }
 439         dev_dbg(dsi->dev, "PLL freq %lu, (p %d, m %d, s %d)\n", fout, p, m, s);
 440
 441         writel(500, dsi->reg_base + driver_data->plltmr_reg);
 442
 443         reg = DSIM_PLL_EN | DSIM_PLL_P(p) | DSIM_PLL_M(m) | DSIM_PLL_S(s);
 444
 445         if (driver_data->has_freqband) {
 446                 static const unsigned long freq_bands[] = {
 447                         100 * MHZ, 120 * MHZ, 160 * MHZ, 200 * MHZ,
 448                         270 * MHZ, 320 * MHZ, 390 * MHZ, 450 * MHZ,
 449                         510 * MHZ, 560 * MHZ, 640 * MHZ, 690 * MHZ,
 450                         770 * MHZ, 870 * MHZ, 950 * MHZ,
 451                 };
 452                 int band;
 453
 454                 for (band = 0; band < ARRAY_SIZE(freq_bands); ++band)
 455                         if (fout < freq_bands[band])
 456                                 break;
 457
 458                 dev_dbg(dsi->dev, "band %d\n", band);
 459
 460                 reg |= DSIM_FREQ_BAND(band);
 461         }
 462
 463         writel(reg, dsi->reg_base + DSIM_PLLCTRL_REG);
 464
 465         timeout = 1000;
 466         do {
 467                 if (timeout-- == 0) {
 468                         dev_err(dsi->dev, "PLL failed to stabilize\n");
 469                         return 0;
 470                 }
 471                 reg = readl(dsi->reg_base + DSIM_STATUS_REG);
 472         } while ((reg & DSIM_PLL_STABLE) == 0);
 473
 474         return fout;
 475 }
 476
 477 static int exynos_dsi_enable_clock(struct exynos_dsi *dsi)
 478 {
 479         unsigned long hs_clk, byte_clk, esc_clk;
 480         unsigned long esc_div;
 481         u32 reg;
 482
 483         hs_clk = exynos_dsi_set_pll(dsi, dsi->burst_clk_rate);
 484         if (!hs_clk) {
 485                 dev_err(dsi->dev, "failed to configure DSI PLL\n");
 486                 return -EFAULT;
 487         }
 488
 489         byte_clk = hs_clk / 8;
 490         esc_div = DIV_ROUND_UP(byte_clk, dsi->esc_clk_rate);
 491         esc_clk = byte_clk / esc_div;
 492
 493         if (esc_clk > 20 * MHZ) {
 494                 ++esc_div;
 495                 esc_clk = byte_clk / esc_div;
 496         }
 497
 498         dev_dbg(dsi->dev, "hs_clk = %lu, byte_clk = %lu, esc_clk = %lu\n",
 499                 hs_clk, byte_clk, esc_clk);
 500
 501         reg = readl(dsi->reg_base + DSIM_CLKCTRL_REG);
 502         reg &= ~(DSIM_ESC_PRESCALER_MASK | DSIM_LANE_ESC_CLK_EN_CLK
 503                         | DSIM_LANE_ESC_CLK_EN_DATA_MASK | DSIM_PLL_BYPASS
 504                         | DSIM_BYTE_CLK_SRC_MASK);
 505         reg |= DSIM_ESC_CLKEN | DSIM_BYTE_CLKEN
 506                         | DSIM_ESC_PRESCALER(esc_div)
 507                         | DSIM_LANE_ESC_CLK_EN_CLK
 508                         | DSIM_LANE_ESC_CLK_EN_DATA(BIT(dsi->lanes) - 1)
 509                         | DSIM_BYTE_CLK_SRC(0)
 510                         | DSIM_TX_REQUEST_HSCLK;
 511         writel(reg, dsi->reg_base + DSIM_CLKCTRL_REG);
 512
 513         return 0;
 514 }
 515
 516 static void exynos_dsi_set_phy_ctrl(struct exynos_dsi *dsi)
 517 {
 518         struct exynos_dsi_driver_data *driver_data = dsi->driver_data;
 519         u32 reg;
 520
 521         if (driver_data->has_freqband)
 522                 return;
 523
 524         /* B D-PHY: D-PHY Master & Slave Analog Block control */
 525         reg = DSIM_PHYCTRL_ULPS_EXIT(0x0af);
 526         writel(reg, dsi->reg_base + DSIM_PHYCTRL_REG);
 527
 528         /*
 529          * T LPX: Transmitted length of any Low-Power state period
 530          * T HS-EXIT: Time that the transmitter drives LP-11 following a HS
 531          *      burst
 532          */
 533         reg = DSIM_PHYTIMING_LPX(0x06) | DSIM_PHYTIMING_HS_EXIT(0x0b);
 534         writel(reg, dsi->reg_base + DSIM_PHYTIMING_REG);
 535
 536         /*
 537          * T CLK-PREPARE: Time that the transmitter drives the Clock Lane LP-00
 538          *      Line state immediately before the HS-0 Line state starting the
 539          *      HS transmission
 540          * T CLK-ZERO: Time that the transmitter drives the HS-0 state prior to
 541          *      transmitting the Clock.
 542          * T CLK_POST: Time that the transmitter continues to send HS clock
 543          *      after the last associated Data Lane has transitioned to LP Mode
 544          *      Interval is defined as the period from the end of T HS-TRAIL to
 545          *      the beginning of T CLK-TRAIL
 546          * T CLK-TRAIL: Time that the transmitter drives the HS-0 state after
 547          *      the last payload clock bit of a HS transmission burst
 548          */
 549         reg = DSIM_PHYTIMING1_CLK_PREPARE(0x07) |
 550                         DSIM_PHYTIMING1_CLK_ZERO(0x27) |
 551                         DSIM_PHYTIMING1_CLK_POST(0x0d) |
 552                         DSIM_PHYTIMING1_CLK_TRAIL(0x08);
 553         writel(reg, dsi->reg_base + DSIM_PHYTIMING1_REG);
 554
 555         /*
 556          * T HS-PREPARE: Time that the transmitter drives the Data Lane LP-00
 557          *      Line state immediately before the HS-0 Line state starting the
 558          *      HS transmission
 559          * T HS-ZERO: Time that the transmitter drives the HS-0 state prior to
 560          *      transmitting the Sync sequence.
 561          * T HS-TRAIL: Time that the transmitter drives the flipped differential
 562          *      state after last payload data bit of a HS transmission burst
 563          */
 564         reg = DSIM_PHYTIMING2_HS_PREPARE(0x09) | DSIM_PHYTIMING2_HS_ZERO(0x0d) |
 565                         DSIM_PHYTIMING2_HS_TRAIL(0x0b);
 566         writel(reg, dsi->reg_base + DSIM_PHYTIMING2_REG);
 567 }
 568
 569 static void exynos_dsi_disable_clock(struct exynos_dsi *dsi)
 570 {
 571         u32 reg;
 572
 573         reg = readl(dsi->reg_base + DSIM_CLKCTRL_REG);
 574         reg &= ~(DSIM_LANE_ESC_CLK_EN_CLK | DSIM_LANE_ESC_CLK_EN_DATA_MASK
 575                         | DSIM_ESC_CLKEN | DSIM_BYTE_CLKEN);
 576         writel(reg, dsi->reg_base + DSIM_CLKCTRL_REG);
 577
 578         reg = readl(dsi->reg_base + DSIM_PLLCTRL_REG);
 579         reg &= ~DSIM_PLL_EN;
 580         writel(reg, dsi->reg_base + DSIM_PLLCTRL_REG);
 581 }
 582
 583 static int exynos_dsi_init_link(struct exynos_dsi *dsi)
 584 {
 585         struct exynos_dsi_driver_data *driver_data = dsi->driver_data;
 586         int timeout;
 587         u32 reg;
 588         u32 lanes_mask;
 589
 590         /* Initialize FIFO pointers */
 591         reg = readl(dsi->reg_base + DSIM_FIFOCTRL_REG);
 592         reg &= ~0x1f;
 593         writel(reg, dsi->reg_base + DSIM_FIFOCTRL_REG);
 594
 595         usleep_range(9000, 11000);
 596
 597         reg |= 0x1f;
 598         writel(reg, dsi->reg_base + DSIM_FIFOCTRL_REG);
 599
 600         usleep_range(9000, 11000);
 601
 602         /* DSI configuration */
 603         reg = 0;
 604
 605         /*
 606          * The first bit of mode_flags specifies display configuration.
 607          * If this bit is set[= MIPI_DSI_MODE_VIDEO], dsi will support video
 608          * mode, otherwise it will support command mode.
 609          */
 610         if (dsi->mode_flags & MIPI_DSI_MODE_VIDEO) {
 611                 reg |= DSIM_VIDEO_MODE;
 612
 613                 /*
 614                  * The user manual describes that following bits are ignored in
 615                  * command mode.
 616                  */
 617                 if (!(dsi->mode_flags & MIPI_DSI_MODE_VSYNC_FLUSH))
 618                         reg |= DSIM_MFLUSH_VS;
 619                 if (dsi->mode_flags & MIPI_DSI_MODE_VIDEO_SYNC_PULSE)
 620                         reg |= DSIM_SYNC_INFORM;
 621                 if (dsi->mode_flags & MIPI_DSI_MODE_VIDEO_BURST)
 622                         reg |= DSIM_BURST_MODE;
 623                 if (dsi->mode_flags & MIPI_DSI_MODE_VIDEO_AUTO_VERT)
 624                         reg |= DSIM_AUTO_MODE;
 625                 if (dsi->mode_flags & MIPI_DSI_MODE_VIDEO_HSE)
 626                         reg |= DSIM_HSE_MODE;
 627                 if (!(dsi->mode_flags & MIPI_DSI_MODE_VIDEO_HFP))
 628                         reg |= DSIM_HFP_MODE;
 629                 if (!(dsi->mode_flags & MIPI_DSI_MODE_VIDEO_HBP))
 630                         reg |= DSIM_HBP_MODE;
 631                 if (!(dsi->mode_flags & MIPI_DSI_MODE_VIDEO_HSA))
 632                         reg |= DSIM_HSA_MODE;
 633         }
 634
 635         if (!(dsi->mode_flags & MIPI_DSI_MODE_EOT_PACKET))
 636                 reg |= DSIM_EOT_DISABLE;
 637
 638         switch (dsi->format) {
 639         case MIPI_DSI_FMT_RGB888:
 640                 reg |= DSIM_MAIN_PIX_FORMAT_RGB888;
 641                 break;
 642         case MIPI_DSI_FMT_RGB666:
 643                 reg |= DSIM_MAIN_PIX_FORMAT_RGB666;
 644                 break;
 645         case MIPI_DSI_FMT_RGB666_PACKED:
 646                 reg |= DSIM_MAIN_PIX_FORMAT_RGB666_P;
 647                 break;
 648         case MIPI_DSI_FMT_RGB565:
 649                 reg |= DSIM_MAIN_PIX_FORMAT_RGB565;
 650                 break;
 651         default:
 652                 dev_err(dsi->dev, "invalid pixel format\n");
 653                 return -EINVAL;
 654         }
 655
 656         reg |= DSIM_NUM_OF_DATA_LANE(dsi->lanes - 1);
 657
 658         writel(reg, dsi->reg_base + DSIM_CONFIG_REG);
 659
 660         reg |= DSIM_LANE_EN_CLK;
 661         writel(reg, dsi->reg_base + DSIM_CONFIG_REG);
 662
 663         lanes_mask = BIT(dsi->lanes) - 1;
 664         reg |= DSIM_LANE_EN(lanes_mask);
 665         writel(reg, dsi->reg_base + DSIM_CONFIG_REG);
 666
 667         /*
 668          * Use non-continuous clock mode if the periparal wants and
 669          * host controller supports
 670          *
 671          * In non-continous clock mode, host controller will turn off
 672          * the HS clock between high-speed transmissions to reduce
 673          * power consumption.
 674          */
 675         if (driver_data->has_clklane_stop &&
 676                         dsi->mode_flags & MIPI_DSI_CLOCK_NON_CONTINUOUS) {
 677                 reg |= DSIM_CLKLANE_STOP;
 678                 writel(reg, dsi->reg_base + DSIM_CONFIG_REG);
 679         }
 680
 681         /* Check clock and data lane state are stop state */
 682         timeout = 100;
 683         do {
 684                 if (timeout-- == 0) {
 685                         dev_err(dsi->dev, "waiting for bus lanes timed out\n");
 686                         return -EFAULT;
 687                 }
 688
 689                 reg = readl(dsi->reg_base + DSIM_STATUS_REG);
 690                 if ((reg & DSIM_STOP_STATE_DAT(lanes_mask))
 691                     != DSIM_STOP_STATE_DAT(lanes_mask))
 692                         continue;
 693         } while (!(reg & (DSIM_STOP_STATE_CLK | DSIM_TX_READY_HS_CLK)));
 694
 695         reg = readl(dsi->reg_base + DSIM_ESCMODE_REG);
 696         reg &= ~DSIM_STOP_STATE_CNT_MASK;
 697         reg |= DSIM_STOP_STATE_CNT(0xf);
 698         writel(reg, dsi->reg_base + DSIM_ESCMODE_REG);
 699
 700         reg = DSIM_BTA_TIMEOUT(0xff) | DSIM_LPDR_TIMEOUT(0xffff);
 701         writel(reg, dsi->reg_base + DSIM_TIMEOUT_REG);
 702
 703         return 0;
 704 }
 705
 706 static void exynos_dsi_set_display_mode(struct exynos_dsi *dsi)
 707 {
 708         struct videomode *vm = &dsi->vm;
 709         u32 reg;
 710
 711         if (dsi->mode_flags & MIPI_DSI_MODE_VIDEO) {
 712                 reg = DSIM_CMD_ALLOW(0xf)
 713                         | DSIM_STABLE_VFP(vm->vfront_porch)
 714                         | DSIM_MAIN_VBP(vm->vback_porch);
 715                 writel(reg, dsi->reg_base + DSIM_MVPORCH_REG);
 716
 717                 reg = DSIM_MAIN_HFP(vm->hfront_porch)
 718                         | DSIM_MAIN_HBP(vm->hback_porch);
 719                 writel(reg, dsi->reg_base + DSIM_MHPORCH_REG);
 720
 721                 reg = DSIM_MAIN_VSA(vm->vsync_len)
 722                         | DSIM_MAIN_HSA(vm->hsync_len);
 723                 writel(reg, dsi->reg_base + DSIM_MSYNC_REG);
 724         }
 725
 726         reg = DSIM_MAIN_HRESOL(vm->hactive) | DSIM_MAIN_VRESOL(vm->vactive);
 727         writel(reg, dsi->reg_base + DSIM_MDRESOL_REG);
 728
 729         dev_dbg(dsi->dev, "LCD size = %dx%d\n", vm->hactive, vm->vactive);
 730 }
 731
 732 static void exynos_dsi_set_display_enable(struct exynos_dsi *dsi, bool enable)
 733 {
 734         u32 reg;
 735
 736         reg = readl(dsi->reg_base + DSIM_MDRESOL_REG);
 737         if (enable)
 738                 reg |= DSIM_MAIN_STAND_BY;
 739         else
 740                 reg &= ~DSIM_MAIN_STAND_BY;
 741         writel(reg, dsi->reg_base + DSIM_MDRESOL_REG);
 742 }
 743
 744 static int exynos_dsi_wait_for_hdr_fifo(struct exynos_dsi *dsi)
 745 {
 746         int timeout = 2000;
 747
 748         do {
 749                 u32 reg = readl(dsi->reg_base + DSIM_FIFOCTRL_REG);
 750
 751                 if (!(reg & DSIM_SFR_HEADER_FULL))
 752                         return 0;
 753
 754                 if (!cond_resched())
 755                         usleep_range(950, 1050);
 756         } while (--timeout);
 757
 758         return -ETIMEDOUT;
 759 }
 760
 761 static void exynos_dsi_set_cmd_lpm(struct exynos_dsi *dsi, bool lpm)
 762 {
 763         u32 v = readl(dsi->reg_base + DSIM_ESCMODE_REG);
 764
 765         if (lpm)
 766                 v |= DSIM_CMD_LPDT_LP;
 767         else
 768                 v &= ~DSIM_CMD_LPDT_LP;
 769
 770         writel(v, dsi->reg_base + DSIM_ESCMODE_REG);
 771 }
 772
 773 static void exynos_dsi_force_bta(struct exynos_dsi *dsi)
 774 {
 775         u32 v = readl(dsi->reg_base + DSIM_ESCMODE_REG);
 776
 777         v |= DSIM_FORCE_BTA;
 778         writel(v, dsi->reg_base + DSIM_ESCMODE_REG);
 779 }
 780
 781 static void exynos_dsi_send_to_fifo(struct exynos_dsi *dsi,
 782                                         struct exynos_dsi_transfer *xfer)
 783 {
 784         struct device *dev = dsi->dev;
 785         const u8 *payload = xfer->tx_payload + xfer->tx_done;
 786         u16 length = xfer->tx_len - xfer->tx_done;
 787         bool first = !xfer->tx_done;
 788         u32 reg;
 789
 790         dev_dbg(dev, "< xfer %p: tx len %u, done %u, rx len %u, done %u\n",
 791                 xfer, xfer->tx_len, xfer->tx_done, xfer->rx_len, xfer->rx_done);
 792
 793         if (length > DSI_TX_FIFO_SIZE)
 794                 length = DSI_TX_FIFO_SIZE;
 795
 796         xfer->tx_done += length;
 797
 798         /* Send payload */
 799         while (length >= 4) {
 800                 reg = (payload[3] << 24) | (payload[2] << 16)
 801                                         | (payload[1] << 8) | payload[0];
 802                 writel(reg, dsi->reg_base + DSIM_PAYLOAD_REG);
 803                 payload += 4;
 804                 length -= 4;
 805         }
 806
 807         reg = 0;
 808         switch (length) {
 809         case 3:
 810                 reg |= payload[2] << 16;
 811                 /* Fall through */
 812         case 2:
 813                 reg |= payload[1] << 8;
 814                 /* Fall through */
 815         case 1:
 816                 reg |= payload[0];
 817                 writel(reg, dsi->reg_base + DSIM_PAYLOAD_REG);
 818                 break;
 819         case 0:
 820                 /* Do nothing */
 821                 break;
 822         }
 823
 824         /* Send packet header */
 825         if (!first)
 826                 return;
 827
 828         reg = (xfer->data[1] << 16) | (xfer->data[0] << 8) | xfer->data_id;
 829         if (exynos_dsi_wait_for_hdr_fifo(dsi)) {
 830                 dev_err(dev, "waiting for header FIFO timed out\n");
 831                 return;
 832         }
 833
 834         if (NEQV(xfer->flags & MIPI_DSI_MSG_USE_LPM,
 835                  dsi->state & DSIM_STATE_CMD_LPM)) {
 836                 exynos_dsi_set_cmd_lpm(dsi, xfer->flags & MIPI_DSI_MSG_USE_LPM);
 837                 dsi->state ^= DSIM_STATE_CMD_LPM;
 838         }
 839
 840         writel(reg, dsi->reg_base + DSIM_PKTHDR_REG);
 841
 842         if (xfer->flags & MIPI_DSI_MSG_REQ_ACK)
 843                 exynos_dsi_force_bta(dsi);
 844 }
 845
 846 static void exynos_dsi_read_from_fifo(struct exynos_dsi *dsi,
 847                                         struct exynos_dsi_transfer *xfer)
 848 {
 849         u8 *payload = xfer->rx_payload + xfer->rx_done;
 850         bool first = !xfer->rx_done;
 851         struct device *dev = dsi->dev;
 852         u16 length;
 853         u32 reg;
 854
 855         if (first) {
 856                 reg = readl(dsi->reg_base + DSIM_RXFIFO_REG);
 857
 858                 switch (reg & 0x3f) {
 859                 case MIPI_DSI_RX_GENERIC_SHORT_READ_RESPONSE_2BYTE:
 860                 case MIPI_DSI_RX_DCS_SHORT_READ_RESPONSE_2BYTE:
 861                         if (xfer->rx_len >= 2) {
 862                                 payload[1] = reg >> 16;
 863                                 ++xfer->rx_done;
 864                         }
 865                         /* Fall through */
 866                 case MIPI_DSI_RX_GENERIC_SHORT_READ_RESPONSE_1BYTE:
 867                 case MIPI_DSI_RX_DCS_SHORT_READ_RESPONSE_1BYTE:
 868                         payload[0] = reg >> 8;
 869                         ++xfer->rx_done;
 870                         xfer->rx_len = xfer->rx_done;
 871                         xfer->result = 0;
 872                         goto clear_fifo;
 873                 case MIPI_DSI_RX_ACKNOWLEDGE_AND_ERROR_REPORT:
 874                         dev_err(dev, "DSI Error Report: 0x%04x\n",
 875                                 (reg >> 8) & 0xffff);
 876                         xfer->result = 0;
 877                         goto clear_fifo;
 878                 }
 879
 880                 length = (reg >> 8) & 0xffff;
 881                 if (length > xfer->rx_len) {
 882                         dev_err(dev,
 883                                 "response too long (%u > %u bytes), stripping\n",
 884                                 xfer->rx_len, length);
 885                         length = xfer->rx_len;
 886                 } else if (length < xfer->rx_len)
 887                         xfer->rx_len = length;
 888         }
 889
 890         length = xfer->rx_len - xfer->rx_done;
 891         xfer->rx_done += length;
 892
 893         /* Receive payload */
 894         while (length >= 4) {
 895                 reg = readl(dsi->reg_base + DSIM_RXFIFO_REG);
 896                 payload[0] = (reg >>  0) & 0xff;
 897                 payload[1] = (reg >>  8) & 0xff;
 898                 payload[2] = (reg >> 16) & 0xff;
 899                 payload[3] = (reg >> 24) & 0xff;
 900                 payload += 4;
 901                 length -= 4;
 902         }
 903
 904         if (length) {
 905                 reg = readl(dsi->reg_base + DSIM_RXFIFO_REG);
 906                 switch (length) {
 907                 case 3:
 908                         payload[2] = (reg >> 16) & 0xff;
 909                         /* Fall through */
 910                 case 2:
 911                         payload[1] = (reg >> 8) & 0xff;
 912                         /* Fall through */
 913                 case 1:
 914                         payload[0] = reg & 0xff;
 915                 }
 916         }
 917
 918         if (xfer->rx_done == xfer->rx_len)
 919                 xfer->result = 0;
 920
 921 clear_fifo:
 922         length = DSI_RX_FIFO_SIZE / 4;
 923         do {
 924                 reg = readl(dsi->reg_base + DSIM_RXFIFO_REG);
 925                 if (reg == DSI_RX_FIFO_EMPTY)
 926                         break;
 927         } while (--length);
 928 }
 929
 930 static void exynos_dsi_transfer_start(struct exynos_dsi *dsi)
 931 {
 932         unsigned long flags;
 933         struct exynos_dsi_transfer *xfer;
 934         bool start = false;
 935
 936 again:
 937         spin_lock_irqsave(&dsi->transfer_lock, flags);
 938
 939         if (list_empty(&dsi->transfer_list)) {
 940                 spin_unlock_irqrestore(&dsi->transfer_lock, flags);
 941                 return;
 942         }
 943
 944         xfer = list_first_entry(&dsi->transfer_list,
 945                                         struct exynos_dsi_transfer, list);
 946
 947         spin_unlock_irqrestore(&dsi->transfer_lock, flags);
 948
 949         if (xfer->tx_len && xfer->tx_done == xfer->tx_len)
 950                 /* waiting for RX */
 951                 return;
 952
 953         exynos_dsi_send_to_fifo(dsi, xfer);
 954
 955         if (xfer->tx_len || xfer->rx_len)
 956                 return;
 957
 958         xfer->result = 0;
 959         complete(&xfer->completed);
 960
 961         spin_lock_irqsave(&dsi->transfer_lock, flags);
 962
 963         list_del_init(&xfer->list);
 964         start = !list_empty(&dsi->transfer_list);
 965
 966         spin_unlock_irqrestore(&dsi->transfer_lock, flags);
 967
 968         if (start)
 969                 goto again;
 970 }
 971
 972 static bool exynos_dsi_transfer_finish(struct exynos_dsi *dsi)
 973 {
 974         struct exynos_dsi_transfer *xfer;
 975         unsigned long flags;
 976         bool start = true;
 977
 978         spin_lock_irqsave(&dsi->transfer_lock, flags);
 979
 980         if (list_empty(&dsi->transfer_list)) {
 981                 spin_unlock_irqrestore(&dsi->transfer_lock, flags);
 982                 return false;
 983         }
 984
 985         xfer = list_first_entry(&dsi->transfer_list,
 986                                         struct exynos_dsi_transfer, list);
 987
 988         spin_unlock_irqrestore(&dsi->transfer_lock, flags);
 989
 990         dev_dbg(dsi->dev,
 991                 "> xfer %p, tx_len %u, tx_done %u, rx_len %u, rx_done %u\n",
 992                 xfer, xfer->tx_len, xfer->tx_done, xfer->rx_len, xfer->rx_done);
 993
 994         if (xfer->tx_done != xfer->tx_len)
 995                 return true;
 996
 997         if (xfer->rx_done != xfer->rx_len)
 998                 exynos_dsi_read_from_fifo(dsi, xfer);
 999
1000         if (xfer->rx_done != xfer->rx_len)
1001                 return true;
1002
1003         spin_lock_irqsave(&dsi->transfer_lock, flags);
1004
1005         list_del_init(&xfer->list);
1006         start = !list_empty(&dsi->transfer_list);
1007
1008         spin_unlock_irqrestore(&dsi->transfer_lock, flags);
1009
1010         if (!xfer->rx_len)
1011                 xfer->result = 0;
1012         complete(&xfer->completed);
1013
1014         return start;
1015 }
1016
1017 static void exynos_dsi_remove_transfer(struct exynos_dsi *dsi,
1018                                         struct exynos_dsi_transfer *xfer)
1019 {
1020         unsigned long flags;
1021         bool start;
1022
1023         spin_lock_irqsave(&dsi->transfer_lock, flags);
1024
1025         if (!list_empty(&dsi->transfer_list) &&
1026             xfer == list_first_entry(&dsi->transfer_list,
1027                                      struct exynos_dsi_transfer, list)) {
1028                 list_del_init(&xfer->list);
1029                 start = !list_empty(&dsi->transfer_list);
1030                 spin_unlock_irqrestore(&dsi->transfer_lock, flags);
1031                 if (start)
1032                         exynos_dsi_transfer_start(dsi);
1033                 return;
1034         }
1035
1036         list_del_init(&xfer->list);
1037
1038         spin_unlock_irqrestore(&dsi->transfer_lock, flags);
1039 }
1040
1041 static int exynos_dsi_transfer(struct exynos_dsi *dsi,
1042                                         struct exynos_dsi_transfer *xfer)
1043 {
1044         unsigned long flags;
1045         bool stopped;
1046
1047         xfer->tx_done = 0;
1048         xfer->rx_done = 0;
1049         xfer->result = -ETIMEDOUT;
1050         init_completion(&xfer->completed);
1051
1052         spin_lock_irqsave(&dsi->transfer_lock, flags);
1053
1054         stopped = list_empty(&dsi->transfer_list);
1055         list_add_tail(&xfer->list, &dsi->transfer_list);
1056
1057         spin_unlock_irqrestore(&dsi->transfer_lock, flags);
1058
1059         if (stopped)
1060                 exynos_dsi_transfer_start(dsi);
1061
1062         wait_for_completion_timeout(&xfer->completed,
1063                                     msecs_to_jiffies(DSI_XFER_TIMEOUT_MS));
1064         if (xfer->result == -ETIMEDOUT) {
1065                 exynos_dsi_remove_transfer(dsi, xfer);
1066                 dev_err(dsi->dev, "xfer timed out: %*ph %*ph\n", 2, xfer->data,
1067                         xfer->tx_len, xfer->tx_payload);
1068                 return -ETIMEDOUT;
1069         }
1070
1071         /* Also covers hardware timeout condition */
1072         return xfer->result;
1073 }
1074
1075 static irqreturn_t exynos_dsi_irq(int irq, void *dev_id)
1076 {
1077         struct exynos_dsi *dsi = dev_id;
1078         u32 status;
1079
1080         status = readl(dsi->reg_base + DSIM_INTSRC_REG);
1081         if (!status) {
1082                 static unsigned long int j;
1083                 if (printk_timed_ratelimit(&j, 500))
1084                         dev_warn(dsi->dev, "spurious interrupt\n");
1085                 return IRQ_HANDLED;
1086         }
1087         writel(status, dsi->reg_base + DSIM_INTSRC_REG);
1088
1089         if (status & DSIM_INT_SW_RST_RELEASE) {
1090                 u32 mask = ~(DSIM_INT_RX_DONE | DSIM_INT_SFR_FIFO_EMPTY);
1091                 writel(mask, dsi->reg_base + DSIM_INTMSK_REG);
1092                 complete(&dsi->completed);
1093                 return IRQ_HANDLED;
1094         }
1095
1096         if (!(status & (DSIM_INT_RX_DONE | DSIM_INT_SFR_FIFO_EMPTY)))
1097                 return IRQ_HANDLED;
1098
1099         if (exynos_dsi_transfer_finish(dsi))
1100                 exynos_dsi_transfer_start(dsi);
1101
1102         return IRQ_HANDLED;
1103 }
1104
1105 static irqreturn_t exynos_dsi_te_irq_handler(int irq, void *dev_id)
1106 {
1107         struct exynos_dsi *dsi = (struct exynos_dsi *)dev_id;
1108         struct drm_encoder *encoder = dsi->encoder;
1109
1110         if (dsi->state & DSIM_STATE_ENABLED)
1111                 exynos_drm_crtc_te_handler(encoder->crtc);
1112
1113         return IRQ_HANDLED;
1114 }
1115
1116 static void exynos_dsi_enable_irq(struct exynos_dsi *dsi)
1117 {
1118         enable_irq(dsi->irq);
1119
1120         if (gpio_is_valid(dsi->te_gpio))
1121                 enable_irq(gpio_to_irq(dsi->te_gpio));
1122 }
1123
1124 static void exynos_dsi_disable_irq(struct exynos_dsi *dsi)
1125 {
1126         if (gpio_is_valid(dsi->te_gpio))
1127                 disable_irq(gpio_to_irq(dsi->te_gpio));
1128
1129         disable_irq(dsi->irq);
1130 }
1131
1132 static int exynos_dsi_init(struct exynos_dsi *dsi)
1133 {
1134         exynos_dsi_reset(dsi);
1135         exynos_dsi_enable_irq(dsi);
1136         exynos_dsi_enable_clock(dsi);
1137         exynos_dsi_wait_for_reset(dsi);
1138         exynos_dsi_set_phy_ctrl(dsi);
1139         exynos_dsi_init_link(dsi);
1140
1141         return 0;
1142 }
1143
1144 static int exynos_dsi_register_te_irq(struct exynos_dsi *dsi)
1145 {
1146         int ret;
1147
1148         dsi->te_gpio = of_get_named_gpio(dsi->panel_node, "te-gpios", 0);
1149         if (!gpio_is_valid(dsi->te_gpio)) {
1150                 dev_err(dsi->dev, "no te-gpios specified\n");
1151                 ret = dsi->te_gpio;
1152                 goto out;
1153         }
1154
1155         ret = gpio_request_one(dsi->te_gpio, GPIOF_IN, "te_gpio");
1156         if (ret) {
1157                 dev_err(dsi->dev, "gpio request failed with %d\n", ret);
1158                 goto out;
1159         }
1160
1161         /*
1162          * This TE GPIO IRQ should not be set to IRQ_NOAUTOEN, because panel
1163          * calls drm_panel_init() first then calls mipi_dsi_attach() in probe().
1164          * It means that te_gpio is invalid when exynos_dsi_enable_irq() is
1165          * called by drm_panel_init() before panel is attached.
1166          */
1167         ret = request_threaded_irq(gpio_to_irq(dsi->te_gpio),
1168                                         exynos_dsi_te_irq_handler, NULL,
1169                                         IRQF_TRIGGER_RISING, "TE", dsi);
1170         if (ret) {
1171                 dev_err(dsi->dev, "request interrupt failed with %d\n", ret);
1172                 gpio_free(dsi->te_gpio);
1173                 goto out;
1174         }
1175
1176 out:
1177         return ret;
1178 }
1179
1180 static void exynos_dsi_unregister_te_irq(struct exynos_dsi *dsi)
1181 {
1182         if (gpio_is_valid(dsi->te_gpio)) {
1183                 free_irq(gpio_to_irq(dsi->te_gpio), dsi);
1184                 gpio_free(dsi->te_gpio);
1185                 dsi->te_gpio = -ENOENT;
1186         }
1187 }
1188
1189 static int exynos_dsi_host_attach(struct mipi_dsi_host *host,
1190                                   struct mipi_dsi_device *device)
1191 {
1192         struct exynos_dsi *dsi = host_to_dsi(host);
1193
1194         dsi->lanes = device->lanes;
1195         dsi->format = device->format;
1196         dsi->mode_flags = device->mode_flags;
1197         dsi->panel_node = device->dev.of_node;
1198
1199         if (dsi->connector.dev)
1200                 drm_helper_hpd_irq_event(dsi->connector.dev);
1201
1202         /*
1203          * This is a temporary solution and should be made by more generic way.
1204          *
1205          * If attached panel device is for command mode one, dsi should register
1206          * TE interrupt handler.
1207          */
1208         if (!(dsi->mode_flags & MIPI_DSI_MODE_VIDEO)) {
1209                 int ret = exynos_dsi_register_te_irq(dsi);
1210
1211                 if (ret)
1212                         return ret;
1213         }
1214
1215         return 0;
1216 }
1217
1218 static int exynos_dsi_host_detach(struct mipi_dsi_host *host,
1219                                   struct mipi_dsi_device *device)
1220 {
1221         struct exynos_dsi *dsi = host_to_dsi(host);
1222
1223         exynos_dsi_unregister_te_irq(dsi);
1224
1225         dsi->panel_node = NULL;
1226
1227         if (dsi->connector.dev)
1228                 drm_helper_hpd_irq_event(dsi->connector.dev);
1229
1230         return 0;
1231 }
1232
1233 /* distinguish between short and long DSI packet types */
1234 static bool exynos_dsi_is_short_dsi_type(u8 type)
1235 {
1236         return (type & 0x0f) <= 8;
1237 }
1238
1239 static ssize_t exynos_dsi_host_transfer(struct mipi_dsi_host *host,
1240                                         const struct mipi_dsi_msg *msg)
1241 {
1242         struct exynos_dsi *dsi = host_to_dsi(host);
1243         struct exynos_dsi_transfer xfer;
1244         int ret;
1245
1246         if (!(dsi->state & DSIM_STATE_INITIALIZED)) {
1247                 ret = exynos_dsi_init(dsi);
1248                 if (ret)
1249                         return ret;
1250                 dsi->state |= DSIM_STATE_INITIALIZED;
1251         }
1252
1253         if (msg->tx_len == 0)
1254                 return -EINVAL;
1255
1256         xfer.data_id = msg->type | (msg->channel << 6);
1257
1258         if (exynos_dsi_is_short_dsi_type(msg->type)) {
1259                 const char *tx_buf = msg->tx_buf;
1260
1261                 if (msg->tx_len > 2)
1262                         return -EINVAL;
1263                 xfer.tx_len = 0;
1264                 xfer.data[0] = tx_buf[0];
1265                 xfer.data[1] = (msg->tx_len == 2) ? tx_buf[1] : 0;
1266         } else {
1267                 xfer.tx_len = msg->tx_len;
1268                 xfer.data[0] = msg->tx_len & 0xff;
1269                 xfer.data[1] = msg->tx_len >> 8;
1270                 xfer.tx_payload = msg->tx_buf;
1271         }
1272
1273         xfer.rx_len = msg->rx_len;
1274         xfer.rx_payload = msg->rx_buf;
1275         xfer.flags = msg->flags;
1276
1277         ret = exynos_dsi_transfer(dsi, &xfer);
1278         return (ret < 0) ? ret : xfer.rx_done;
1279 }
1280
1281 static const struct mipi_dsi_host_ops exynos_dsi_ops = {
1282         .attach = exynos_dsi_host_attach,
1283         .detach = exynos_dsi_host_detach,
1284         .transfer = exynos_dsi_host_transfer,
1285 };
1286
1287 static int exynos_dsi_poweron(struct exynos_dsi *dsi)
1288 {
1289         int ret;
1290
1291         ret = regulator_bulk_enable(ARRAY_SIZE(dsi->supplies), dsi->supplies);
1292         if (ret < 0) {
1293                 dev_err(dsi->dev, "cannot enable regulators %d\n", ret);
1294                 return ret;
1295         }
1296
1297         ret = clk_prepare_enable(dsi->bus_clk);
1298         if (ret < 0) {
1299                 dev_err(dsi->dev, "cannot enable bus clock %d\n", ret);
1300                 goto err_bus_clk;
1301         }
1302
1303         ret = clk_prepare_enable(dsi->pll_clk);
1304         if (ret < 0) {
1305                 dev_err(dsi->dev, "cannot enable pll clock %d\n", ret);
1306                 goto err_pll_clk;
1307         }
1308
1309         ret = phy_power_on(dsi->phy);
1310         if (ret < 0) {
1311                 dev_err(dsi->dev, "cannot enable phy %d\n", ret);
1312                 goto err_phy;
1313         }
1314
1315         return 0;
1316
1317 err_phy:
1318         clk_disable_unprepare(dsi->pll_clk);
1319 err_pll_clk:
1320         clk_disable_unprepare(dsi->bus_clk);
1321 err_bus_clk:
1322         regulator_bulk_disable(ARRAY_SIZE(dsi->supplies), dsi->supplies);
1323
1324         return ret;
1325 }
1326
1327 static void exynos_dsi_poweroff(struct exynos_dsi *dsi)
1328 {
1329         int ret;
1330
1331         usleep_range(10000, 20000);
1332
1333         if (dsi->state & DSIM_STATE_INITIALIZED) {
1334                 dsi->state &= ~DSIM_STATE_INITIALIZED;
1335
1336                 exynos_dsi_disable_clock(dsi);
1337
1338                 exynos_dsi_disable_irq(dsi);
1339         }
1340
1341         dsi->state &= ~DSIM_STATE_CMD_LPM;
1342
1343         phy_power_off(dsi->phy);
1344
1345         clk_disable_unprepare(dsi->pll_clk);
1346         clk_disable_unprepare(dsi->bus_clk);
1347
1348         ret = regulator_bulk_disable(ARRAY_SIZE(dsi->supplies), dsi->supplies);
1349         if (ret < 0)
1350                 dev_err(dsi->dev, "cannot disable regulators %d\n", ret);
1351 }
1352
1353 static int exynos_dsi_enable(struct exynos_dsi *dsi)
1354 {
1355         int ret;
1356
1357         if (dsi->state & DSIM_STATE_ENABLED)
1358                 return 0;
1359
1360         ret = exynos_dsi_poweron(dsi);
1361         if (ret < 0)
1362                 return ret;
1363
1364         ret = drm_panel_prepare(dsi->panel);
1365         if (ret < 0) {
1366                 exynos_dsi_poweroff(dsi);
1367                 return ret;
1368         }
1369
1370         exynos_dsi_set_display_mode(dsi);
1371         exynos_dsi_set_display_enable(dsi, true);
1372
1373         ret = drm_panel_enable(dsi->panel);
1374         if (ret < 0) {
1375                 exynos_dsi_set_display_enable(dsi, false);
1376                 drm_panel_unprepare(dsi->panel);
1377                 exynos_dsi_poweroff(dsi);
1378                 return ret;
1379         }
1380
1381         dsi->state |= DSIM_STATE_ENABLED;
1382
1383         return 0;
1384 }
1385
1386 static void exynos_dsi_disable(struct exynos_dsi *dsi)
1387 {
1388         if (!(dsi->state & DSIM_STATE_ENABLED))
1389                 return;
1390
1391         drm_panel_disable(dsi->panel);
1392         exynos_dsi_set_display_enable(dsi, false);
1393         drm_panel_unprepare(dsi->panel);
1394         exynos_dsi_poweroff(dsi);
1395
1396         dsi->state &= ~DSIM_STATE_ENABLED;
1397 }
1398
1399 static void exynos_dsi_dpms(struct exynos_drm_display *display, int mode)
1400 {
1401         struct exynos_dsi *dsi = display->ctx;
1402
1403         if (dsi->panel) {
1404                 switch (mode) {
1405                 case DRM_MODE_DPMS_ON:
1406                         exynos_dsi_enable(dsi);
1407                         break;
1408                 case DRM_MODE_DPMS_STANDBY:
1409                 case DRM_MODE_DPMS_SUSPEND:
1410                 case DRM_MODE_DPMS_OFF:
1411                         exynos_dsi_disable(dsi);
1412                         break;
1413                 default:
1414                         break;
1415                 }
1416         }
1417 }
1418
1419 static enum drm_connector_status
1420 exynos_dsi_detect(struct drm_connector *connector, bool force)
1421 {
1422         struct exynos_dsi *dsi = connector_to_dsi(connector);
1423
1424         if (!dsi->panel) {
1425                 dsi->panel = of_drm_find_panel(dsi->panel_node);
1426                 if (dsi->panel)
1427                         drm_panel_attach(dsi->panel, &dsi->connector);
1428         } else if (!dsi->panel_node) {
1429                 struct exynos_drm_display *display;
1430
1431                 display = platform_get_drvdata(to_platform_device(dsi->dev));
1432                 exynos_dsi_dpms(display, DRM_MODE_DPMS_OFF);
1433                 drm_panel_detach(dsi->panel);
1434                 dsi->panel = NULL;
1435         }
1436
1437         if (dsi->panel)
1438                 return connector_status_connected;
1439
1440         return connector_status_disconnected;
1441 }
1442
1443 static void exynos_dsi_connector_destroy(struct drm_connector *connector)
1444 {
1445         drm_connector_unregister(connector);
1446         drm_connector_cleanup(connector);
1447         connector->dev = NULL;
1448 }
1449
1450 static struct drm_connector_funcs exynos_dsi_connector_funcs = {
1451         .dpms = drm_helper_connector_dpms,
1452         .detect = exynos_dsi_detect,
1453         .fill_modes = drm_helper_probe_single_connector_modes,
1454         .destroy = exynos_dsi_connector_destroy,
1455 };
1456
1457 static int exynos_dsi_get_modes(struct drm_connector *connector)
1458 {
1459         struct exynos_dsi *dsi = connector_to_dsi(connector);
1460
1461         if (dsi->panel)
1462                 return dsi->panel->funcs->get_modes(dsi->panel);
1463
1464         return 0;
1465 }
1466
1467 static int exynos_dsi_mode_valid(struct drm_connector *connector,
1468                                  struct drm_display_mode *mode)
1469 {
1470         return MODE_OK;
1471 }
1472
1473 static struct drm_encoder *
1474 exynos_dsi_best_encoder(struct drm_connector *connector)
1475 {
1476         struct exynos_dsi *dsi = connector_to_dsi(connector);
1477
1478         return dsi->encoder;
1479 }
1480
1481 static struct drm_connector_helper_funcs exynos_dsi_connector_helper_funcs = {
1482         .get_modes = exynos_dsi_get_modes,
1483         .mode_valid = exynos_dsi_mode_valid,
1484         .best_encoder = exynos_dsi_best_encoder,
1485 };
1486
1487 static int exynos_dsi_create_connector(struct exynos_drm_display *display,
1488                                        struct drm_encoder *encoder)
1489 {
1490         struct exynos_dsi *dsi = display->ctx;
1491         struct drm_connector *connector = &dsi->connector;
1492         int ret;
1493
1494         dsi->encoder = encoder;
1495
1496         connector->polled = DRM_CONNECTOR_POLL_HPD;
1497
1498         ret = drm_connector_init(encoder->dev, connector,
1499                                  &exynos_dsi_connector_funcs,
1500                                  DRM_MODE_CONNECTOR_DSI);
1501         if (ret) {
1502                 DRM_ERROR("Failed to initialize connector with drm\n");
1503                 return ret;
1504         }
1505
1506         drm_connector_helper_add(connector, &exynos_dsi_connector_helper_funcs);
1507         drm_connector_register(connector);
1508         drm_mode_connector_attach_encoder(connector, encoder);
1509
1510         return 0;
1511 }
1512
1513 static void exynos_dsi_mode_set(struct exynos_drm_display *display,
1514                          struct drm_display_mode *mode)
1515 {
1516         struct exynos_dsi *dsi = display->ctx;
1517         struct videomode *vm = &dsi->vm;
1518
1519         vm->hactive = mode->hdisplay;
1520         vm->vactive = mode->vdisplay;
1521         vm->vfront_porch = mode->vsync_start - mode->vdisplay;
1522         vm->vback_porch = mode->vtotal - mode->vsync_end;
1523         vm->vsync_len = mode->vsync_end - mode->vsync_start;
1524         vm->hfront_porch = mode->hsync_start - mode->hdisplay;
1525         vm->hback_porch = mode->htotal - mode->hsync_end;
1526         vm->hsync_len = mode->hsync_end - mode->hsync_start;
1527 }
1528
1529 static struct exynos_drm_display_ops exynos_dsi_display_ops = {
1530         .create_connector = exynos_dsi_create_connector,
1531         .mode_set = exynos_dsi_mode_set,
1532         .dpms = exynos_dsi_dpms
1533 };
1534
1535 MODULE_DEVICE_TABLE(of, exynos_dsi_of_match);
1536
1537 /* of_* functions will be removed after merge of of_graph patches */
1538 static struct device_node *
1539 of_get_child_by_name_reg(struct device_node *parent, const char *name, u32 reg)
1540 {
1541         struct device_node *np;
1542
1543         for_each_child_of_node(parent, np) {
1544                 u32 r;
1545
1546                 if (!np->name || of_node_cmp(np->name, name))
1547                         continue;
1548
1549                 if (of_property_read_u32(np, "reg", &r) < 0)
1550                         r = 0;
1551
1552                 if (reg == r)
1553                         break;
1554         }
1555
1556         return np;
1557 }
1558
1559 static struct device_node *of_graph_get_port_by_reg(struct device_node *parent,
1560                                                     u32 reg)
1561 {
1562         struct device_node *ports, *port;
1563
1564         ports = of_get_child_by_name(parent, "ports");
1565         if (ports)
1566                 parent = ports;
1567
1568         port = of_get_child_by_name_reg(parent, "port", reg);
1569
1570         of_node_put(ports);
1571
1572         return port;
1573 }
1574
1575 static struct device_node *
1576 of_graph_get_endpoint_by_reg(struct device_node *port, u32 reg)
1577 {
1578         return of_get_child_by_name_reg(port, "endpoint", reg);
1579 }
1580
1581 static int exynos_dsi_of_read_u32(const struct device_node *np,
1582                                   const char *propname, u32 *out_value)
1583 {
1584         int ret = of_property_read_u32(np, propname, out_value);
1585
1586         if (ret < 0)
1587                 pr_err("%s: failed to get '%s' property\n", np->full_name,
1588                        propname);
1589
1590         return ret;
1591 }
1592
1593 enum {
1594         DSI_PORT_IN,
1595         DSI_PORT_OUT
1596 };
1597
1598 static int exynos_dsi_parse_dt(struct exynos_dsi *dsi)
1599 {
1600         struct device *dev = dsi->dev;
1601         struct device_node *node = dev->of_node;
1602         struct device_node *port, *ep;
1603         int ret;
1604
1605         ret = exynos_dsi_of_read_u32(node, "samsung,pll-clock-frequency",
1606                                      &dsi->pll_clk_rate);
1607         if (ret < 0)
1608                 return ret;
1609
1610         port = of_graph_get_port_by_reg(node, DSI_PORT_OUT);
1611         if (!port) {
1612                 dev_err(dev, "no output port specified\n");
1613                 return -EINVAL;
1614         }
1615
1616         ep = of_graph_get_endpoint_by_reg(port, 0);
1617         of_node_put(port);
1618         if (!ep) {
1619                 dev_err(dev, "no endpoint specified in output port\n");
1620                 return -EINVAL;
1621         }
1622
1623         ret = exynos_dsi_of_read_u32(ep, "samsung,burst-clock-frequency",
1624                                      &dsi->burst_clk_rate);
1625         if (ret < 0)
1626                 goto end;
1627
1628         ret = exynos_dsi_of_read_u32(ep, "samsung,esc-clock-frequency",
1629                                      &dsi->esc_clk_rate);
1630
1631 end:
1632         of_node_put(ep);
1633
1634         return ret;
1635 }
1636
1637 static int exynos_dsi_bind(struct device *dev, struct device *master,
1638                                 void *data)
1639 {
1640         struct exynos_drm_display *display = dev_get_drvdata(dev);
1641         struct exynos_dsi *dsi = display->ctx;
1642         struct drm_device *drm_dev = data;
1643         int ret;
1644
1645         ret = exynos_drm_create_enc_conn(drm_dev, display);
1646         if (ret) {
1647                 DRM_ERROR("Encoder create [%d] failed with %d\n",
1648                           display->type, ret);
1649                 return ret;
1650         }
1651
1652         return mipi_dsi_host_register(&dsi->dsi_host);
1653 }
1654
1655 static void exynos_dsi_unbind(struct device *dev, struct device *master,
1656                                 void *data)
1657 {
1658         struct exynos_drm_display *display = dev_get_drvdata(dev);
1659         struct exynos_dsi *dsi = display->ctx;
1660
1661         exynos_dsi_dpms(display, DRM_MODE_DPMS_OFF);
1662
1663         mipi_dsi_host_unregister(&dsi->dsi_host);
1664 }
1665
1666 static const struct component_ops exynos_dsi_component_ops = {
1667         .bind   = exynos_dsi_bind,
1668         .unbind = exynos_dsi_unbind,
1669 };
1670
1671 static int exynos_dsi_probe(struct platform_device *pdev)
1672 {
1673         struct device *dev = &pdev->dev;
1674         struct resource *res;
1675         struct exynos_dsi *dsi;
1676         int ret;
1677
1678         dsi = devm_kzalloc(dev, sizeof(*dsi), GFP_KERNEL);
1679         if (!dsi)
1680                 return -ENOMEM;
1681
1682         dsi->display.type = EXYNOS_DISPLAY_TYPE_LCD;
1683         dsi->display.ops = &exynos_dsi_display_ops;
1684
1685         ret = exynos_drm_component_add(dev, EXYNOS_DEVICE_TYPE_CONNECTOR,
1686                                        dsi->display.type);
1687         if (ret)
1688                 return ret;
1689
1690         /* To be checked as invalid one */
1691         dsi->te_gpio = -ENOENT;
1692
1693         init_completion(&dsi->completed);
1694         spin_lock_init(&dsi->transfer_lock);
1695         INIT_LIST_HEAD(&dsi->transfer_list);
1696
1697         dsi->dsi_host.ops = &exynos_dsi_ops;
1698         dsi->dsi_host.dev = &pdev->dev;
1699
1700         dsi->dev = &pdev->dev;
1701         dsi->driver_data = exynos_dsi_get_driver_data(pdev);
1702
1703         ret = exynos_dsi_parse_dt(dsi);
1704         if (ret)
1705                 goto err_del_component;
1706
1707         dsi->supplies[0].supply = "vddcore";
1708         dsi->supplies[1].supply = "vddio";
1709         ret = devm_regulator_bulk_get(&pdev->dev, ARRAY_SIZE(dsi->supplies),
1710                                       dsi->supplies);
1711         if (ret) {
1712                 dev_info(&pdev->dev, "failed to get regulators: %d\n", ret);
1713                 return -EPROBE_DEFER;
1714         }
1715
1716         dsi->pll_clk = devm_clk_get(&pdev->dev, "pll_clk");
1717         if (IS_ERR(dsi->pll_clk)) {
1718                 dev_info(&pdev->dev, "failed to get dsi pll input clock\n");
1719                 ret = PTR_ERR(dsi->pll_clk);
1720                 goto err_del_component;
1721         }
1722
1723         dsi->bus_clk = devm_clk_get(&pdev->dev, "bus_clk");
1724         if (IS_ERR(dsi->bus_clk)) {
1725                 dev_info(&pdev->dev, "failed to get dsi bus clock\n");
1726                 ret = PTR_ERR(dsi->bus_clk);
1727                 goto err_del_component;
1728         }
1729
1730         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1731         dsi->reg_base = devm_ioremap_resource(&pdev->dev, res);
1732         if (IS_ERR(dsi->reg_base)) {
1733                 dev_err(&pdev->dev, "failed to remap io region\n");
1734                 ret = PTR_ERR(dsi->reg_base);
1735                 goto err_del_component;
1736         }
1737
1738         dsi->phy = devm_phy_get(&pdev->dev, "dsim");
1739         if (IS_ERR(dsi->phy)) {
1740                 dev_info(&pdev->dev, "failed to get dsim phy\n");
1741                 ret = PTR_ERR(dsi->phy);
1742                 goto err_del_component;
1743         }
1744
1745         dsi->irq = platform_get_irq(pdev, 0);
1746         if (dsi->irq < 0) {
1747                 dev_err(&pdev->dev, "failed to request dsi irq resource\n");
1748                 ret = dsi->irq;
1749                 goto err_del_component;
1750         }
1751
1752         irq_set_status_flags(dsi->irq, IRQ_NOAUTOEN);
1753         ret = devm_request_threaded_irq(&pdev->dev, dsi->irq, NULL,
1754                                         exynos_dsi_irq, IRQF_ONESHOT,
1755                                         dev_name(&pdev->dev), dsi);
1756         if (ret) {
1757                 dev_err(&pdev->dev, "failed to request dsi irq\n");
1758                 goto err_del_component;
1759         }
1760
1761         exynos_dsi_display.ctx = dsi;
1762
1763         platform_set_drvdata(pdev, &exynos_dsi_display);
1764
1765         ret = component_add(&pdev->dev, &exynos_dsi_component_ops);
1766         if (ret)
1767                 goto err_del_component;
1768
1769         return ret;
1770
1771 err_del_component:
1772         exynos_drm_component_del(&pdev->dev, EXYNOS_DEVICE_TYPE_CONNECTOR);
1773         return ret;
1774 }
1775
1776 static int exynos_dsi_remove(struct platform_device *pdev)
1777 {
1778         component_del(&pdev->dev, &exynos_dsi_component_ops);
1779         exynos_drm_component_del(&pdev->dev, EXYNOS_DEVICE_TYPE_CONNECTOR);
1780
1781         return 0;
1782 }
1783
1784 struct platform_driver dsi_driver = {
1785         .probe = exynos_dsi_probe,
1786         .remove = exynos_dsi_remove,
1787         .driver = {
1788                    .name = "exynos-dsi",
1789                    .owner = THIS_MODULE,
1790                    .of_match_table = exynos_dsi_of_match,
1791         },
1792 };
1793
1794 MODULE_AUTHOR("Tomasz Figa <t.figa@samsung.com>");
1795 MODULE_AUTHOR("Andrzej Hajda <a.hajda@samsung.com>");
1796 MODULE_DESCRIPTION("Samsung SoC MIPI DSI Master");
1797 MODULE_LICENSE("GPL v2");