drivers/gpu/drm/i915/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 #include <uapi/drm/i915_drm.h>
  34
  35 #include "i915_reg.h"
  36 #include "intel_bios.h"
  37 #include "intel_ringbuffer.h"
  38 #include <linux/io-mapping.h>
  39 #include <linux/i2c.h>
  40 #include <linux/i2c-algo-bit.h>
  41 #include <drm/intel-gtt.h>
  42 #include <linux/backlight.h>
  43 #include <linux/intel-iommu.h>
  44 #include <linux/kref.h>
  45 #include <linux/pm_qos.h>
  46
  47 /* General customization:
  48  */
  49
  50 #define DRIVER_AUTHOR           "Tungsten Graphics, Inc."
  51
  52 #define DRIVER_NAME             "i915"
  53 #define DRIVER_DESC             "Intel Graphics"
  54 #define DRIVER_DATE             "20080730"
  55
  56 enum pipe {
  57         INVALID_PIPE = -1,
  58         PIPE_A = 0,
  59         PIPE_B,
  60         PIPE_C,
  61         I915_MAX_PIPES
  62 };
  63 #define pipe_name(p) ((p) + 'A')
  64
  65 enum transcoder {
  66         TRANSCODER_A = 0,
  67         TRANSCODER_B,
  68         TRANSCODER_C,
  69         TRANSCODER_EDP = 0xF,
  70 };
  71 #define transcoder_name(t) ((t) + 'A')
  72
  73 enum plane {
  74         PLANE_A = 0,
  75         PLANE_B,
  76         PLANE_C,
  77 };
  78 #define plane_name(p) ((p) + 'A')
  79
  80 #define sprite_name(p, s) ((p) * dev_priv->num_plane + (s) + 'A')
  81
  82 enum port {
  83         PORT_A = 0,
  84         PORT_B,
  85         PORT_C,
  86         PORT_D,
  87         PORT_E,
  88         I915_MAX_PORTS
  89 };
  90 #define port_name(p) ((p) + 'A')
  91
  92 #define I915_NUM_PHYS_VLV 1
  93
  94 enum dpio_channel {
  95         DPIO_CH0,
  96         DPIO_CH1
  97 };
  98
  99 enum dpio_phy {
 100         DPIO_PHY0,
 101         DPIO_PHY1
 102 };
 103
 104 enum intel_display_power_domain {
 105         POWER_DOMAIN_PIPE_A,
 106         POWER_DOMAIN_PIPE_B,
 107         POWER_DOMAIN_PIPE_C,
 108         POWER_DOMAIN_PIPE_A_PANEL_FITTER,
 109         POWER_DOMAIN_PIPE_B_PANEL_FITTER,
 110         POWER_DOMAIN_PIPE_C_PANEL_FITTER,
 111         POWER_DOMAIN_TRANSCODER_A,
 112         POWER_DOMAIN_TRANSCODER_B,
 113         POWER_DOMAIN_TRANSCODER_C,
 114         POWER_DOMAIN_TRANSCODER_EDP,
 115         POWER_DOMAIN_VGA,
 116         POWER_DOMAIN_AUDIO,
 117         POWER_DOMAIN_INIT,
 118
 119         POWER_DOMAIN_NUM,
 120 };
 121
 122 #define POWER_DOMAIN_MASK (BIT(POWER_DOMAIN_NUM) - 1)
 123
 124 #define POWER_DOMAIN_PIPE(pipe) ((pipe) + POWER_DOMAIN_PIPE_A)
 125 #define POWER_DOMAIN_PIPE_PANEL_FITTER(pipe) \
 126                 ((pipe) + POWER_DOMAIN_PIPE_A_PANEL_FITTER)
 127 #define POWER_DOMAIN_TRANSCODER(tran) \
 128         ((tran) == TRANSCODER_EDP ? POWER_DOMAIN_TRANSCODER_EDP : \
 129          (tran) + POWER_DOMAIN_TRANSCODER_A)
 130
 131 #define HSW_ALWAYS_ON_POWER_DOMAINS (           \
 132         BIT(POWER_DOMAIN_PIPE_A) |              \
 133         BIT(POWER_DOMAIN_TRANSCODER_EDP))
 134 #define BDW_ALWAYS_ON_POWER_DOMAINS (           \
 135         BIT(POWER_DOMAIN_PIPE_A) |              \
 136         BIT(POWER_DOMAIN_TRANSCODER_EDP) |      \
 137         BIT(POWER_DOMAIN_PIPE_A_PANEL_FITTER))
 138
 139 enum hpd_pin {
 140         HPD_NONE = 0,
 141         HPD_PORT_A = HPD_NONE, /* PORT_A is internal */
 142         HPD_TV = HPD_NONE,     /* TV is known to be unreliable */
 143         HPD_CRT,
 144         HPD_SDVO_B,
 145         HPD_SDVO_C,
 146         HPD_PORT_B,
 147         HPD_PORT_C,
 148         HPD_PORT_D,
 149         HPD_NUM_PINS
 150 };
 151
 152 #define I915_GEM_GPU_DOMAINS \
 153         (I915_GEM_DOMAIN_RENDER | \
 154          I915_GEM_DOMAIN_SAMPLER | \
 155          I915_GEM_DOMAIN_COMMAND | \
 156          I915_GEM_DOMAIN_INSTRUCTION | \
 157          I915_GEM_DOMAIN_VERTEX)
 158
 159 #define for_each_pipe(p) for ((p) = 0; (p) < INTEL_INFO(dev)->num_pipes; (p)++)
 160
 161 #define for_each_encoder_on_crtc(dev, __crtc, intel_encoder) \
 162         list_for_each_entry((intel_encoder), &(dev)->mode_config.encoder_list, base.head) \
 163                 if ((intel_encoder)->base.crtc == (__crtc))
 164
 165 struct drm_i915_private;
 166
 167 enum intel_dpll_id {
 168         DPLL_ID_PRIVATE = -1, /* non-shared dpll in use */
 169         /* real shared dpll ids must be >= 0 */
 170         DPLL_ID_PCH_PLL_A,
 171         DPLL_ID_PCH_PLL_B,
 172 };
 173 #define I915_NUM_PLLS 2
 174
 175 struct intel_dpll_hw_state {
 176         uint32_t dpll;
 177         uint32_t dpll_md;
 178         uint32_t fp0;
 179         uint32_t fp1;
 180 };
 181
 182 struct intel_shared_dpll {
 183         int refcount; /* count of number of CRTCs sharing this PLL */
 184         int active; /* count of number of active CRTCs (i.e. DPMS on) */
 185         bool on; /* is the PLL actually active? Disabled during modeset */
 186         const char *name;
 187         /* should match the index in the dev_priv->shared_dplls array */
 188         enum intel_dpll_id id;
 189         struct intel_dpll_hw_state hw_state;
 190         void (*mode_set)(struct drm_i915_private *dev_priv,
 191                          struct intel_shared_dpll *pll);
 192         void (*enable)(struct drm_i915_private *dev_priv,
 193                        struct intel_shared_dpll *pll);
 194         void (*disable)(struct drm_i915_private *dev_priv,
 195                         struct intel_shared_dpll *pll);
 196         bool (*get_hw_state)(struct drm_i915_private *dev_priv,
 197                              struct intel_shared_dpll *pll,
 198                              struct intel_dpll_hw_state *hw_state);
 199 };
 200
 201 /* Used by dp and fdi links */
 202 struct intel_link_m_n {
 203         uint32_t        tu;
 204         uint32_t        gmch_m;
 205         uint32_t        gmch_n;
 206         uint32_t        link_m;
 207         uint32_t        link_n;
 208 };
 209
 210 void intel_link_compute_m_n(int bpp, int nlanes,
 211                             int pixel_clock, int link_clock,
 212                             struct intel_link_m_n *m_n);
 213
 214 struct intel_ddi_plls {
 215         int spll_refcount;
 216         int wrpll1_refcount;
 217         int wrpll2_refcount;
 218 };
 219
 220 /* Interface history:
 221  *
 222  * 1.1: Original.
 223  * 1.2: Add Power Management
 224  * 1.3: Add vblank support
 225  * 1.4: Fix cmdbuffer path, add heap destroy
 226  * 1.5: Add vblank pipe configuration
 227  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
 228  *      - Support vertical blank on secondary display pipe
 229  */
 230 #define DRIVER_MAJOR            1
 231 #define DRIVER_MINOR            6
 232 #define DRIVER_PATCHLEVEL       0
 233
 234 #define WATCH_LISTS     0
 235 #define WATCH_GTT       0
 236
 237 #define I915_GEM_PHYS_CURSOR_0 1
 238 #define I915_GEM_PHYS_CURSOR_1 2
 239 #define I915_GEM_PHYS_OVERLAY_REGS 3
 240 #define I915_MAX_PHYS_OBJECT (I915_GEM_PHYS_OVERLAY_REGS)
 241
 242 struct drm_i915_gem_phys_object {
 243         int id;
 244         struct page **page_list;
 245         drm_dma_handle_t *handle;
 246         struct drm_i915_gem_object *cur_obj;
 247 };
 248
 249 struct opregion_header;
 250 struct opregion_acpi;
 251 struct opregion_swsci;
 252 struct opregion_asle;
 253
 254 struct intel_opregion {
 255         struct opregion_header __iomem *header;
 256         struct opregion_acpi __iomem *acpi;
 257         struct opregion_swsci __iomem *swsci;
 258         u32 swsci_gbda_sub_functions;
 259         u32 swsci_sbcb_sub_functions;
 260         struct opregion_asle __iomem *asle;
 261         void __iomem *vbt;
 262         u32 __iomem *lid_state;
 263         struct work_struct asle_work;
 264 };
 265 #define OPREGION_SIZE            (8*1024)
 266
 267 struct intel_overlay;
 268 struct intel_overlay_error_state;
 269
 270 struct drm_i915_master_private {
 271         drm_local_map_t *sarea;
 272         struct _drm_i915_sarea *sarea_priv;
 273 };
 274 #define I915_FENCE_REG_NONE -1
 275 #define I915_MAX_NUM_FENCES 32
 276 /* 32 fences + sign bit for FENCE_REG_NONE */
 277 #define I915_MAX_NUM_FENCE_BITS 6
 278
 279 struct drm_i915_fence_reg {
 280         struct list_head lru_list;
 281         struct drm_i915_gem_object *obj;
 282         int pin_count;
 283 };
 284
 285 struct sdvo_device_mapping {
 286         u8 initialized;
 287         u8 dvo_port;
 288         u8 slave_addr;
 289         u8 dvo_wiring;
 290         u8 i2c_pin;
 291         u8 ddc_pin;
 292 };
 293
 294 struct intel_display_error_state;
 295
 296 struct drm_i915_error_state {
 297         struct kref ref;
 298         struct timeval time;
 299
 300         /* Generic register state */
 301         u32 eir;
 302         u32 pgtbl_er;
 303         u32 ier;
 304         u32 ccid;
 305         u32 derrmr;
 306         u32 forcewake;
 307         u32 error; /* gen6+ */
 308         u32 err_int; /* gen7 */
 309         u32 done_reg;
 310         u32 gac_eco;
 311         u32 gam_ecochk;
 312         u32 gab_ctl;
 313         u32 gfx_mode;
 314         u32 extra_instdone[I915_NUM_INSTDONE_REG];
 315         u32 pipestat[I915_MAX_PIPES];
 316         u64 fence[I915_MAX_NUM_FENCES];
 317         struct intel_overlay_error_state *overlay;
 318         struct intel_display_error_state *display;
 319
 320         struct drm_i915_error_ring {
 321                 bool valid;
 322                 /* Software tracked state */
 323                 bool waiting;
 324                 int hangcheck_score;
 325                 enum intel_ring_hangcheck_action hangcheck_action;
 326                 int num_requests;
 327
 328                 /* our own tracking of ring head and tail */
 329                 u32 cpu_ring_head;
 330                 u32 cpu_ring_tail;
 331
 332                 u32 semaphore_seqno[I915_NUM_RINGS - 1];
 333
 334                 /* Register state */
 335                 u32 tail;
 336                 u32 head;
 337                 u32 ctl;
 338                 u32 hws;
 339                 u32 ipeir;
 340                 u32 ipehr;
 341                 u32 instdone;
 342                 u32 acthd;
 343                 u32 bbstate;
 344                 u32 instpm;
 345                 u32 instps;
 346                 u32 seqno;
 347                 u64 bbaddr;
 348                 u32 fault_reg;
 349                 u32 faddr;
 350                 u32 rc_psmi; /* sleep state */
 351                 u32 semaphore_mboxes[I915_NUM_RINGS - 1];
 352
 353                 struct drm_i915_error_object {
 354                         int page_count;
 355                         u32 gtt_offset;
 356                         u32 *pages[0];
 357                 } *ringbuffer, *batchbuffer, *ctx, *hws_page;
 358
 359                 struct drm_i915_error_request {
 360                         long jiffies;
 361                         u32 seqno;
 362                         u32 tail;
 363                 } *requests;
 364         } ring[I915_NUM_RINGS];
 365         struct drm_i915_error_buffer {
 366                 u32 size;
 367                 u32 name;
 368                 u32 rseqno, wseqno;
 369                 u32 gtt_offset;
 370                 u32 read_domains;
 371                 u32 write_domain;
 372                 s32 fence_reg:I915_MAX_NUM_FENCE_BITS;
 373                 s32 pinned:2;
 374                 u32 tiling:2;
 375                 u32 dirty:1;
 376                 u32 purgeable:1;
 377                 s32 ring:4;
 378                 u32 cache_level:3;
 379         } **active_bo, **pinned_bo;
 380         u32 *active_bo_count, *pinned_bo_count;
 381 };
 382
 383 struct intel_connector;
 384 struct intel_crtc_config;
 385 struct intel_crtc;
 386 struct intel_limit;
 387 struct dpll;
 388
 389 struct drm_i915_display_funcs {
 390         bool (*fbc_enabled)(struct drm_device *dev);
 391         void (*enable_fbc)(struct drm_crtc *crtc);
 392         void (*disable_fbc)(struct drm_device *dev);
 393         int (*get_display_clock_speed)(struct drm_device *dev);
 394         int (*get_fifo_size)(struct drm_device *dev, int plane);
 395         /**
 396          * find_dpll() - Find the best values for the PLL
 397          * @limit: limits for the PLL
 398          * @crtc: current CRTC
 399          * @target: target frequency in kHz
 400          * @refclk: reference clock frequency in kHz
 401          * @match_clock: if provided, @best_clock P divider must
 402          *               match the P divider from @match_clock
 403          *               used for LVDS downclocking
 404          * @best_clock: best PLL values found
 405          *
 406          * Returns true on success, false on failure.
 407          */
 408         bool (*find_dpll)(const struct intel_limit *limit,
 409                           struct drm_crtc *crtc,
 410                           int target, int refclk,
 411                           struct dpll *match_clock,
 412                           struct dpll *best_clock);
 413         void (*update_wm)(struct drm_crtc *crtc);
 414         void (*update_sprite_wm)(struct drm_plane *plane,
 415                                  struct drm_crtc *crtc,
 416                                  uint32_t sprite_width, int pixel_size,
 417                                  bool enable, bool scaled);
 418         void (*modeset_global_resources)(struct drm_device *dev);
 419         /* Returns the active state of the crtc, and if the crtc is active,
 420          * fills out the pipe-config with the hw state. */
 421         bool (*get_pipe_config)(struct intel_crtc *,
 422                                 struct intel_crtc_config *);
 423         int (*crtc_mode_set)(struct drm_crtc *crtc,
 424                              int x, int y,
 425                              struct drm_framebuffer *old_fb);
 426         void (*crtc_enable)(struct drm_crtc *crtc);
 427         void (*crtc_disable)(struct drm_crtc *crtc);
 428         void (*off)(struct drm_crtc *crtc);
 429         void (*write_eld)(struct drm_connector *connector,
 430                           struct drm_crtc *crtc,
 431                           struct drm_display_mode *mode);
 432         void (*fdi_link_train)(struct drm_crtc *crtc);
 433         void (*init_clock_gating)(struct drm_device *dev);
 434         int (*queue_flip)(struct drm_device *dev, struct drm_crtc *crtc,
 435                           struct drm_framebuffer *fb,
 436                           struct drm_i915_gem_object *obj,
 437                           uint32_t flags);
 438         int (*update_plane)(struct drm_crtc *crtc, struct drm_framebuffer *fb,
 439                             int x, int y);
 440         void (*hpd_irq_setup)(struct drm_device *dev);
 441         /* clock updates for mode set */
 442         /* cursor updates */
 443         /* render clock increase/decrease */
 444         /* display clock increase/decrease */
 445         /* pll clock increase/decrease */
 446
 447         int (*setup_backlight)(struct intel_connector *connector);
 448         uint32_t (*get_backlight)(struct intel_connector *connector);
 449         void (*set_backlight)(struct intel_connector *connector,
 450                               uint32_t level);
 451         void (*disable_backlight)(struct intel_connector *connector);
 452         void (*enable_backlight)(struct intel_connector *connector);
 453 };
 454
 455 struct intel_uncore_funcs {
 456         void (*force_wake_get)(struct drm_i915_private *dev_priv,
 457                                                         int fw_engine);
 458         void (*force_wake_put)(struct drm_i915_private *dev_priv,
 459                                                         int fw_engine);
 460
 461         uint8_t  (*mmio_readb)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 462         uint16_t (*mmio_readw)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 463         uint32_t (*mmio_readl)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 464         uint64_t (*mmio_readq)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 465
 466         void (*mmio_writeb)(struct drm_i915_private *dev_priv, off_t offset,
 467                                 uint8_t val, bool trace);
 468         void (*mmio_writew)(struct drm_i915_private *dev_priv, off_t offset,
 469                                 uint16_t val, bool trace);
 470         void (*mmio_writel)(struct drm_i915_private *dev_priv, off_t offset,
 471                                 uint32_t val, bool trace);
 472         void (*mmio_writeq)(struct drm_i915_private *dev_priv, off_t offset,
 473                                 uint64_t val, bool trace);
 474 };
 475
 476 struct intel_uncore {
 477         spinlock_t lock; /** lock is also taken in irq contexts. */
 478
 479         struct intel_uncore_funcs funcs;
 480
 481         unsigned fifo_count;
 482         unsigned forcewake_count;
 483
 484         unsigned fw_rendercount;
 485         unsigned fw_mediacount;
 486
 487         struct delayed_work force_wake_work;
 488 };
 489
 490 #define DEV_INFO_FOR_EACH_FLAG(func, sep) \
 491         func(is_mobile) sep \
 492         func(is_i85x) sep \
 493         func(is_i915g) sep \
 494         func(is_i945gm) sep \
 495         func(is_g33) sep \
 496         func(need_gfx_hws) sep \
 497         func(is_g4x) sep \
 498         func(is_pineview) sep \
 499         func(is_broadwater) sep \
 500         func(is_crestline) sep \
 501         func(is_ivybridge) sep \
 502         func(is_valleyview) sep \
 503         func(is_haswell) sep \
 504         func(is_preliminary) sep \
 505         func(has_fbc) sep \
 506         func(has_pipe_cxsr) sep \
 507         func(has_hotplug) sep \
 508         func(cursor_needs_physical) sep \
 509         func(has_overlay) sep \
 510         func(overlay_needs_physical) sep \
 511         func(supports_tv) sep \
 512         func(has_llc) sep \
 513         func(has_ddi) sep \
 514         func(has_fpga_dbg)
 515
 516 #define DEFINE_FLAG(name) u8 name:1
 517 #define SEP_SEMICOLON ;
 518
 519 struct intel_device_info {
 520         u32 display_mmio_offset;
 521         u8 num_pipes:3;
 522         u8 gen;
 523         u8 ring_mask; /* Rings supported by the HW */
 524         DEV_INFO_FOR_EACH_FLAG(DEFINE_FLAG, SEP_SEMICOLON);
 525 };
 526
 527 #undef DEFINE_FLAG
 528 #undef SEP_SEMICOLON
 529
 530 enum i915_cache_level {
 531         I915_CACHE_NONE = 0,
 532         I915_CACHE_LLC, /* also used for snoopable memory on non-LLC */
 533         I915_CACHE_L3_LLC, /* gen7+, L3 sits between the domain specifc
 534                               caches, eg sampler/render caches, and the
 535                               large Last-Level-Cache. LLC is coherent with
 536                               the CPU, but L3 is only visible to the GPU. */
 537         I915_CACHE_WT, /* hsw:gt3e WriteThrough for scanouts */
 538 };
 539
 540 typedef uint32_t gen6_gtt_pte_t;
 541
 542 /**
 543  * A VMA represents a GEM BO that is bound into an address space. Therefore, a
 544  * VMA's presence cannot be guaranteed before binding, or after unbinding the
 545  * object into/from the address space.
 546  *
 547  * To make things as simple as possible (ie. no refcounting), a VMA's lifetime
 548  * will always be <= an objects lifetime. So object refcounting should cover us.
 549  */
 550 struct i915_vma {
 551         struct drm_mm_node node;
 552         struct drm_i915_gem_object *obj;
 553         struct i915_address_space *vm;
 554
 555         /** This object's place on the active/inactive lists */
 556         struct list_head mm_list;
 557
 558         struct list_head vma_link; /* Link in the object's VMA list */
 559
 560         /** This vma's place in the batchbuffer or on the eviction list */
 561         struct list_head exec_list;
 562
 563         /**
 564          * Used for performing relocations during execbuffer insertion.
 565          */
 566         struct hlist_node exec_node;
 567         unsigned long exec_handle;
 568         struct drm_i915_gem_exec_object2 *exec_entry;
 569
 570         /**
 571          * How many users have pinned this object in GTT space. The following
 572          * users can each hold at most one reference: pwrite/pread, pin_ioctl
 573          * (via user_pin_count), execbuffer (objects are not allowed multiple
 574          * times for the same batchbuffer), and the framebuffer code. When
 575          * switching/pageflipping, the framebuffer code has at most two buffers
 576          * pinned per crtc.
 577          *
 578          * In the worst case this is 1 + 1 + 1 + 2*2 = 7. That would fit into 3
 579          * bits with absolutely no headroom. So use 4 bits. */
 580         unsigned int pin_count:4;
 581 #define DRM_I915_GEM_OBJECT_MAX_PIN_COUNT 0xf
 582
 583         /** Unmap an object from an address space. This usually consists of
 584          * setting the valid PTE entries to a reserved scratch page. */
 585         void (*unbind_vma)(struct i915_vma *vma);
 586         /* Map an object into an address space with the given cache flags. */
 587 #define GLOBAL_BIND (1<<0)
 588         void (*bind_vma)(struct i915_vma *vma,
 589                          enum i915_cache_level cache_level,
 590                          u32 flags);
 591 };
 592
 593 struct i915_address_space {
 594         struct drm_mm mm;
 595         struct drm_device *dev;
 596         struct list_head global_link;
 597         unsigned long start;            /* Start offset always 0 for dri2 */
 598         size_t total;           /* size addr space maps (ex. 2GB for ggtt) */
 599
 600         struct {
 601                 dma_addr_t addr;
 602                 struct page *page;
 603         } scratch;
 604
 605         /**
 606          * List of objects currently involved in rendering.
 607          *
 608          * Includes buffers having the contents of their GPU caches
 609          * flushed, not necessarily primitives.  last_rendering_seqno
 610          * represents when the rendering involved will be completed.
 611          *
 612          * A reference is held on the buffer while on this list.
 613          */
 614         struct list_head active_list;
 615
 616         /**
 617          * LRU list of objects which are not in the ringbuffer and
 618          * are ready to unbind, but are still in the GTT.
 619          *
 620          * last_rendering_seqno is 0 while an object is in this list.
 621          *
 622          * A reference is not held on the buffer while on this list,
 623          * as merely being GTT-bound shouldn't prevent its being
 624          * freed, and we'll pull it off the list in the free path.
 625          */
 626         struct list_head inactive_list;
 627
 628         /* FIXME: Need a more generic return type */
 629         gen6_gtt_pte_t (*pte_encode)(dma_addr_t addr,
 630                                      enum i915_cache_level level,
 631                                      bool valid); /* Create a valid PTE */
 632         void (*clear_range)(struct i915_address_space *vm,
 633                             unsigned int first_entry,
 634                             unsigned int num_entries,
 635                             bool use_scratch);
 636         void (*insert_entries)(struct i915_address_space *vm,
 637                                struct sg_table *st,
 638                                unsigned int first_entry,
 639                                enum i915_cache_level cache_level);
 640         void (*cleanup)(struct i915_address_space *vm);
 641 };
 642
 643 /* The Graphics Translation Table is the way in which GEN hardware translates a
 644  * Graphics Virtual Address into a Physical Address. In addition to the normal
 645  * collateral associated with any va->pa translations GEN hardware also has a
 646  * portion of the GTT which can be mapped by the CPU and remain both coherent
 647  * and correct (in cases like swizzling). That region is referred to as GMADR in
 648  * the spec.
 649  */
 650 struct i915_gtt {
 651         struct i915_address_space base;
 652         size_t stolen_size;             /* Total size of stolen memory */
 653
 654         unsigned long mappable_end;     /* End offset that we can CPU map */
 655         struct io_mapping *mappable;    /* Mapping to our CPU mappable region */
 656         phys_addr_t mappable_base;      /* PA of our GMADR */
 657
 658         /** "Graphics Stolen Memory" holds the global PTEs */
 659         void __iomem *gsm;
 660
 661         bool do_idle_maps;
 662
 663         int mtrr;
 664
 665         /* global gtt ops */
 666         int (*gtt_probe)(struct drm_device *dev, size_t *gtt_total,
 667                           size_t *stolen, phys_addr_t *mappable_base,
 668                           unsigned long *mappable_end);
 669 };
 670 #define gtt_total_entries(gtt) ((gtt).base.total >> PAGE_SHIFT)
 671
 672 struct i915_hw_ppgtt {
 673         struct i915_address_space base;
 674         struct kref ref;
 675         struct drm_mm_node node;
 676         unsigned num_pd_entries;
 677         union {
 678                 struct page **pt_pages;
 679                 struct page *gen8_pt_pages;
 680         };
 681         struct page *pd_pages;
 682         int num_pd_pages;
 683         int num_pt_pages;
 684         union {
 685                 uint32_t pd_offset;
 686                 dma_addr_t pd_dma_addr[4];
 687         };
 688         union {
 689                 dma_addr_t *pt_dma_addr;
 690                 dma_addr_t *gen8_pt_dma_addr[4];
 691         };
 692
 693         int (*enable)(struct i915_hw_ppgtt *ppgtt);
 694         int (*switch_mm)(struct i915_hw_ppgtt *ppgtt,
 695                          struct intel_ring_buffer *ring,
 696                          bool synchronous);
 697         void (*debug_dump)(struct i915_hw_ppgtt *ppgtt, struct seq_file *m);
 698 };
 699
 700 struct i915_ctx_hang_stats {
 701         /* This context had batch pending when hang was declared */
 702         unsigned batch_pending;
 703
 704         /* This context had batch active when hang was declared */
 705         unsigned batch_active;
 706
 707         /* Time when this context was last blamed for a GPU reset */
 708         unsigned long guilty_ts;
 709
 710         /* This context is banned to submit more work */
 711         bool banned;
 712 };
 713
 714 /* This must match up with the value previously used for execbuf2.rsvd1. */
 715 #define DEFAULT_CONTEXT_ID 0
 716 struct i915_hw_context {
 717         struct kref ref;
 718         int id;
 719         bool is_initialized;
 720         uint8_t remap_slice;
 721         struct drm_i915_file_private *file_priv;
 722         struct intel_ring_buffer *last_ring;
 723         struct drm_i915_gem_object *obj;
 724         struct i915_ctx_hang_stats hang_stats;
 725         struct i915_address_space *vm;
 726
 727         struct list_head link;
 728 };
 729
 730 struct i915_fbc {
 731         unsigned long size;
 732         unsigned int fb_id;
 733         enum plane plane;
 734         int y;
 735
 736         struct drm_mm_node *compressed_fb;
 737         struct drm_mm_node *compressed_llb;
 738
 739         struct intel_fbc_work {
 740                 struct delayed_work work;
 741                 struct drm_crtc *crtc;
 742                 struct drm_framebuffer *fb;
 743         } *fbc_work;
 744
 745         enum no_fbc_reason {
 746                 FBC_OK, /* FBC is enabled */
 747                 FBC_UNSUPPORTED, /* FBC is not supported by this chipset */
 748                 FBC_NO_OUTPUT, /* no outputs enabled to compress */
 749                 FBC_STOLEN_TOO_SMALL, /* not enough space for buffers */
 750                 FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
 751                 FBC_MODE_TOO_LARGE, /* mode too large for compression */
 752                 FBC_BAD_PLANE, /* fbc not supported on plane */
 753                 FBC_NOT_TILED, /* buffer not tiled */
 754                 FBC_MULTIPLE_PIPES, /* more than one pipe active */
 755                 FBC_MODULE_PARAM,
 756                 FBC_CHIP_DEFAULT, /* disabled by default on this chip */
 757         } no_fbc_reason;
 758 };
 759
 760 struct i915_psr {
 761         bool sink_support;
 762         bool source_ok;
 763 };
 764
 765 enum intel_pch {
 766         PCH_NONE = 0,   /* No PCH present */
 767         PCH_IBX,        /* Ibexpeak PCH */
 768         PCH_CPT,        /* Cougarpoint PCH */
 769         PCH_LPT,        /* Lynxpoint PCH */
 770         PCH_NOP,
 771 };
 772
 773 enum intel_sbi_destination {
 774         SBI_ICLK,
 775         SBI_MPHY,
 776 };
 777
 778 #define QUIRK_PIPEA_FORCE (1<<0)
 779 #define QUIRK_LVDS_SSC_DISABLE (1<<1)
 780 #define QUIRK_INVERT_BRIGHTNESS (1<<2)
 781
 782 struct intel_fbdev;
 783 struct intel_fbc_work;
 784
 785 struct intel_gmbus {
 786         struct i2c_adapter adapter;
 787         u32 force_bit;
 788         u32 reg0;
 789         u32 gpio_reg;
 790         struct i2c_algo_bit_data bit_algo;
 791         struct drm_i915_private *dev_priv;
 792 };
 793
 794 struct i915_suspend_saved_registers {
 795         u8 saveLBB;
 796         u32 saveDSPACNTR;
 797         u32 saveDSPBCNTR;
 798         u32 saveDSPARB;
 799         u32 savePIPEACONF;
 800         u32 savePIPEBCONF;
 801         u32 savePIPEASRC;
 802         u32 savePIPEBSRC;
 803         u32 saveFPA0;
 804         u32 saveFPA1;
 805         u32 saveDPLL_A;
 806         u32 saveDPLL_A_MD;
 807         u32 saveHTOTAL_A;
 808         u32 saveHBLANK_A;
 809         u32 saveHSYNC_A;
 810         u32 saveVTOTAL_A;
 811         u32 saveVBLANK_A;
 812         u32 saveVSYNC_A;
 813         u32 saveBCLRPAT_A;
 814         u32 saveTRANSACONF;
 815         u32 saveTRANS_HTOTAL_A;
 816         u32 saveTRANS_HBLANK_A;
 817         u32 saveTRANS_HSYNC_A;
 818         u32 saveTRANS_VTOTAL_A;
 819         u32 saveTRANS_VBLANK_A;
 820         u32 saveTRANS_VSYNC_A;
 821         u32 savePIPEASTAT;
 822         u32 saveDSPASTRIDE;
 823         u32 saveDSPASIZE;
 824         u32 saveDSPAPOS;
 825         u32 saveDSPAADDR;
 826         u32 saveDSPASURF;
 827         u32 saveDSPATILEOFF;
 828         u32 savePFIT_PGM_RATIOS;
 829         u32 saveBLC_HIST_CTL;
 830         u32 saveBLC_PWM_CTL;
 831         u32 saveBLC_PWM_CTL2;
 832         u32 saveBLC_HIST_CTL_B;
 833         u32 saveBLC_CPU_PWM_CTL;
 834         u32 saveBLC_CPU_PWM_CTL2;
 835         u32 saveFPB0;
 836         u32 saveFPB1;
 837         u32 saveDPLL_B;
 838         u32 saveDPLL_B_MD;
 839         u32 saveHTOTAL_B;
 840         u32 saveHBLANK_B;
 841         u32 saveHSYNC_B;
 842         u32 saveVTOTAL_B;
 843         u32 saveVBLANK_B;
 844         u32 saveVSYNC_B;
 845         u32 saveBCLRPAT_B;
 846         u32 saveTRANSBCONF;
 847         u32 saveTRANS_HTOTAL_B;
 848         u32 saveTRANS_HBLANK_B;
 849         u32 saveTRANS_HSYNC_B;
 850         u32 saveTRANS_VTOTAL_B;
 851         u32 saveTRANS_VBLANK_B;
 852         u32 saveTRANS_VSYNC_B;
 853         u32 savePIPEBSTAT;
 854         u32 saveDSPBSTRIDE;
 855         u32 saveDSPBSIZE;
 856         u32 saveDSPBPOS;
 857         u32 saveDSPBADDR;
 858         u32 saveDSPBSURF;
 859         u32 saveDSPBTILEOFF;
 860         u32 saveVGA0;
 861         u32 saveVGA1;
 862         u32 saveVGA_PD;
 863         u32 saveVGACNTRL;
 864         u32 saveADPA;
 865         u32 saveLVDS;
 866         u32 savePP_ON_DELAYS;
 867         u32 savePP_OFF_DELAYS;
 868         u32 saveDVOA;
 869         u32 saveDVOB;
 870         u32 saveDVOC;
 871         u32 savePP_ON;
 872         u32 savePP_OFF;
 873         u32 savePP_CONTROL;
 874         u32 savePP_DIVISOR;
 875         u32 savePFIT_CONTROL;
 876         u32 save_palette_a[256];
 877         u32 save_palette_b[256];
 878         u32 saveFBC_CONTROL;
 879         u32 saveIER;
 880         u32 saveIIR;
 881         u32 saveIMR;
 882         u32 saveDEIER;
 883         u32 saveDEIMR;
 884         u32 saveGTIER;
 885         u32 saveGTIMR;
 886         u32 saveFDI_RXA_IMR;
 887         u32 saveFDI_RXB_IMR;
 888         u32 saveCACHE_MODE_0;
 889         u32 saveMI_ARB_STATE;
 890         u32 saveSWF0[16];
 891         u32 saveSWF1[16];
 892         u32 saveSWF2[3];
 893         u8 saveMSR;
 894         u8 saveSR[8];
 895         u8 saveGR[25];
 896         u8 saveAR_INDEX;
 897         u8 saveAR[21];
 898         u8 saveDACMASK;
 899         u8 saveCR[37];
 900         uint64_t saveFENCE[I915_MAX_NUM_FENCES];
 901         u32 saveCURACNTR;
 902         u32 saveCURAPOS;
 903         u32 saveCURABASE;
 904         u32 saveCURBCNTR;
 905         u32 saveCURBPOS;
 906         u32 saveCURBBASE;
 907         u32 saveCURSIZE;
 908         u32 saveDP_B;
 909         u32 saveDP_C;
 910         u32 saveDP_D;
 911         u32 savePIPEA_GMCH_DATA_M;
 912         u32 savePIPEB_GMCH_DATA_M;
 913         u32 savePIPEA_GMCH_DATA_N;
 914         u32 savePIPEB_GMCH_DATA_N;
 915         u32 savePIPEA_DP_LINK_M;
 916         u32 savePIPEB_DP_LINK_M;
 917         u32 savePIPEA_DP_LINK_N;
 918         u32 savePIPEB_DP_LINK_N;
 919         u32 saveFDI_RXA_CTL;
 920         u32 saveFDI_TXA_CTL;
 921         u32 saveFDI_RXB_CTL;
 922         u32 saveFDI_TXB_CTL;
 923         u32 savePFA_CTL_1;
 924         u32 savePFB_CTL_1;
 925         u32 savePFA_WIN_SZ;
 926         u32 savePFB_WIN_SZ;
 927         u32 savePFA_WIN_POS;
 928         u32 savePFB_WIN_POS;
 929         u32 savePCH_DREF_CONTROL;
 930         u32 saveDISP_ARB_CTL;
 931         u32 savePIPEA_DATA_M1;
 932         u32 savePIPEA_DATA_N1;
 933         u32 savePIPEA_LINK_M1;
 934         u32 savePIPEA_LINK_N1;
 935         u32 savePIPEB_DATA_M1;
 936         u32 savePIPEB_DATA_N1;
 937         u32 savePIPEB_LINK_M1;
 938         u32 savePIPEB_LINK_N1;
 939         u32 saveMCHBAR_RENDER_STANDBY;
 940         u32 savePCH_PORT_HOTPLUG;
 941 };
 942
 943 struct intel_gen6_power_mgmt {
 944         /* work and pm_iir are protected by dev_priv->irq_lock */
 945         struct work_struct work;
 946         u32 pm_iir;
 947
 948         u8 cur_delay;
 949         u8 min_delay;
 950         u8 max_delay;
 951         u8 rpe_delay;
 952         u8 rp1_delay;
 953         u8 rp0_delay;
 954         u8 hw_max;
 955
 956         bool rp_up_masked;
 957         bool rp_down_masked;
 958
 959         int last_adj;
 960         enum { LOW_POWER, BETWEEN, HIGH_POWER } power;
 961
 962         bool enabled;
 963         struct delayed_work delayed_resume_work;
 964
 965         /*
 966          * Protects RPS/RC6 register access and PCU communication.
 967          * Must be taken after struct_mutex if nested.
 968          */
 969         struct mutex hw_lock;
 970 };
 971
 972 /* defined intel_pm.c */
 973 extern spinlock_t mchdev_lock;
 974
 975 struct intel_ilk_power_mgmt {
 976         u8 cur_delay;
 977         u8 min_delay;
 978         u8 max_delay;
 979         u8 fmax;
 980         u8 fstart;
 981
 982         u64 last_count1;
 983         unsigned long last_time1;
 984         unsigned long chipset_power;
 985         u64 last_count2;
 986         struct timespec last_time2;
 987         unsigned long gfx_power;
 988         u8 corr;
 989
 990         int c_m;
 991         int r_t;
 992
 993         struct drm_i915_gem_object *pwrctx;
 994         struct drm_i915_gem_object *renderctx;
 995 };
 996
 997 /* Power well structure for haswell */
 998 struct i915_power_well {
 999         const char *name;
1000         bool always_on;
1001         /* power well enable/disable usage count */
1002         int count;
1003         unsigned long domains;
1004         void *data;
1005         void (*set)(struct drm_device *dev, struct i915_power_well *power_well,
1006                     bool enable);
1007         bool (*is_enabled)(struct drm_device *dev,
1008                            struct i915_power_well *power_well);
1009 };
1010
1011 struct i915_power_domains {
1012         /*
1013          * Power wells needed for initialization at driver init and suspend
1014          * time are on. They are kept on until after the first modeset.
1015          */
1016         bool init_power_on;
1017         int power_well_count;
1018
1019         struct mutex lock;
1020         int domain_use_count[POWER_DOMAIN_NUM];
1021         struct i915_power_well *power_wells;
1022 };
1023
1024 struct i915_dri1_state {
1025         unsigned allow_batchbuffer : 1;
1026         u32 __iomem *gfx_hws_cpu_addr;
1027
1028         unsigned int cpp;
1029         int back_offset;
1030         int front_offset;
1031         int current_page;
1032         int page_flipping;
1033
1034         uint32_t counter;
1035 };
1036
1037 struct i915_ums_state {
1038         /**
1039          * Flag if the X Server, and thus DRM, is not currently in
1040          * control of the device.
1041          *
1042          * This is set between LeaveVT and EnterVT.  It needs to be
1043          * replaced with a semaphore.  It also needs to be
1044          * transitioned away from for kernel modesetting.
1045          */
1046         int mm_suspended;
1047 };
1048
1049 #define MAX_L3_SLICES 2
1050 struct intel_l3_parity {
1051         u32 *remap_info[MAX_L3_SLICES];
1052         struct work_struct error_work;
1053         int which_slice;
1054 };
1055
1056 struct i915_gem_mm {
1057         /** Memory allocator for GTT stolen memory */
1058         struct drm_mm stolen;
1059         /** List of all objects in gtt_space. Used to restore gtt
1060          * mappings on resume */
1061         struct list_head bound_list;
1062         /**
1063          * List of objects which are not bound to the GTT (thus
1064          * are idle and not used by the GPU) but still have
1065          * (presumably uncached) pages still attached.
1066          */
1067         struct list_head unbound_list;
1068
1069         /** Usable portion of the GTT for GEM */
1070         unsigned long stolen_base; /* limited to low memory (32-bit) */
1071
1072         /** PPGTT used for aliasing the PPGTT with the GTT */
1073         struct i915_hw_ppgtt *aliasing_ppgtt;
1074
1075         struct shrinker inactive_shrinker;
1076         bool shrinker_no_lock_stealing;
1077
1078         /** LRU list of objects with fence regs on them. */
1079         struct list_head fence_list;
1080
1081         /**
1082          * We leave the user IRQ off as much as possible,
1083          * but this means that requests will finish and never
1084          * be retired once the system goes idle. Set a timer to
1085          * fire periodically while the ring is running. When it
1086          * fires, go retire requests.
1087          */
1088         struct delayed_work retire_work;
1089
1090         /**
1091          * When we detect an idle GPU, we want to turn on
1092          * powersaving features. So once we see that there
1093          * are no more requests outstanding and no more
1094          * arrive within a small period of time, we fire
1095          * off the idle_work.
1096          */
1097         struct delayed_work idle_work;
1098
1099         /**
1100          * Are we in a non-interruptible section of code like
1101          * modesetting?
1102          */
1103         bool interruptible;
1104
1105         /** Bit 6 swizzling required for X tiling */
1106         uint32_t bit_6_swizzle_x;
1107         /** Bit 6 swizzling required for Y tiling */
1108         uint32_t bit_6_swizzle_y;
1109
1110         /* storage for physical objects */
1111         struct drm_i915_gem_phys_object *phys_objs[I915_MAX_PHYS_OBJECT];
1112
1113         /* accounting, useful for userland debugging */
1114         spinlock_t object_stat_lock;
1115         size_t object_memory;
1116         u32 object_count;
1117 };
1118
1119 struct drm_i915_error_state_buf {
1120         unsigned bytes;
1121         unsigned size;
1122         int err;
1123         u8 *buf;
1124         loff_t start;
1125         loff_t pos;
1126 };
1127
1128 struct i915_error_state_file_priv {
1129         struct drm_device *dev;
1130         struct drm_i915_error_state *error;
1131 };
1132
1133 struct i915_gpu_error {
1134         /* For hangcheck timer */
1135 #define DRM_I915_HANGCHECK_PERIOD 1500 /* in ms */
1136 #define DRM_I915_HANGCHECK_JIFFIES msecs_to_jiffies(DRM_I915_HANGCHECK_PERIOD)
1137         /* Hang gpu twice in this window and your context gets banned */
1138 #define DRM_I915_CTX_BAN_PERIOD DIV_ROUND_UP(8*DRM_I915_HANGCHECK_PERIOD, 1000)
1139
1140         struct timer_list hangcheck_timer;
1141
1142         /* For reset and error_state handling. */
1143         spinlock_t lock;
1144         /* Protected by the above dev->gpu_error.lock. */
1145         struct drm_i915_error_state *first_error;
1146         struct work_struct work;
1147
1148
1149         unsigned long missed_irq_rings;
1150
1151         /**
1152          * State variable controlling the reset flow and count
1153          *
1154          * This is a counter which gets incremented when reset is triggered,
1155          * and again when reset has been handled. So odd values (lowest bit set)
1156          * means that reset is in progress and even values that
1157          * (reset_counter >> 1):th reset was successfully completed.
1158          *
1159          * If reset is not completed succesfully, the I915_WEDGE bit is
1160          * set meaning that hardware is terminally sour and there is no
1161          * recovery. All waiters on the reset_queue will be woken when
1162          * that happens.
1163          *
1164          * This counter is used by the wait_seqno code to notice that reset
1165          * event happened and it needs to restart the entire ioctl (since most
1166          * likely the seqno it waited for won't ever signal anytime soon).
1167          *
1168          * This is important for lock-free wait paths, where no contended lock
1169          * naturally enforces the correct ordering between the bail-out of the
1170          * waiter and the gpu reset work code.
1171          */
1172         atomic_t reset_counter;
1173
1174 #define I915_RESET_IN_PROGRESS_FLAG     1
1175 #define I915_WEDGED                     (1 << 31)
1176
1177         /**
1178          * Waitqueue to signal when the reset has completed. Used by clients
1179          * that wait for dev_priv->mm.wedged to settle.
1180          */
1181         wait_queue_head_t reset_queue;
1182
1183         /* For gpu hang simulation. */
1184         unsigned int stop_rings;
1185
1186         /* For missed irq/seqno simulation. */
1187         unsigned int test_irq_rings;
1188 };
1189
1190 enum modeset_restore {
1191         MODESET_ON_LID_OPEN,
1192         MODESET_DONE,
1193         MODESET_SUSPENDED,
1194 };
1195
1196 struct ddi_vbt_port_info {
1197         uint8_t hdmi_level_shift;
1198
1199         uint8_t supports_dvi:1;
1200         uint8_t supports_hdmi:1;
1201         uint8_t supports_dp:1;
1202 };
1203
1204 struct intel_vbt_data {
1205         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
1206         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
1207
1208         /* Feature bits */
1209         unsigned int int_tv_support:1;
1210         unsigned int lvds_dither:1;
1211         unsigned int lvds_vbt:1;
1212         unsigned int int_crt_support:1;
1213         unsigned int lvds_use_ssc:1;
1214         unsigned int display_clock_mode:1;
1215         unsigned int fdi_rx_polarity_inverted:1;
1216         int lvds_ssc_freq;
1217         unsigned int bios_lvds_val; /* initial [PCH_]LVDS reg val in VBIOS */
1218
1219         /* eDP */
1220         int edp_rate;
1221         int edp_lanes;
1222         int edp_preemphasis;
1223         int edp_vswing;
1224         bool edp_initialized;
1225         bool edp_support;
1226         int edp_bpp;
1227         struct edp_power_seq edp_pps;
1228
1229         struct {
1230                 u16 pwm_freq_hz;
1231                 bool active_low_pwm;
1232         } backlight;
1233
1234         /* MIPI DSI */
1235         struct {
1236                 u16 panel_id;
1237         } dsi;
1238
1239         int crt_ddc_pin;
1240
1241         int child_dev_num;
1242         union child_device_config *child_dev;
1243
1244         struct ddi_vbt_port_info ddi_port_info[I915_MAX_PORTS];
1245 };
1246
1247 enum intel_ddb_partitioning {
1248         INTEL_DDB_PART_1_2,
1249         INTEL_DDB_PART_5_6, /* IVB+ */
1250 };
1251
1252 struct intel_wm_level {
1253         bool enable;
1254         uint32_t pri_val;
1255         uint32_t spr_val;
1256         uint32_t cur_val;
1257         uint32_t fbc_val;
1258 };
1259
1260 struct ilk_wm_values {
1261         uint32_t wm_pipe[3];
1262         uint32_t wm_lp[3];
1263         uint32_t wm_lp_spr[3];
1264         uint32_t wm_linetime[3];
1265         bool enable_fbc_wm;
1266         enum intel_ddb_partitioning partitioning;
1267 };
1268
1269 /*
1270  * This struct tracks the state needed for the Package C8+ feature.
1271  *
1272  * Package states C8 and deeper are really deep PC states that can only be
1273  * reached when all the devices on the system allow it, so even if the graphics
1274  * device allows PC8+, it doesn't mean the system will actually get to these
1275  * states.
1276  *
1277  * Our driver only allows PC8+ when all the outputs are disabled, the power well
1278  * is disabled and the GPU is idle. When these conditions are met, we manually
1279  * do the other conditions: disable the interrupts, clocks and switch LCPLL
1280  * refclk to Fclk.
1281  *
1282  * When we really reach PC8 or deeper states (not just when we allow it) we lose
1283  * the state of some registers, so when we come back from PC8+ we need to
1284  * restore this state. We don't get into PC8+ if we're not in RC6, so we don't
1285  * need to take care of the registers kept by RC6.
1286  *
1287  * The interrupt disabling is part of the requirements. We can only leave the
1288  * PCH HPD interrupts enabled. If we're in PC8+ and we get another interrupt we
1289  * can lock the machine.
1290  *
1291  * Ideally every piece of our code that needs PC8+ disabled would call
1292  * hsw_disable_package_c8, which would increment disable_count and prevent the
1293  * system from reaching PC8+. But we don't have a symmetric way to do this for
1294  * everything, so we have the requirements_met and gpu_idle variables. When we
1295  * switch requirements_met or gpu_idle to true we decrease disable_count, and
1296  * increase it in the opposite case. The requirements_met variable is true when
1297  * all the CRTCs, encoders and the power well are disabled. The gpu_idle
1298  * variable is true when the GPU is idle.
1299  *
1300  * In addition to everything, we only actually enable PC8+ if disable_count
1301  * stays at zero for at least some seconds. This is implemented with the
1302  * enable_work variable. We do this so we don't enable/disable PC8 dozens of
1303  * consecutive times when all screens are disabled and some background app
1304  * queries the state of our connectors, or we have some application constantly
1305  * waking up to use the GPU. Only after the enable_work function actually
1306  * enables PC8+ the "enable" variable will become true, which means that it can
1307  * be false even if disable_count is 0.
1308  *
1309  * The irqs_disabled variable becomes true exactly after we disable the IRQs and
1310  * goes back to false exactly before we reenable the IRQs. We use this variable
1311  * to check if someone is trying to enable/disable IRQs while they're supposed
1312  * to be disabled. This shouldn't happen and we'll print some error messages in
1313  * case it happens, but if it actually happens we'll also update the variables
1314  * inside struct regsave so when we restore the IRQs they will contain the
1315  * latest expected values.
1316  *
1317  * For more, read "Display Sequences for Package C8" on our documentation.
1318  */
1319 struct i915_package_c8 {
1320         bool requirements_met;
1321         bool gpu_idle;
1322         bool irqs_disabled;
1323         /* Only true after the delayed work task actually enables it. */
1324         bool enabled;
1325         int disable_count;
1326         struct mutex lock;
1327         struct delayed_work enable_work;
1328
1329         struct {
1330                 uint32_t deimr;
1331                 uint32_t sdeimr;
1332                 uint32_t gtimr;
1333                 uint32_t gtier;
1334                 uint32_t gen6_pmimr;
1335         } regsave;
1336 };
1337
1338 struct i915_runtime_pm {
1339         bool suspended;
1340 };
1341
1342 enum intel_pipe_crc_source {
1343         INTEL_PIPE_CRC_SOURCE_NONE,
1344         INTEL_PIPE_CRC_SOURCE_PLANE1,
1345         INTEL_PIPE_CRC_SOURCE_PLANE2,
1346         INTEL_PIPE_CRC_SOURCE_PF,
1347         INTEL_PIPE_CRC_SOURCE_PIPE,
1348         /* TV/DP on pre-gen5/vlv can't use the pipe source. */
1349         INTEL_PIPE_CRC_SOURCE_TV,
1350         INTEL_PIPE_CRC_SOURCE_DP_B,
1351         INTEL_PIPE_CRC_SOURCE_DP_C,
1352         INTEL_PIPE_CRC_SOURCE_DP_D,
1353         INTEL_PIPE_CRC_SOURCE_AUTO,
1354         INTEL_PIPE_CRC_SOURCE_MAX,
1355 };
1356
1357 struct intel_pipe_crc_entry {
1358         uint32_t frame;
1359         uint32_t crc[5];
1360 };
1361
1362 #define INTEL_PIPE_CRC_ENTRIES_NR       128
1363 struct intel_pipe_crc {
1364         spinlock_t lock;
1365         bool opened;            /* exclusive access to the result file */
1366         struct intel_pipe_crc_entry *entries;
1367         enum intel_pipe_crc_source source;
1368         int head, tail;
1369         wait_queue_head_t wq;
1370 };
1371
1372 typedef struct drm_i915_private {
1373         struct drm_device *dev;
1374         struct kmem_cache *slab;
1375
1376         const struct intel_device_info *info;
1377
1378         int relative_constants_mode;
1379
1380         void __iomem *regs;
1381
1382         struct intel_uncore uncore;
1383
1384         struct intel_gmbus gmbus[GMBUS_NUM_PORTS];
1385
1386
1387         /** gmbus_mutex protects against concurrent usage of the single hw gmbus
1388          * controller on different i2c buses. */
1389         struct mutex gmbus_mutex;
1390
1391         /**
1392          * Base address of the gmbus and gpio block.
1393          */
1394         uint32_t gpio_mmio_base;
1395
1396         wait_queue_head_t gmbus_wait_queue;
1397
1398         struct pci_dev *bridge_dev;
1399         struct intel_ring_buffer ring[I915_NUM_RINGS];
1400         uint32_t last_seqno, next_seqno;
1401
1402         drm_dma_handle_t *status_page_dmah;
1403         struct resource mch_res;
1404
1405         /* protects the irq masks */
1406         spinlock_t irq_lock;
1407
1408         /* To control wakeup latency, e.g. for irq-driven dp aux transfers. */
1409         struct pm_qos_request pm_qos;
1410
1411         /* DPIO indirect register protection */
1412         struct mutex dpio_lock;
1413
1414         /** Cached value of IMR to avoid reads in updating the bitfield */
1415         union {
1416                 u32 irq_mask;
1417                 u32 de_irq_mask[I915_MAX_PIPES];
1418         };
1419         u32 gt_irq_mask;
1420         u32 pm_irq_mask;
1421
1422         struct work_struct hotplug_work;
1423         bool enable_hotplug_processing;
1424         struct {
1425                 unsigned long hpd_last_jiffies;
1426                 int hpd_cnt;
1427                 enum {
1428                         HPD_ENABLED = 0,
1429                         HPD_DISABLED = 1,
1430                         HPD_MARK_DISABLED = 2
1431                 } hpd_mark;
1432         } hpd_stats[HPD_NUM_PINS];
1433         u32 hpd_event_bits;
1434         struct timer_list hotplug_reenable_timer;
1435
1436         int num_plane;
1437
1438         struct i915_fbc fbc;
1439         struct intel_opregion opregion;
1440         struct intel_vbt_data vbt;
1441
1442         /* overlay */
1443         struct intel_overlay *overlay;
1444
1445         /* backlight registers and fields in struct intel_panel */
1446         spinlock_t backlight_lock;
1447
1448         /* LVDS info */
1449         bool no_aux_handshake;
1450
1451         struct drm_i915_fence_reg fence_regs[I915_MAX_NUM_FENCES]; /* assume 965 */
1452         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
1453         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
1454
1455         unsigned int fsb_freq, mem_freq, is_ddr3;
1456
1457         /**
1458          * wq - Driver workqueue for GEM.
1459          *
1460          * NOTE: Work items scheduled here are not allowed to grab any modeset
1461          * locks, for otherwise the flushing done in the pageflip code will
1462          * result in deadlocks.
1463          */
1464         struct workqueue_struct *wq;
1465
1466         /* Display functions */
1467         struct drm_i915_display_funcs display;
1468
1469         /* PCH chipset type */
1470         enum intel_pch pch_type;
1471         unsigned short pch_id;
1472
1473         unsigned long quirks;
1474
1475         enum modeset_restore modeset_restore;
1476         struct mutex modeset_restore_lock;
1477
1478         struct list_head vm_list; /* Global list of all address spaces */
1479         struct i915_gtt gtt; /* VMA representing the global address space */
1480
1481         struct i915_gem_mm mm;
1482
1483         /* Kernel Modesetting */
1484
1485         struct sdvo_device_mapping sdvo_mappings[2];
1486
1487         struct drm_crtc *plane_to_crtc_mapping[3];
1488         struct drm_crtc *pipe_to_crtc_mapping[3];
1489         wait_queue_head_t pending_flip_queue;
1490
1491 #ifdef CONFIG_DEBUG_FS
1492         struct intel_pipe_crc pipe_crc[I915_MAX_PIPES];
1493 #endif
1494
1495         int num_shared_dpll;
1496         struct intel_shared_dpll shared_dplls[I915_NUM_PLLS];
1497         struct intel_ddi_plls ddi_plls;
1498         int dpio_phy_iosf_port[I915_NUM_PHYS_VLV];
1499
1500         /* Reclocking support */
1501         bool render_reclock_avail;
1502         bool lvds_downclock_avail;
1503         /* indicates the reduced downclock for LVDS*/
1504         int lvds_downclock;
1505         u16 orig_clock;
1506
1507         bool mchbar_need_disable;
1508
1509         struct intel_l3_parity l3_parity;
1510
1511         /* Cannot be determined by PCIID. You must always read a register. */
1512         size_t ellc_size;
1513
1514         /* gen6+ rps state */
1515         struct intel_gen6_power_mgmt rps;
1516
1517         /* ilk-only ips/rps state. Everything in here is protected by the global
1518          * mchdev_lock in intel_pm.c */
1519         struct intel_ilk_power_mgmt ips;
1520
1521         struct i915_power_domains power_domains;
1522
1523         struct i915_psr psr;
1524
1525         struct i915_gpu_error gpu_error;
1526
1527         struct drm_i915_gem_object *vlv_pctx;
1528
1529 #ifdef CONFIG_DRM_I915_FBDEV
1530         /* list of fbdev register on this device */
1531         struct intel_fbdev *fbdev;
1532 #endif
1533
1534         /*
1535          * The console may be contended at resume, but we don't
1536          * want it to block on it.
1537          */
1538         struct work_struct console_resume_work;
1539
1540         struct drm_property *broadcast_rgb_property;
1541         struct drm_property *force_audio_property;
1542
1543         uint32_t hw_context_size;
1544         struct list_head context_list;
1545
1546         u32 fdi_rx_config;
1547
1548         struct i915_suspend_saved_registers regfile;
1549
1550         struct {
1551                 /*
1552                  * Raw watermark latency values:
1553                  * in 0.1us units for WM0,
1554                  * in 0.5us units for WM1+.
1555                  */
1556                 /* primary */
1557                 uint16_t pri_latency[5];
1558                 /* sprite */
1559                 uint16_t spr_latency[5];
1560                 /* cursor */
1561                 uint16_t cur_latency[5];
1562
1563                 /* current hardware state */
1564                 struct ilk_wm_values hw;
1565         } wm;
1566
1567         struct i915_package_c8 pc8;
1568
1569         struct i915_runtime_pm pm;
1570
1571         /* Old dri1 support infrastructure, beware the dragons ya fools entering
1572          * here! */
1573         struct i915_dri1_state dri1;
1574         /* Old ums support infrastructure, same warning applies. */
1575         struct i915_ums_state ums;
1576 } drm_i915_private_t;
1577
1578 static inline struct drm_i915_private *to_i915(const struct drm_device *dev)
1579 {
1580         return dev->dev_private;
1581 }
1582
1583 /* Iterate over initialised rings */
1584 #define for_each_ring(ring__, dev_priv__, i__) \
1585         for ((i__) = 0; (i__) < I915_NUM_RINGS; (i__)++) \
1586                 if (((ring__) = &(dev_priv__)->ring[(i__)]), intel_ring_initialized((ring__)))
1587
1588 enum hdmi_force_audio {
1589         HDMI_AUDIO_OFF_DVI = -2,        /* no aux data for HDMI-DVI converter */
1590         HDMI_AUDIO_OFF,                 /* force turn off HDMI audio */
1591         HDMI_AUDIO_AUTO,                /* trust EDID */
1592         HDMI_AUDIO_ON,                  /* force turn on HDMI audio */
1593 };
1594
1595 #define I915_GTT_OFFSET_NONE ((u32)-1)
1596
1597 struct drm_i915_gem_object_ops {
1598         /* Interface between the GEM object and its backing storage.
1599          * get_pages() is called once prior to the use of the associated set
1600          * of pages before to binding them into the GTT, and put_pages() is
1601          * called after we no longer need them. As we expect there to be
1602          * associated cost with migrating pages between the backing storage
1603          * and making them available for the GPU (e.g. clflush), we may hold
1604          * onto the pages after they are no longer referenced by the GPU
1605          * in case they may be used again shortly (for example migrating the
1606          * pages to a different memory domain within the GTT). put_pages()
1607          * will therefore most likely be called when the object itself is
1608          * being released or under memory pressure (where we attempt to
1609          * reap pages for the shrinker).
1610          */
1611         int (*get_pages)(struct drm_i915_gem_object *);
1612         void (*put_pages)(struct drm_i915_gem_object *);
1613 };
1614
1615 struct drm_i915_gem_object {
1616         struct drm_gem_object base;
1617
1618         const struct drm_i915_gem_object_ops *ops;
1619
1620         /** List of VMAs backed by this object */
1621         struct list_head vma_list;
1622
1623         /** Stolen memory for this object, instead of being backed by shmem. */
1624         struct drm_mm_node *stolen;
1625         struct list_head global_list;
1626
1627         struct list_head ring_list;
1628         /** Used in execbuf to temporarily hold a ref */
1629         struct list_head obj_exec_link;
1630
1631         /**
1632          * This is set if the object is on the active lists (has pending
1633          * rendering and so a non-zero seqno), and is not set if it i s on
1634          * inactive (ready to be unbound) list.
1635          */
1636         unsigned int active:1;
1637
1638         /**
1639          * This is set if the object has been written to since last bound
1640          * to the GTT
1641          */
1642         unsigned int dirty:1;
1643
1644         /**
1645          * Fence register bits (if any) for this object.  Will be set
1646          * as needed when mapped into the GTT.
1647          * Protected by dev->struct_mutex.
1648          */
1649         signed int fence_reg:I915_MAX_NUM_FENCE_BITS;
1650
1651         /**
1652          * Advice: are the backing pages purgeable?
1653          */
1654         unsigned int madv:2;
1655
1656         /**
1657          * Current tiling mode for the object.
1658          */
1659         unsigned int tiling_mode:2;
1660         /**
1661          * Whether the tiling parameters for the currently associated fence
1662          * register have changed. Note that for the purposes of tracking
1663          * tiling changes we also treat the unfenced register, the register
1664          * slot that the object occupies whilst it executes a fenced
1665          * command (such as BLT on gen2/3), as a "fence".
1666          */
1667         unsigned int fence_dirty:1;
1668
1669         /**
1670          * Is the object at the current location in the gtt mappable and
1671          * fenceable? Used to avoid costly recalculations.
1672          */
1673         unsigned int map_and_fenceable:1;
1674
1675         /**
1676          * Whether the current gtt mapping needs to be mappable (and isn't just
1677          * mappable by accident). Track pin and fault separate for a more
1678          * accurate mappable working set.
1679          */
1680         unsigned int fault_mappable:1;
1681         unsigned int pin_mappable:1;
1682         unsigned int pin_display:1;
1683
1684         /*
1685          * Is the GPU currently using a fence to access this buffer,
1686          */
1687         unsigned int pending_fenced_gpu_access:1;
1688         unsigned int fenced_gpu_access:1;
1689
1690         unsigned int cache_level:3;
1691
1692         unsigned int has_aliasing_ppgtt_mapping:1;
1693         unsigned int has_global_gtt_mapping:1;
1694         unsigned int has_dma_mapping:1;
1695
1696         struct sg_table *pages;
1697         int pages_pin_count;
1698
1699         /* prime dma-buf support */
1700         void *dma_buf_vmapping;
1701         int vmapping_count;
1702
1703         struct intel_ring_buffer *ring;
1704
1705         /** Breadcrumb of last rendering to the buffer. */
1706         uint32_t last_read_seqno;
1707         uint32_t last_write_seqno;
1708         /** Breadcrumb of last fenced GPU access to the buffer. */
1709         uint32_t last_fenced_seqno;
1710
1711         /** Current tiling stride for the object, if it's tiled. */
1712         uint32_t stride;
1713
1714         /** References from framebuffers, locks out tiling changes. */
1715         unsigned long framebuffer_references;
1716
1717         /** Record of address bit 17 of each page at last unbind. */
1718         unsigned long *bit_17;
1719
1720         /** User space pin count and filp owning the pin */
1721         unsigned long user_pin_count;
1722         struct drm_file *pin_filp;
1723
1724         /** for phy allocated objects */
1725         struct drm_i915_gem_phys_object *phys_obj;
1726 };
1727 #define to_gem_object(obj) (&((struct drm_i915_gem_object *)(obj))->base)
1728
1729 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
1730
1731 /**
1732  * Request queue structure.
1733  *
1734  * The request queue allows us to note sequence numbers that have been emitted
1735  * and may be associated with active buffers to be retired.
1736  *
1737  * By keeping this list, we can avoid having to do questionable
1738  * sequence-number comparisons on buffer last_rendering_seqnos, and associate
1739  * an emission time with seqnos for tracking how far ahead of the GPU we are.
1740  */
1741 struct drm_i915_gem_request {
1742         /** On Which ring this request was generated */
1743         struct intel_ring_buffer *ring;
1744
1745         /** GEM sequence number associated with this request. */
1746         uint32_t seqno;
1747
1748         /** Position in the ringbuffer of the start of the request */
1749         u32 head;
1750
1751         /** Position in the ringbuffer of the end of the request */
1752         u32 tail;
1753
1754         /** Context related to this request */
1755         struct i915_hw_context *ctx;
1756
1757         /** Batch buffer related to this request if any */
1758         struct drm_i915_gem_object *batch_obj;
1759
1760         /** Time at which this request was emitted, in jiffies. */
1761         unsigned long emitted_jiffies;
1762
1763         /** global list entry for this request */
1764         struct list_head list;
1765
1766         struct drm_i915_file_private *file_priv;
1767         /** file_priv list entry for this request */
1768         struct list_head client_list;
1769 };
1770
1771 struct drm_i915_file_private {
1772         struct drm_i915_private *dev_priv;
1773
1774         struct {
1775                 spinlock_t lock;
1776                 struct list_head request_list;
1777                 struct delayed_work idle_work;
1778         } mm;
1779         struct idr context_idr;
1780
1781         struct i915_hw_context *private_default_ctx;
1782         atomic_t rps_wait_boost;
1783 };
1784
1785 #define INTEL_INFO(dev) (to_i915(dev)->info)
1786
1787 #define IS_I830(dev)            ((dev)->pdev->device == 0x3577)
1788 #define IS_845G(dev)            ((dev)->pdev->device == 0x2562)
1789 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
1790 #define IS_I865G(dev)           ((dev)->pdev->device == 0x2572)
1791 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
1792 #define IS_I915GM(dev)          ((dev)->pdev->device == 0x2592)
1793 #define IS_I945G(dev)           ((dev)->pdev->device == 0x2772)
1794 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
1795 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
1796 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
1797 #define IS_GM45(dev)            ((dev)->pdev->device == 0x2A42)
1798 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
1799 #define IS_PINEVIEW_G(dev)      ((dev)->pdev->device == 0xa001)
1800 #define IS_PINEVIEW_M(dev)      ((dev)->pdev->device == 0xa011)
1801 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
1802 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
1803 #define IS_IRONLAKE_M(dev)      ((dev)->pdev->device == 0x0046)
1804 #define IS_IVYBRIDGE(dev)       (INTEL_INFO(dev)->is_ivybridge)
1805 #define IS_IVB_GT1(dev)         ((dev)->pdev->device == 0x0156 || \
1806                                  (dev)->pdev->device == 0x0152 || \
1807                                  (dev)->pdev->device == 0x015a)
1808 #define IS_SNB_GT1(dev)         ((dev)->pdev->device == 0x0102 || \
1809                                  (dev)->pdev->device == 0x0106 || \
1810                                  (dev)->pdev->device == 0x010A)
1811 #define IS_VALLEYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview)
1812 #define IS_HASWELL(dev) (INTEL_INFO(dev)->is_haswell)
1813 #define IS_BROADWELL(dev)       (INTEL_INFO(dev)->gen == 8)
1814 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
1815 #define IS_HSW_EARLY_SDV(dev)   (IS_HASWELL(dev) && \
1816                                  ((dev)->pdev->device & 0xFF00) == 0x0C00)
1817 #define IS_BDW_ULT(dev)         (IS_BROADWELL(dev) && \
1818                                  (((dev)->pdev->device & 0xf) == 0x2  || \
1819                                  ((dev)->pdev->device & 0xf) == 0x6 || \
1820                                  ((dev)->pdev->device & 0xf) == 0xe))
1821 #define IS_HSW_ULT(dev)         (IS_HASWELL(dev) && \
1822                                  ((dev)->pdev->device & 0xFF00) == 0x0A00)
1823 #define IS_ULT(dev)             (IS_HSW_ULT(dev) || IS_BDW_ULT(dev))
1824 #define IS_HSW_GT3(dev)         (IS_HASWELL(dev) && \
1825                                  ((dev)->pdev->device & 0x00F0) == 0x0020)
1826 #define IS_PRELIMINARY_HW(intel_info) ((intel_info)->is_preliminary)
1827
1828 /*
1829  * The genX designation typically refers to the render engine, so render
1830  * capability related checks should use IS_GEN, while display and other checks
1831  * have their own (e.g. HAS_PCH_SPLIT for ILK+ display, IS_foo for particular
1832  * chips, etc.).
1833  */
1834 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
1835 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
1836 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
1837 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
1838 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
1839 #define IS_GEN7(dev)    (INTEL_INFO(dev)->gen == 7)
1840 #define IS_GEN8(dev)    (INTEL_INFO(dev)->gen == 8)
1841
1842 #define RENDER_RING             (1<<RCS)
1843 #define BSD_RING                (1<<VCS)
1844 #define BLT_RING                (1<<BCS)
1845 #define VEBOX_RING              (1<<VECS)
1846 #define HAS_BSD(dev)            (INTEL_INFO(dev)->ring_mask & BSD_RING)
1847 #define HAS_BLT(dev)            (INTEL_INFO(dev)->ring_mask & BLT_RING)
1848 #define HAS_VEBOX(dev)            (INTEL_INFO(dev)->ring_mask & VEBOX_RING)
1849 #define HAS_LLC(dev)            (INTEL_INFO(dev)->has_llc)
1850 #define HAS_WT(dev)            (IS_HASWELL(dev) && to_i915(dev)->ellc_size)
1851 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
1852
1853 #define HAS_HW_CONTEXTS(dev)    (INTEL_INFO(dev)->gen >= 6)
1854 #define HAS_ALIASING_PPGTT(dev) (INTEL_INFO(dev)->gen >= 6 && !IS_VALLEYVIEW(dev))
1855 #define HAS_PPGTT(dev)          (INTEL_INFO(dev)->gen >= 7 && !IS_VALLEYVIEW(dev) \
1856                                  && !IS_BROADWELL(dev))
1857 #define USES_PPGTT(dev)         intel_enable_ppgtt(dev, false)
1858 #define USES_FULL_PPGTT(dev)    intel_enable_ppgtt(dev, true)
1859
1860 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
1861 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
1862
1863 /* Early gen2 have a totally busted CS tlb and require pinned batches. */
1864 #define HAS_BROKEN_CS_TLB(dev)          (IS_I830(dev) || IS_845G(dev))
1865
1866 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
1867  * rows, which changed the alignment requirements and fence programming.
1868  */
1869 #define HAS_128_BYTE_Y_TILING(dev) (!IS_GEN2(dev) && !(IS_I915G(dev) || \
1870                                                       IS_I915GM(dev)))
1871 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (!IS_GEN2(dev) && !IS_PINEVIEW(dev))
1872 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_GEN5(dev))
1873 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_GEN5(dev))
1874 #define SUPPORTS_TV(dev)                (INTEL_INFO(dev)->supports_tv)
1875 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
1876
1877 #define HAS_FW_BLC(dev) (INTEL_INFO(dev)->gen > 2)
1878 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
1879 #define HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
1880
1881 #define HAS_IPS(dev)            (IS_ULT(dev) || IS_BROADWELL(dev))
1882
1883 #define HAS_DDI(dev)            (INTEL_INFO(dev)->has_ddi)
1884 #define HAS_FPGA_DBG_UNCLAIMED(dev)     (INTEL_INFO(dev)->has_fpga_dbg)
1885 #define HAS_PSR(dev)            (IS_HASWELL(dev) || IS_BROADWELL(dev))
1886 #define HAS_PC8(dev)            (IS_HASWELL(dev)) /* XXX HSW:ULX */
1887 #define HAS_RUNTIME_PM(dev)     (IS_HASWELL(dev))
1888
1889 #define INTEL_PCH_DEVICE_ID_MASK                0xff00
1890 #define INTEL_PCH_IBX_DEVICE_ID_TYPE            0x3b00
1891 #define INTEL_PCH_CPT_DEVICE_ID_TYPE            0x1c00
1892 #define INTEL_PCH_PPT_DEVICE_ID_TYPE            0x1e00
1893 #define INTEL_PCH_LPT_DEVICE_ID_TYPE            0x8c00
1894 #define INTEL_PCH_LPT_LP_DEVICE_ID_TYPE         0x9c00
1895
1896 #define INTEL_PCH_TYPE(dev) (to_i915(dev)->pch_type)
1897 #define HAS_PCH_LPT(dev) (INTEL_PCH_TYPE(dev) == PCH_LPT)
1898 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
1899 #define HAS_PCH_IBX(dev) (INTEL_PCH_TYPE(dev) == PCH_IBX)
1900 #define HAS_PCH_NOP(dev) (INTEL_PCH_TYPE(dev) == PCH_NOP)
1901 #define HAS_PCH_SPLIT(dev) (INTEL_PCH_TYPE(dev) != PCH_NONE)
1902
1903 /* DPF == dynamic parity feature */
1904 #define HAS_L3_DPF(dev) (IS_IVYBRIDGE(dev) || IS_HASWELL(dev))
1905 #define NUM_L3_SLICES(dev) (IS_HSW_GT3(dev) ? 2 : HAS_L3_DPF(dev))
1906
1907 #define GT_FREQUENCY_MULTIPLIER 50
1908
1909 #include "i915_trace.h"
1910
1911 extern const struct drm_ioctl_desc i915_ioctls[];
1912 extern int i915_max_ioctl;
1913
1914 extern int i915_suspend(struct drm_device *dev, pm_message_t state);
1915 extern int i915_resume(struct drm_device *dev);
1916 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
1917 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
1918
1919 /* i915_params.c */
1920 struct i915_params {
1921         int modeset;
1922         int panel_ignore_lid;
1923         unsigned int powersave;
1924         int semaphores;
1925         unsigned int lvds_downclock;
1926         int lvds_channel_mode;
1927         int panel_use_ssc;
1928         int vbt_sdvo_panel_type;
1929         int enable_rc6;
1930         int enable_fbc;
1931         bool enable_hangcheck;
1932         int enable_ppgtt;
1933         int enable_psr;
1934         unsigned int preliminary_hw_support;
1935         int disable_power_well;
1936         int enable_ips;
1937         bool fastboot;
1938         int enable_pc8;
1939         int pc8_timeout;
1940         bool prefault_disable;
1941         bool reset;
1942         int invert_brightness;
1943 };
1944 extern struct i915_params i915 __read_mostly;
1945
1946                                 /* i915_dma.c */
1947 void i915_update_dri1_breadcrumb(struct drm_device *dev);
1948 extern void i915_kernel_lost_context(struct drm_device * dev);
1949 extern int i915_driver_load(struct drm_device *, unsigned long flags);
1950 extern int i915_driver_unload(struct drm_device *);
1951 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file_priv);
1952 extern void i915_driver_lastclose(struct drm_device * dev);
1953 extern void i915_driver_preclose(struct drm_device *dev,
1954                                  struct drm_file *file_priv);
1955 extern void i915_driver_postclose(struct drm_device *dev,
1956                                   struct drm_file *file_priv);
1957 extern int i915_driver_device_is_agp(struct drm_device * dev);
1958 #ifdef CONFIG_COMPAT
1959 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
1960                               unsigned long arg);
1961 #endif
1962 extern int i915_emit_box(struct drm_device *dev,
1963                          struct drm_clip_rect *box,
1964                          int DR1, int DR4);
1965 extern int intel_gpu_reset(struct drm_device *dev);
1966 extern int i915_reset(struct drm_device *dev);
1967 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
1968 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
1969 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
1970 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
1971
1972 extern void intel_console_resume(struct work_struct *work);
1973
1974 /* i915_irq.c */
1975 void i915_queue_hangcheck(struct drm_device *dev);
1976 void i915_handle_error(struct drm_device *dev, bool wedged);
1977
1978 extern void intel_irq_init(struct drm_device *dev);
1979 extern void intel_hpd_init(struct drm_device *dev);
1980
1981 extern void intel_uncore_sanitize(struct drm_device *dev);
1982 extern void intel_uncore_early_sanitize(struct drm_device *dev);
1983 extern void intel_uncore_init(struct drm_device *dev);
1984 extern void intel_uncore_check_errors(struct drm_device *dev);
1985 extern void intel_uncore_fini(struct drm_device *dev);
1986
1987 void
1988 i915_enable_pipestat(drm_i915_private_t *dev_priv, enum pipe pipe, u32 mask);
1989
1990 void
1991 i915_disable_pipestat(drm_i915_private_t *dev_priv, enum pipe pipe, u32 mask);
1992
1993 /* i915_gem.c */
1994 int i915_gem_init_ioctl(struct drm_device *dev, void *data,
1995                         struct drm_file *file_priv);
1996 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
1997                           struct drm_file *file_priv);
1998 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
1999                          struct drm_file *file_priv);
2000 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
2001                           struct drm_file *file_priv);
2002 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
2003                         struct drm_file *file_priv);
2004 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
2005                         struct drm_file *file_priv);
2006 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
2007                               struct drm_file *file_priv);
2008 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
2009                              struct drm_file *file_priv);
2010 int i915_gem_execbuffer(struct drm_device *dev, void *data,
2011                         struct drm_file *file_priv);
2012 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
2013                          struct drm_file *file_priv);
2014 int i915_gem_pin_ioctl(struct drm_device *dev, void *data,
2015                        struct drm_file *file_priv);
2016 int i915_gem_unpin_ioctl(struct drm_device *dev, void *data,
2017                          struct drm_file *file_priv);
2018 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
2019                         struct drm_file *file_priv);
2020 int i915_gem_get_caching_ioctl(struct drm_device *dev, void *data,
2021                                struct drm_file *file);
2022 int i915_gem_set_caching_ioctl(struct drm_device *dev, void *data,
2023                                struct drm_file *file);
2024 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
2025                             struct drm_file *file_priv);
2026 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
2027                            struct drm_file *file_priv);
2028 int i915_gem_entervt_ioctl(struct drm_device *dev, void *data,
2029                            struct drm_file *file_priv);
2030 int i915_gem_leavevt_ioctl(struct drm_device *dev, void *data,
2031                            struct drm_file *file_priv);
2032 int i915_gem_set_tiling(struct drm_device *dev, void *data,
2033                         struct drm_file *file_priv);
2034 int i915_gem_get_tiling(struct drm_device *dev, void *data,
2035                         struct drm_file *file_priv);
2036 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
2037                                 struct drm_file *file_priv);
2038 int i915_gem_wait_ioctl(struct drm_device *dev, void *data,
2039                         struct drm_file *file_priv);
2040 void i915_gem_load(struct drm_device *dev);
2041 void *i915_gem_object_alloc(struct drm_device *dev);
2042 void i915_gem_object_free(struct drm_i915_gem_object *obj);
2043 void i915_gem_object_init(struct drm_i915_gem_object *obj,
2044                          const struct drm_i915_gem_object_ops *ops);
2045 struct drm_i915_gem_object *i915_gem_alloc_object(struct drm_device *dev,
2046                                                   size_t size);
2047 void i915_init_vm(struct drm_i915_private *dev_priv,
2048                   struct i915_address_space *vm);
2049 void i915_gem_free_object(struct drm_gem_object *obj);
2050 void i915_gem_vma_destroy(struct i915_vma *vma);
2051
2052 int __must_check i915_gem_object_pin(struct drm_i915_gem_object *obj,
2053                                      struct i915_address_space *vm,
2054                                      uint32_t alignment,
2055                                      bool map_and_fenceable,
2056                                      bool nonblocking);
2057 void i915_gem_object_ggtt_unpin(struct drm_i915_gem_object *obj);
2058 int __must_check i915_vma_unbind(struct i915_vma *vma);
2059 int __must_check i915_gem_object_ggtt_unbind(struct drm_i915_gem_object *obj);
2060 int i915_gem_object_put_pages(struct drm_i915_gem_object *obj);
2061 void i915_gem_release_all_mmaps(struct drm_i915_private *dev_priv);
2062 void i915_gem_release_mmap(struct drm_i915_gem_object *obj);
2063 void i915_gem_lastclose(struct drm_device *dev);
2064
2065 int __must_check i915_gem_object_get_pages(struct drm_i915_gem_object *obj);
2066 static inline struct page *i915_gem_object_get_page(struct drm_i915_gem_object *obj, int n)
2067 {
2068         struct sg_page_iter sg_iter;
2069
2070         for_each_sg_page(obj->pages->sgl, &sg_iter, obj->pages->nents, n)
2071                 return sg_page_iter_page(&sg_iter);
2072
2073         return NULL;
2074 }
2075 static inline void i915_gem_object_pin_pages(struct drm_i915_gem_object *obj)
2076 {
2077         BUG_ON(obj->pages == NULL);
2078         obj->pages_pin_count++;
2079 }
2080 static inline void i915_gem_object_unpin_pages(struct drm_i915_gem_object *obj)
2081 {
2082         BUG_ON(obj->pages_pin_count == 0);
2083         obj->pages_pin_count--;
2084 }
2085
2086 int __must_check i915_mutex_lock_interruptible(struct drm_device *dev);
2087 int i915_gem_object_sync(struct drm_i915_gem_object *obj,
2088                          struct intel_ring_buffer *to);
2089 void i915_vma_move_to_active(struct i915_vma *vma,
2090                              struct intel_ring_buffer *ring);
2091 int i915_gem_dumb_create(struct drm_file *file_priv,
2092                          struct drm_device *dev,
2093                          struct drm_mode_create_dumb *args);
2094 int i915_gem_mmap_gtt(struct drm_file *file_priv, struct drm_device *dev,
2095                       uint32_t handle, uint64_t *offset);
2096 /**
2097  * Returns true if seq1 is later than seq2.
2098  */
2099 static inline bool
2100 i915_seqno_passed(uint32_t seq1, uint32_t seq2)
2101 {
2102         return (int32_t)(seq1 - seq2) >= 0;
2103 }
2104
2105 int __must_check i915_gem_get_seqno(struct drm_device *dev, u32 *seqno);
2106 int __must_check i915_gem_set_seqno(struct drm_device *dev, u32 seqno);
2107 int __must_check i915_gem_object_get_fence(struct drm_i915_gem_object *obj);
2108 int __must_check i915_gem_object_put_fence(struct drm_i915_gem_object *obj);
2109
2110 static inline bool
2111 i915_gem_object_pin_fence(struct drm_i915_gem_object *obj)
2112 {
2113         if (obj->fence_reg != I915_FENCE_REG_NONE) {
2114                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
2115                 dev_priv->fence_regs[obj->fence_reg].pin_count++;
2116                 return true;
2117         } else
2118                 return false;
2119 }
2120
2121 static inline void
2122 i915_gem_object_unpin_fence(struct drm_i915_gem_object *obj)
2123 {
2124         if (obj->fence_reg != I915_FENCE_REG_NONE) {
2125                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
2126                 WARN_ON(dev_priv->fence_regs[obj->fence_reg].pin_count <= 0);
2127                 dev_priv->fence_regs[obj->fence_reg].pin_count--;
2128         }
2129 }
2130
2131 bool i915_gem_retire_requests(struct drm_device *dev);
2132 void i915_gem_retire_requests_ring(struct intel_ring_buffer *ring);
2133 int __must_check i915_gem_check_wedge(struct i915_gpu_error *error,
2134                                       bool interruptible);
2135 static inline bool i915_reset_in_progress(struct i915_gpu_error *error)
2136 {
2137         return unlikely(atomic_read(&error->reset_counter)
2138                         & (I915_RESET_IN_PROGRESS_FLAG | I915_WEDGED));
2139 }
2140
2141 static inline bool i915_terminally_wedged(struct i915_gpu_error *error)
2142 {
2143         return atomic_read(&error->reset_counter) & I915_WEDGED;
2144 }
2145
2146 static inline u32 i915_reset_count(struct i915_gpu_error *error)
2147 {
2148         return ((atomic_read(&error->reset_counter) & ~I915_WEDGED) + 1) / 2;
2149 }
2150
2151 void i915_gem_reset(struct drm_device *dev);
2152 bool i915_gem_clflush_object(struct drm_i915_gem_object *obj, bool force);
2153 int __must_check i915_gem_object_finish_gpu(struct drm_i915_gem_object *obj);
2154 int __must_check i915_gem_init(struct drm_device *dev);
2155 int __must_check i915_gem_init_hw(struct drm_device *dev);
2156 int i915_gem_l3_remap(struct intel_ring_buffer *ring, int slice);
2157 void i915_gem_init_swizzling(struct drm_device *dev);
2158 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
2159 int __must_check i915_gpu_idle(struct drm_device *dev);
2160 int __must_check i915_gem_suspend(struct drm_device *dev);
2161 int __i915_add_request(struct intel_ring_buffer *ring,
2162                        struct drm_file *file,
2163                        struct drm_i915_gem_object *batch_obj,
2164                        u32 *seqno);
2165 #define i915_add_request(ring, seqno) \
2166         __i915_add_request(ring, NULL, NULL, seqno)
2167 int __must_check i915_wait_seqno(struct intel_ring_buffer *ring,
2168                                  uint32_t seqno);
2169 int i915_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
2170 int __must_check
2171 i915_gem_object_set_to_gtt_domain(struct drm_i915_gem_object *obj,
2172                                   bool write);
2173 int __must_check
2174 i915_gem_object_set_to_cpu_domain(struct drm_i915_gem_object *obj, bool write);
2175 int __must_check
2176 i915_gem_object_pin_to_display_plane(struct drm_i915_gem_object *obj,
2177                                      u32 alignment,
2178                                      struct intel_ring_buffer *pipelined);
2179 void i915_gem_object_unpin_from_display_plane(struct drm_i915_gem_object *obj);
2180 int i915_gem_attach_phys_object(struct drm_device *dev,
2181                                 struct drm_i915_gem_object *obj,
2182                                 int id,
2183                                 int align);
2184 void i915_gem_detach_phys_object(struct drm_device *dev,
2185                                  struct drm_i915_gem_object *obj);
2186 void i915_gem_free_all_phys_object(struct drm_device *dev);
2187 int i915_gem_open(struct drm_device *dev, struct drm_file *file);
2188 void i915_gem_release(struct drm_device *dev, struct drm_file *file);
2189
2190 uint32_t
2191 i915_gem_get_gtt_size(struct drm_device *dev, uint32_t size, int tiling_mode);
2192 uint32_t
2193 i915_gem_get_gtt_alignment(struct drm_device *dev, uint32_t size,
2194                             int tiling_mode, bool fenced);
2195
2196 int i915_gem_object_set_cache_level(struct drm_i915_gem_object *obj,
2197                                     enum i915_cache_level cache_level);
2198
2199 struct drm_gem_object *i915_gem_prime_import(struct drm_device *dev,
2200                                 struct dma_buf *dma_buf);
2201
2202 struct dma_buf *i915_gem_prime_export(struct drm_device *dev,
2203                                 struct drm_gem_object *gem_obj, int flags);
2204
2205 void i915_gem_restore_fences(struct drm_device *dev);
2206
2207 unsigned long i915_gem_obj_offset(struct drm_i915_gem_object *o,
2208                                   struct i915_address_space *vm);
2209 bool i915_gem_obj_bound_any(struct drm_i915_gem_object *o);
2210 bool i915_gem_obj_bound(struct drm_i915_gem_object *o,
2211                         struct i915_address_space *vm);
2212 unsigned long i915_gem_obj_size(struct drm_i915_gem_object *o,
2213                                 struct i915_address_space *vm);
2214 struct i915_vma *i915_gem_obj_to_vma(struct drm_i915_gem_object *obj,
2215                                      struct i915_address_space *vm);
2216 struct i915_vma *
2217 i915_gem_obj_lookup_or_create_vma(struct drm_i915_gem_object *obj,
2218                                   struct i915_address_space *vm);
2219
2220 struct i915_vma *i915_gem_obj_to_ggtt(struct drm_i915_gem_object *obj);
2221 static inline bool i915_gem_obj_is_pinned(struct drm_i915_gem_object *obj) {
2222         struct i915_vma *vma;
2223         list_for_each_entry(vma, &obj->vma_list, vma_link)
2224                 if (vma->pin_count > 0)
2225                         return true;
2226         return false;
2227 }
2228
2229 /* Some GGTT VM helpers */
2230 #define obj_to_ggtt(obj) \
2231         (&((struct drm_i915_private *)(obj)->base.dev->dev_private)->gtt.base)
2232 static inline bool i915_is_ggtt(struct i915_address_space *vm)
2233 {
2234         struct i915_address_space *ggtt =
2235                 &((struct drm_i915_private *)(vm)->dev->dev_private)->gtt.base;
2236         return vm == ggtt;
2237 }
2238
2239 static inline bool i915_gem_obj_ggtt_bound(struct drm_i915_gem_object *obj)
2240 {
2241         return i915_gem_obj_bound(obj, obj_to_ggtt(obj));
2242 }
2243
2244 static inline unsigned long
2245 i915_gem_obj_ggtt_offset(struct drm_i915_gem_object *obj)
2246 {
2247         return i915_gem_obj_offset(obj, obj_to_ggtt(obj));
2248 }
2249
2250 static inline unsigned long
2251 i915_gem_obj_ggtt_size(struct drm_i915_gem_object *obj)
2252 {
2253         return i915_gem_obj_size(obj, obj_to_ggtt(obj));
2254 }
2255
2256 static inline int __must_check
2257 i915_gem_obj_ggtt_pin(struct drm_i915_gem_object *obj,
2258                       uint32_t alignment,
2259                       bool map_and_fenceable,
2260                       bool nonblocking)
2261 {
2262         return i915_gem_object_pin(obj, obj_to_ggtt(obj), alignment,
2263                                    map_and_fenceable, nonblocking);
2264 }
2265
2266 /* i915_gem_context.c */
2267 #define ctx_to_ppgtt(ctx) container_of((ctx)->vm, struct i915_hw_ppgtt, base)
2268 int __must_check i915_gem_context_init(struct drm_device *dev);
2269 void i915_gem_context_fini(struct drm_device *dev);
2270 void i915_gem_context_reset(struct drm_device *dev);
2271 int i915_gem_context_open(struct drm_device *dev, struct drm_file *file);
2272 int i915_gem_context_enable(struct drm_i915_private *dev_priv);
2273 void i915_gem_context_close(struct drm_device *dev, struct drm_file *file);
2274 int i915_switch_context(struct intel_ring_buffer *ring,
2275                         struct drm_file *file, struct i915_hw_context *to);
2276 struct i915_hw_context *
2277 i915_gem_context_get(struct drm_i915_file_private *file_priv, u32 id);
2278 void i915_gem_context_free(struct kref *ctx_ref);
2279 static inline void i915_gem_context_reference(struct i915_hw_context *ctx)
2280 {
2281         if (ctx->obj && HAS_HW_CONTEXTS(ctx->obj->base.dev))
2282                 kref_get(&ctx->ref);
2283 }
2284
2285 static inline void i915_gem_context_unreference(struct i915_hw_context *ctx)
2286 {
2287         if (ctx->obj && HAS_HW_CONTEXTS(ctx->obj->base.dev))
2288                 kref_put(&ctx->ref, i915_gem_context_free);
2289 }
2290
2291 int i915_gem_context_create_ioctl(struct drm_device *dev, void *data,
2292                                   struct drm_file *file);
2293 int i915_gem_context_destroy_ioctl(struct drm_device *dev, void *data,
2294                                    struct drm_file *file);
2295
2296 /* i915_gem_evict.c */
2297 int __must_check i915_gem_evict_something(struct drm_device *dev,
2298                                           struct i915_address_space *vm,
2299                                           int min_size,
2300                                           unsigned alignment,
2301                                           unsigned cache_level,
2302                                           bool mappable,
2303                                           bool nonblock);
2304 int i915_gem_evict_vm(struct i915_address_space *vm, bool do_idle);
2305 int i915_gem_evict_everything(struct drm_device *dev);
2306
2307 /* i915_gem_gtt.c */
2308 void i915_check_and_clear_faults(struct drm_device *dev);
2309 void i915_gem_suspend_gtt_mappings(struct drm_device *dev);
2310 void i915_gem_restore_gtt_mappings(struct drm_device *dev);
2311 int __must_check i915_gem_gtt_prepare_object(struct drm_i915_gem_object *obj);
2312 void i915_gem_gtt_finish_object(struct drm_i915_gem_object *obj);
2313 void i915_gem_init_global_gtt(struct drm_device *dev);
2314 void i915_gem_setup_global_gtt(struct drm_device *dev, unsigned long start,
2315                                unsigned long mappable_end, unsigned long end);
2316 int i915_gem_gtt_init(struct drm_device *dev);
2317 static inline void i915_gem_chipset_flush(struct drm_device *dev)
2318 {
2319         if (INTEL_INFO(dev)->gen < 6)
2320                 intel_gtt_chipset_flush();
2321 }
2322 int i915_gem_init_ppgtt(struct drm_device *dev, struct i915_hw_ppgtt *ppgtt);
2323 static inline bool intel_enable_ppgtt(struct drm_device *dev, bool full)
2324 {
2325         if (i915.enable_ppgtt == 0 || !HAS_ALIASING_PPGTT(dev))
2326                 return false;
2327
2328         if (i915.enable_ppgtt == 1 && full)
2329                 return false;
2330
2331 #ifdef CONFIG_INTEL_IOMMU
2332         /* Disable ppgtt on SNB if VT-d is on. */
2333         if (INTEL_INFO(dev)->gen == 6 && intel_iommu_gfx_mapped) {
2334                 DRM_INFO("Disabling PPGTT because VT-d is on\n");
2335                 return false;
2336         }
2337 #endif
2338
2339         if (full)
2340                 return HAS_PPGTT(dev);
2341         else
2342                 return HAS_ALIASING_PPGTT(dev);
2343 }
2344
2345 static inline void ppgtt_release(struct kref *kref)
2346 {
2347         struct i915_hw_ppgtt *ppgtt = container_of(kref, struct i915_hw_ppgtt, ref);
2348         struct drm_device *dev = ppgtt->base.dev;
2349         struct drm_i915_private *dev_priv = dev->dev_private;
2350         struct i915_address_space *vm = &ppgtt->base;
2351
2352         if (ppgtt == dev_priv->mm.aliasing_ppgtt ||
2353             (list_empty(&vm->active_list) && list_empty(&vm->inactive_list))) {
2354                 ppgtt->base.cleanup(&ppgtt->base);
2355                 return;
2356         }
2357
2358         /*
2359          * Make sure vmas are unbound before we take down the drm_mm
2360          *
2361          * FIXME: Proper refcounting should take care of this, this shouldn't be
2362          * needed at all.
2363          */
2364         if (!list_empty(&vm->active_list)) {
2365                 struct i915_vma *vma;
2366
2367                 list_for_each_entry(vma, &vm->active_list, mm_list)
2368                         if (WARN_ON(list_empty(&vma->vma_link) ||
2369                                     list_is_singular(&vma->vma_link)))
2370                                 break;
2371
2372                 i915_gem_evict_vm(&ppgtt->base, true);
2373         } else {
2374                 i915_gem_retire_requests(dev);
2375                 i915_gem_evict_vm(&ppgtt->base, false);
2376         }
2377
2378         ppgtt->base.cleanup(&ppgtt->base);
2379 }
2380
2381 /* i915_gem_stolen.c */
2382 int i915_gem_init_stolen(struct drm_device *dev);
2383 int i915_gem_stolen_setup_compression(struct drm_device *dev, int size);
2384 void i915_gem_stolen_cleanup_compression(struct drm_device *dev);
2385 void i915_gem_cleanup_stolen(struct drm_device *dev);
2386 struct drm_i915_gem_object *
2387 i915_gem_object_create_stolen(struct drm_device *dev, u32 size);
2388 struct drm_i915_gem_object *
2389 i915_gem_object_create_stolen_for_preallocated(struct drm_device *dev,
2390                                                u32 stolen_offset,
2391                                                u32 gtt_offset,
2392                                                u32 size);
2393 void i915_gem_object_release_stolen(struct drm_i915_gem_object *obj);
2394
2395 /* i915_gem_tiling.c */
2396 static inline bool i915_gem_object_needs_bit17_swizzle(struct drm_i915_gem_object *obj)
2397 {
2398         drm_i915_private_t *dev_priv = obj->base.dev->dev_private;
2399
2400         return dev_priv->mm.bit_6_swizzle_x == I915_BIT_6_SWIZZLE_9_10_17 &&
2401                 obj->tiling_mode != I915_TILING_NONE;
2402 }
2403
2404 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
2405 void i915_gem_object_do_bit_17_swizzle(struct drm_i915_gem_object *obj);
2406 void i915_gem_object_save_bit_17_swizzle(struct drm_i915_gem_object *obj);
2407
2408 /* i915_gem_debug.c */
2409 #if WATCH_LISTS
2410 int i915_verify_lists(struct drm_device *dev);
2411 #else
2412 #define i915_verify_lists(dev) 0
2413 #endif
2414
2415 /* i915_debugfs.c */
2416 int i915_debugfs_init(struct drm_minor *minor);
2417 void i915_debugfs_cleanup(struct drm_minor *minor);
2418 #ifdef CONFIG_DEBUG_FS
2419 void intel_display_crc_init(struct drm_device *dev);
2420 #else
2421 static inline void intel_display_crc_init(struct drm_device *dev) {}
2422 #endif
2423
2424 /* i915_gpu_error.c */
2425 __printf(2, 3)
2426 void i915_error_printf(struct drm_i915_error_state_buf *e, const char *f, ...);
2427 int i915_error_state_to_str(struct drm_i915_error_state_buf *estr,
2428                             const struct i915_error_state_file_priv *error);
2429 int i915_error_state_buf_init(struct drm_i915_error_state_buf *eb,
2430                               size_t count, loff_t pos);
2431 static inline void i915_error_state_buf_release(
2432         struct drm_i915_error_state_buf *eb)
2433 {
2434         kfree(eb->buf);
2435 }
2436 void i915_capture_error_state(struct drm_device *dev);
2437 void i915_error_state_get(struct drm_device *dev,
2438                           struct i915_error_state_file_priv *error_priv);
2439 void i915_error_state_put(struct i915_error_state_file_priv *error_priv);
2440 void i915_destroy_error_state(struct drm_device *dev);
2441
2442 void i915_get_extra_instdone(struct drm_device *dev, uint32_t *instdone);
2443 const char *i915_cache_level_str(int type);
2444
2445 /* i915_suspend.c */
2446 extern int i915_save_state(struct drm_device *dev);
2447 extern int i915_restore_state(struct drm_device *dev);
2448
2449 /* i915_ums.c */
2450 void i915_save_display_reg(struct drm_device *dev);
2451 void i915_restore_display_reg(struct drm_device *dev);
2452
2453 /* i915_sysfs.c */
2454 void i915_setup_sysfs(struct drm_device *dev_priv);
2455 void i915_teardown_sysfs(struct drm_device *dev_priv);
2456
2457 /* intel_i2c.c */
2458 extern int intel_setup_gmbus(struct drm_device *dev);
2459 extern void intel_teardown_gmbus(struct drm_device *dev);
2460 static inline bool intel_gmbus_is_port_valid(unsigned port)
2461 {
2462         return (port >= GMBUS_PORT_SSC && port <= GMBUS_PORT_DPD);
2463 }
2464
2465 extern struct i2c_adapter *intel_gmbus_get_adapter(
2466                 struct drm_i915_private *dev_priv, unsigned port);
2467 extern void intel_gmbus_set_speed(struct i2c_adapter *adapter, int speed);
2468 extern void intel_gmbus_force_bit(struct i2c_adapter *adapter, bool force_bit);
2469 static inline bool intel_gmbus_is_forced_bit(struct i2c_adapter *adapter)
2470 {
2471         return container_of(adapter, struct intel_gmbus, adapter)->force_bit;
2472 }
2473 extern void intel_i2c_reset(struct drm_device *dev);
2474
2475 /* intel_opregion.c */
2476 struct intel_encoder;
2477 extern int intel_opregion_setup(struct drm_device *dev);
2478 #ifdef CONFIG_ACPI
2479 extern void intel_opregion_init(struct drm_device *dev);
2480 extern void intel_opregion_fini(struct drm_device *dev);
2481 extern void intel_opregion_asle_intr(struct drm_device *dev);
2482 extern int intel_opregion_notify_encoder(struct intel_encoder *intel_encoder,
2483                                          bool enable);
2484 extern int intel_opregion_notify_adapter(struct drm_device *dev,
2485                                          pci_power_t state);
2486 #else
2487 static inline void intel_opregion_init(struct drm_device *dev) { return; }
2488 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
2489 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
2490 static inline int
2491 intel_opregion_notify_encoder(struct intel_encoder *intel_encoder, bool enable)
2492 {
2493         return 0;
2494 }
2495 static inline int
2496 intel_opregion_notify_adapter(struct drm_device *dev, pci_power_t state)
2497 {
2498         return 0;
2499 }
2500 #endif
2501
2502 /* intel_acpi.c */
2503 #ifdef CONFIG_ACPI
2504 extern void intel_register_dsm_handler(void);
2505 extern void intel_unregister_dsm_handler(void);
2506 #else
2507 static inline void intel_register_dsm_handler(void) { return; }
2508 static inline void intel_unregister_dsm_handler(void) { return; }
2509 #endif /* CONFIG_ACPI */
2510
2511 /* modesetting */
2512 extern void intel_modeset_init_hw(struct drm_device *dev);
2513 extern void intel_modeset_suspend_hw(struct drm_device *dev);
2514 extern void intel_modeset_init(struct drm_device *dev);
2515 extern void intel_modeset_gem_init(struct drm_device *dev);
2516 extern void intel_modeset_cleanup(struct drm_device *dev);
2517 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
2518 extern void intel_modeset_setup_hw_state(struct drm_device *dev,
2519                                          bool force_restore);
2520 extern void i915_redisable_vga(struct drm_device *dev);
2521 extern bool intel_fbc_enabled(struct drm_device *dev);
2522 extern void intel_disable_fbc(struct drm_device *dev);
2523 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
2524 extern void intel_init_pch_refclk(struct drm_device *dev);
2525 extern void gen6_set_rps(struct drm_device *dev, u8 val);
2526 extern void valleyview_set_rps(struct drm_device *dev, u8 val);
2527 extern int valleyview_rps_max_freq(struct drm_i915_private *dev_priv);
2528 extern int valleyview_rps_min_freq(struct drm_i915_private *dev_priv);
2529 extern void intel_detect_pch(struct drm_device *dev);
2530 extern int intel_trans_dp_port_sel(struct drm_crtc *crtc);
2531 extern int intel_enable_rc6(const struct drm_device *dev);
2532
2533 extern bool i915_semaphore_is_enabled(struct drm_device *dev);
2534 int i915_reg_read_ioctl(struct drm_device *dev, void *data,
2535                         struct drm_file *file);
2536 int i915_get_reset_stats_ioctl(struct drm_device *dev, void *data,
2537                                struct drm_file *file);
2538
2539 /* overlay */
2540 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(struct drm_device *dev);
2541 extern void intel_overlay_print_error_state(struct drm_i915_error_state_buf *e,
2542                                             struct intel_overlay_error_state *error);
2543
2544 extern struct intel_display_error_state *intel_display_capture_error_state(struct drm_device *dev);
2545 extern void intel_display_print_error_state(struct drm_i915_error_state_buf *e,
2546                                             struct drm_device *dev,
2547                                             struct intel_display_error_state *error);
2548
2549 /* On SNB platform, before reading ring registers forcewake bit
2550  * must be set to prevent GT core from power down and stale values being
2551  * returned.
2552  */
2553 void gen6_gt_force_wake_get(struct drm_i915_private *dev_priv, int fw_engine);
2554 void gen6_gt_force_wake_put(struct drm_i915_private *dev_priv, int fw_engine);
2555
2556 int sandybridge_pcode_read(struct drm_i915_private *dev_priv, u8 mbox, u32 *val);
2557 int sandybridge_pcode_write(struct drm_i915_private *dev_priv, u8 mbox, u32 val);
2558
2559 /* intel_sideband.c */
2560 u32 vlv_punit_read(struct drm_i915_private *dev_priv, u8 addr);
2561 void vlv_punit_write(struct drm_i915_private *dev_priv, u8 addr, u32 val);
2562 u32 vlv_nc_read(struct drm_i915_private *dev_priv, u8 addr);
2563 u32 vlv_gpio_nc_read(struct drm_i915_private *dev_priv, u32 reg);
2564 void vlv_gpio_nc_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2565 u32 vlv_cck_read(struct drm_i915_private *dev_priv, u32 reg);
2566 void vlv_cck_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2567 u32 vlv_ccu_read(struct drm_i915_private *dev_priv, u32 reg);
2568 void vlv_ccu_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2569 u32 vlv_bunit_read(struct drm_i915_private *dev_priv, u32 reg);
2570 void vlv_bunit_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2571 u32 vlv_gps_core_read(struct drm_i915_private *dev_priv, u32 reg);
2572 void vlv_gps_core_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2573 u32 vlv_dpio_read(struct drm_i915_private *dev_priv, enum pipe pipe, int reg);
2574 void vlv_dpio_write(struct drm_i915_private *dev_priv, enum pipe pipe, int reg, u32 val);
2575 u32 intel_sbi_read(struct drm_i915_private *dev_priv, u16 reg,
2576                    enum intel_sbi_destination destination);
2577 void intel_sbi_write(struct drm_i915_private *dev_priv, u16 reg, u32 value,
2578                      enum intel_sbi_destination destination);
2579 u32 vlv_flisdsi_read(struct drm_i915_private *dev_priv, u32 reg);
2580 void vlv_flisdsi_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2581
2582 int vlv_gpu_freq(struct drm_i915_private *dev_priv, int val);
2583 int vlv_freq_opcode(struct drm_i915_private *dev_priv, int val);
2584
2585 void vlv_force_wake_get(struct drm_i915_private *dev_priv, int fw_engine);
2586 void vlv_force_wake_put(struct drm_i915_private *dev_priv, int fw_engine);
2587
2588 #define FORCEWAKE_VLV_RENDER_RANGE_OFFSET(reg) \
2589         (((reg) >= 0x2000 && (reg) < 0x4000) ||\
2590         ((reg) >= 0x5000 && (reg) < 0x8000) ||\
2591         ((reg) >= 0xB000 && (reg) < 0x12000) ||\
2592         ((reg) >= 0x2E000 && (reg) < 0x30000))
2593
2594 #define FORCEWAKE_VLV_MEDIA_RANGE_OFFSET(reg)\
2595         (((reg) >= 0x12000 && (reg) < 0x14000) ||\
2596         ((reg) >= 0x22000 && (reg) < 0x24000) ||\
2597         ((reg) >= 0x30000 && (reg) < 0x40000))
2598
2599 #define FORCEWAKE_RENDER        (1 << 0)
2600 #define FORCEWAKE_MEDIA         (1 << 1)
2601 #define FORCEWAKE_ALL           (FORCEWAKE_RENDER | FORCEWAKE_MEDIA)
2602
2603
2604 #define I915_READ8(reg)         dev_priv->uncore.funcs.mmio_readb(dev_priv, (reg), true)
2605 #define I915_WRITE8(reg, val)   dev_priv->uncore.funcs.mmio_writeb(dev_priv, (reg), (val), true)
2606
2607 #define I915_READ16(reg)        dev_priv->uncore.funcs.mmio_readw(dev_priv, (reg), true)
2608 #define I915_WRITE16(reg, val)  dev_priv->uncore.funcs.mmio_writew(dev_priv, (reg), (val), true)
2609 #define I915_READ16_NOTRACE(reg)        dev_priv->uncore.funcs.mmio_readw(dev_priv, (reg), false)
2610 #define I915_WRITE16_NOTRACE(reg, val)  dev_priv->uncore.funcs.mmio_writew(dev_priv, (reg), (val), false)
2611
2612 #define I915_READ(reg)          dev_priv->uncore.funcs.mmio_readl(dev_priv, (reg), true)
2613 #define I915_WRITE(reg, val)    dev_priv->uncore.funcs.mmio_writel(dev_priv, (reg), (val), true)
2614 #define I915_READ_NOTRACE(reg)          dev_priv->uncore.funcs.mmio_readl(dev_priv, (reg), false)
2615 #define I915_WRITE_NOTRACE(reg, val)    dev_priv->uncore.funcs.mmio_writel(dev_priv, (reg), (val), false)
2616
2617 #define I915_WRITE64(reg, val)  dev_priv->uncore.funcs.mmio_writeq(dev_priv, (reg), (val), true)
2618 #define I915_READ64(reg)        dev_priv->uncore.funcs.mmio_readq(dev_priv, (reg), true)
2619
2620 #define POSTING_READ(reg)       (void)I915_READ_NOTRACE(reg)
2621 #define POSTING_READ16(reg)     (void)I915_READ16_NOTRACE(reg)
2622
2623 /* "Broadcast RGB" property */
2624 #define INTEL_BROADCAST_RGB_AUTO 0
2625 #define INTEL_BROADCAST_RGB_FULL 1
2626 #define INTEL_BROADCAST_RGB_LIMITED 2
2627
2628 static inline uint32_t i915_vgacntrl_reg(struct drm_device *dev)
2629 {
2630         if (HAS_PCH_SPLIT(dev))
2631                 return CPU_VGACNTRL;
2632         else if (IS_VALLEYVIEW(dev))
2633                 return VLV_VGACNTRL;
2634         else
2635                 return VGACNTRL;
2636 }
2637
2638 static inline void __user *to_user_ptr(u64 address)
2639 {
2640         return (void __user *)(uintptr_t)address;
2641 }
2642
2643 static inline unsigned long msecs_to_jiffies_timeout(const unsigned int m)
2644 {
2645         unsigned long j = msecs_to_jiffies(m);
2646
2647         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
2648 }
2649
2650 static inline unsigned long
2651 timespec_to_jiffies_timeout(const struct timespec *value)
2652 {
2653         unsigned long j = timespec_to_jiffies(value);
2654
2655         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
2656 }
2657
2658 /*
2659  * If you need to wait X milliseconds between events A and B, but event B
2660  * doesn't happen exactly after event A, you record the timestamp (jiffies) of
2661  * when event A happened, then just before event B you call this function and
2662  * pass the timestamp as the first argument, and X as the second argument.
2663  */
2664 static inline void
2665 wait_remaining_ms_from_jiffies(unsigned long timestamp_jiffies, int to_wait_ms)
2666 {
2667         unsigned long target_jiffies, tmp_jiffies, remaining_jiffies;
2668
2669         /*
2670          * Don't re-read the value of "jiffies" every time since it may change
2671          * behind our back and break the math.
2672          */
2673         tmp_jiffies = jiffies;
2674         target_jiffies = timestamp_jiffies +
2675                          msecs_to_jiffies_timeout(to_wait_ms);
2676
2677         if (time_after(target_jiffies, tmp_jiffies)) {
2678                 remaining_jiffies = target_jiffies - tmp_jiffies;
2679                 while (remaining_jiffies)
2680                         remaining_jiffies =
2681                             schedule_timeout_uninterruptible(remaining_jiffies);
2682         }
2683 }
2684
2685 #endif