drivers/gpu/drm/i915/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 #include <uapi/drm/i915_drm.h>
  34
  35 #include "i915_reg.h"
  36 #include "intel_bios.h"
  37 #include "intel_ringbuffer.h"
  38 #include <linux/io-mapping.h>
  39 #include <linux/i2c.h>
  40 #include <linux/i2c-algo-bit.h>
  41 #include <drm/intel-gtt.h>
  42 #include <linux/backlight.h>
  43 #include <linux/intel-iommu.h>
  44 #include <linux/kref.h>
  45 #include <linux/pm_qos.h>
  46
  47 /* General customization:
  48  */
  49
  50 #define DRIVER_AUTHOR           "Tungsten Graphics, Inc."
  51
  52 #define DRIVER_NAME             "i915"
  53 #define DRIVER_DESC             "Intel Graphics"
  54 #define DRIVER_DATE             "20080730"
  55
  56 enum pipe {
  57         PIPE_A = 0,
  58         PIPE_B,
  59         PIPE_C,
  60         I915_MAX_PIPES
  61 };
  62 #define pipe_name(p) ((p) + 'A')
  63
  64 enum transcoder {
  65         TRANSCODER_A = 0,
  66         TRANSCODER_B,
  67         TRANSCODER_C,
  68         TRANSCODER_EDP = 0xF,
  69 };
  70 #define transcoder_name(t) ((t) + 'A')
  71
  72 enum plane {
  73         PLANE_A = 0,
  74         PLANE_B,
  75         PLANE_C,
  76 };
  77 #define plane_name(p) ((p) + 'A')
  78
  79 #define sprite_name(p, s) ((p) * dev_priv->num_plane + (s) + 'A')
  80
  81 enum port {
  82         PORT_A = 0,
  83         PORT_B,
  84         PORT_C,
  85         PORT_D,
  86         PORT_E,
  87         I915_MAX_PORTS
  88 };
  89 #define port_name(p) ((p) + 'A')
  90
  91 #define I915_NUM_PHYS_VLV 1
  92
  93 enum dpio_channel {
  94         DPIO_CH0,
  95         DPIO_CH1
  96 };
  97
  98 enum dpio_phy {
  99         DPIO_PHY0,
 100         DPIO_PHY1
 101 };
 102
 103 enum intel_display_power_domain {
 104         POWER_DOMAIN_PIPE_A,
 105         POWER_DOMAIN_PIPE_B,
 106         POWER_DOMAIN_PIPE_C,
 107         POWER_DOMAIN_PIPE_A_PANEL_FITTER,
 108         POWER_DOMAIN_PIPE_B_PANEL_FITTER,
 109         POWER_DOMAIN_PIPE_C_PANEL_FITTER,
 110         POWER_DOMAIN_TRANSCODER_A,
 111         POWER_DOMAIN_TRANSCODER_B,
 112         POWER_DOMAIN_TRANSCODER_C,
 113         POWER_DOMAIN_TRANSCODER_EDP,
 114         POWER_DOMAIN_VGA,
 115         POWER_DOMAIN_INIT,
 116
 117         POWER_DOMAIN_NUM,
 118 };
 119
 120 #define POWER_DOMAIN_MASK (BIT(POWER_DOMAIN_NUM) - 1)
 121
 122 #define POWER_DOMAIN_PIPE(pipe) ((pipe) + POWER_DOMAIN_PIPE_A)
 123 #define POWER_DOMAIN_PIPE_PANEL_FITTER(pipe) \
 124                 ((pipe) + POWER_DOMAIN_PIPE_A_PANEL_FITTER)
 125 #define POWER_DOMAIN_TRANSCODER(tran) \
 126         ((tran) == TRANSCODER_EDP ? POWER_DOMAIN_TRANSCODER_EDP : \
 127          (tran) + POWER_DOMAIN_TRANSCODER_A)
 128
 129 #define HSW_ALWAYS_ON_POWER_DOMAINS (           \
 130         BIT(POWER_DOMAIN_PIPE_A) |              \
 131         BIT(POWER_DOMAIN_TRANSCODER_EDP))
 132
 133 enum hpd_pin {
 134         HPD_NONE = 0,
 135         HPD_PORT_A = HPD_NONE, /* PORT_A is internal */
 136         HPD_TV = HPD_NONE,     /* TV is known to be unreliable */
 137         HPD_CRT,
 138         HPD_SDVO_B,
 139         HPD_SDVO_C,
 140         HPD_PORT_B,
 141         HPD_PORT_C,
 142         HPD_PORT_D,
 143         HPD_NUM_PINS
 144 };
 145
 146 #define I915_GEM_GPU_DOMAINS \
 147         (I915_GEM_DOMAIN_RENDER | \
 148          I915_GEM_DOMAIN_SAMPLER | \
 149          I915_GEM_DOMAIN_COMMAND | \
 150          I915_GEM_DOMAIN_INSTRUCTION | \
 151          I915_GEM_DOMAIN_VERTEX)
 152
 153 #define for_each_pipe(p) for ((p) = 0; (p) < INTEL_INFO(dev)->num_pipes; (p)++)
 154
 155 #define for_each_encoder_on_crtc(dev, __crtc, intel_encoder) \
 156         list_for_each_entry((intel_encoder), &(dev)->mode_config.encoder_list, base.head) \
 157                 if ((intel_encoder)->base.crtc == (__crtc))
 158
 159 struct drm_i915_private;
 160
 161 enum intel_dpll_id {
 162         DPLL_ID_PRIVATE = -1, /* non-shared dpll in use */
 163         /* real shared dpll ids must be >= 0 */
 164         DPLL_ID_PCH_PLL_A,
 165         DPLL_ID_PCH_PLL_B,
 166 };
 167 #define I915_NUM_PLLS 2
 168
 169 struct intel_dpll_hw_state {
 170         uint32_t dpll;
 171         uint32_t dpll_md;
 172         uint32_t fp0;
 173         uint32_t fp1;
 174 };
 175
 176 struct intel_shared_dpll {
 177         int refcount; /* count of number of CRTCs sharing this PLL */
 178         int active; /* count of number of active CRTCs (i.e. DPMS on) */
 179         bool on; /* is the PLL actually active? Disabled during modeset */
 180         const char *name;
 181         /* should match the index in the dev_priv->shared_dplls array */
 182         enum intel_dpll_id id;
 183         struct intel_dpll_hw_state hw_state;
 184         void (*mode_set)(struct drm_i915_private *dev_priv,
 185                          struct intel_shared_dpll *pll);
 186         void (*enable)(struct drm_i915_private *dev_priv,
 187                        struct intel_shared_dpll *pll);
 188         void (*disable)(struct drm_i915_private *dev_priv,
 189                         struct intel_shared_dpll *pll);
 190         bool (*get_hw_state)(struct drm_i915_private *dev_priv,
 191                              struct intel_shared_dpll *pll,
 192                              struct intel_dpll_hw_state *hw_state);
 193 };
 194
 195 /* Used by dp and fdi links */
 196 struct intel_link_m_n {
 197         uint32_t        tu;
 198         uint32_t        gmch_m;
 199         uint32_t        gmch_n;
 200         uint32_t        link_m;
 201         uint32_t        link_n;
 202 };
 203
 204 void intel_link_compute_m_n(int bpp, int nlanes,
 205                             int pixel_clock, int link_clock,
 206                             struct intel_link_m_n *m_n);
 207
 208 struct intel_ddi_plls {
 209         int spll_refcount;
 210         int wrpll1_refcount;
 211         int wrpll2_refcount;
 212 };
 213
 214 /* Interface history:
 215  *
 216  * 1.1: Original.
 217  * 1.2: Add Power Management
 218  * 1.3: Add vblank support
 219  * 1.4: Fix cmdbuffer path, add heap destroy
 220  * 1.5: Add vblank pipe configuration
 221  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
 222  *      - Support vertical blank on secondary display pipe
 223  */
 224 #define DRIVER_MAJOR            1
 225 #define DRIVER_MINOR            6
 226 #define DRIVER_PATCHLEVEL       0
 227
 228 #define WATCH_LISTS     0
 229 #define WATCH_GTT       0
 230
 231 #define I915_GEM_PHYS_CURSOR_0 1
 232 #define I915_GEM_PHYS_CURSOR_1 2
 233 #define I915_GEM_PHYS_OVERLAY_REGS 3
 234 #define I915_MAX_PHYS_OBJECT (I915_GEM_PHYS_OVERLAY_REGS)
 235
 236 struct drm_i915_gem_phys_object {
 237         int id;
 238         struct page **page_list;
 239         drm_dma_handle_t *handle;
 240         struct drm_i915_gem_object *cur_obj;
 241 };
 242
 243 struct opregion_header;
 244 struct opregion_acpi;
 245 struct opregion_swsci;
 246 struct opregion_asle;
 247
 248 struct intel_opregion {
 249         struct opregion_header __iomem *header;
 250         struct opregion_acpi __iomem *acpi;
 251         struct opregion_swsci __iomem *swsci;
 252         u32 swsci_gbda_sub_functions;
 253         u32 swsci_sbcb_sub_functions;
 254         struct opregion_asle __iomem *asle;
 255         void __iomem *vbt;
 256         u32 __iomem *lid_state;
 257 };
 258 #define OPREGION_SIZE            (8*1024)
 259
 260 struct intel_overlay;
 261 struct intel_overlay_error_state;
 262
 263 struct drm_i915_master_private {
 264         drm_local_map_t *sarea;
 265         struct _drm_i915_sarea *sarea_priv;
 266 };
 267 #define I915_FENCE_REG_NONE -1
 268 #define I915_MAX_NUM_FENCES 32
 269 /* 32 fences + sign bit for FENCE_REG_NONE */
 270 #define I915_MAX_NUM_FENCE_BITS 6
 271
 272 struct drm_i915_fence_reg {
 273         struct list_head lru_list;
 274         struct drm_i915_gem_object *obj;
 275         int pin_count;
 276 };
 277
 278 struct sdvo_device_mapping {
 279         u8 initialized;
 280         u8 dvo_port;
 281         u8 slave_addr;
 282         u8 dvo_wiring;
 283         u8 i2c_pin;
 284         u8 ddc_pin;
 285 };
 286
 287 struct intel_display_error_state;
 288
 289 struct drm_i915_error_state {
 290         struct kref ref;
 291         u32 eir;
 292         u32 pgtbl_er;
 293         u32 ier;
 294         u32 ccid;
 295         u32 derrmr;
 296         u32 forcewake;
 297         bool waiting[I915_NUM_RINGS];
 298         u32 pipestat[I915_MAX_PIPES];
 299         u32 tail[I915_NUM_RINGS];
 300         u32 head[I915_NUM_RINGS];
 301         u32 ctl[I915_NUM_RINGS];
 302         u32 ipeir[I915_NUM_RINGS];
 303         u32 ipehr[I915_NUM_RINGS];
 304         u32 instdone[I915_NUM_RINGS];
 305         u32 acthd[I915_NUM_RINGS];
 306         u32 semaphore_mboxes[I915_NUM_RINGS][I915_NUM_RINGS - 1];
 307         u32 semaphore_seqno[I915_NUM_RINGS][I915_NUM_RINGS - 1];
 308         u32 rc_psmi[I915_NUM_RINGS]; /* sleep state */
 309         /* our own tracking of ring head and tail */
 310         u32 cpu_ring_head[I915_NUM_RINGS];
 311         u32 cpu_ring_tail[I915_NUM_RINGS];
 312         u32 error; /* gen6+ */
 313         u32 err_int; /* gen7 */
 314         u32 bbstate[I915_NUM_RINGS];
 315         u32 instpm[I915_NUM_RINGS];
 316         u32 instps[I915_NUM_RINGS];
 317         u32 extra_instdone[I915_NUM_INSTDONE_REG];
 318         u32 seqno[I915_NUM_RINGS];
 319         u64 bbaddr;
 320         u32 fault_reg[I915_NUM_RINGS];
 321         u32 done_reg;
 322         u32 faddr[I915_NUM_RINGS];
 323         u64 fence[I915_MAX_NUM_FENCES];
 324         struct timeval time;
 325         struct drm_i915_error_ring {
 326                 struct drm_i915_error_object {
 327                         int page_count;
 328                         u32 gtt_offset;
 329                         u32 *pages[0];
 330                 } *ringbuffer, *batchbuffer, *ctx;
 331                 struct drm_i915_error_request {
 332                         long jiffies;
 333                         u32 seqno;
 334                         u32 tail;
 335                 } *requests;
 336                 int num_requests;
 337         } ring[I915_NUM_RINGS];
 338         struct drm_i915_error_buffer {
 339                 u32 size;
 340                 u32 name;
 341                 u32 rseqno, wseqno;
 342                 u32 gtt_offset;
 343                 u32 read_domains;
 344                 u32 write_domain;
 345                 s32 fence_reg:I915_MAX_NUM_FENCE_BITS;
 346                 s32 pinned:2;
 347                 u32 tiling:2;
 348                 u32 dirty:1;
 349                 u32 purgeable:1;
 350                 s32 ring:4;
 351                 u32 cache_level:3;
 352         } **active_bo, **pinned_bo;
 353         u32 *active_bo_count, *pinned_bo_count;
 354         struct intel_overlay_error_state *overlay;
 355         struct intel_display_error_state *display;
 356         int hangcheck_score[I915_NUM_RINGS];
 357         enum intel_ring_hangcheck_action hangcheck_action[I915_NUM_RINGS];
 358 };
 359
 360 struct intel_crtc_config;
 361 struct intel_crtc;
 362 struct intel_limit;
 363 struct dpll;
 364
 365 struct drm_i915_display_funcs {
 366         bool (*fbc_enabled)(struct drm_device *dev);
 367         void (*enable_fbc)(struct drm_crtc *crtc, unsigned long interval);
 368         void (*disable_fbc)(struct drm_device *dev);
 369         int (*get_display_clock_speed)(struct drm_device *dev);
 370         int (*get_fifo_size)(struct drm_device *dev, int plane);
 371         /**
 372          * find_dpll() - Find the best values for the PLL
 373          * @limit: limits for the PLL
 374          * @crtc: current CRTC
 375          * @target: target frequency in kHz
 376          * @refclk: reference clock frequency in kHz
 377          * @match_clock: if provided, @best_clock P divider must
 378          *               match the P divider from @match_clock
 379          *               used for LVDS downclocking
 380          * @best_clock: best PLL values found
 381          *
 382          * Returns true on success, false on failure.
 383          */
 384         bool (*find_dpll)(const struct intel_limit *limit,
 385                           struct drm_crtc *crtc,
 386                           int target, int refclk,
 387                           struct dpll *match_clock,
 388                           struct dpll *best_clock);
 389         void (*update_wm)(struct drm_crtc *crtc);
 390         void (*update_sprite_wm)(struct drm_plane *plane,
 391                                  struct drm_crtc *crtc,
 392                                  uint32_t sprite_width, int pixel_size,
 393                                  bool enable, bool scaled);
 394         void (*modeset_global_resources)(struct drm_device *dev);
 395         /* Returns the active state of the crtc, and if the crtc is active,
 396          * fills out the pipe-config with the hw state. */
 397         bool (*get_pipe_config)(struct intel_crtc *,
 398                                 struct intel_crtc_config *);
 399         int (*crtc_mode_set)(struct drm_crtc *crtc,
 400                              int x, int y,
 401                              struct drm_framebuffer *old_fb);
 402         void (*crtc_enable)(struct drm_crtc *crtc);
 403         void (*crtc_disable)(struct drm_crtc *crtc);
 404         void (*off)(struct drm_crtc *crtc);
 405         void (*write_eld)(struct drm_connector *connector,
 406                           struct drm_crtc *crtc,
 407                           struct drm_display_mode *mode);
 408         void (*fdi_link_train)(struct drm_crtc *crtc);
 409         void (*init_clock_gating)(struct drm_device *dev);
 410         int (*queue_flip)(struct drm_device *dev, struct drm_crtc *crtc,
 411                           struct drm_framebuffer *fb,
 412                           struct drm_i915_gem_object *obj,
 413                           uint32_t flags);
 414         int (*update_plane)(struct drm_crtc *crtc, struct drm_framebuffer *fb,
 415                             int x, int y);
 416         void (*hpd_irq_setup)(struct drm_device *dev);
 417         /* clock updates for mode set */
 418         /* cursor updates */
 419         /* render clock increase/decrease */
 420         /* display clock increase/decrease */
 421         /* pll clock increase/decrease */
 422 };
 423
 424 struct intel_uncore_funcs {
 425         void (*force_wake_get)(struct drm_i915_private *dev_priv);
 426         void (*force_wake_put)(struct drm_i915_private *dev_priv);
 427
 428         uint8_t  (*mmio_readb)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 429         uint16_t (*mmio_readw)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 430         uint32_t (*mmio_readl)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 431         uint64_t (*mmio_readq)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 432
 433         void (*mmio_writeb)(struct drm_i915_private *dev_priv, off_t offset,
 434                                 uint8_t val, bool trace);
 435         void (*mmio_writew)(struct drm_i915_private *dev_priv, off_t offset,
 436                                 uint16_t val, bool trace);
 437         void (*mmio_writel)(struct drm_i915_private *dev_priv, off_t offset,
 438                                 uint32_t val, bool trace);
 439         void (*mmio_writeq)(struct drm_i915_private *dev_priv, off_t offset,
 440                                 uint64_t val, bool trace);
 441 };
 442
 443 struct intel_uncore {
 444         spinlock_t lock; /** lock is also taken in irq contexts. */
 445
 446         struct intel_uncore_funcs funcs;
 447
 448         unsigned fifo_count;
 449         unsigned forcewake_count;
 450
 451         struct delayed_work force_wake_work;
 452 };
 453
 454 #define DEV_INFO_FOR_EACH_FLAG(func, sep) \
 455         func(is_mobile) sep \
 456         func(is_i85x) sep \
 457         func(is_i915g) sep \
 458         func(is_i945gm) sep \
 459         func(is_g33) sep \
 460         func(need_gfx_hws) sep \
 461         func(is_g4x) sep \
 462         func(is_pineview) sep \
 463         func(is_broadwater) sep \
 464         func(is_crestline) sep \
 465         func(is_ivybridge) sep \
 466         func(is_valleyview) sep \
 467         func(is_haswell) sep \
 468         func(is_preliminary) sep \
 469         func(has_fbc) sep \
 470         func(has_pipe_cxsr) sep \
 471         func(has_hotplug) sep \
 472         func(cursor_needs_physical) sep \
 473         func(has_overlay) sep \
 474         func(overlay_needs_physical) sep \
 475         func(supports_tv) sep \
 476         func(has_llc) sep \
 477         func(has_ddi) sep \
 478         func(has_fpga_dbg)
 479
 480 #define DEFINE_FLAG(name) u8 name:1
 481 #define SEP_SEMICOLON ;
 482
 483 struct intel_device_info {
 484         u32 display_mmio_offset;
 485         u8 num_pipes:3;
 486         u8 gen;
 487         u8 ring_mask; /* Rings supported by the HW */
 488         DEV_INFO_FOR_EACH_FLAG(DEFINE_FLAG, SEP_SEMICOLON);
 489 };
 490
 491 #undef DEFINE_FLAG
 492 #undef SEP_SEMICOLON
 493
 494 enum i915_cache_level {
 495         I915_CACHE_NONE = 0,
 496         I915_CACHE_LLC, /* also used for snoopable memory on non-LLC */
 497         I915_CACHE_L3_LLC, /* gen7+, L3 sits between the domain specifc
 498                               caches, eg sampler/render caches, and the
 499                               large Last-Level-Cache. LLC is coherent with
 500                               the CPU, but L3 is only visible to the GPU. */
 501         I915_CACHE_WT, /* hsw:gt3e WriteThrough for scanouts */
 502 };
 503
 504 typedef uint32_t gen6_gtt_pte_t;
 505
 506 struct i915_address_space {
 507         struct drm_mm mm;
 508         struct drm_device *dev;
 509         struct list_head global_link;
 510         unsigned long start;            /* Start offset always 0 for dri2 */
 511         size_t total;           /* size addr space maps (ex. 2GB for ggtt) */
 512
 513         struct {
 514                 dma_addr_t addr;
 515                 struct page *page;
 516         } scratch;
 517
 518         /**
 519          * List of objects currently involved in rendering.
 520          *
 521          * Includes buffers having the contents of their GPU caches
 522          * flushed, not necessarily primitives.  last_rendering_seqno
 523          * represents when the rendering involved will be completed.
 524          *
 525          * A reference is held on the buffer while on this list.
 526          */
 527         struct list_head active_list;
 528
 529         /**
 530          * LRU list of objects which are not in the ringbuffer and
 531          * are ready to unbind, but are still in the GTT.
 532          *
 533          * last_rendering_seqno is 0 while an object is in this list.
 534          *
 535          * A reference is not held on the buffer while on this list,
 536          * as merely being GTT-bound shouldn't prevent its being
 537          * freed, and we'll pull it off the list in the free path.
 538          */
 539         struct list_head inactive_list;
 540
 541         /* FIXME: Need a more generic return type */
 542         gen6_gtt_pte_t (*pte_encode)(dma_addr_t addr,
 543                                      enum i915_cache_level level,
 544                                      bool valid); /* Create a valid PTE */
 545         void (*clear_range)(struct i915_address_space *vm,
 546                             unsigned int first_entry,
 547                             unsigned int num_entries,
 548                             bool use_scratch);
 549         void (*insert_entries)(struct i915_address_space *vm,
 550                                struct sg_table *st,
 551                                unsigned int first_entry,
 552                                enum i915_cache_level cache_level);
 553         void (*cleanup)(struct i915_address_space *vm);
 554 };
 555
 556 /* The Graphics Translation Table is the way in which GEN hardware translates a
 557  * Graphics Virtual Address into a Physical Address. In addition to the normal
 558  * collateral associated with any va->pa translations GEN hardware also has a
 559  * portion of the GTT which can be mapped by the CPU and remain both coherent
 560  * and correct (in cases like swizzling). That region is referred to as GMADR in
 561  * the spec.
 562  */
 563 struct i915_gtt {
 564         struct i915_address_space base;
 565         size_t stolen_size;             /* Total size of stolen memory */
 566
 567         unsigned long mappable_end;     /* End offset that we can CPU map */
 568         struct io_mapping *mappable;    /* Mapping to our CPU mappable region */
 569         phys_addr_t mappable_base;      /* PA of our GMADR */
 570
 571         /** "Graphics Stolen Memory" holds the global PTEs */
 572         void __iomem *gsm;
 573
 574         bool do_idle_maps;
 575
 576         int mtrr;
 577
 578         /* global gtt ops */
 579         int (*gtt_probe)(struct drm_device *dev, size_t *gtt_total,
 580                           size_t *stolen, phys_addr_t *mappable_base,
 581                           unsigned long *mappable_end);
 582 };
 583 #define gtt_total_entries(gtt) ((gtt).base.total >> PAGE_SHIFT)
 584
 585 struct i915_hw_ppgtt {
 586         struct i915_address_space base;
 587         unsigned num_pd_entries;
 588         struct page **pt_pages;
 589         uint32_t pd_offset;
 590         dma_addr_t *pt_dma_addr;
 591
 592         int (*enable)(struct drm_device *dev);
 593 };
 594
 595 /**
 596  * A VMA represents a GEM BO that is bound into an address space. Therefore, a
 597  * VMA's presence cannot be guaranteed before binding, or after unbinding the
 598  * object into/from the address space.
 599  *
 600  * To make things as simple as possible (ie. no refcounting), a VMA's lifetime
 601  * will always be <= an objects lifetime. So object refcounting should cover us.
 602  */
 603 struct i915_vma {
 604         struct drm_mm_node node;
 605         struct drm_i915_gem_object *obj;
 606         struct i915_address_space *vm;
 607
 608         /** This object's place on the active/inactive lists */
 609         struct list_head mm_list;
 610
 611         struct list_head vma_link; /* Link in the object's VMA list */
 612
 613         /** This vma's place in the batchbuffer or on the eviction list */
 614         struct list_head exec_list;
 615
 616         /**
 617          * Used for performing relocations during execbuffer insertion.
 618          */
 619         struct hlist_node exec_node;
 620         unsigned long exec_handle;
 621         struct drm_i915_gem_exec_object2 *exec_entry;
 622
 623 };
 624
 625 struct i915_ctx_hang_stats {
 626         /* This context had batch pending when hang was declared */
 627         unsigned batch_pending;
 628
 629         /* This context had batch active when hang was declared */
 630         unsigned batch_active;
 631
 632         /* Time when this context was last blamed for a GPU reset */
 633         unsigned long guilty_ts;
 634
 635         /* This context is banned to submit more work */
 636         bool banned;
 637 };
 638
 639 /* This must match up with the value previously used for execbuf2.rsvd1. */
 640 #define DEFAULT_CONTEXT_ID 0
 641 struct i915_hw_context {
 642         struct kref ref;
 643         int id;
 644         bool is_initialized;
 645         uint8_t remap_slice;
 646         struct drm_i915_file_private *file_priv;
 647         struct intel_ring_buffer *ring;
 648         struct drm_i915_gem_object *obj;
 649         struct i915_ctx_hang_stats hang_stats;
 650
 651         struct list_head link;
 652 };
 653
 654 struct i915_fbc {
 655         unsigned long size;
 656         unsigned int fb_id;
 657         enum plane plane;
 658         int y;
 659
 660         struct drm_mm_node *compressed_fb;
 661         struct drm_mm_node *compressed_llb;
 662
 663         struct intel_fbc_work {
 664                 struct delayed_work work;
 665                 struct drm_crtc *crtc;
 666                 struct drm_framebuffer *fb;
 667                 int interval;
 668         } *fbc_work;
 669
 670         enum no_fbc_reason {
 671                 FBC_OK, /* FBC is enabled */
 672                 FBC_UNSUPPORTED, /* FBC is not supported by this chipset */
 673                 FBC_NO_OUTPUT, /* no outputs enabled to compress */
 674                 FBC_STOLEN_TOO_SMALL, /* not enough space for buffers */
 675                 FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
 676                 FBC_MODE_TOO_LARGE, /* mode too large for compression */
 677                 FBC_BAD_PLANE, /* fbc not supported on plane */
 678                 FBC_NOT_TILED, /* buffer not tiled */
 679                 FBC_MULTIPLE_PIPES, /* more than one pipe active */
 680                 FBC_MODULE_PARAM,
 681                 FBC_CHIP_DEFAULT, /* disabled by default on this chip */
 682         } no_fbc_reason;
 683 };
 684
 685 struct i915_psr {
 686         bool sink_support;
 687         bool source_ok;
 688 };
 689
 690 enum intel_pch {
 691         PCH_NONE = 0,   /* No PCH present */
 692         PCH_IBX,        /* Ibexpeak PCH */
 693         PCH_CPT,        /* Cougarpoint PCH */
 694         PCH_LPT,        /* Lynxpoint PCH */
 695         PCH_NOP,
 696 };
 697
 698 enum intel_sbi_destination {
 699         SBI_ICLK,
 700         SBI_MPHY,
 701 };
 702
 703 #define QUIRK_PIPEA_FORCE (1<<0)
 704 #define QUIRK_LVDS_SSC_DISABLE (1<<1)
 705 #define QUIRK_INVERT_BRIGHTNESS (1<<2)
 706 #define QUIRK_NO_PCH_PWM_ENABLE (1<<3)
 707
 708 struct intel_fbdev;
 709 struct intel_fbc_work;
 710
 711 struct intel_gmbus {
 712         struct i2c_adapter adapter;
 713         u32 force_bit;
 714         u32 reg0;
 715         u32 gpio_reg;
 716         struct i2c_algo_bit_data bit_algo;
 717         struct drm_i915_private *dev_priv;
 718 };
 719
 720 struct i915_suspend_saved_registers {
 721         u8 saveLBB;
 722         u32 saveDSPACNTR;
 723         u32 saveDSPBCNTR;
 724         u32 saveDSPARB;
 725         u32 savePIPEACONF;
 726         u32 savePIPEBCONF;
 727         u32 savePIPEASRC;
 728         u32 savePIPEBSRC;
 729         u32 saveFPA0;
 730         u32 saveFPA1;
 731         u32 saveDPLL_A;
 732         u32 saveDPLL_A_MD;
 733         u32 saveHTOTAL_A;
 734         u32 saveHBLANK_A;
 735         u32 saveHSYNC_A;
 736         u32 saveVTOTAL_A;
 737         u32 saveVBLANK_A;
 738         u32 saveVSYNC_A;
 739         u32 saveBCLRPAT_A;
 740         u32 saveTRANSACONF;
 741         u32 saveTRANS_HTOTAL_A;
 742         u32 saveTRANS_HBLANK_A;
 743         u32 saveTRANS_HSYNC_A;
 744         u32 saveTRANS_VTOTAL_A;
 745         u32 saveTRANS_VBLANK_A;
 746         u32 saveTRANS_VSYNC_A;
 747         u32 savePIPEASTAT;
 748         u32 saveDSPASTRIDE;
 749         u32 saveDSPASIZE;
 750         u32 saveDSPAPOS;
 751         u32 saveDSPAADDR;
 752         u32 saveDSPASURF;
 753         u32 saveDSPATILEOFF;
 754         u32 savePFIT_PGM_RATIOS;
 755         u32 saveBLC_HIST_CTL;
 756         u32 saveBLC_PWM_CTL;
 757         u32 saveBLC_PWM_CTL2;
 758         u32 saveBLC_CPU_PWM_CTL;
 759         u32 saveBLC_CPU_PWM_CTL2;
 760         u32 saveFPB0;
 761         u32 saveFPB1;
 762         u32 saveDPLL_B;
 763         u32 saveDPLL_B_MD;
 764         u32 saveHTOTAL_B;
 765         u32 saveHBLANK_B;
 766         u32 saveHSYNC_B;
 767         u32 saveVTOTAL_B;
 768         u32 saveVBLANK_B;
 769         u32 saveVSYNC_B;
 770         u32 saveBCLRPAT_B;
 771         u32 saveTRANSBCONF;
 772         u32 saveTRANS_HTOTAL_B;
 773         u32 saveTRANS_HBLANK_B;
 774         u32 saveTRANS_HSYNC_B;
 775         u32 saveTRANS_VTOTAL_B;
 776         u32 saveTRANS_VBLANK_B;
 777         u32 saveTRANS_VSYNC_B;
 778         u32 savePIPEBSTAT;
 779         u32 saveDSPBSTRIDE;
 780         u32 saveDSPBSIZE;
 781         u32 saveDSPBPOS;
 782         u32 saveDSPBADDR;
 783         u32 saveDSPBSURF;
 784         u32 saveDSPBTILEOFF;
 785         u32 saveVGA0;
 786         u32 saveVGA1;
 787         u32 saveVGA_PD;
 788         u32 saveVGACNTRL;
 789         u32 saveADPA;
 790         u32 saveLVDS;
 791         u32 savePP_ON_DELAYS;
 792         u32 savePP_OFF_DELAYS;
 793         u32 saveDVOA;
 794         u32 saveDVOB;
 795         u32 saveDVOC;
 796         u32 savePP_ON;
 797         u32 savePP_OFF;
 798         u32 savePP_CONTROL;
 799         u32 savePP_DIVISOR;
 800         u32 savePFIT_CONTROL;
 801         u32 save_palette_a[256];
 802         u32 save_palette_b[256];
 803         u32 saveDPFC_CB_BASE;
 804         u32 saveFBC_CFB_BASE;
 805         u32 saveFBC_LL_BASE;
 806         u32 saveFBC_CONTROL;
 807         u32 saveFBC_CONTROL2;
 808         u32 saveIER;
 809         u32 saveIIR;
 810         u32 saveIMR;
 811         u32 saveDEIER;
 812         u32 saveDEIMR;
 813         u32 saveGTIER;
 814         u32 saveGTIMR;
 815         u32 saveFDI_RXA_IMR;
 816         u32 saveFDI_RXB_IMR;
 817         u32 saveCACHE_MODE_0;
 818         u32 saveMI_ARB_STATE;
 819         u32 saveSWF0[16];
 820         u32 saveSWF1[16];
 821         u32 saveSWF2[3];
 822         u8 saveMSR;
 823         u8 saveSR[8];
 824         u8 saveGR[25];
 825         u8 saveAR_INDEX;
 826         u8 saveAR[21];
 827         u8 saveDACMASK;
 828         u8 saveCR[37];
 829         uint64_t saveFENCE[I915_MAX_NUM_FENCES];
 830         u32 saveCURACNTR;
 831         u32 saveCURAPOS;
 832         u32 saveCURABASE;
 833         u32 saveCURBCNTR;
 834         u32 saveCURBPOS;
 835         u32 saveCURBBASE;
 836         u32 saveCURSIZE;
 837         u32 saveDP_B;
 838         u32 saveDP_C;
 839         u32 saveDP_D;
 840         u32 savePIPEA_GMCH_DATA_M;
 841         u32 savePIPEB_GMCH_DATA_M;
 842         u32 savePIPEA_GMCH_DATA_N;
 843         u32 savePIPEB_GMCH_DATA_N;
 844         u32 savePIPEA_DP_LINK_M;
 845         u32 savePIPEB_DP_LINK_M;
 846         u32 savePIPEA_DP_LINK_N;
 847         u32 savePIPEB_DP_LINK_N;
 848         u32 saveFDI_RXA_CTL;
 849         u32 saveFDI_TXA_CTL;
 850         u32 saveFDI_RXB_CTL;
 851         u32 saveFDI_TXB_CTL;
 852         u32 savePFA_CTL_1;
 853         u32 savePFB_CTL_1;
 854         u32 savePFA_WIN_SZ;
 855         u32 savePFB_WIN_SZ;
 856         u32 savePFA_WIN_POS;
 857         u32 savePFB_WIN_POS;
 858         u32 savePCH_DREF_CONTROL;
 859         u32 saveDISP_ARB_CTL;
 860         u32 savePIPEA_DATA_M1;
 861         u32 savePIPEA_DATA_N1;
 862         u32 savePIPEA_LINK_M1;
 863         u32 savePIPEA_LINK_N1;
 864         u32 savePIPEB_DATA_M1;
 865         u32 savePIPEB_DATA_N1;
 866         u32 savePIPEB_LINK_M1;
 867         u32 savePIPEB_LINK_N1;
 868         u32 saveMCHBAR_RENDER_STANDBY;
 869         u32 savePCH_PORT_HOTPLUG;
 870 };
 871
 872 struct intel_gen6_power_mgmt {
 873         /* work and pm_iir are protected by dev_priv->irq_lock */
 874         struct work_struct work;
 875         u32 pm_iir;
 876
 877         /* The below variables an all the rps hw state are protected by
 878          * dev->struct mutext. */
 879         u8 cur_delay;
 880         u8 min_delay;
 881         u8 max_delay;
 882         u8 rpe_delay;
 883         u8 rp1_delay;
 884         u8 rp0_delay;
 885         u8 hw_max;
 886
 887         int last_adj;
 888         enum { LOW_POWER, BETWEEN, HIGH_POWER } power;
 889
 890         bool enabled;
 891         struct delayed_work delayed_resume_work;
 892
 893         /*
 894          * Protects RPS/RC6 register access and PCU communication.
 895          * Must be taken after struct_mutex if nested.
 896          */
 897         struct mutex hw_lock;
 898 };
 899
 900 /* defined intel_pm.c */
 901 extern spinlock_t mchdev_lock;
 902
 903 struct intel_ilk_power_mgmt {
 904         u8 cur_delay;
 905         u8 min_delay;
 906         u8 max_delay;
 907         u8 fmax;
 908         u8 fstart;
 909
 910         u64 last_count1;
 911         unsigned long last_time1;
 912         unsigned long chipset_power;
 913         u64 last_count2;
 914         struct timespec last_time2;
 915         unsigned long gfx_power;
 916         u8 corr;
 917
 918         int c_m;
 919         int r_t;
 920
 921         struct drm_i915_gem_object *pwrctx;
 922         struct drm_i915_gem_object *renderctx;
 923 };
 924
 925 /* Power well structure for haswell */
 926 struct i915_power_well {
 927         /* power well enable/disable usage count */
 928         int count;
 929 };
 930
 931 #define I915_MAX_POWER_WELLS 1
 932
 933 struct i915_power_domains {
 934         /*
 935          * Power wells needed for initialization at driver init and suspend
 936          * time are on. They are kept on until after the first modeset.
 937          */
 938         bool init_power_on;
 939
 940         struct mutex lock;
 941         struct i915_power_well power_wells[I915_MAX_POWER_WELLS];
 942 };
 943
 944 struct i915_dri1_state {
 945         unsigned allow_batchbuffer : 1;
 946         u32 __iomem *gfx_hws_cpu_addr;
 947
 948         unsigned int cpp;
 949         int back_offset;
 950         int front_offset;
 951         int current_page;
 952         int page_flipping;
 953
 954         uint32_t counter;
 955 };
 956
 957 struct i915_ums_state {
 958         /**
 959          * Flag if the X Server, and thus DRM, is not currently in
 960          * control of the device.
 961          *
 962          * This is set between LeaveVT and EnterVT.  It needs to be
 963          * replaced with a semaphore.  It also needs to be
 964          * transitioned away from for kernel modesetting.
 965          */
 966         int mm_suspended;
 967 };
 968
 969 #define MAX_L3_SLICES 2
 970 struct intel_l3_parity {
 971         u32 *remap_info[MAX_L3_SLICES];
 972         struct work_struct error_work;
 973         int which_slice;
 974 };
 975
 976 struct i915_gem_mm {
 977         /** Memory allocator for GTT stolen memory */
 978         struct drm_mm stolen;
 979         /** List of all objects in gtt_space. Used to restore gtt
 980          * mappings on resume */
 981         struct list_head bound_list;
 982         /**
 983          * List of objects which are not bound to the GTT (thus
 984          * are idle and not used by the GPU) but still have
 985          * (presumably uncached) pages still attached.
 986          */
 987         struct list_head unbound_list;
 988
 989         /** Usable portion of the GTT for GEM */
 990         unsigned long stolen_base; /* limited to low memory (32-bit) */
 991
 992         /** PPGTT used for aliasing the PPGTT with the GTT */
 993         struct i915_hw_ppgtt *aliasing_ppgtt;
 994
 995         struct shrinker inactive_shrinker;
 996         bool shrinker_no_lock_stealing;
 997
 998         /** LRU list of objects with fence regs on them. */
 999         struct list_head fence_list;
1000
1001         /**
1002          * We leave the user IRQ off as much as possible,
1003          * but this means that requests will finish and never
1004          * be retired once the system goes idle. Set a timer to
1005          * fire periodically while the ring is running. When it
1006          * fires, go retire requests.
1007          */
1008         struct delayed_work retire_work;
1009
1010         /**
1011          * When we detect an idle GPU, we want to turn on
1012          * powersaving features. So once we see that there
1013          * are no more requests outstanding and no more
1014          * arrive within a small period of time, we fire
1015          * off the idle_work.
1016          */
1017         struct delayed_work idle_work;
1018
1019         /**
1020          * Are we in a non-interruptible section of code like
1021          * modesetting?
1022          */
1023         bool interruptible;
1024
1025         /** Bit 6 swizzling required for X tiling */
1026         uint32_t bit_6_swizzle_x;
1027         /** Bit 6 swizzling required for Y tiling */
1028         uint32_t bit_6_swizzle_y;
1029
1030         /* storage for physical objects */
1031         struct drm_i915_gem_phys_object *phys_objs[I915_MAX_PHYS_OBJECT];
1032
1033         /* accounting, useful for userland debugging */
1034         spinlock_t object_stat_lock;
1035         size_t object_memory;
1036         u32 object_count;
1037 };
1038
1039 struct drm_i915_error_state_buf {
1040         unsigned bytes;
1041         unsigned size;
1042         int err;
1043         u8 *buf;
1044         loff_t start;
1045         loff_t pos;
1046 };
1047
1048 struct i915_error_state_file_priv {
1049         struct drm_device *dev;
1050         struct drm_i915_error_state *error;
1051 };
1052
1053 struct i915_gpu_error {
1054         /* For hangcheck timer */
1055 #define DRM_I915_HANGCHECK_PERIOD 1500 /* in ms */
1056 #define DRM_I915_HANGCHECK_JIFFIES msecs_to_jiffies(DRM_I915_HANGCHECK_PERIOD)
1057         /* Hang gpu twice in this window and your context gets banned */
1058 #define DRM_I915_CTX_BAN_PERIOD DIV_ROUND_UP(8*DRM_I915_HANGCHECK_PERIOD, 1000)
1059
1060         struct timer_list hangcheck_timer;
1061
1062         /* For reset and error_state handling. */
1063         spinlock_t lock;
1064         /* Protected by the above dev->gpu_error.lock. */
1065         struct drm_i915_error_state *first_error;
1066         struct work_struct work;
1067
1068
1069         unsigned long missed_irq_rings;
1070
1071         /**
1072          * State variable controlling the reset flow and count
1073          *
1074          * This is a counter which gets incremented when reset is triggered,
1075          * and again when reset has been handled. So odd values (lowest bit set)
1076          * means that reset is in progress and even values that
1077          * (reset_counter >> 1):th reset was successfully completed.
1078          *
1079          * If reset is not completed succesfully, the I915_WEDGE bit is
1080          * set meaning that hardware is terminally sour and there is no
1081          * recovery. All waiters on the reset_queue will be woken when
1082          * that happens.
1083          *
1084          * This counter is used by the wait_seqno code to notice that reset
1085          * event happened and it needs to restart the entire ioctl (since most
1086          * likely the seqno it waited for won't ever signal anytime soon).
1087          *
1088          * This is important for lock-free wait paths, where no contended lock
1089          * naturally enforces the correct ordering between the bail-out of the
1090          * waiter and the gpu reset work code.
1091          */
1092         atomic_t reset_counter;
1093
1094 #define I915_RESET_IN_PROGRESS_FLAG     1
1095 #define I915_WEDGED                     (1 << 31)
1096
1097         /**
1098          * Waitqueue to signal when the reset has completed. Used by clients
1099          * that wait for dev_priv->mm.wedged to settle.
1100          */
1101         wait_queue_head_t reset_queue;
1102
1103         /* For gpu hang simulation. */
1104         unsigned int stop_rings;
1105
1106         /* For missed irq/seqno simulation. */
1107         unsigned int test_irq_rings;
1108 };
1109
1110 enum modeset_restore {
1111         MODESET_ON_LID_OPEN,
1112         MODESET_DONE,
1113         MODESET_SUSPENDED,
1114 };
1115
1116 struct ddi_vbt_port_info {
1117         uint8_t hdmi_level_shift;
1118
1119         uint8_t supports_dvi:1;
1120         uint8_t supports_hdmi:1;
1121         uint8_t supports_dp:1;
1122 };
1123
1124 struct intel_vbt_data {
1125         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
1126         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
1127
1128         /* Feature bits */
1129         unsigned int int_tv_support:1;
1130         unsigned int lvds_dither:1;
1131         unsigned int lvds_vbt:1;
1132         unsigned int int_crt_support:1;
1133         unsigned int lvds_use_ssc:1;
1134         unsigned int display_clock_mode:1;
1135         unsigned int fdi_rx_polarity_inverted:1;
1136         int lvds_ssc_freq;
1137         unsigned int bios_lvds_val; /* initial [PCH_]LVDS reg val in VBIOS */
1138
1139         /* eDP */
1140         int edp_rate;
1141         int edp_lanes;
1142         int edp_preemphasis;
1143         int edp_vswing;
1144         bool edp_initialized;
1145         bool edp_support;
1146         int edp_bpp;
1147         struct edp_power_seq edp_pps;
1148
1149         /* MIPI DSI */
1150         struct {
1151                 u16 panel_id;
1152         } dsi;
1153
1154         int crt_ddc_pin;
1155
1156         int child_dev_num;
1157         union child_device_config *child_dev;
1158
1159         struct ddi_vbt_port_info ddi_port_info[I915_MAX_PORTS];
1160 };
1161
1162 enum intel_ddb_partitioning {
1163         INTEL_DDB_PART_1_2,
1164         INTEL_DDB_PART_5_6, /* IVB+ */
1165 };
1166
1167 struct intel_wm_level {
1168         bool enable;
1169         uint32_t pri_val;
1170         uint32_t spr_val;
1171         uint32_t cur_val;
1172         uint32_t fbc_val;
1173 };
1174
1175 struct hsw_wm_values {
1176         uint32_t wm_pipe[3];
1177         uint32_t wm_lp[3];
1178         uint32_t wm_lp_spr[3];
1179         uint32_t wm_linetime[3];
1180         bool enable_fbc_wm;
1181         enum intel_ddb_partitioning partitioning;
1182 };
1183
1184 /*
1185  * This struct tracks the state needed for the Package C8+ feature.
1186  *
1187  * Package states C8 and deeper are really deep PC states that can only be
1188  * reached when all the devices on the system allow it, so even if the graphics
1189  * device allows PC8+, it doesn't mean the system will actually get to these
1190  * states.
1191  *
1192  * Our driver only allows PC8+ when all the outputs are disabled, the power well
1193  * is disabled and the GPU is idle. When these conditions are met, we manually
1194  * do the other conditions: disable the interrupts, clocks and switch LCPLL
1195  * refclk to Fclk.
1196  *
1197  * When we really reach PC8 or deeper states (not just when we allow it) we lose
1198  * the state of some registers, so when we come back from PC8+ we need to
1199  * restore this state. We don't get into PC8+ if we're not in RC6, so we don't
1200  * need to take care of the registers kept by RC6.
1201  *
1202  * The interrupt disabling is part of the requirements. We can only leave the
1203  * PCH HPD interrupts enabled. If we're in PC8+ and we get another interrupt we
1204  * can lock the machine.
1205  *
1206  * Ideally every piece of our code that needs PC8+ disabled would call
1207  * hsw_disable_package_c8, which would increment disable_count and prevent the
1208  * system from reaching PC8+. But we don't have a symmetric way to do this for
1209  * everything, so we have the requirements_met and gpu_idle variables. When we
1210  * switch requirements_met or gpu_idle to true we decrease disable_count, and
1211  * increase it in the opposite case. The requirements_met variable is true when
1212  * all the CRTCs, encoders and the power well are disabled. The gpu_idle
1213  * variable is true when the GPU is idle.
1214  *
1215  * In addition to everything, we only actually enable PC8+ if disable_count
1216  * stays at zero for at least some seconds. This is implemented with the
1217  * enable_work variable. We do this so we don't enable/disable PC8 dozens of
1218  * consecutive times when all screens are disabled and some background app
1219  * queries the state of our connectors, or we have some application constantly
1220  * waking up to use the GPU. Only after the enable_work function actually
1221  * enables PC8+ the "enable" variable will become true, which means that it can
1222  * be false even if disable_count is 0.
1223  *
1224  * The irqs_disabled variable becomes true exactly after we disable the IRQs and
1225  * goes back to false exactly before we reenable the IRQs. We use this variable
1226  * to check if someone is trying to enable/disable IRQs while they're supposed
1227  * to be disabled. This shouldn't happen and we'll print some error messages in
1228  * case it happens, but if it actually happens we'll also update the variables
1229  * inside struct regsave so when we restore the IRQs they will contain the
1230  * latest expected values.
1231  *
1232  * For more, read "Display Sequences for Package C8" on our documentation.
1233  */
1234 struct i915_package_c8 {
1235         bool requirements_met;
1236         bool gpu_idle;
1237         bool irqs_disabled;
1238         /* Only true after the delayed work task actually enables it. */
1239         bool enabled;
1240         int disable_count;
1241         struct mutex lock;
1242         struct delayed_work enable_work;
1243
1244         struct {
1245                 uint32_t deimr;
1246                 uint32_t sdeimr;
1247                 uint32_t gtimr;
1248                 uint32_t gtier;
1249                 uint32_t gen6_pmimr;
1250         } regsave;
1251 };
1252
1253 enum intel_pipe_crc_source {
1254         INTEL_PIPE_CRC_SOURCE_NONE,
1255         INTEL_PIPE_CRC_SOURCE_PLANE1,
1256         INTEL_PIPE_CRC_SOURCE_PLANE2,
1257         INTEL_PIPE_CRC_SOURCE_PF,
1258         INTEL_PIPE_CRC_SOURCE_PIPE,
1259         /* TV/DP on pre-gen5/vlv can't use the pipe source. */
1260         INTEL_PIPE_CRC_SOURCE_TV,
1261         INTEL_PIPE_CRC_SOURCE_DP_B,
1262         INTEL_PIPE_CRC_SOURCE_DP_C,
1263         INTEL_PIPE_CRC_SOURCE_DP_D,
1264         INTEL_PIPE_CRC_SOURCE_AUTO,
1265         INTEL_PIPE_CRC_SOURCE_MAX,
1266 };
1267
1268 struct intel_pipe_crc_entry {
1269         uint32_t frame;
1270         uint32_t crc[5];
1271 };
1272
1273 #define INTEL_PIPE_CRC_ENTRIES_NR       128
1274 struct intel_pipe_crc {
1275         spinlock_t lock;
1276         bool opened;            /* exclusive access to the result file */
1277         struct intel_pipe_crc_entry *entries;
1278         enum intel_pipe_crc_source source;
1279         int head, tail;
1280         wait_queue_head_t wq;
1281 };
1282
1283 typedef struct drm_i915_private {
1284         struct drm_device *dev;
1285         struct kmem_cache *slab;
1286
1287         const struct intel_device_info *info;
1288
1289         int relative_constants_mode;
1290
1291         void __iomem *regs;
1292
1293         struct intel_uncore uncore;
1294
1295         struct intel_gmbus gmbus[GMBUS_NUM_PORTS];
1296
1297
1298         /** gmbus_mutex protects against concurrent usage of the single hw gmbus
1299          * controller on different i2c buses. */
1300         struct mutex gmbus_mutex;
1301
1302         /**
1303          * Base address of the gmbus and gpio block.
1304          */
1305         uint32_t gpio_mmio_base;
1306
1307         wait_queue_head_t gmbus_wait_queue;
1308
1309         struct pci_dev *bridge_dev;
1310         struct intel_ring_buffer ring[I915_NUM_RINGS];
1311         uint32_t last_seqno, next_seqno;
1312
1313         drm_dma_handle_t *status_page_dmah;
1314         struct resource mch_res;
1315
1316         atomic_t irq_received;
1317
1318         /* protects the irq masks */
1319         spinlock_t irq_lock;
1320
1321         /* To control wakeup latency, e.g. for irq-driven dp aux transfers. */
1322         struct pm_qos_request pm_qos;
1323
1324         /* DPIO indirect register protection */
1325         struct mutex dpio_lock;
1326
1327         /** Cached value of IMR to avoid reads in updating the bitfield */
1328         u32 irq_mask;
1329         u32 gt_irq_mask;
1330         u32 pm_irq_mask;
1331
1332         struct work_struct hotplug_work;
1333         bool enable_hotplug_processing;
1334         struct {
1335                 unsigned long hpd_last_jiffies;
1336                 int hpd_cnt;
1337                 enum {
1338                         HPD_ENABLED = 0,
1339                         HPD_DISABLED = 1,
1340                         HPD_MARK_DISABLED = 2
1341                 } hpd_mark;
1342         } hpd_stats[HPD_NUM_PINS];
1343         u32 hpd_event_bits;
1344         struct timer_list hotplug_reenable_timer;
1345
1346         int num_plane;
1347
1348         struct i915_fbc fbc;
1349         struct intel_opregion opregion;
1350         struct intel_vbt_data vbt;
1351
1352         /* overlay */
1353         struct intel_overlay *overlay;
1354         unsigned int sprite_scaling_enabled;
1355
1356         /* backlight */
1357         struct {
1358                 int level;
1359                 bool enabled;
1360                 spinlock_t lock; /* bl registers and the above bl fields */
1361                 struct backlight_device *device;
1362         } backlight;
1363
1364         /* LVDS info */
1365         bool no_aux_handshake;
1366
1367         struct drm_i915_fence_reg fence_regs[I915_MAX_NUM_FENCES]; /* assume 965 */
1368         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
1369         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
1370
1371         unsigned int fsb_freq, mem_freq, is_ddr3;
1372
1373         /**
1374          * wq - Driver workqueue for GEM.
1375          *
1376          * NOTE: Work items scheduled here are not allowed to grab any modeset
1377          * locks, for otherwise the flushing done in the pageflip code will
1378          * result in deadlocks.
1379          */
1380         struct workqueue_struct *wq;
1381
1382         /* Display functions */
1383         struct drm_i915_display_funcs display;
1384
1385         /* PCH chipset type */
1386         enum intel_pch pch_type;
1387         unsigned short pch_id;
1388
1389         unsigned long quirks;
1390
1391         enum modeset_restore modeset_restore;
1392         struct mutex modeset_restore_lock;
1393
1394         struct list_head vm_list; /* Global list of all address spaces */
1395         struct i915_gtt gtt; /* VMA representing the global address space */
1396
1397         struct i915_gem_mm mm;
1398
1399         /* Kernel Modesetting */
1400
1401         struct sdvo_device_mapping sdvo_mappings[2];
1402
1403         struct drm_crtc *plane_to_crtc_mapping[3];
1404         struct drm_crtc *pipe_to_crtc_mapping[3];
1405         wait_queue_head_t pending_flip_queue;
1406
1407 #ifdef CONFIG_DEBUG_FS
1408         struct intel_pipe_crc pipe_crc[I915_MAX_PIPES];
1409 #endif
1410
1411         int num_shared_dpll;
1412         struct intel_shared_dpll shared_dplls[I915_NUM_PLLS];
1413         struct intel_ddi_plls ddi_plls;
1414         int dpio_phy_iosf_port[I915_NUM_PHYS_VLV];
1415
1416         /* Reclocking support */
1417         bool render_reclock_avail;
1418         bool lvds_downclock_avail;
1419         /* indicates the reduced downclock for LVDS*/
1420         int lvds_downclock;
1421         u16 orig_clock;
1422
1423         bool mchbar_need_disable;
1424
1425         struct intel_l3_parity l3_parity;
1426
1427         /* Cannot be determined by PCIID. You must always read a register. */
1428         size_t ellc_size;
1429
1430         /* gen6+ rps state */
1431         struct intel_gen6_power_mgmt rps;
1432
1433         /* ilk-only ips/rps state. Everything in here is protected by the global
1434          * mchdev_lock in intel_pm.c */
1435         struct intel_ilk_power_mgmt ips;
1436
1437         struct i915_power_domains power_domains;
1438
1439         struct i915_psr psr;
1440
1441         struct i915_gpu_error gpu_error;
1442
1443         struct drm_i915_gem_object *vlv_pctx;
1444
1445 #ifdef CONFIG_DRM_I915_FBDEV
1446         /* list of fbdev register on this device */
1447         struct intel_fbdev *fbdev;
1448 #endif
1449
1450         /*
1451          * The console may be contended at resume, but we don't
1452          * want it to block on it.
1453          */
1454         struct work_struct console_resume_work;
1455
1456         struct drm_property *broadcast_rgb_property;
1457         struct drm_property *force_audio_property;
1458
1459         uint32_t hw_context_size;
1460         struct list_head context_list;
1461
1462         u32 fdi_rx_config;
1463
1464         struct i915_suspend_saved_registers regfile;
1465
1466         struct {
1467                 /*
1468                  * Raw watermark latency values:
1469                  * in 0.1us units for WM0,
1470                  * in 0.5us units for WM1+.
1471                  */
1472                 /* primary */
1473                 uint16_t pri_latency[5];
1474                 /* sprite */
1475                 uint16_t spr_latency[5];
1476                 /* cursor */
1477                 uint16_t cur_latency[5];
1478
1479                 /* current hardware state */
1480                 struct hsw_wm_values hw;
1481         } wm;
1482
1483         struct i915_package_c8 pc8;
1484
1485         /* Old dri1 support infrastructure, beware the dragons ya fools entering
1486          * here! */
1487         struct i915_dri1_state dri1;
1488         /* Old ums support infrastructure, same warning applies. */
1489         struct i915_ums_state ums;
1490 } drm_i915_private_t;
1491
1492 static inline struct drm_i915_private *to_i915(const struct drm_device *dev)
1493 {
1494         return dev->dev_private;
1495 }
1496
1497 /* Iterate over initialised rings */
1498 #define for_each_ring(ring__, dev_priv__, i__) \
1499         for ((i__) = 0; (i__) < I915_NUM_RINGS; (i__)++) \
1500                 if (((ring__) = &(dev_priv__)->ring[(i__)]), intel_ring_initialized((ring__)))
1501
1502 enum hdmi_force_audio {
1503         HDMI_AUDIO_OFF_DVI = -2,        /* no aux data for HDMI-DVI converter */
1504         HDMI_AUDIO_OFF,                 /* force turn off HDMI audio */
1505         HDMI_AUDIO_AUTO,                /* trust EDID */
1506         HDMI_AUDIO_ON,                  /* force turn on HDMI audio */
1507 };
1508
1509 #define I915_GTT_OFFSET_NONE ((u32)-1)
1510
1511 struct drm_i915_gem_object_ops {
1512         /* Interface between the GEM object and its backing storage.
1513          * get_pages() is called once prior to the use of the associated set
1514          * of pages before to binding them into the GTT, and put_pages() is
1515          * called after we no longer need them. As we expect there to be
1516          * associated cost with migrating pages between the backing storage
1517          * and making them available for the GPU (e.g. clflush), we may hold
1518          * onto the pages after they are no longer referenced by the GPU
1519          * in case they may be used again shortly (for example migrating the
1520          * pages to a different memory domain within the GTT). put_pages()
1521          * will therefore most likely be called when the object itself is
1522          * being released or under memory pressure (where we attempt to
1523          * reap pages for the shrinker).
1524          */
1525         int (*get_pages)(struct drm_i915_gem_object *);
1526         void (*put_pages)(struct drm_i915_gem_object *);
1527 };
1528
1529 struct drm_i915_gem_object {
1530         struct drm_gem_object base;
1531
1532         const struct drm_i915_gem_object_ops *ops;
1533
1534         /** List of VMAs backed by this object */
1535         struct list_head vma_list;
1536
1537         /** Stolen memory for this object, instead of being backed by shmem. */
1538         struct drm_mm_node *stolen;
1539         struct list_head global_list;
1540
1541         struct list_head ring_list;
1542         /** Used in execbuf to temporarily hold a ref */
1543         struct list_head obj_exec_link;
1544
1545         /**
1546          * This is set if the object is on the active lists (has pending
1547          * rendering and so a non-zero seqno), and is not set if it i s on
1548          * inactive (ready to be unbound) list.
1549          */
1550         unsigned int active:1;
1551
1552         /**
1553          * This is set if the object has been written to since last bound
1554          * to the GTT
1555          */
1556         unsigned int dirty:1;
1557
1558         /**
1559          * Fence register bits (if any) for this object.  Will be set
1560          * as needed when mapped into the GTT.
1561          * Protected by dev->struct_mutex.
1562          */
1563         signed int fence_reg:I915_MAX_NUM_FENCE_BITS;
1564
1565         /**
1566          * Advice: are the backing pages purgeable?
1567          */
1568         unsigned int madv:2;
1569
1570         /**
1571          * Current tiling mode for the object.
1572          */
1573         unsigned int tiling_mode:2;
1574         /**
1575          * Whether the tiling parameters for the currently associated fence
1576          * register have changed. Note that for the purposes of tracking
1577          * tiling changes we also treat the unfenced register, the register
1578          * slot that the object occupies whilst it executes a fenced
1579          * command (such as BLT on gen2/3), as a "fence".
1580          */
1581         unsigned int fence_dirty:1;
1582
1583         /** How many users have pinned this object in GTT space. The following
1584          * users can each hold at most one reference: pwrite/pread, pin_ioctl
1585          * (via user_pin_count), execbuffer (objects are not allowed multiple
1586          * times for the same batchbuffer), and the framebuffer code. When
1587          * switching/pageflipping, the framebuffer code has at most two buffers
1588          * pinned per crtc.
1589          *
1590          * In the worst case this is 1 + 1 + 1 + 2*2 = 7. That would fit into 3
1591          * bits with absolutely no headroom. So use 4 bits. */
1592         unsigned int pin_count:4;
1593 #define DRM_I915_GEM_OBJECT_MAX_PIN_COUNT 0xf
1594
1595         /**
1596          * Is the object at the current location in the gtt mappable and
1597          * fenceable? Used to avoid costly recalculations.
1598          */
1599         unsigned int map_and_fenceable:1;
1600
1601         /**
1602          * Whether the current gtt mapping needs to be mappable (and isn't just
1603          * mappable by accident). Track pin and fault separate for a more
1604          * accurate mappable working set.
1605          */
1606         unsigned int fault_mappable:1;
1607         unsigned int pin_mappable:1;
1608         unsigned int pin_display:1;
1609
1610         /*
1611          * Is the GPU currently using a fence to access this buffer,
1612          */
1613         unsigned int pending_fenced_gpu_access:1;
1614         unsigned int fenced_gpu_access:1;
1615
1616         unsigned int cache_level:3;
1617
1618         unsigned int has_aliasing_ppgtt_mapping:1;
1619         unsigned int has_global_gtt_mapping:1;
1620         unsigned int has_dma_mapping:1;
1621
1622         struct sg_table *pages;
1623         int pages_pin_count;
1624
1625         /* prime dma-buf support */
1626         void *dma_buf_vmapping;
1627         int vmapping_count;
1628
1629         struct intel_ring_buffer *ring;
1630
1631         /** Breadcrumb of last rendering to the buffer. */
1632         uint32_t last_read_seqno;
1633         uint32_t last_write_seqno;
1634         /** Breadcrumb of last fenced GPU access to the buffer. */
1635         uint32_t last_fenced_seqno;
1636
1637         /** Current tiling stride for the object, if it's tiled. */
1638         uint32_t stride;
1639
1640         /** References from framebuffers, locks out tiling changes. */
1641         unsigned long framebuffer_references;
1642
1643         /** Record of address bit 17 of each page at last unbind. */
1644         unsigned long *bit_17;
1645
1646         /** User space pin count and filp owning the pin */
1647         unsigned long user_pin_count;
1648         struct drm_file *pin_filp;
1649
1650         /** for phy allocated objects */
1651         struct drm_i915_gem_phys_object *phys_obj;
1652 };
1653 #define to_gem_object(obj) (&((struct drm_i915_gem_object *)(obj))->base)
1654
1655 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
1656
1657 /**
1658  * Request queue structure.
1659  *
1660  * The request queue allows us to note sequence numbers that have been emitted
1661  * and may be associated with active buffers to be retired.
1662  *
1663  * By keeping this list, we can avoid having to do questionable
1664  * sequence-number comparisons on buffer last_rendering_seqnos, and associate
1665  * an emission time with seqnos for tracking how far ahead of the GPU we are.
1666  */
1667 struct drm_i915_gem_request {
1668         /** On Which ring this request was generated */
1669         struct intel_ring_buffer *ring;
1670
1671         /** GEM sequence number associated with this request. */
1672         uint32_t seqno;
1673
1674         /** Position in the ringbuffer of the start of the request */
1675         u32 head;
1676
1677         /** Position in the ringbuffer of the end of the request */
1678         u32 tail;
1679
1680         /** Context related to this request */
1681         struct i915_hw_context *ctx;
1682
1683         /** Batch buffer related to this request if any */
1684         struct drm_i915_gem_object *batch_obj;
1685
1686         /** Time at which this request was emitted, in jiffies. */
1687         unsigned long emitted_jiffies;
1688
1689         /** global list entry for this request */
1690         struct list_head list;
1691
1692         struct drm_i915_file_private *file_priv;
1693         /** file_priv list entry for this request */
1694         struct list_head client_list;
1695 };
1696
1697 struct drm_i915_file_private {
1698         struct drm_i915_private *dev_priv;
1699
1700         struct {
1701                 spinlock_t lock;
1702                 struct list_head request_list;
1703                 struct delayed_work idle_work;
1704         } mm;
1705         struct idr context_idr;
1706
1707         struct i915_ctx_hang_stats hang_stats;
1708         atomic_t rps_wait_boost;
1709 };
1710
1711 #define INTEL_INFO(dev) (to_i915(dev)->info)
1712
1713 #define IS_I830(dev)            ((dev)->pdev->device == 0x3577)
1714 #define IS_845G(dev)            ((dev)->pdev->device == 0x2562)
1715 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
1716 #define IS_I865G(dev)           ((dev)->pdev->device == 0x2572)
1717 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
1718 #define IS_I915GM(dev)          ((dev)->pdev->device == 0x2592)
1719 #define IS_I945G(dev)           ((dev)->pdev->device == 0x2772)
1720 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
1721 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
1722 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
1723 #define IS_GM45(dev)            ((dev)->pdev->device == 0x2A42)
1724 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
1725 #define IS_PINEVIEW_G(dev)      ((dev)->pdev->device == 0xa001)
1726 #define IS_PINEVIEW_M(dev)      ((dev)->pdev->device == 0xa011)
1727 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
1728 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
1729 #define IS_IRONLAKE_M(dev)      ((dev)->pdev->device == 0x0046)
1730 #define IS_IVYBRIDGE(dev)       (INTEL_INFO(dev)->is_ivybridge)
1731 #define IS_IVB_GT1(dev)         ((dev)->pdev->device == 0x0156 || \
1732                                  (dev)->pdev->device == 0x0152 || \
1733                                  (dev)->pdev->device == 0x015a)
1734 #define IS_SNB_GT1(dev)         ((dev)->pdev->device == 0x0102 || \
1735                                  (dev)->pdev->device == 0x0106 || \
1736                                  (dev)->pdev->device == 0x010A)
1737 #define IS_VALLEYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview)
1738 #define IS_HASWELL(dev) (INTEL_INFO(dev)->is_haswell)
1739 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
1740 #define IS_HSW_EARLY_SDV(dev)   (IS_HASWELL(dev) && \
1741                                  ((dev)->pdev->device & 0xFF00) == 0x0C00)
1742 #define IS_ULT(dev)             (IS_HASWELL(dev) && \
1743                                  ((dev)->pdev->device & 0xFF00) == 0x0A00)
1744 #define IS_HSW_GT3(dev)         (IS_HASWELL(dev) && \
1745                                  ((dev)->pdev->device & 0x00F0) == 0x0020)
1746 #define IS_PRELIMINARY_HW(intel_info) ((intel_info)->is_preliminary)
1747
1748 /*
1749  * The genX designation typically refers to the render engine, so render
1750  * capability related checks should use IS_GEN, while display and other checks
1751  * have their own (e.g. HAS_PCH_SPLIT for ILK+ display, IS_foo for particular
1752  * chips, etc.).
1753  */
1754 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
1755 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
1756 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
1757 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
1758 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
1759 #define IS_GEN7(dev)    (INTEL_INFO(dev)->gen == 7)
1760
1761 #define RENDER_RING             (1<<RCS)
1762 #define BSD_RING                (1<<VCS)
1763 #define BLT_RING                (1<<BCS)
1764 #define VEBOX_RING              (1<<VECS)
1765 #define HAS_BSD(dev)            (INTEL_INFO(dev)->ring_mask & BSD_RING)
1766 #define HAS_BLT(dev)            (INTEL_INFO(dev)->ring_mask & BLT_RING)
1767 #define HAS_VEBOX(dev)            (INTEL_INFO(dev)->ring_mask & VEBOX_RING)
1768 #define HAS_LLC(dev)            (INTEL_INFO(dev)->has_llc)
1769 #define HAS_WT(dev)            (IS_HASWELL(dev) && to_i915(dev)->ellc_size)
1770 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
1771
1772 #define HAS_HW_CONTEXTS(dev)    (INTEL_INFO(dev)->gen >= 6)
1773 #define HAS_ALIASING_PPGTT(dev) (INTEL_INFO(dev)->gen >=6 && !IS_VALLEYVIEW(dev))
1774
1775 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
1776 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
1777
1778 /* Early gen2 have a totally busted CS tlb and require pinned batches. */
1779 #define HAS_BROKEN_CS_TLB(dev)          (IS_I830(dev) || IS_845G(dev))
1780
1781 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
1782  * rows, which changed the alignment requirements and fence programming.
1783  */
1784 #define HAS_128_BYTE_Y_TILING(dev) (!IS_GEN2(dev) && !(IS_I915G(dev) || \
1785                                                       IS_I915GM(dev)))
1786 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (!IS_GEN2(dev) && !IS_PINEVIEW(dev))
1787 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_GEN5(dev))
1788 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_GEN5(dev))
1789 #define SUPPORTS_TV(dev)                (INTEL_INFO(dev)->supports_tv)
1790 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
1791
1792 #define HAS_FW_BLC(dev) (INTEL_INFO(dev)->gen > 2)
1793 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
1794 #define I915_HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
1795
1796 #define HAS_IPS(dev)            (IS_ULT(dev))
1797
1798 #define HAS_DDI(dev)            (INTEL_INFO(dev)->has_ddi)
1799 #define HAS_POWER_WELL(dev)     (IS_HASWELL(dev))
1800 #define HAS_FPGA_DBG_UNCLAIMED(dev)     (INTEL_INFO(dev)->has_fpga_dbg)
1801 #define HAS_PSR(dev)            (IS_HASWELL(dev))
1802
1803 #define INTEL_PCH_DEVICE_ID_MASK                0xff00
1804 #define INTEL_PCH_IBX_DEVICE_ID_TYPE            0x3b00
1805 #define INTEL_PCH_CPT_DEVICE_ID_TYPE            0x1c00
1806 #define INTEL_PCH_PPT_DEVICE_ID_TYPE            0x1e00
1807 #define INTEL_PCH_LPT_DEVICE_ID_TYPE            0x8c00
1808 #define INTEL_PCH_LPT_LP_DEVICE_ID_TYPE         0x9c00
1809
1810 #define INTEL_PCH_TYPE(dev) (to_i915(dev)->pch_type)
1811 #define HAS_PCH_LPT(dev) (INTEL_PCH_TYPE(dev) == PCH_LPT)
1812 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
1813 #define HAS_PCH_IBX(dev) (INTEL_PCH_TYPE(dev) == PCH_IBX)
1814 #define HAS_PCH_NOP(dev) (INTEL_PCH_TYPE(dev) == PCH_NOP)
1815 #define HAS_PCH_SPLIT(dev) (INTEL_PCH_TYPE(dev) != PCH_NONE)
1816
1817 /* DPF == dynamic parity feature */
1818 #define HAS_L3_DPF(dev) (IS_IVYBRIDGE(dev) || IS_HASWELL(dev))
1819 #define NUM_L3_SLICES(dev) (IS_HSW_GT3(dev) ? 2 : HAS_L3_DPF(dev))
1820
1821 #define GT_FREQUENCY_MULTIPLIER 50
1822
1823 #include "i915_trace.h"
1824
1825 extern const struct drm_ioctl_desc i915_ioctls[];
1826 extern int i915_max_ioctl;
1827 extern unsigned int i915_fbpercrtc __always_unused;
1828 extern int i915_panel_ignore_lid __read_mostly;
1829 extern unsigned int i915_powersave __read_mostly;
1830 extern int i915_semaphores __read_mostly;
1831 extern unsigned int i915_lvds_downclock __read_mostly;
1832 extern int i915_lvds_channel_mode __read_mostly;
1833 extern int i915_panel_use_ssc __read_mostly;
1834 extern int i915_vbt_sdvo_panel_type __read_mostly;
1835 extern int i915_enable_rc6 __read_mostly;
1836 extern int i915_enable_fbc __read_mostly;
1837 extern bool i915_enable_hangcheck __read_mostly;
1838 extern int i915_enable_ppgtt __read_mostly;
1839 extern int i915_enable_psr __read_mostly;
1840 extern unsigned int i915_preliminary_hw_support __read_mostly;
1841 extern int i915_disable_power_well __read_mostly;
1842 extern int i915_enable_ips __read_mostly;
1843 extern bool i915_fastboot __read_mostly;
1844 extern int i915_enable_pc8 __read_mostly;
1845 extern int i915_pc8_timeout __read_mostly;
1846 extern bool i915_prefault_disable __read_mostly;
1847
1848 extern int i915_suspend(struct drm_device *dev, pm_message_t state);
1849 extern int i915_resume(struct drm_device *dev);
1850 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
1851 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
1852
1853                                 /* i915_dma.c */
1854 void i915_update_dri1_breadcrumb(struct drm_device *dev);
1855 extern void i915_kernel_lost_context(struct drm_device * dev);
1856 extern int i915_driver_load(struct drm_device *, unsigned long flags);
1857 extern int i915_driver_unload(struct drm_device *);
1858 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file_priv);
1859 extern void i915_driver_lastclose(struct drm_device * dev);
1860 extern void i915_driver_preclose(struct drm_device *dev,
1861                                  struct drm_file *file_priv);
1862 extern void i915_driver_postclose(struct drm_device *dev,
1863                                   struct drm_file *file_priv);
1864 extern int i915_driver_device_is_agp(struct drm_device * dev);
1865 #ifdef CONFIG_COMPAT
1866 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
1867                               unsigned long arg);
1868 #endif
1869 extern int i915_emit_box(struct drm_device *dev,
1870                          struct drm_clip_rect *box,
1871                          int DR1, int DR4);
1872 extern int intel_gpu_reset(struct drm_device *dev);
1873 extern int i915_reset(struct drm_device *dev);
1874 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
1875 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
1876 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
1877 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
1878
1879 extern void intel_console_resume(struct work_struct *work);
1880
1881 /* i915_irq.c */
1882 void i915_queue_hangcheck(struct drm_device *dev);
1883 void i915_handle_error(struct drm_device *dev, bool wedged);
1884
1885 extern void intel_irq_init(struct drm_device *dev);
1886 extern void intel_pm_init(struct drm_device *dev);
1887 extern void intel_hpd_init(struct drm_device *dev);
1888 extern void intel_pm_init(struct drm_device *dev);
1889
1890 extern void intel_uncore_sanitize(struct drm_device *dev);
1891 extern void intel_uncore_early_sanitize(struct drm_device *dev);
1892 extern void intel_uncore_init(struct drm_device *dev);
1893 extern void intel_uncore_clear_errors(struct drm_device *dev);
1894 extern void intel_uncore_check_errors(struct drm_device *dev);
1895 extern void intel_uncore_fini(struct drm_device *dev);
1896
1897 void
1898 i915_enable_pipestat(drm_i915_private_t *dev_priv, enum pipe pipe, u32 mask);
1899
1900 void
1901 i915_disable_pipestat(drm_i915_private_t *dev_priv, enum pipe pipe, u32 mask);
1902
1903 /* i915_gem.c */
1904 int i915_gem_init_ioctl(struct drm_device *dev, void *data,
1905                         struct drm_file *file_priv);
1906 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
1907                           struct drm_file *file_priv);
1908 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
1909                          struct drm_file *file_priv);
1910 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
1911                           struct drm_file *file_priv);
1912 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
1913                         struct drm_file *file_priv);
1914 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
1915                         struct drm_file *file_priv);
1916 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
1917                               struct drm_file *file_priv);
1918 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
1919                              struct drm_file *file_priv);
1920 int i915_gem_execbuffer(struct drm_device *dev, void *data,
1921                         struct drm_file *file_priv);
1922 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
1923                          struct drm_file *file_priv);
1924 int i915_gem_pin_ioctl(struct drm_device *dev, void *data,
1925                        struct drm_file *file_priv);
1926 int i915_gem_unpin_ioctl(struct drm_device *dev, void *data,
1927                          struct drm_file *file_priv);
1928 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
1929                         struct drm_file *file_priv);
1930 int i915_gem_get_caching_ioctl(struct drm_device *dev, void *data,
1931                                struct drm_file *file);
1932 int i915_gem_set_caching_ioctl(struct drm_device *dev, void *data,
1933                                struct drm_file *file);
1934 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
1935                             struct drm_file *file_priv);
1936 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
1937                            struct drm_file *file_priv);
1938 int i915_gem_entervt_ioctl(struct drm_device *dev, void *data,
1939                            struct drm_file *file_priv);
1940 int i915_gem_leavevt_ioctl(struct drm_device *dev, void *data,
1941                            struct drm_file *file_priv);
1942 int i915_gem_set_tiling(struct drm_device *dev, void *data,
1943                         struct drm_file *file_priv);
1944 int i915_gem_get_tiling(struct drm_device *dev, void *data,
1945                         struct drm_file *file_priv);
1946 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
1947                                 struct drm_file *file_priv);
1948 int i915_gem_wait_ioctl(struct drm_device *dev, void *data,
1949                         struct drm_file *file_priv);
1950 void i915_gem_load(struct drm_device *dev);
1951 void *i915_gem_object_alloc(struct drm_device *dev);
1952 void i915_gem_object_free(struct drm_i915_gem_object *obj);
1953 void i915_gem_object_init(struct drm_i915_gem_object *obj,
1954                          const struct drm_i915_gem_object_ops *ops);
1955 struct drm_i915_gem_object *i915_gem_alloc_object(struct drm_device *dev,
1956                                                   size_t size);
1957 void i915_gem_free_object(struct drm_gem_object *obj);
1958 void i915_gem_vma_destroy(struct i915_vma *vma);
1959
1960 int __must_check i915_gem_object_pin(struct drm_i915_gem_object *obj,
1961                                      struct i915_address_space *vm,
1962                                      uint32_t alignment,
1963                                      bool map_and_fenceable,
1964                                      bool nonblocking);
1965 void i915_gem_object_unpin(struct drm_i915_gem_object *obj);
1966 int __must_check i915_vma_unbind(struct i915_vma *vma);
1967 int __must_check i915_gem_object_ggtt_unbind(struct drm_i915_gem_object *obj);
1968 int i915_gem_object_put_pages(struct drm_i915_gem_object *obj);
1969 void i915_gem_release_mmap(struct drm_i915_gem_object *obj);
1970 void i915_gem_lastclose(struct drm_device *dev);
1971
1972 int __must_check i915_gem_object_get_pages(struct drm_i915_gem_object *obj);
1973 static inline struct page *i915_gem_object_get_page(struct drm_i915_gem_object *obj, int n)
1974 {
1975         struct sg_page_iter sg_iter;
1976
1977         for_each_sg_page(obj->pages->sgl, &sg_iter, obj->pages->nents, n)
1978                 return sg_page_iter_page(&sg_iter);
1979
1980         return NULL;
1981 }
1982 static inline void i915_gem_object_pin_pages(struct drm_i915_gem_object *obj)
1983 {
1984         BUG_ON(obj->pages == NULL);
1985         obj->pages_pin_count++;
1986 }
1987 static inline void i915_gem_object_unpin_pages(struct drm_i915_gem_object *obj)
1988 {
1989         BUG_ON(obj->pages_pin_count == 0);
1990         obj->pages_pin_count--;
1991 }
1992
1993 int __must_check i915_mutex_lock_interruptible(struct drm_device *dev);
1994 int i915_gem_object_sync(struct drm_i915_gem_object *obj,
1995                          struct intel_ring_buffer *to);
1996 void i915_vma_move_to_active(struct i915_vma *vma,
1997                              struct intel_ring_buffer *ring);
1998 int i915_gem_dumb_create(struct drm_file *file_priv,
1999                          struct drm_device *dev,
2000                          struct drm_mode_create_dumb *args);
2001 int i915_gem_mmap_gtt(struct drm_file *file_priv, struct drm_device *dev,
2002                       uint32_t handle, uint64_t *offset);
2003 /**
2004  * Returns true if seq1 is later than seq2.
2005  */
2006 static inline bool
2007 i915_seqno_passed(uint32_t seq1, uint32_t seq2)
2008 {
2009         return (int32_t)(seq1 - seq2) >= 0;
2010 }
2011
2012 int __must_check i915_gem_get_seqno(struct drm_device *dev, u32 *seqno);
2013 int __must_check i915_gem_set_seqno(struct drm_device *dev, u32 seqno);
2014 int __must_check i915_gem_object_get_fence(struct drm_i915_gem_object *obj);
2015 int __must_check i915_gem_object_put_fence(struct drm_i915_gem_object *obj);
2016
2017 static inline bool
2018 i915_gem_object_pin_fence(struct drm_i915_gem_object *obj)
2019 {
2020         if (obj->fence_reg != I915_FENCE_REG_NONE) {
2021                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
2022                 dev_priv->fence_regs[obj->fence_reg].pin_count++;
2023                 return true;
2024         } else
2025                 return false;
2026 }
2027
2028 static inline void
2029 i915_gem_object_unpin_fence(struct drm_i915_gem_object *obj)
2030 {
2031         if (obj->fence_reg != I915_FENCE_REG_NONE) {
2032                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
2033                 WARN_ON(dev_priv->fence_regs[obj->fence_reg].pin_count <= 0);
2034                 dev_priv->fence_regs[obj->fence_reg].pin_count--;
2035         }
2036 }
2037
2038 bool i915_gem_retire_requests(struct drm_device *dev);
2039 void i915_gem_retire_requests_ring(struct intel_ring_buffer *ring);
2040 int __must_check i915_gem_check_wedge(struct i915_gpu_error *error,
2041                                       bool interruptible);
2042 static inline bool i915_reset_in_progress(struct i915_gpu_error *error)
2043 {
2044         return unlikely(atomic_read(&error->reset_counter)
2045                         & (I915_RESET_IN_PROGRESS_FLAG | I915_WEDGED));
2046 }
2047
2048 static inline bool i915_terminally_wedged(struct i915_gpu_error *error)
2049 {
2050         return atomic_read(&error->reset_counter) & I915_WEDGED;
2051 }
2052
2053 static inline u32 i915_reset_count(struct i915_gpu_error *error)
2054 {
2055         return ((atomic_read(&error->reset_counter) & ~I915_WEDGED) + 1) / 2;
2056 }
2057
2058 void i915_gem_reset(struct drm_device *dev);
2059 bool i915_gem_clflush_object(struct drm_i915_gem_object *obj, bool force);
2060 int __must_check i915_gem_object_finish_gpu(struct drm_i915_gem_object *obj);
2061 int __must_check i915_gem_init(struct drm_device *dev);
2062 int __must_check i915_gem_init_hw(struct drm_device *dev);
2063 int i915_gem_l3_remap(struct intel_ring_buffer *ring, int slice);
2064 void i915_gem_init_swizzling(struct drm_device *dev);
2065 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
2066 int __must_check i915_gpu_idle(struct drm_device *dev);
2067 int __must_check i915_gem_suspend(struct drm_device *dev);
2068 int __i915_add_request(struct intel_ring_buffer *ring,
2069                        struct drm_file *file,
2070                        struct drm_i915_gem_object *batch_obj,
2071                        u32 *seqno);
2072 #define i915_add_request(ring, seqno) \
2073         __i915_add_request(ring, NULL, NULL, seqno)
2074 int __must_check i915_wait_seqno(struct intel_ring_buffer *ring,
2075                                  uint32_t seqno);
2076 int i915_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
2077 int __must_check
2078 i915_gem_object_set_to_gtt_domain(struct drm_i915_gem_object *obj,
2079                                   bool write);
2080 int __must_check
2081 i915_gem_object_set_to_cpu_domain(struct drm_i915_gem_object *obj, bool write);
2082 int __must_check
2083 i915_gem_object_pin_to_display_plane(struct drm_i915_gem_object *obj,
2084                                      u32 alignment,
2085                                      struct intel_ring_buffer *pipelined);
2086 void i915_gem_object_unpin_from_display_plane(struct drm_i915_gem_object *obj);
2087 int i915_gem_attach_phys_object(struct drm_device *dev,
2088                                 struct drm_i915_gem_object *obj,
2089                                 int id,
2090                                 int align);
2091 void i915_gem_detach_phys_object(struct drm_device *dev,
2092                                  struct drm_i915_gem_object *obj);
2093 void i915_gem_free_all_phys_object(struct drm_device *dev);
2094 int i915_gem_open(struct drm_device *dev, struct drm_file *file);
2095 void i915_gem_release(struct drm_device *dev, struct drm_file *file);
2096
2097 uint32_t
2098 i915_gem_get_gtt_size(struct drm_device *dev, uint32_t size, int tiling_mode);
2099 uint32_t
2100 i915_gem_get_gtt_alignment(struct drm_device *dev, uint32_t size,
2101                             int tiling_mode, bool fenced);
2102
2103 int i915_gem_object_set_cache_level(struct drm_i915_gem_object *obj,
2104                                     enum i915_cache_level cache_level);
2105
2106 struct drm_gem_object *i915_gem_prime_import(struct drm_device *dev,
2107                                 struct dma_buf *dma_buf);
2108
2109 struct dma_buf *i915_gem_prime_export(struct drm_device *dev,
2110                                 struct drm_gem_object *gem_obj, int flags);
2111
2112 void i915_gem_restore_fences(struct drm_device *dev);
2113
2114 unsigned long i915_gem_obj_offset(struct drm_i915_gem_object *o,
2115                                   struct i915_address_space *vm);
2116 bool i915_gem_obj_bound_any(struct drm_i915_gem_object *o);
2117 bool i915_gem_obj_bound(struct drm_i915_gem_object *o,
2118                         struct i915_address_space *vm);
2119 unsigned long i915_gem_obj_size(struct drm_i915_gem_object *o,
2120                                 struct i915_address_space *vm);
2121 struct i915_vma *i915_gem_obj_to_vma(struct drm_i915_gem_object *obj,
2122                                      struct i915_address_space *vm);
2123 struct i915_vma *
2124 i915_gem_obj_lookup_or_create_vma(struct drm_i915_gem_object *obj,
2125                                   struct i915_address_space *vm);
2126
2127 struct i915_vma *i915_gem_obj_to_ggtt(struct drm_i915_gem_object *obj);
2128
2129 /* Some GGTT VM helpers */
2130 #define obj_to_ggtt(obj) \
2131         (&((struct drm_i915_private *)(obj)->base.dev->dev_private)->gtt.base)
2132 static inline bool i915_is_ggtt(struct i915_address_space *vm)
2133 {
2134         struct i915_address_space *ggtt =
2135                 &((struct drm_i915_private *)(vm)->dev->dev_private)->gtt.base;
2136         return vm == ggtt;
2137 }
2138
2139 static inline bool i915_gem_obj_ggtt_bound(struct drm_i915_gem_object *obj)
2140 {
2141         return i915_gem_obj_bound(obj, obj_to_ggtt(obj));
2142 }
2143
2144 static inline unsigned long
2145 i915_gem_obj_ggtt_offset(struct drm_i915_gem_object *obj)
2146 {
2147         return i915_gem_obj_offset(obj, obj_to_ggtt(obj));
2148 }
2149
2150 static inline unsigned long
2151 i915_gem_obj_ggtt_size(struct drm_i915_gem_object *obj)
2152 {
2153         return i915_gem_obj_size(obj, obj_to_ggtt(obj));
2154 }
2155
2156 static inline int __must_check
2157 i915_gem_obj_ggtt_pin(struct drm_i915_gem_object *obj,
2158                       uint32_t alignment,
2159                       bool map_and_fenceable,
2160                       bool nonblocking)
2161 {
2162         return i915_gem_object_pin(obj, obj_to_ggtt(obj), alignment,
2163                                    map_and_fenceable, nonblocking);
2164 }
2165
2166 /* i915_gem_context.c */
2167 int __must_check i915_gem_context_init(struct drm_device *dev);
2168 void i915_gem_context_fini(struct drm_device *dev);
2169 void i915_gem_context_close(struct drm_device *dev, struct drm_file *file);
2170 int i915_switch_context(struct intel_ring_buffer *ring,
2171                         struct drm_file *file, int to_id);
2172 void i915_gem_context_free(struct kref *ctx_ref);
2173 static inline void i915_gem_context_reference(struct i915_hw_context *ctx)
2174 {
2175         kref_get(&ctx->ref);
2176 }
2177
2178 static inline void i915_gem_context_unreference(struct i915_hw_context *ctx)
2179 {
2180         kref_put(&ctx->ref, i915_gem_context_free);
2181 }
2182
2183 struct i915_ctx_hang_stats * __must_check
2184 i915_gem_context_get_hang_stats(struct drm_device *dev,
2185                                 struct drm_file *file,
2186                                 u32 id);
2187 int i915_gem_context_create_ioctl(struct drm_device *dev, void *data,
2188                                   struct drm_file *file);
2189 int i915_gem_context_destroy_ioctl(struct drm_device *dev, void *data,
2190                                    struct drm_file *file);
2191
2192 /* i915_gem_gtt.c */
2193 void i915_gem_cleanup_aliasing_ppgtt(struct drm_device *dev);
2194 void i915_ppgtt_bind_object(struct i915_hw_ppgtt *ppgtt,
2195                             struct drm_i915_gem_object *obj,
2196                             enum i915_cache_level cache_level);
2197 void i915_ppgtt_unbind_object(struct i915_hw_ppgtt *ppgtt,
2198                               struct drm_i915_gem_object *obj);
2199
2200 void i915_check_and_clear_faults(struct drm_device *dev);
2201 void i915_gem_suspend_gtt_mappings(struct drm_device *dev);
2202 void i915_gem_restore_gtt_mappings(struct drm_device *dev);
2203 int __must_check i915_gem_gtt_prepare_object(struct drm_i915_gem_object *obj);
2204 void i915_gem_gtt_bind_object(struct drm_i915_gem_object *obj,
2205                                 enum i915_cache_level cache_level);
2206 void i915_gem_gtt_unbind_object(struct drm_i915_gem_object *obj);
2207 void i915_gem_gtt_finish_object(struct drm_i915_gem_object *obj);
2208 void i915_gem_init_global_gtt(struct drm_device *dev);
2209 void i915_gem_setup_global_gtt(struct drm_device *dev, unsigned long start,
2210                                unsigned long mappable_end, unsigned long end);
2211 int i915_gem_gtt_init(struct drm_device *dev);
2212 static inline void i915_gem_chipset_flush(struct drm_device *dev)
2213 {
2214         if (INTEL_INFO(dev)->gen < 6)
2215                 intel_gtt_chipset_flush();
2216 }
2217
2218
2219 /* i915_gem_evict.c */
2220 int __must_check i915_gem_evict_something(struct drm_device *dev,
2221                                           struct i915_address_space *vm,
2222                                           int min_size,
2223                                           unsigned alignment,
2224                                           unsigned cache_level,
2225                                           bool mappable,
2226                                           bool nonblock);
2227 int i915_gem_evict_vm(struct i915_address_space *vm, bool do_idle);
2228 int i915_gem_evict_everything(struct drm_device *dev);
2229
2230 /* i915_gem_stolen.c */
2231 int i915_gem_init_stolen(struct drm_device *dev);
2232 int i915_gem_stolen_setup_compression(struct drm_device *dev, int size);
2233 void i915_gem_stolen_cleanup_compression(struct drm_device *dev);
2234 void i915_gem_cleanup_stolen(struct drm_device *dev);
2235 struct drm_i915_gem_object *
2236 i915_gem_object_create_stolen(struct drm_device *dev, u32 size);
2237 struct drm_i915_gem_object *
2238 i915_gem_object_create_stolen_for_preallocated(struct drm_device *dev,
2239                                                u32 stolen_offset,
2240                                                u32 gtt_offset,
2241                                                u32 size);
2242 void i915_gem_object_release_stolen(struct drm_i915_gem_object *obj);
2243
2244 /* i915_gem_tiling.c */
2245 static inline bool i915_gem_object_needs_bit17_swizzle(struct drm_i915_gem_object *obj)
2246 {
2247         drm_i915_private_t *dev_priv = obj->base.dev->dev_private;
2248
2249         return dev_priv->mm.bit_6_swizzle_x == I915_BIT_6_SWIZZLE_9_10_17 &&
2250                 obj->tiling_mode != I915_TILING_NONE;
2251 }
2252
2253 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
2254 void i915_gem_object_do_bit_17_swizzle(struct drm_i915_gem_object *obj);
2255 void i915_gem_object_save_bit_17_swizzle(struct drm_i915_gem_object *obj);
2256
2257 /* i915_gem_debug.c */
2258 #if WATCH_LISTS
2259 int i915_verify_lists(struct drm_device *dev);
2260 #else
2261 #define i915_verify_lists(dev) 0
2262 #endif
2263
2264 /* i915_debugfs.c */
2265 int i915_debugfs_init(struct drm_minor *minor);
2266 void i915_debugfs_cleanup(struct drm_minor *minor);
2267 #ifdef CONFIG_DEBUG_FS
2268 void intel_display_crc_init(struct drm_device *dev);
2269 #else
2270 static inline void intel_display_crc_init(struct drm_device *dev) {}
2271 #endif
2272
2273 /* i915_gpu_error.c */
2274 __printf(2, 3)
2275 void i915_error_printf(struct drm_i915_error_state_buf *e, const char *f, ...);
2276 int i915_error_state_to_str(struct drm_i915_error_state_buf *estr,
2277                             const struct i915_error_state_file_priv *error);
2278 int i915_error_state_buf_init(struct drm_i915_error_state_buf *eb,
2279                               size_t count, loff_t pos);
2280 static inline void i915_error_state_buf_release(
2281         struct drm_i915_error_state_buf *eb)
2282 {
2283         kfree(eb->buf);
2284 }
2285 void i915_capture_error_state(struct drm_device *dev);
2286 void i915_error_state_get(struct drm_device *dev,
2287                           struct i915_error_state_file_priv *error_priv);
2288 void i915_error_state_put(struct i915_error_state_file_priv *error_priv);
2289 void i915_destroy_error_state(struct drm_device *dev);
2290
2291 void i915_get_extra_instdone(struct drm_device *dev, uint32_t *instdone);
2292 const char *i915_cache_level_str(int type);
2293
2294 /* i915_suspend.c */
2295 extern int i915_save_state(struct drm_device *dev);
2296 extern int i915_restore_state(struct drm_device *dev);
2297
2298 /* i915_ums.c */
2299 void i915_save_display_reg(struct drm_device *dev);
2300 void i915_restore_display_reg(struct drm_device *dev);
2301
2302 /* i915_sysfs.c */
2303 void i915_setup_sysfs(struct drm_device *dev_priv);
2304 void i915_teardown_sysfs(struct drm_device *dev_priv);
2305
2306 /* intel_i2c.c */
2307 extern int intel_setup_gmbus(struct drm_device *dev);
2308 extern void intel_teardown_gmbus(struct drm_device *dev);
2309 static inline bool intel_gmbus_is_port_valid(unsigned port)
2310 {
2311         return (port >= GMBUS_PORT_SSC && port <= GMBUS_PORT_DPD);
2312 }
2313
2314 extern struct i2c_adapter *intel_gmbus_get_adapter(
2315                 struct drm_i915_private *dev_priv, unsigned port);
2316 extern void intel_gmbus_set_speed(struct i2c_adapter *adapter, int speed);
2317 extern void intel_gmbus_force_bit(struct i2c_adapter *adapter, bool force_bit);
2318 static inline bool intel_gmbus_is_forced_bit(struct i2c_adapter *adapter)
2319 {
2320         return container_of(adapter, struct intel_gmbus, adapter)->force_bit;
2321 }
2322 extern void intel_i2c_reset(struct drm_device *dev);
2323
2324 /* intel_opregion.c */
2325 struct intel_encoder;
2326 extern int intel_opregion_setup(struct drm_device *dev);
2327 #ifdef CONFIG_ACPI
2328 extern void intel_opregion_init(struct drm_device *dev);
2329 extern void intel_opregion_fini(struct drm_device *dev);
2330 extern void intel_opregion_asle_intr(struct drm_device *dev);
2331 extern int intel_opregion_notify_encoder(struct intel_encoder *intel_encoder,
2332                                          bool enable);
2333 extern int intel_opregion_notify_adapter(struct drm_device *dev,
2334                                          pci_power_t state);
2335 #else
2336 static inline void intel_opregion_init(struct drm_device *dev) { return; }
2337 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
2338 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
2339 static inline int
2340 intel_opregion_notify_encoder(struct intel_encoder *intel_encoder, bool enable)
2341 {
2342         return 0;
2343 }
2344 static inline int
2345 intel_opregion_notify_adapter(struct drm_device *dev, pci_power_t state)
2346 {
2347         return 0;
2348 }
2349 #endif
2350
2351 /* intel_acpi.c */
2352 #ifdef CONFIG_ACPI
2353 extern void intel_register_dsm_handler(void);
2354 extern void intel_unregister_dsm_handler(void);
2355 #else
2356 static inline void intel_register_dsm_handler(void) { return; }
2357 static inline void intel_unregister_dsm_handler(void) { return; }
2358 #endif /* CONFIG_ACPI */
2359
2360 /* modesetting */
2361 extern void intel_modeset_init_hw(struct drm_device *dev);
2362 extern void intel_modeset_suspend_hw(struct drm_device *dev);
2363 extern void intel_modeset_init(struct drm_device *dev);
2364 extern void intel_modeset_gem_init(struct drm_device *dev);
2365 extern void intel_modeset_cleanup(struct drm_device *dev);
2366 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
2367 extern void intel_modeset_setup_hw_state(struct drm_device *dev,
2368                                          bool force_restore);
2369 extern void i915_redisable_vga(struct drm_device *dev);
2370 extern bool intel_fbc_enabled(struct drm_device *dev);
2371 extern void intel_disable_fbc(struct drm_device *dev);
2372 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
2373 extern void intel_init_pch_refclk(struct drm_device *dev);
2374 extern void gen6_set_rps(struct drm_device *dev, u8 val);
2375 extern void valleyview_set_rps(struct drm_device *dev, u8 val);
2376 extern int valleyview_rps_max_freq(struct drm_i915_private *dev_priv);
2377 extern int valleyview_rps_min_freq(struct drm_i915_private *dev_priv);
2378 extern void intel_detect_pch(struct drm_device *dev);
2379 extern int intel_trans_dp_port_sel(struct drm_crtc *crtc);
2380 extern int intel_enable_rc6(const struct drm_device *dev);
2381
2382 extern bool i915_semaphore_is_enabled(struct drm_device *dev);
2383 int i915_reg_read_ioctl(struct drm_device *dev, void *data,
2384                         struct drm_file *file);
2385
2386 /* overlay */
2387 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(struct drm_device *dev);
2388 extern void intel_overlay_print_error_state(struct drm_i915_error_state_buf *e,
2389                                             struct intel_overlay_error_state *error);
2390
2391 extern struct intel_display_error_state *intel_display_capture_error_state(struct drm_device *dev);
2392 extern void intel_display_print_error_state(struct drm_i915_error_state_buf *e,
2393                                             struct drm_device *dev,
2394                                             struct intel_display_error_state *error);
2395
2396 /* On SNB platform, before reading ring registers forcewake bit
2397  * must be set to prevent GT core from power down and stale values being
2398  * returned.
2399  */
2400 void gen6_gt_force_wake_get(struct drm_i915_private *dev_priv);
2401 void gen6_gt_force_wake_put(struct drm_i915_private *dev_priv);
2402
2403 int sandybridge_pcode_read(struct drm_i915_private *dev_priv, u8 mbox, u32 *val);
2404 int sandybridge_pcode_write(struct drm_i915_private *dev_priv, u8 mbox, u32 val);
2405
2406 /* intel_sideband.c */
2407 u32 vlv_punit_read(struct drm_i915_private *dev_priv, u8 addr);
2408 void vlv_punit_write(struct drm_i915_private *dev_priv, u8 addr, u32 val);
2409 u32 vlv_nc_read(struct drm_i915_private *dev_priv, u8 addr);
2410 u32 vlv_gpio_nc_read(struct drm_i915_private *dev_priv, u32 reg);
2411 void vlv_gpio_nc_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2412 u32 vlv_cck_read(struct drm_i915_private *dev_priv, u32 reg);
2413 void vlv_cck_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2414 u32 vlv_ccu_read(struct drm_i915_private *dev_priv, u32 reg);
2415 void vlv_ccu_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2416 u32 vlv_bunit_read(struct drm_i915_private *dev_priv, u32 reg);
2417 void vlv_bunit_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2418 u32 vlv_gps_core_read(struct drm_i915_private *dev_priv, u32 reg);
2419 void vlv_gps_core_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2420 u32 vlv_dpio_read(struct drm_i915_private *dev_priv, enum pipe pipe, int reg);
2421 void vlv_dpio_write(struct drm_i915_private *dev_priv, enum pipe pipe, int reg, u32 val);
2422 u32 intel_sbi_read(struct drm_i915_private *dev_priv, u16 reg,
2423                    enum intel_sbi_destination destination);
2424 void intel_sbi_write(struct drm_i915_private *dev_priv, u16 reg, u32 value,
2425                      enum intel_sbi_destination destination);
2426
2427 int vlv_gpu_freq(struct drm_i915_private *dev_priv, int val);
2428 int vlv_freq_opcode(struct drm_i915_private *dev_priv, int val);
2429
2430 #define I915_READ8(reg)         dev_priv->uncore.funcs.mmio_readb(dev_priv, (reg), true)
2431 #define I915_WRITE8(reg, val)   dev_priv->uncore.funcs.mmio_writeb(dev_priv, (reg), (val), true)
2432
2433 #define I915_READ16(reg)        dev_priv->uncore.funcs.mmio_readw(dev_priv, (reg), true)
2434 #define I915_WRITE16(reg, val)  dev_priv->uncore.funcs.mmio_writew(dev_priv, (reg), (val), true)
2435 #define I915_READ16_NOTRACE(reg)        dev_priv->uncore.funcs.mmio_readw(dev_priv, (reg), false)
2436 #define I915_WRITE16_NOTRACE(reg, val)  dev_priv->uncore.funcs.mmio_writew(dev_priv, (reg), (val), false)
2437
2438 #define I915_READ(reg)          dev_priv->uncore.funcs.mmio_readl(dev_priv, (reg), true)
2439 #define I915_WRITE(reg, val)    dev_priv->uncore.funcs.mmio_writel(dev_priv, (reg), (val), true)
2440 #define I915_READ_NOTRACE(reg)          dev_priv->uncore.funcs.mmio_readl(dev_priv, (reg), false)
2441 #define I915_WRITE_NOTRACE(reg, val)    dev_priv->uncore.funcs.mmio_writel(dev_priv, (reg), (val), false)
2442
2443 #define I915_WRITE64(reg, val)  dev_priv->uncore.funcs.mmio_writeq(dev_priv, (reg), (val), true)
2444 #define I915_READ64(reg)        dev_priv->uncore.funcs.mmio_readq(dev_priv, (reg), true)
2445
2446 #define POSTING_READ(reg)       (void)I915_READ_NOTRACE(reg)
2447 #define POSTING_READ16(reg)     (void)I915_READ16_NOTRACE(reg)
2448
2449 /* "Broadcast RGB" property */
2450 #define INTEL_BROADCAST_RGB_AUTO 0
2451 #define INTEL_BROADCAST_RGB_FULL 1
2452 #define INTEL_BROADCAST_RGB_LIMITED 2
2453
2454 static inline uint32_t i915_vgacntrl_reg(struct drm_device *dev)
2455 {
2456         if (HAS_PCH_SPLIT(dev))
2457                 return CPU_VGACNTRL;
2458         else if (IS_VALLEYVIEW(dev))
2459                 return VLV_VGACNTRL;
2460         else
2461                 return VGACNTRL;
2462 }
2463
2464 static inline void __user *to_user_ptr(u64 address)
2465 {
2466         return (void __user *)(uintptr_t)address;
2467 }
2468
2469 static inline unsigned long msecs_to_jiffies_timeout(const unsigned int m)
2470 {
2471         unsigned long j = msecs_to_jiffies(m);
2472
2473         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
2474 }
2475
2476 static inline unsigned long
2477 timespec_to_jiffies_timeout(const struct timespec *value)
2478 {
2479         unsigned long j = timespec_to_jiffies(value);
2480
2481         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
2482 }
2483
2484 #endif