drivers/gpu/drm/i915/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 #include <uapi/drm/i915_drm.h>
  34
  35 #include "i915_reg.h"
  36 #include "intel_bios.h"
  37 #include "intel_ringbuffer.h"
  38 #include "i915_gem_gtt.h"
  39 #include <linux/io-mapping.h>
  40 #include <linux/i2c.h>
  41 #include <linux/i2c-algo-bit.h>
  42 #include <drm/intel-gtt.h>
  43 #include <linux/backlight.h>
  44 #include <linux/hashtable.h>
  45 #include <linux/intel-iommu.h>
  46 #include <linux/kref.h>
  47 #include <linux/pm_qos.h>
  48
  49 /* General customization:
  50  */
  51
  52 #define DRIVER_AUTHOR           "Tungsten Graphics, Inc."
  53
  54 #define DRIVER_NAME             "i915"
  55 #define DRIVER_DESC             "Intel Graphics"
  56 #define DRIVER_DATE             "20140620"
  57
  58 enum pipe {
  59         INVALID_PIPE = -1,
  60         PIPE_A = 0,
  61         PIPE_B,
  62         PIPE_C,
  63         _PIPE_EDP,
  64         I915_MAX_PIPES = _PIPE_EDP
  65 };
  66 #define pipe_name(p) ((p) + 'A')
  67
  68 enum transcoder {
  69         TRANSCODER_A = 0,
  70         TRANSCODER_B,
  71         TRANSCODER_C,
  72         TRANSCODER_EDP,
  73         I915_MAX_TRANSCODERS
  74 };
  75 #define transcoder_name(t) ((t) + 'A')
  76
  77 enum plane {
  78         PLANE_A = 0,
  79         PLANE_B,
  80         PLANE_C,
  81 };
  82 #define plane_name(p) ((p) + 'A')
  83
  84 #define sprite_name(p, s) ((p) * INTEL_INFO(dev)->num_sprites[(p)] + (s) + 'A')
  85
  86 enum port {
  87         PORT_A = 0,
  88         PORT_B,
  89         PORT_C,
  90         PORT_D,
  91         PORT_E,
  92         I915_MAX_PORTS
  93 };
  94 #define port_name(p) ((p) + 'A')
  95
  96 #define I915_NUM_PHYS_VLV 2
  97
  98 enum dpio_channel {
  99         DPIO_CH0,
 100         DPIO_CH1
 101 };
 102
 103 enum dpio_phy {
 104         DPIO_PHY0,
 105         DPIO_PHY1
 106 };
 107
 108 enum intel_display_power_domain {
 109         POWER_DOMAIN_PIPE_A,
 110         POWER_DOMAIN_PIPE_B,
 111         POWER_DOMAIN_PIPE_C,
 112         POWER_DOMAIN_PIPE_A_PANEL_FITTER,
 113         POWER_DOMAIN_PIPE_B_PANEL_FITTER,
 114         POWER_DOMAIN_PIPE_C_PANEL_FITTER,
 115         POWER_DOMAIN_TRANSCODER_A,
 116         POWER_DOMAIN_TRANSCODER_B,
 117         POWER_DOMAIN_TRANSCODER_C,
 118         POWER_DOMAIN_TRANSCODER_EDP,
 119         POWER_DOMAIN_PORT_DDI_A_2_LANES,
 120         POWER_DOMAIN_PORT_DDI_A_4_LANES,
 121         POWER_DOMAIN_PORT_DDI_B_2_LANES,
 122         POWER_DOMAIN_PORT_DDI_B_4_LANES,
 123         POWER_DOMAIN_PORT_DDI_C_2_LANES,
 124         POWER_DOMAIN_PORT_DDI_C_4_LANES,
 125         POWER_DOMAIN_PORT_DDI_D_2_LANES,
 126         POWER_DOMAIN_PORT_DDI_D_4_LANES,
 127         POWER_DOMAIN_PORT_DSI,
 128         POWER_DOMAIN_PORT_CRT,
 129         POWER_DOMAIN_PORT_OTHER,
 130         POWER_DOMAIN_VGA,
 131         POWER_DOMAIN_AUDIO,
 132         POWER_DOMAIN_PLLS,
 133         POWER_DOMAIN_INIT,
 134
 135         POWER_DOMAIN_NUM,
 136 };
 137
 138 #define POWER_DOMAIN_PIPE(pipe) ((pipe) + POWER_DOMAIN_PIPE_A)
 139 #define POWER_DOMAIN_PIPE_PANEL_FITTER(pipe) \
 140                 ((pipe) + POWER_DOMAIN_PIPE_A_PANEL_FITTER)
 141 #define POWER_DOMAIN_TRANSCODER(tran) \
 142         ((tran) == TRANSCODER_EDP ? POWER_DOMAIN_TRANSCODER_EDP : \
 143          (tran) + POWER_DOMAIN_TRANSCODER_A)
 144
 145 enum hpd_pin {
 146         HPD_NONE = 0,
 147         HPD_PORT_A = HPD_NONE, /* PORT_A is internal */
 148         HPD_TV = HPD_NONE,     /* TV is known to be unreliable */
 149         HPD_CRT,
 150         HPD_SDVO_B,
 151         HPD_SDVO_C,
 152         HPD_PORT_B,
 153         HPD_PORT_C,
 154         HPD_PORT_D,
 155         HPD_NUM_PINS
 156 };
 157
 158 #define I915_GEM_GPU_DOMAINS \
 159         (I915_GEM_DOMAIN_RENDER | \
 160          I915_GEM_DOMAIN_SAMPLER | \
 161          I915_GEM_DOMAIN_COMMAND | \
 162          I915_GEM_DOMAIN_INSTRUCTION | \
 163          I915_GEM_DOMAIN_VERTEX)
 164
 165 #define for_each_pipe(p) for ((p) = 0; (p) < INTEL_INFO(dev)->num_pipes; (p)++)
 166 #define for_each_sprite(p, s) for ((s) = 0; (s) < INTEL_INFO(dev)->num_sprites[(p)]; (s)++)
 167
 168 #define for_each_crtc(dev, crtc) \
 169         list_for_each_entry(crtc, &dev->mode_config.crtc_list, head)
 170
 171 #define for_each_intel_crtc(dev, intel_crtc) \
 172         list_for_each_entry(intel_crtc, &dev->mode_config.crtc_list, base.head)
 173
 174 #define for_each_encoder_on_crtc(dev, __crtc, intel_encoder) \
 175         list_for_each_entry((intel_encoder), &(dev)->mode_config.encoder_list, base.head) \
 176                 if ((intel_encoder)->base.crtc == (__crtc))
 177
 178 #define for_each_connector_on_encoder(dev, __encoder, intel_connector) \
 179         list_for_each_entry((intel_connector), &(dev)->mode_config.connector_list, base.head) \
 180                 if ((intel_connector)->base.encoder == (__encoder))
 181
 182 struct drm_i915_private;
 183 struct i915_mmu_object;
 184
 185 enum intel_dpll_id {
 186         DPLL_ID_PRIVATE = -1, /* non-shared dpll in use */
 187         /* real shared dpll ids must be >= 0 */
 188         DPLL_ID_PCH_PLL_A = 0,
 189         DPLL_ID_PCH_PLL_B = 1,
 190         DPLL_ID_WRPLL1 = 0,
 191         DPLL_ID_WRPLL2 = 1,
 192 };
 193 #define I915_NUM_PLLS 2
 194
 195 struct intel_dpll_hw_state {
 196         uint32_t dpll;
 197         uint32_t dpll_md;
 198         uint32_t fp0;
 199         uint32_t fp1;
 200         uint32_t wrpll;
 201 };
 202
 203 struct intel_shared_dpll {
 204         int refcount; /* count of number of CRTCs sharing this PLL */
 205         int active; /* count of number of active CRTCs (i.e. DPMS on) */
 206         bool on; /* is the PLL actually active? Disabled during modeset */
 207         const char *name;
 208         /* should match the index in the dev_priv->shared_dplls array */
 209         enum intel_dpll_id id;
 210         struct intel_dpll_hw_state hw_state;
 211         /* The mode_set hook is optional and should be used together with the
 212          * intel_prepare_shared_dpll function. */
 213         void (*mode_set)(struct drm_i915_private *dev_priv,
 214                          struct intel_shared_dpll *pll);
 215         void (*enable)(struct drm_i915_private *dev_priv,
 216                        struct intel_shared_dpll *pll);
 217         void (*disable)(struct drm_i915_private *dev_priv,
 218                         struct intel_shared_dpll *pll);
 219         bool (*get_hw_state)(struct drm_i915_private *dev_priv,
 220                              struct intel_shared_dpll *pll,
 221                              struct intel_dpll_hw_state *hw_state);
 222 };
 223
 224 /* Used by dp and fdi links */
 225 struct intel_link_m_n {
 226         uint32_t        tu;
 227         uint32_t        gmch_m;
 228         uint32_t        gmch_n;
 229         uint32_t        link_m;
 230         uint32_t        link_n;
 231 };
 232
 233 void intel_link_compute_m_n(int bpp, int nlanes,
 234                             int pixel_clock, int link_clock,
 235                             struct intel_link_m_n *m_n);
 236
 237 /* Interface history:
 238  *
 239  * 1.1: Original.
 240  * 1.2: Add Power Management
 241  * 1.3: Add vblank support
 242  * 1.4: Fix cmdbuffer path, add heap destroy
 243  * 1.5: Add vblank pipe configuration
 244  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
 245  *      - Support vertical blank on secondary display pipe
 246  */
 247 #define DRIVER_MAJOR            1
 248 #define DRIVER_MINOR            6
 249 #define DRIVER_PATCHLEVEL       0
 250
 251 #define WATCH_LISTS     0
 252 #define WATCH_GTT       0
 253
 254 struct opregion_header;
 255 struct opregion_acpi;
 256 struct opregion_swsci;
 257 struct opregion_asle;
 258
 259 struct intel_opregion {
 260         struct opregion_header __iomem *header;
 261         struct opregion_acpi __iomem *acpi;
 262         struct opregion_swsci __iomem *swsci;
 263         u32 swsci_gbda_sub_functions;
 264         u32 swsci_sbcb_sub_functions;
 265         struct opregion_asle __iomem *asle;
 266         void __iomem *vbt;
 267         u32 __iomem *lid_state;
 268         struct work_struct asle_work;
 269 };
 270 #define OPREGION_SIZE            (8*1024)
 271
 272 struct intel_overlay;
 273 struct intel_overlay_error_state;
 274
 275 struct drm_i915_master_private {
 276         drm_local_map_t *sarea;
 277         struct _drm_i915_sarea *sarea_priv;
 278 };
 279 #define I915_FENCE_REG_NONE -1
 280 #define I915_MAX_NUM_FENCES 32
 281 /* 32 fences + sign bit for FENCE_REG_NONE */
 282 #define I915_MAX_NUM_FENCE_BITS 6
 283
 284 struct drm_i915_fence_reg {
 285         struct list_head lru_list;
 286         struct drm_i915_gem_object *obj;
 287         int pin_count;
 288 };
 289
 290 struct sdvo_device_mapping {
 291         u8 initialized;
 292         u8 dvo_port;
 293         u8 slave_addr;
 294         u8 dvo_wiring;
 295         u8 i2c_pin;
 296         u8 ddc_pin;
 297 };
 298
 299 struct intel_display_error_state;
 300
 301 struct drm_i915_error_state {
 302         struct kref ref;
 303         struct timeval time;
 304
 305         char error_msg[128];
 306         u32 reset_count;
 307         u32 suspend_count;
 308
 309         /* Generic register state */
 310         u32 eir;
 311         u32 pgtbl_er;
 312         u32 ier;
 313         u32 ccid;
 314         u32 derrmr;
 315         u32 forcewake;
 316         u32 error; /* gen6+ */
 317         u32 err_int; /* gen7 */
 318         u32 done_reg;
 319         u32 gac_eco;
 320         u32 gam_ecochk;
 321         u32 gab_ctl;
 322         u32 gfx_mode;
 323         u32 extra_instdone[I915_NUM_INSTDONE_REG];
 324         u64 fence[I915_MAX_NUM_FENCES];
 325         struct intel_overlay_error_state *overlay;
 326         struct intel_display_error_state *display;
 327         struct drm_i915_error_object *semaphore_obj;
 328
 329         struct drm_i915_error_ring {
 330                 bool valid;
 331                 /* Software tracked state */
 332                 bool waiting;
 333                 int hangcheck_score;
 334                 enum intel_ring_hangcheck_action hangcheck_action;
 335                 int num_requests;
 336
 337                 /* our own tracking of ring head and tail */
 338                 u32 cpu_ring_head;
 339                 u32 cpu_ring_tail;
 340
 341                 u32 semaphore_seqno[I915_NUM_RINGS - 1];
 342
 343                 /* Register state */
 344                 u32 tail;
 345                 u32 head;
 346                 u32 ctl;
 347                 u32 hws;
 348                 u32 ipeir;
 349                 u32 ipehr;
 350                 u32 instdone;
 351                 u32 bbstate;
 352                 u32 instpm;
 353                 u32 instps;
 354                 u32 seqno;
 355                 u64 bbaddr;
 356                 u64 acthd;
 357                 u32 fault_reg;
 358                 u64 faddr;
 359                 u32 rc_psmi; /* sleep state */
 360                 u32 semaphore_mboxes[I915_NUM_RINGS - 1];
 361
 362                 struct drm_i915_error_object {
 363                         int page_count;
 364                         u32 gtt_offset;
 365                         u32 *pages[0];
 366                 } *ringbuffer, *batchbuffer, *wa_batchbuffer, *ctx, *hws_page;
 367
 368                 struct drm_i915_error_request {
 369                         long jiffies;
 370                         u32 seqno;
 371                         u32 tail;
 372                 } *requests;
 373
 374                 struct {
 375                         u32 gfx_mode;
 376                         union {
 377                                 u64 pdp[4];
 378                                 u32 pp_dir_base;
 379                         };
 380                 } vm_info;
 381
 382                 pid_t pid;
 383                 char comm[TASK_COMM_LEN];
 384         } ring[I915_NUM_RINGS];
 385         struct drm_i915_error_buffer {
 386                 u32 size;
 387                 u32 name;
 388                 u32 rseqno, wseqno;
 389                 u32 gtt_offset;
 390                 u32 read_domains;
 391                 u32 write_domain;
 392                 s32 fence_reg:I915_MAX_NUM_FENCE_BITS;
 393                 s32 pinned:2;
 394                 u32 tiling:2;
 395                 u32 dirty:1;
 396                 u32 purgeable:1;
 397                 u32 userptr:1;
 398                 s32 ring:4;
 399                 u32 cache_level:3;
 400         } **active_bo, **pinned_bo;
 401
 402         u32 *active_bo_count, *pinned_bo_count;
 403 };
 404
 405 struct intel_connector;
 406 struct intel_crtc_config;
 407 struct intel_plane_config;
 408 struct intel_crtc;
 409 struct intel_limit;
 410 struct dpll;
 411
 412 struct drm_i915_display_funcs {
 413         bool (*fbc_enabled)(struct drm_device *dev);
 414         void (*enable_fbc)(struct drm_crtc *crtc);
 415         void (*disable_fbc)(struct drm_device *dev);
 416         int (*get_display_clock_speed)(struct drm_device *dev);
 417         int (*get_fifo_size)(struct drm_device *dev, int plane);
 418         /**
 419          * find_dpll() - Find the best values for the PLL
 420          * @limit: limits for the PLL
 421          * @crtc: current CRTC
 422          * @target: target frequency in kHz
 423          * @refclk: reference clock frequency in kHz
 424          * @match_clock: if provided, @best_clock P divider must
 425          *               match the P divider from @match_clock
 426          *               used for LVDS downclocking
 427          * @best_clock: best PLL values found
 428          *
 429          * Returns true on success, false on failure.
 430          */
 431         bool (*find_dpll)(const struct intel_limit *limit,
 432                           struct drm_crtc *crtc,
 433                           int target, int refclk,
 434                           struct dpll *match_clock,
 435                           struct dpll *best_clock);
 436         void (*update_wm)(struct drm_crtc *crtc);
 437         void (*update_sprite_wm)(struct drm_plane *plane,
 438                                  struct drm_crtc *crtc,
 439                                  uint32_t sprite_width, int pixel_size,
 440                                  bool enable, bool scaled);
 441         void (*modeset_global_resources)(struct drm_device *dev);
 442         /* Returns the active state of the crtc, and if the crtc is active,
 443          * fills out the pipe-config with the hw state. */
 444         bool (*get_pipe_config)(struct intel_crtc *,
 445                                 struct intel_crtc_config *);
 446         void (*get_plane_config)(struct intel_crtc *,
 447                                  struct intel_plane_config *);
 448         int (*crtc_mode_set)(struct drm_crtc *crtc,
 449                              int x, int y,
 450                              struct drm_framebuffer *old_fb);
 451         void (*crtc_enable)(struct drm_crtc *crtc);
 452         void (*crtc_disable)(struct drm_crtc *crtc);
 453         void (*off)(struct drm_crtc *crtc);
 454         void (*write_eld)(struct drm_connector *connector,
 455                           struct drm_crtc *crtc,
 456                           struct drm_display_mode *mode);
 457         void (*fdi_link_train)(struct drm_crtc *crtc);
 458         void (*init_clock_gating)(struct drm_device *dev);
 459         int (*queue_flip)(struct drm_device *dev, struct drm_crtc *crtc,
 460                           struct drm_framebuffer *fb,
 461                           struct drm_i915_gem_object *obj,
 462                           struct intel_engine_cs *ring,
 463                           uint32_t flags);
 464         void (*update_primary_plane)(struct drm_crtc *crtc,
 465                                      struct drm_framebuffer *fb,
 466                                      int x, int y);
 467         void (*hpd_irq_setup)(struct drm_device *dev);
 468         /* clock updates for mode set */
 469         /* cursor updates */
 470         /* render clock increase/decrease */
 471         /* display clock increase/decrease */
 472         /* pll clock increase/decrease */
 473
 474         int (*setup_backlight)(struct intel_connector *connector);
 475         uint32_t (*get_backlight)(struct intel_connector *connector);
 476         void (*set_backlight)(struct intel_connector *connector,
 477                               uint32_t level);
 478         void (*disable_backlight)(struct intel_connector *connector);
 479         void (*enable_backlight)(struct intel_connector *connector);
 480 };
 481
 482 struct intel_uncore_funcs {
 483         void (*force_wake_get)(struct drm_i915_private *dev_priv,
 484                                                         int fw_engine);
 485         void (*force_wake_put)(struct drm_i915_private *dev_priv,
 486                                                         int fw_engine);
 487
 488         uint8_t  (*mmio_readb)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 489         uint16_t (*mmio_readw)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 490         uint32_t (*mmio_readl)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 491         uint64_t (*mmio_readq)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 492
 493         void (*mmio_writeb)(struct drm_i915_private *dev_priv, off_t offset,
 494                                 uint8_t val, bool trace);
 495         void (*mmio_writew)(struct drm_i915_private *dev_priv, off_t offset,
 496                                 uint16_t val, bool trace);
 497         void (*mmio_writel)(struct drm_i915_private *dev_priv, off_t offset,
 498                                 uint32_t val, bool trace);
 499         void (*mmio_writeq)(struct drm_i915_private *dev_priv, off_t offset,
 500                                 uint64_t val, bool trace);
 501 };
 502
 503 struct intel_uncore {
 504         spinlock_t lock; /** lock is also taken in irq contexts. */
 505
 506         struct intel_uncore_funcs funcs;
 507
 508         unsigned fifo_count;
 509         unsigned forcewake_count;
 510
 511         unsigned fw_rendercount;
 512         unsigned fw_mediacount;
 513
 514         struct timer_list force_wake_timer;
 515 };
 516
 517 #define DEV_INFO_FOR_EACH_FLAG(func, sep) \
 518         func(is_mobile) sep \
 519         func(is_i85x) sep \
 520         func(is_i915g) sep \
 521         func(is_i945gm) sep \
 522         func(is_g33) sep \
 523         func(need_gfx_hws) sep \
 524         func(is_g4x) sep \
 525         func(is_pineview) sep \
 526         func(is_broadwater) sep \
 527         func(is_crestline) sep \
 528         func(is_ivybridge) sep \
 529         func(is_valleyview) sep \
 530         func(is_haswell) sep \
 531         func(is_preliminary) sep \
 532         func(has_fbc) sep \
 533         func(has_pipe_cxsr) sep \
 534         func(has_hotplug) sep \
 535         func(cursor_needs_physical) sep \
 536         func(has_overlay) sep \
 537         func(overlay_needs_physical) sep \
 538         func(supports_tv) sep \
 539         func(has_llc) sep \
 540         func(has_ddi) sep \
 541         func(has_fpga_dbg)
 542
 543 #define DEFINE_FLAG(name) u8 name:1
 544 #define SEP_SEMICOLON ;
 545
 546 struct intel_device_info {
 547         u32 display_mmio_offset;
 548         u8 num_pipes:3;
 549         u8 num_sprites[I915_MAX_PIPES];
 550         u8 gen;
 551         u8 ring_mask; /* Rings supported by the HW */
 552         DEV_INFO_FOR_EACH_FLAG(DEFINE_FLAG, SEP_SEMICOLON);
 553         /* Register offsets for the various display pipes and transcoders */
 554         int pipe_offsets[I915_MAX_TRANSCODERS];
 555         int trans_offsets[I915_MAX_TRANSCODERS];
 556         int palette_offsets[I915_MAX_PIPES];
 557         int cursor_offsets[I915_MAX_PIPES];
 558 };
 559
 560 #undef DEFINE_FLAG
 561 #undef SEP_SEMICOLON
 562
 563 enum i915_cache_level {
 564         I915_CACHE_NONE = 0,
 565         I915_CACHE_LLC, /* also used for snoopable memory on non-LLC */
 566         I915_CACHE_L3_LLC, /* gen7+, L3 sits between the domain specifc
 567                               caches, eg sampler/render caches, and the
 568                               large Last-Level-Cache. LLC is coherent with
 569                               the CPU, but L3 is only visible to the GPU. */
 570         I915_CACHE_WT, /* hsw:gt3e WriteThrough for scanouts */
 571 };
 572
 573 struct i915_ctx_hang_stats {
 574         /* This context had batch pending when hang was declared */
 575         unsigned batch_pending;
 576
 577         /* This context had batch active when hang was declared */
 578         unsigned batch_active;
 579
 580         /* Time when this context was last blamed for a GPU reset */
 581         unsigned long guilty_ts;
 582
 583         /* This context is banned to submit more work */
 584         bool banned;
 585 };
 586
 587 /* This must match up with the value previously used for execbuf2.rsvd1. */
 588 #define DEFAULT_CONTEXT_HANDLE 0
 589 /**
 590  * struct intel_context - as the name implies, represents a context.
 591  * @ref: reference count.
 592  * @user_handle: userspace tracking identity for this context.
 593  * @remap_slice: l3 row remapping information.
 594  * @file_priv: filp associated with this context (NULL for global default
 595  *             context).
 596  * @hang_stats: information about the role of this context in possible GPU
 597  *              hangs.
 598  * @vm: virtual memory space used by this context.
 599  * @legacy_hw_ctx: render context backing object and whether it is correctly
 600  *                initialized (legacy ring submission mechanism only).
 601  * @link: link in the global list of contexts.
 602  *
 603  * Contexts are memory images used by the hardware to store copies of their
 604  * internal state.
 605  */
 606 struct intel_context {
 607         struct kref ref;
 608         int user_handle;
 609         uint8_t remap_slice;
 610         struct drm_i915_file_private *file_priv;
 611         struct i915_ctx_hang_stats hang_stats;
 612         struct i915_address_space *vm;
 613
 614         struct {
 615                 struct drm_i915_gem_object *rcs_state;
 616                 bool initialized;
 617         } legacy_hw_ctx;
 618
 619         struct list_head link;
 620 };
 621
 622 struct i915_fbc {
 623         unsigned long size;
 624         unsigned threshold;
 625         unsigned int fb_id;
 626         enum plane plane;
 627         int y;
 628
 629         struct drm_mm_node compressed_fb;
 630         struct drm_mm_node *compressed_llb;
 631
 632         struct intel_fbc_work {
 633                 struct delayed_work work;
 634                 struct drm_crtc *crtc;
 635                 struct drm_framebuffer *fb;
 636         } *fbc_work;
 637
 638         enum no_fbc_reason {
 639                 FBC_OK, /* FBC is enabled */
 640                 FBC_UNSUPPORTED, /* FBC is not supported by this chipset */
 641                 FBC_NO_OUTPUT, /* no outputs enabled to compress */
 642                 FBC_STOLEN_TOO_SMALL, /* not enough space for buffers */
 643                 FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
 644                 FBC_MODE_TOO_LARGE, /* mode too large for compression */
 645                 FBC_BAD_PLANE, /* fbc not supported on plane */
 646                 FBC_NOT_TILED, /* buffer not tiled */
 647                 FBC_MULTIPLE_PIPES, /* more than one pipe active */
 648                 FBC_MODULE_PARAM,
 649                 FBC_CHIP_DEFAULT, /* disabled by default on this chip */
 650         } no_fbc_reason;
 651 };
 652
 653 struct i915_drrs {
 654         struct intel_connector *connector;
 655 };
 656
 657 struct i915_psr {
 658         bool sink_support;
 659         bool source_ok;
 660         bool setup_done;
 661         bool enabled;
 662         bool active;
 663         struct delayed_work work;
 664 };
 665
 666 enum intel_pch {
 667         PCH_NONE = 0,   /* No PCH present */
 668         PCH_IBX,        /* Ibexpeak PCH */
 669         PCH_CPT,        /* Cougarpoint PCH */
 670         PCH_LPT,        /* Lynxpoint PCH */
 671         PCH_NOP,
 672 };
 673
 674 enum intel_sbi_destination {
 675         SBI_ICLK,
 676         SBI_MPHY,
 677 };
 678
 679 #define QUIRK_PIPEA_FORCE (1<<0)
 680 #define QUIRK_LVDS_SSC_DISABLE (1<<1)
 681 #define QUIRK_INVERT_BRIGHTNESS (1<<2)
 682
 683 struct intel_fbdev;
 684 struct intel_fbc_work;
 685
 686 struct intel_gmbus {
 687         struct i2c_adapter adapter;
 688         u32 force_bit;
 689         u32 reg0;
 690         u32 gpio_reg;
 691         struct i2c_algo_bit_data bit_algo;
 692         struct drm_i915_private *dev_priv;
 693 };
 694
 695 struct i915_suspend_saved_registers {
 696         u8 saveLBB;
 697         u32 saveDSPACNTR;
 698         u32 saveDSPBCNTR;
 699         u32 saveDSPARB;
 700         u32 savePIPEACONF;
 701         u32 savePIPEBCONF;
 702         u32 savePIPEASRC;
 703         u32 savePIPEBSRC;
 704         u32 saveFPA0;
 705         u32 saveFPA1;
 706         u32 saveDPLL_A;
 707         u32 saveDPLL_A_MD;
 708         u32 saveHTOTAL_A;
 709         u32 saveHBLANK_A;
 710         u32 saveHSYNC_A;
 711         u32 saveVTOTAL_A;
 712         u32 saveVBLANK_A;
 713         u32 saveVSYNC_A;
 714         u32 saveBCLRPAT_A;
 715         u32 saveTRANSACONF;
 716         u32 saveTRANS_HTOTAL_A;
 717         u32 saveTRANS_HBLANK_A;
 718         u32 saveTRANS_HSYNC_A;
 719         u32 saveTRANS_VTOTAL_A;
 720         u32 saveTRANS_VBLANK_A;
 721         u32 saveTRANS_VSYNC_A;
 722         u32 savePIPEASTAT;
 723         u32 saveDSPASTRIDE;
 724         u32 saveDSPASIZE;
 725         u32 saveDSPAPOS;
 726         u32 saveDSPAADDR;
 727         u32 saveDSPASURF;
 728         u32 saveDSPATILEOFF;
 729         u32 savePFIT_PGM_RATIOS;
 730         u32 saveBLC_HIST_CTL;
 731         u32 saveBLC_PWM_CTL;
 732         u32 saveBLC_PWM_CTL2;
 733         u32 saveBLC_HIST_CTL_B;
 734         u32 saveBLC_CPU_PWM_CTL;
 735         u32 saveBLC_CPU_PWM_CTL2;
 736         u32 saveFPB0;
 737         u32 saveFPB1;
 738         u32 saveDPLL_B;
 739         u32 saveDPLL_B_MD;
 740         u32 saveHTOTAL_B;
 741         u32 saveHBLANK_B;
 742         u32 saveHSYNC_B;
 743         u32 saveVTOTAL_B;
 744         u32 saveVBLANK_B;
 745         u32 saveVSYNC_B;
 746         u32 saveBCLRPAT_B;
 747         u32 saveTRANSBCONF;
 748         u32 saveTRANS_HTOTAL_B;
 749         u32 saveTRANS_HBLANK_B;
 750         u32 saveTRANS_HSYNC_B;
 751         u32 saveTRANS_VTOTAL_B;
 752         u32 saveTRANS_VBLANK_B;
 753         u32 saveTRANS_VSYNC_B;
 754         u32 savePIPEBSTAT;
 755         u32 saveDSPBSTRIDE;
 756         u32 saveDSPBSIZE;
 757         u32 saveDSPBPOS;
 758         u32 saveDSPBADDR;
 759         u32 saveDSPBSURF;
 760         u32 saveDSPBTILEOFF;
 761         u32 saveVGA0;
 762         u32 saveVGA1;
 763         u32 saveVGA_PD;
 764         u32 saveVGACNTRL;
 765         u32 saveADPA;
 766         u32 saveLVDS;
 767         u32 savePP_ON_DELAYS;
 768         u32 savePP_OFF_DELAYS;
 769         u32 saveDVOA;
 770         u32 saveDVOB;
 771         u32 saveDVOC;
 772         u32 savePP_ON;
 773         u32 savePP_OFF;
 774         u32 savePP_CONTROL;
 775         u32 savePP_DIVISOR;
 776         u32 savePFIT_CONTROL;
 777         u32 save_palette_a[256];
 778         u32 save_palette_b[256];
 779         u32 saveFBC_CONTROL;
 780         u32 saveIER;
 781         u32 saveIIR;
 782         u32 saveIMR;
 783         u32 saveDEIER;
 784         u32 saveDEIMR;
 785         u32 saveGTIER;
 786         u32 saveGTIMR;
 787         u32 saveFDI_RXA_IMR;
 788         u32 saveFDI_RXB_IMR;
 789         u32 saveCACHE_MODE_0;
 790         u32 saveMI_ARB_STATE;
 791         u32 saveSWF0[16];
 792         u32 saveSWF1[16];
 793         u32 saveSWF2[3];
 794         u8 saveMSR;
 795         u8 saveSR[8];
 796         u8 saveGR[25];
 797         u8 saveAR_INDEX;
 798         u8 saveAR[21];
 799         u8 saveDACMASK;
 800         u8 saveCR[37];
 801         uint64_t saveFENCE[I915_MAX_NUM_FENCES];
 802         u32 saveCURACNTR;
 803         u32 saveCURAPOS;
 804         u32 saveCURABASE;
 805         u32 saveCURBCNTR;
 806         u32 saveCURBPOS;
 807         u32 saveCURBBASE;
 808         u32 saveCURSIZE;
 809         u32 saveDP_B;
 810         u32 saveDP_C;
 811         u32 saveDP_D;
 812         u32 savePIPEA_GMCH_DATA_M;
 813         u32 savePIPEB_GMCH_DATA_M;
 814         u32 savePIPEA_GMCH_DATA_N;
 815         u32 savePIPEB_GMCH_DATA_N;
 816         u32 savePIPEA_DP_LINK_M;
 817         u32 savePIPEB_DP_LINK_M;
 818         u32 savePIPEA_DP_LINK_N;
 819         u32 savePIPEB_DP_LINK_N;
 820         u32 saveFDI_RXA_CTL;
 821         u32 saveFDI_TXA_CTL;
 822         u32 saveFDI_RXB_CTL;
 823         u32 saveFDI_TXB_CTL;
 824         u32 savePFA_CTL_1;
 825         u32 savePFB_CTL_1;
 826         u32 savePFA_WIN_SZ;
 827         u32 savePFB_WIN_SZ;
 828         u32 savePFA_WIN_POS;
 829         u32 savePFB_WIN_POS;
 830         u32 savePCH_DREF_CONTROL;
 831         u32 saveDISP_ARB_CTL;
 832         u32 savePIPEA_DATA_M1;
 833         u32 savePIPEA_DATA_N1;
 834         u32 savePIPEA_LINK_M1;
 835         u32 savePIPEA_LINK_N1;
 836         u32 savePIPEB_DATA_M1;
 837         u32 savePIPEB_DATA_N1;
 838         u32 savePIPEB_LINK_M1;
 839         u32 savePIPEB_LINK_N1;
 840         u32 saveMCHBAR_RENDER_STANDBY;
 841         u32 savePCH_PORT_HOTPLUG;
 842 };
 843
 844 struct vlv_s0ix_state {
 845         /* GAM */
 846         u32 wr_watermark;
 847         u32 gfx_prio_ctrl;
 848         u32 arb_mode;
 849         u32 gfx_pend_tlb0;
 850         u32 gfx_pend_tlb1;
 851         u32 lra_limits[GEN7_LRA_LIMITS_REG_NUM];
 852         u32 media_max_req_count;
 853         u32 gfx_max_req_count;
 854         u32 render_hwsp;
 855         u32 ecochk;
 856         u32 bsd_hwsp;
 857         u32 blt_hwsp;
 858         u32 tlb_rd_addr;
 859
 860         /* MBC */
 861         u32 g3dctl;
 862         u32 gsckgctl;
 863         u32 mbctl;
 864
 865         /* GCP */
 866         u32 ucgctl1;
 867         u32 ucgctl3;
 868         u32 rcgctl1;
 869         u32 rcgctl2;
 870         u32 rstctl;
 871         u32 misccpctl;
 872
 873         /* GPM */
 874         u32 gfxpause;
 875         u32 rpdeuhwtc;
 876         u32 rpdeuc;
 877         u32 ecobus;
 878         u32 pwrdwnupctl;
 879         u32 rp_down_timeout;
 880         u32 rp_deucsw;
 881         u32 rcubmabdtmr;
 882         u32 rcedata;
 883         u32 spare2gh;
 884
 885         /* Display 1 CZ domain */
 886         u32 gt_imr;
 887         u32 gt_ier;
 888         u32 pm_imr;
 889         u32 pm_ier;
 890         u32 gt_scratch[GEN7_GT_SCRATCH_REG_NUM];
 891
 892         /* GT SA CZ domain */
 893         u32 tilectl;
 894         u32 gt_fifoctl;
 895         u32 gtlc_wake_ctrl;
 896         u32 gtlc_survive;
 897         u32 pmwgicz;
 898
 899         /* Display 2 CZ domain */
 900         u32 gu_ctl0;
 901         u32 gu_ctl1;
 902         u32 clock_gate_dis2;
 903 };
 904
 905 struct intel_rps_ei {
 906         u32 cz_clock;
 907         u32 render_c0;
 908         u32 media_c0;
 909 };
 910
 911 struct intel_gen6_power_mgmt {
 912         /* work and pm_iir are protected by dev_priv->irq_lock */
 913         struct work_struct work;
 914         u32 pm_iir;
 915
 916         /* Frequencies are stored in potentially platform dependent multiples.
 917          * In other words, *_freq needs to be multiplied by X to be interesting.
 918          * Soft limits are those which are used for the dynamic reclocking done
 919          * by the driver (raise frequencies under heavy loads, and lower for
 920          * lighter loads). Hard limits are those imposed by the hardware.
 921          *
 922          * A distinction is made for overclocking, which is never enabled by
 923          * default, and is considered to be above the hard limit if it's
 924          * possible at all.
 925          */
 926         u8 cur_freq;            /* Current frequency (cached, may not == HW) */
 927         u8 min_freq_softlimit;  /* Minimum frequency permitted by the driver */
 928         u8 max_freq_softlimit;  /* Max frequency permitted by the driver */
 929         u8 max_freq;            /* Maximum frequency, RP0 if not overclocking */
 930         u8 min_freq;            /* AKA RPn. Minimum frequency */
 931         u8 efficient_freq;      /* AKA RPe. Pre-determined balanced frequency */
 932         u8 rp1_freq;            /* "less than" RP0 power/freqency */
 933         u8 rp0_freq;            /* Non-overclocked max frequency. */
 934
 935         u32 ei_interrupt_count;
 936
 937         int last_adj;
 938         enum { LOW_POWER, BETWEEN, HIGH_POWER } power;
 939
 940         bool enabled;
 941         struct delayed_work delayed_resume_work;
 942
 943         /* manual wa residency calculations */
 944         struct intel_rps_ei up_ei, down_ei;
 945
 946         /*
 947          * Protects RPS/RC6 register access and PCU communication.
 948          * Must be taken after struct_mutex if nested.
 949          */
 950         struct mutex hw_lock;
 951 };
 952
 953 /* defined intel_pm.c */
 954 extern spinlock_t mchdev_lock;
 955
 956 struct intel_ilk_power_mgmt {
 957         u8 cur_delay;
 958         u8 min_delay;
 959         u8 max_delay;
 960         u8 fmax;
 961         u8 fstart;
 962
 963         u64 last_count1;
 964         unsigned long last_time1;
 965         unsigned long chipset_power;
 966         u64 last_count2;
 967         struct timespec last_time2;
 968         unsigned long gfx_power;
 969         u8 corr;
 970
 971         int c_m;
 972         int r_t;
 973
 974         struct drm_i915_gem_object *pwrctx;
 975         struct drm_i915_gem_object *renderctx;
 976 };
 977
 978 struct drm_i915_private;
 979 struct i915_power_well;
 980
 981 struct i915_power_well_ops {
 982         /*
 983          * Synchronize the well's hw state to match the current sw state, for
 984          * example enable/disable it based on the current refcount. Called
 985          * during driver init and resume time, possibly after first calling
 986          * the enable/disable handlers.
 987          */
 988         void (*sync_hw)(struct drm_i915_private *dev_priv,
 989                         struct i915_power_well *power_well);
 990         /*
 991          * Enable the well and resources that depend on it (for example
 992          * interrupts located on the well). Called after the 0->1 refcount
 993          * transition.
 994          */
 995         void (*enable)(struct drm_i915_private *dev_priv,
 996                        struct i915_power_well *power_well);
 997         /*
 998          * Disable the well and resources that depend on it. Called after
 999          * the 1->0 refcount transition.
1000          */
1001         void (*disable)(struct drm_i915_private *dev_priv,
1002                         struct i915_power_well *power_well);
1003         /* Returns the hw enabled state. */
1004         bool (*is_enabled)(struct drm_i915_private *dev_priv,
1005                            struct i915_power_well *power_well);
1006 };
1007
1008 /* Power well structure for haswell */
1009 struct i915_power_well {
1010         const char *name;
1011         bool always_on;
1012         /* power well enable/disable usage count */
1013         int count;
1014         /* cached hw enabled state */
1015         bool hw_enabled;
1016         unsigned long domains;
1017         unsigned long data;
1018         const struct i915_power_well_ops *ops;
1019 };
1020
1021 struct i915_power_domains {
1022         /*
1023          * Power wells needed for initialization at driver init and suspend
1024          * time are on. They are kept on until after the first modeset.
1025          */
1026         bool init_power_on;
1027         bool initializing;
1028         int power_well_count;
1029
1030         struct mutex lock;
1031         int domain_use_count[POWER_DOMAIN_NUM];
1032         struct i915_power_well *power_wells;
1033 };
1034
1035 struct i915_dri1_state {
1036         unsigned allow_batchbuffer : 1;
1037         u32 __iomem *gfx_hws_cpu_addr;
1038
1039         unsigned int cpp;
1040         int back_offset;
1041         int front_offset;
1042         int current_page;
1043         int page_flipping;
1044
1045         uint32_t counter;
1046 };
1047
1048 struct i915_ums_state {
1049         /**
1050          * Flag if the X Server, and thus DRM, is not currently in
1051          * control of the device.
1052          *
1053          * This is set between LeaveVT and EnterVT.  It needs to be
1054          * replaced with a semaphore.  It also needs to be
1055          * transitioned away from for kernel modesetting.
1056          */
1057         int mm_suspended;
1058 };
1059
1060 #define MAX_L3_SLICES 2
1061 struct intel_l3_parity {
1062         u32 *remap_info[MAX_L3_SLICES];
1063         struct work_struct error_work;
1064         int which_slice;
1065 };
1066
1067 struct i915_gem_mm {
1068         /** Memory allocator for GTT stolen memory */
1069         struct drm_mm stolen;
1070         /** List of all objects in gtt_space. Used to restore gtt
1071          * mappings on resume */
1072         struct list_head bound_list;
1073         /**
1074          * List of objects which are not bound to the GTT (thus
1075          * are idle and not used by the GPU) but still have
1076          * (presumably uncached) pages still attached.
1077          */
1078         struct list_head unbound_list;
1079
1080         /** Usable portion of the GTT for GEM */
1081         unsigned long stolen_base; /* limited to low memory (32-bit) */
1082
1083         /** PPGTT used for aliasing the PPGTT with the GTT */
1084         struct i915_hw_ppgtt *aliasing_ppgtt;
1085
1086         struct notifier_block oom_notifier;
1087         struct shrinker shrinker;
1088         bool shrinker_no_lock_stealing;
1089
1090         /** LRU list of objects with fence regs on them. */
1091         struct list_head fence_list;
1092
1093         /**
1094          * We leave the user IRQ off as much as possible,
1095          * but this means that requests will finish and never
1096          * be retired once the system goes idle. Set a timer to
1097          * fire periodically while the ring is running. When it
1098          * fires, go retire requests.
1099          */
1100         struct delayed_work retire_work;
1101
1102         /**
1103          * When we detect an idle GPU, we want to turn on
1104          * powersaving features. So once we see that there
1105          * are no more requests outstanding and no more
1106          * arrive within a small period of time, we fire
1107          * off the idle_work.
1108          */
1109         struct delayed_work idle_work;
1110
1111         /**
1112          * Are we in a non-interruptible section of code like
1113          * modesetting?
1114          */
1115         bool interruptible;
1116
1117         /**
1118          * Is the GPU currently considered idle, or busy executing userspace
1119          * requests?  Whilst idle, we attempt to power down the hardware and
1120          * display clocks. In order to reduce the effect on performance, there
1121          * is a slight delay before we do so.
1122          */
1123         bool busy;
1124
1125         /* the indicator for dispatch video commands on two BSD rings */
1126         int bsd_ring_dispatch_index;
1127
1128         /** Bit 6 swizzling required for X tiling */
1129         uint32_t bit_6_swizzle_x;
1130         /** Bit 6 swizzling required for Y tiling */
1131         uint32_t bit_6_swizzle_y;
1132
1133         /* accounting, useful for userland debugging */
1134         spinlock_t object_stat_lock;
1135         size_t object_memory;
1136         u32 object_count;
1137 };
1138
1139 struct drm_i915_error_state_buf {
1140         unsigned bytes;
1141         unsigned size;
1142         int err;
1143         u8 *buf;
1144         loff_t start;
1145         loff_t pos;
1146 };
1147
1148 struct i915_error_state_file_priv {
1149         struct drm_device *dev;
1150         struct drm_i915_error_state *error;
1151 };
1152
1153 struct i915_gpu_error {
1154         /* For hangcheck timer */
1155 #define DRM_I915_HANGCHECK_PERIOD 1500 /* in ms */
1156 #define DRM_I915_HANGCHECK_JIFFIES msecs_to_jiffies(DRM_I915_HANGCHECK_PERIOD)
1157         /* Hang gpu twice in this window and your context gets banned */
1158 #define DRM_I915_CTX_BAN_PERIOD DIV_ROUND_UP(8*DRM_I915_HANGCHECK_PERIOD, 1000)
1159
1160         struct timer_list hangcheck_timer;
1161
1162         /* For reset and error_state handling. */
1163         spinlock_t lock;
1164         /* Protected by the above dev->gpu_error.lock. */
1165         struct drm_i915_error_state *first_error;
1166         struct work_struct work;
1167
1168
1169         unsigned long missed_irq_rings;
1170
1171         /**
1172          * State variable controlling the reset flow and count
1173          *
1174          * This is a counter which gets incremented when reset is triggered,
1175          * and again when reset has been handled. So odd values (lowest bit set)
1176          * means that reset is in progress and even values that
1177          * (reset_counter >> 1):th reset was successfully completed.
1178          *
1179          * If reset is not completed succesfully, the I915_WEDGE bit is
1180          * set meaning that hardware is terminally sour and there is no
1181          * recovery. All waiters on the reset_queue will be woken when
1182          * that happens.
1183          *
1184          * This counter is used by the wait_seqno code to notice that reset
1185          * event happened and it needs to restart the entire ioctl (since most
1186          * likely the seqno it waited for won't ever signal anytime soon).
1187          *
1188          * This is important for lock-free wait paths, where no contended lock
1189          * naturally enforces the correct ordering between the bail-out of the
1190          * waiter and the gpu reset work code.
1191          */
1192         atomic_t reset_counter;
1193
1194 #define I915_RESET_IN_PROGRESS_FLAG     1
1195 #define I915_WEDGED                     (1 << 31)
1196
1197         /**
1198          * Waitqueue to signal when the reset has completed. Used by clients
1199          * that wait for dev_priv->mm.wedged to settle.
1200          */
1201         wait_queue_head_t reset_queue;
1202
1203         /* Userspace knobs for gpu hang simulation;
1204          * combines both a ring mask, and extra flags
1205          */
1206         u32 stop_rings;
1207 #define I915_STOP_RING_ALLOW_BAN       (1 << 31)
1208 #define I915_STOP_RING_ALLOW_WARN      (1 << 30)
1209
1210         /* For missed irq/seqno simulation. */
1211         unsigned int test_irq_rings;
1212 };
1213
1214 enum modeset_restore {
1215         MODESET_ON_LID_OPEN,
1216         MODESET_DONE,
1217         MODESET_SUSPENDED,
1218 };
1219
1220 struct ddi_vbt_port_info {
1221         uint8_t hdmi_level_shift;
1222
1223         uint8_t supports_dvi:1;
1224         uint8_t supports_hdmi:1;
1225         uint8_t supports_dp:1;
1226 };
1227
1228 enum drrs_support_type {
1229         DRRS_NOT_SUPPORTED = 0,
1230         STATIC_DRRS_SUPPORT = 1,
1231         SEAMLESS_DRRS_SUPPORT = 2
1232 };
1233
1234 struct intel_vbt_data {
1235         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
1236         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
1237
1238         /* Feature bits */
1239         unsigned int int_tv_support:1;
1240         unsigned int lvds_dither:1;
1241         unsigned int lvds_vbt:1;
1242         unsigned int int_crt_support:1;
1243         unsigned int lvds_use_ssc:1;
1244         unsigned int display_clock_mode:1;
1245         unsigned int fdi_rx_polarity_inverted:1;
1246         unsigned int has_mipi:1;
1247         int lvds_ssc_freq;
1248         unsigned int bios_lvds_val; /* initial [PCH_]LVDS reg val in VBIOS */
1249
1250         enum drrs_support_type drrs_type;
1251
1252         /* eDP */
1253         int edp_rate;
1254         int edp_lanes;
1255         int edp_preemphasis;
1256         int edp_vswing;
1257         bool edp_initialized;
1258         bool edp_support;
1259         int edp_bpp;
1260         struct edp_power_seq edp_pps;
1261
1262         struct {
1263                 u16 pwm_freq_hz;
1264                 bool present;
1265                 bool active_low_pwm;
1266         } backlight;
1267
1268         /* MIPI DSI */
1269         struct {
1270                 u16 port;
1271                 u16 panel_id;
1272                 struct mipi_config *config;
1273                 struct mipi_pps_data *pps;
1274                 u8 seq_version;
1275                 u32 size;
1276                 u8 *data;
1277                 u8 *sequence[MIPI_SEQ_MAX];
1278         } dsi;
1279
1280         int crt_ddc_pin;
1281
1282         int child_dev_num;
1283         union child_device_config *child_dev;
1284
1285         struct ddi_vbt_port_info ddi_port_info[I915_MAX_PORTS];
1286 };
1287
1288 enum intel_ddb_partitioning {
1289         INTEL_DDB_PART_1_2,
1290         INTEL_DDB_PART_5_6, /* IVB+ */
1291 };
1292
1293 struct intel_wm_level {
1294         bool enable;
1295         uint32_t pri_val;
1296         uint32_t spr_val;
1297         uint32_t cur_val;
1298         uint32_t fbc_val;
1299 };
1300
1301 struct ilk_wm_values {
1302         uint32_t wm_pipe[3];
1303         uint32_t wm_lp[3];
1304         uint32_t wm_lp_spr[3];
1305         uint32_t wm_linetime[3];
1306         bool enable_fbc_wm;
1307         enum intel_ddb_partitioning partitioning;
1308 };
1309
1310 /*
1311  * This struct helps tracking the state needed for runtime PM, which puts the
1312  * device in PCI D3 state. Notice that when this happens, nothing on the
1313  * graphics device works, even register access, so we don't get interrupts nor
1314  * anything else.
1315  *
1316  * Every piece of our code that needs to actually touch the hardware needs to
1317  * either call intel_runtime_pm_get or call intel_display_power_get with the
1318  * appropriate power domain.
1319  *
1320  * Our driver uses the autosuspend delay feature, which means we'll only really
1321  * suspend if we stay with zero refcount for a certain amount of time. The
1322  * default value is currently very conservative (see intel_init_runtime_pm), but
1323  * it can be changed with the standard runtime PM files from sysfs.
1324  *
1325  * The irqs_disabled variable becomes true exactly after we disable the IRQs and
1326  * goes back to false exactly before we reenable the IRQs. We use this variable
1327  * to check if someone is trying to enable/disable IRQs while they're supposed
1328  * to be disabled. This shouldn't happen and we'll print some error messages in
1329  * case it happens.
1330  *
1331  * For more, read the Documentation/power/runtime_pm.txt.
1332  */
1333 struct i915_runtime_pm {
1334         bool suspended;
1335         bool irqs_disabled;
1336 };
1337
1338 enum intel_pipe_crc_source {
1339         INTEL_PIPE_CRC_SOURCE_NONE,
1340         INTEL_PIPE_CRC_SOURCE_PLANE1,
1341         INTEL_PIPE_CRC_SOURCE_PLANE2,
1342         INTEL_PIPE_CRC_SOURCE_PF,
1343         INTEL_PIPE_CRC_SOURCE_PIPE,
1344         /* TV/DP on pre-gen5/vlv can't use the pipe source. */
1345         INTEL_PIPE_CRC_SOURCE_TV,
1346         INTEL_PIPE_CRC_SOURCE_DP_B,
1347         INTEL_PIPE_CRC_SOURCE_DP_C,
1348         INTEL_PIPE_CRC_SOURCE_DP_D,
1349         INTEL_PIPE_CRC_SOURCE_AUTO,
1350         INTEL_PIPE_CRC_SOURCE_MAX,
1351 };
1352
1353 struct intel_pipe_crc_entry {
1354         uint32_t frame;
1355         uint32_t crc[5];
1356 };
1357
1358 #define INTEL_PIPE_CRC_ENTRIES_NR       128
1359 struct intel_pipe_crc {
1360         spinlock_t lock;
1361         bool opened;            /* exclusive access to the result file */
1362         struct intel_pipe_crc_entry *entries;
1363         enum intel_pipe_crc_source source;
1364         int head, tail;
1365         wait_queue_head_t wq;
1366 };
1367
1368 struct i915_frontbuffer_tracking {
1369         struct mutex lock;
1370
1371         /*
1372          * Tracking bits for delayed frontbuffer flushing du to gpu activity or
1373          * scheduled flips.
1374          */
1375         unsigned busy_bits;
1376         unsigned flip_bits;
1377 };
1378
1379 struct drm_i915_private {
1380         struct drm_device *dev;
1381         struct kmem_cache *slab;
1382
1383         const struct intel_device_info info;
1384
1385         int relative_constants_mode;
1386
1387         void __iomem *regs;
1388
1389         struct intel_uncore uncore;
1390
1391         struct intel_gmbus gmbus[GMBUS_NUM_PORTS];
1392
1393
1394         /** gmbus_mutex protects against concurrent usage of the single hw gmbus
1395          * controller on different i2c buses. */
1396         struct mutex gmbus_mutex;
1397
1398         /**
1399          * Base address of the gmbus and gpio block.
1400          */
1401         uint32_t gpio_mmio_base;
1402
1403         /* MMIO base address for MIPI regs */
1404         uint32_t mipi_mmio_base;
1405
1406         wait_queue_head_t gmbus_wait_queue;
1407
1408         struct pci_dev *bridge_dev;
1409         struct intel_engine_cs ring[I915_NUM_RINGS];
1410         struct drm_i915_gem_object *semaphore_obj;
1411         uint32_t last_seqno, next_seqno;
1412
1413         drm_dma_handle_t *status_page_dmah;
1414         struct resource mch_res;
1415
1416         /* protects the irq masks */
1417         spinlock_t irq_lock;
1418
1419         /* protects the mmio flip data */
1420         spinlock_t mmio_flip_lock;
1421
1422         bool display_irqs_enabled;
1423
1424         /* To control wakeup latency, e.g. for irq-driven dp aux transfers. */
1425         struct pm_qos_request pm_qos;
1426
1427         /* DPIO indirect register protection */
1428         struct mutex dpio_lock;
1429
1430         /** Cached value of IMR to avoid reads in updating the bitfield */
1431         union {
1432                 u32 irq_mask;
1433                 u32 de_irq_mask[I915_MAX_PIPES];
1434         };
1435         u32 gt_irq_mask;
1436         u32 pm_irq_mask;
1437         u32 pm_rps_events;
1438         u32 pipestat_irq_mask[I915_MAX_PIPES];
1439
1440         struct work_struct hotplug_work;
1441         struct {
1442                 unsigned long hpd_last_jiffies;
1443                 int hpd_cnt;
1444                 enum {
1445                         HPD_ENABLED = 0,
1446                         HPD_DISABLED = 1,
1447                         HPD_MARK_DISABLED = 2
1448                 } hpd_mark;
1449         } hpd_stats[HPD_NUM_PINS];
1450         u32 hpd_event_bits;
1451         struct timer_list hotplug_reenable_timer;
1452
1453         struct i915_fbc fbc;
1454         struct i915_drrs drrs;
1455         struct intel_opregion opregion;
1456         struct intel_vbt_data vbt;
1457
1458         /* overlay */
1459         struct intel_overlay *overlay;
1460
1461         /* backlight registers and fields in struct intel_panel */
1462         spinlock_t backlight_lock;
1463
1464         /* LVDS info */
1465         bool no_aux_handshake;
1466
1467         struct drm_i915_fence_reg fence_regs[I915_MAX_NUM_FENCES]; /* assume 965 */
1468         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
1469         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
1470
1471         unsigned int fsb_freq, mem_freq, is_ddr3;
1472         unsigned int vlv_cdclk_freq;
1473
1474         /**
1475          * wq - Driver workqueue for GEM.
1476          *
1477          * NOTE: Work items scheduled here are not allowed to grab any modeset
1478          * locks, for otherwise the flushing done in the pageflip code will
1479          * result in deadlocks.
1480          */
1481         struct workqueue_struct *wq;
1482
1483         /* Display functions */
1484         struct drm_i915_display_funcs display;
1485
1486         /* PCH chipset type */
1487         enum intel_pch pch_type;
1488         unsigned short pch_id;
1489
1490         unsigned long quirks;
1491
1492         enum modeset_restore modeset_restore;
1493         struct mutex modeset_restore_lock;
1494
1495         struct list_head vm_list; /* Global list of all address spaces */
1496         struct i915_gtt gtt; /* VM representing the global address space */
1497
1498         struct i915_gem_mm mm;
1499 #if defined(CONFIG_MMU_NOTIFIER)
1500         DECLARE_HASHTABLE(mmu_notifiers, 7);
1501 #endif
1502
1503         /* Kernel Modesetting */
1504
1505         struct sdvo_device_mapping sdvo_mappings[2];
1506
1507         struct drm_crtc *plane_to_crtc_mapping[I915_MAX_PIPES];
1508         struct drm_crtc *pipe_to_crtc_mapping[I915_MAX_PIPES];
1509         wait_queue_head_t pending_flip_queue;
1510
1511 #ifdef CONFIG_DEBUG_FS
1512         struct intel_pipe_crc pipe_crc[I915_MAX_PIPES];
1513 #endif
1514
1515         int num_shared_dpll;
1516         struct intel_shared_dpll shared_dplls[I915_NUM_PLLS];
1517         int dpio_phy_iosf_port[I915_NUM_PHYS_VLV];
1518
1519         /* Reclocking support */
1520         bool render_reclock_avail;
1521         bool lvds_downclock_avail;
1522         /* indicates the reduced downclock for LVDS*/
1523         int lvds_downclock;
1524
1525         struct i915_frontbuffer_tracking fb_tracking;
1526
1527         u16 orig_clock;
1528
1529         bool mchbar_need_disable;
1530
1531         struct intel_l3_parity l3_parity;
1532
1533         /* Cannot be determined by PCIID. You must always read a register. */
1534         size_t ellc_size;
1535
1536         /* gen6+ rps state */
1537         struct intel_gen6_power_mgmt rps;
1538
1539         /* ilk-only ips/rps state. Everything in here is protected by the global
1540          * mchdev_lock in intel_pm.c */
1541         struct intel_ilk_power_mgmt ips;
1542
1543         struct i915_power_domains power_domains;
1544
1545         struct i915_psr psr;
1546
1547         struct i915_gpu_error gpu_error;
1548
1549         struct drm_i915_gem_object *vlv_pctx;
1550
1551 #ifdef CONFIG_DRM_I915_FBDEV
1552         /* list of fbdev register on this device */
1553         struct intel_fbdev *fbdev;
1554 #endif
1555
1556         /*
1557          * The console may be contended at resume, but we don't
1558          * want it to block on it.
1559          */
1560         struct work_struct console_resume_work;
1561
1562         struct drm_property *broadcast_rgb_property;
1563         struct drm_property *force_audio_property;
1564
1565         uint32_t hw_context_size;
1566         struct list_head context_list;
1567
1568         u32 fdi_rx_config;
1569
1570         u32 suspend_count;
1571         struct i915_suspend_saved_registers regfile;
1572         struct vlv_s0ix_state vlv_s0ix_state;
1573
1574         struct {
1575                 /*
1576                  * Raw watermark latency values:
1577                  * in 0.1us units for WM0,
1578                  * in 0.5us units for WM1+.
1579                  */
1580                 /* primary */
1581                 uint16_t pri_latency[5];
1582                 /* sprite */
1583                 uint16_t spr_latency[5];
1584                 /* cursor */
1585                 uint16_t cur_latency[5];
1586
1587                 /* current hardware state */
1588                 struct ilk_wm_values hw;
1589         } wm;
1590
1591         struct i915_runtime_pm pm;
1592
1593         struct intel_digital_port *hpd_irq_port[I915_MAX_PORTS];
1594         u32 long_hpd_port_mask;
1595         u32 short_hpd_port_mask;
1596         struct work_struct dig_port_work;
1597
1598         /*
1599          * if we get a HPD irq from DP and a HPD irq from non-DP
1600          * the non-DP HPD could block the workqueue on a mode config
1601          * mutex getting, that userspace may have taken. However
1602          * userspace is waiting on the DP workqueue to run which is
1603          * blocked behind the non-DP one.
1604          */
1605         struct workqueue_struct *dp_wq;
1606
1607         /* Old dri1 support infrastructure, beware the dragons ya fools entering
1608          * here! */
1609         struct i915_dri1_state dri1;
1610         /* Old ums support infrastructure, same warning applies. */
1611         struct i915_ums_state ums;
1612
1613         /*
1614          * NOTE: This is the dri1/ums dungeon, don't add stuff here. Your patch
1615          * will be rejected. Instead look for a better place.
1616          */
1617 };
1618
1619 static inline struct drm_i915_private *to_i915(const struct drm_device *dev)
1620 {
1621         return dev->dev_private;
1622 }
1623
1624 /* Iterate over initialised rings */
1625 #define for_each_ring(ring__, dev_priv__, i__) \
1626         for ((i__) = 0; (i__) < I915_NUM_RINGS; (i__)++) \
1627                 if (((ring__) = &(dev_priv__)->ring[(i__)]), intel_ring_initialized((ring__)))
1628
1629 enum hdmi_force_audio {
1630         HDMI_AUDIO_OFF_DVI = -2,        /* no aux data for HDMI-DVI converter */
1631         HDMI_AUDIO_OFF,                 /* force turn off HDMI audio */
1632         HDMI_AUDIO_AUTO,                /* trust EDID */
1633         HDMI_AUDIO_ON,                  /* force turn on HDMI audio */
1634 };
1635
1636 #define I915_GTT_OFFSET_NONE ((u32)-1)
1637
1638 struct drm_i915_gem_object_ops {
1639         /* Interface between the GEM object and its backing storage.
1640          * get_pages() is called once prior to the use of the associated set
1641          * of pages before to binding them into the GTT, and put_pages() is
1642          * called after we no longer need them. As we expect there to be
1643          * associated cost with migrating pages between the backing storage
1644          * and making them available for the GPU (e.g. clflush), we may hold
1645          * onto the pages after they are no longer referenced by the GPU
1646          * in case they may be used again shortly (for example migrating the
1647          * pages to a different memory domain within the GTT). put_pages()
1648          * will therefore most likely be called when the object itself is
1649          * being released or under memory pressure (where we attempt to
1650          * reap pages for the shrinker).
1651          */
1652         int (*get_pages)(struct drm_i915_gem_object *);
1653         void (*put_pages)(struct drm_i915_gem_object *);
1654         int (*dmabuf_export)(struct drm_i915_gem_object *);
1655         void (*release)(struct drm_i915_gem_object *);
1656 };
1657
1658 /*
1659  * Frontbuffer tracking bits. Set in obj->frontbuffer_bits while a gem bo is
1660  * considered to be the frontbuffer for the given plane interface-vise. This
1661  * doesn't mean that the hw necessarily already scans it out, but that any
1662  * rendering (by the cpu or gpu) will land in the frontbuffer eventually.
1663  *
1664  * We have one bit per pipe and per scanout plane type.
1665  */
1666 #define INTEL_FRONTBUFFER_BITS_PER_PIPE 4
1667 #define INTEL_FRONTBUFFER_BITS \
1668         (INTEL_FRONTBUFFER_BITS_PER_PIPE * I915_MAX_PIPES)
1669 #define INTEL_FRONTBUFFER_PRIMARY(pipe) \
1670         (1 << (INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe)))
1671 #define INTEL_FRONTBUFFER_CURSOR(pipe) \
1672         (1 << (1 +(INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe))))
1673 #define INTEL_FRONTBUFFER_SPRITE(pipe) \
1674         (1 << (2 +(INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe))))
1675 #define INTEL_FRONTBUFFER_OVERLAY(pipe) \
1676         (1 << (3 +(INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe))))
1677 #define INTEL_FRONTBUFFER_ALL_MASK(pipe) \
1678         (0xf << (INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe)))
1679
1680 struct drm_i915_gem_object {
1681         struct drm_gem_object base;
1682
1683         const struct drm_i915_gem_object_ops *ops;
1684
1685         /** List of VMAs backed by this object */
1686         struct list_head vma_list;
1687
1688         /** Stolen memory for this object, instead of being backed by shmem. */
1689         struct drm_mm_node *stolen;
1690         struct list_head global_list;
1691
1692         struct list_head ring_list;
1693         /** Used in execbuf to temporarily hold a ref */
1694         struct list_head obj_exec_link;
1695
1696         /**
1697          * This is set if the object is on the active lists (has pending
1698          * rendering and so a non-zero seqno), and is not set if it i s on
1699          * inactive (ready to be unbound) list.
1700          */
1701         unsigned int active:1;
1702
1703         /**
1704          * This is set if the object has been written to since last bound
1705          * to the GTT
1706          */
1707         unsigned int dirty:1;
1708
1709         /**
1710          * Fence register bits (if any) for this object.  Will be set
1711          * as needed when mapped into the GTT.
1712          * Protected by dev->struct_mutex.
1713          */
1714         signed int fence_reg:I915_MAX_NUM_FENCE_BITS;
1715
1716         /**
1717          * Advice: are the backing pages purgeable?
1718          */
1719         unsigned int madv:2;
1720
1721         /**
1722          * Current tiling mode for the object.
1723          */
1724         unsigned int tiling_mode:2;
1725         /**
1726          * Whether the tiling parameters for the currently associated fence
1727          * register have changed. Note that for the purposes of tracking
1728          * tiling changes we also treat the unfenced register, the register
1729          * slot that the object occupies whilst it executes a fenced
1730          * command (such as BLT on gen2/3), as a "fence".
1731          */
1732         unsigned int fence_dirty:1;
1733
1734         /**
1735          * Is the object at the current location in the gtt mappable and
1736          * fenceable? Used to avoid costly recalculations.
1737          */
1738         unsigned int map_and_fenceable:1;
1739
1740         /**
1741          * Whether the current gtt mapping needs to be mappable (and isn't just
1742          * mappable by accident). Track pin and fault separate for a more
1743          * accurate mappable working set.
1744          */
1745         unsigned int fault_mappable:1;
1746         unsigned int pin_mappable:1;
1747         unsigned int pin_display:1;
1748
1749         /*
1750          * Is the object to be mapped as read-only to the GPU
1751          * Only honoured if hardware has relevant pte bit
1752          */
1753         unsigned long gt_ro:1;
1754
1755         /*
1756          * Is the GPU currently using a fence to access this buffer,
1757          */
1758         unsigned int pending_fenced_gpu_access:1;
1759         unsigned int fenced_gpu_access:1;
1760
1761         unsigned int cache_level:3;
1762
1763         unsigned int has_aliasing_ppgtt_mapping:1;
1764         unsigned int has_global_gtt_mapping:1;
1765         unsigned int has_dma_mapping:1;
1766
1767         unsigned int frontbuffer_bits:INTEL_FRONTBUFFER_BITS;
1768
1769         struct sg_table *pages;
1770         int pages_pin_count;
1771
1772         /* prime dma-buf support */
1773         void *dma_buf_vmapping;
1774         int vmapping_count;
1775
1776         struct intel_engine_cs *ring;
1777
1778         /** Breadcrumb of last rendering to the buffer. */
1779         uint32_t last_read_seqno;
1780         uint32_t last_write_seqno;
1781         /** Breadcrumb of last fenced GPU access to the buffer. */
1782         uint32_t last_fenced_seqno;
1783
1784         /** Current tiling stride for the object, if it's tiled. */
1785         uint32_t stride;
1786
1787         /** References from framebuffers, locks out tiling changes. */
1788         unsigned long framebuffer_references;
1789
1790         /** Record of address bit 17 of each page at last unbind. */
1791         unsigned long *bit_17;
1792
1793         /** User space pin count and filp owning the pin */
1794         unsigned long user_pin_count;
1795         struct drm_file *pin_filp;
1796
1797         /** for phy allocated objects */
1798         drm_dma_handle_t *phys_handle;
1799
1800         union {
1801                 struct i915_gem_userptr {
1802                         uintptr_t ptr;
1803                         unsigned read_only :1;
1804                         unsigned workers :4;
1805 #define I915_GEM_USERPTR_MAX_WORKERS 15
1806
1807                         struct mm_struct *mm;
1808                         struct i915_mmu_object *mn;
1809                         struct work_struct *work;
1810                 } userptr;
1811         };
1812 };
1813 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
1814
1815 void i915_gem_track_fb(struct drm_i915_gem_object *old,
1816                        struct drm_i915_gem_object *new,
1817                        unsigned frontbuffer_bits);
1818
1819 /**
1820  * Request queue structure.
1821  *
1822  * The request queue allows us to note sequence numbers that have been emitted
1823  * and may be associated with active buffers to be retired.
1824  *
1825  * By keeping this list, we can avoid having to do questionable
1826  * sequence-number comparisons on buffer last_rendering_seqnos, and associate
1827  * an emission time with seqnos for tracking how far ahead of the GPU we are.
1828  */
1829 struct drm_i915_gem_request {
1830         /** On Which ring this request was generated */
1831         struct intel_engine_cs *ring;
1832
1833         /** GEM sequence number associated with this request. */
1834         uint32_t seqno;
1835
1836         /** Position in the ringbuffer of the start of the request */
1837         u32 head;
1838
1839         /** Position in the ringbuffer of the end of the request */
1840         u32 tail;
1841
1842         /** Context related to this request */
1843         struct intel_context *ctx;
1844
1845         /** Batch buffer related to this request if any */
1846         struct drm_i915_gem_object *batch_obj;
1847
1848         /** Time at which this request was emitted, in jiffies. */
1849         unsigned long emitted_jiffies;
1850
1851         /** global list entry for this request */
1852         struct list_head list;
1853
1854         struct drm_i915_file_private *file_priv;
1855         /** file_priv list entry for this request */
1856         struct list_head client_list;
1857 };
1858
1859 struct drm_i915_file_private {
1860         struct drm_i915_private *dev_priv;
1861         struct drm_file *file;
1862
1863         struct {
1864                 spinlock_t lock;
1865                 struct list_head request_list;
1866                 struct delayed_work idle_work;
1867         } mm;
1868         struct idr context_idr;
1869
1870         atomic_t rps_wait_boost;
1871         struct  intel_engine_cs *bsd_ring;
1872 };
1873
1874 /*
1875  * A command that requires special handling by the command parser.
1876  */
1877 struct drm_i915_cmd_descriptor {
1878         /*
1879          * Flags describing how the command parser processes the command.
1880          *
1881          * CMD_DESC_FIXED: The command has a fixed length if this is set,
1882          *                 a length mask if not set
1883          * CMD_DESC_SKIP: The command is allowed but does not follow the
1884          *                standard length encoding for the opcode range in
1885          *                which it falls
1886          * CMD_DESC_REJECT: The command is never allowed
1887          * CMD_DESC_REGISTER: The command should be checked against the
1888          *                    register whitelist for the appropriate ring
1889          * CMD_DESC_MASTER: The command is allowed if the submitting process
1890          *                  is the DRM master
1891          */
1892         u32 flags;
1893 #define CMD_DESC_FIXED    (1<<0)
1894 #define CMD_DESC_SKIP     (1<<1)
1895 #define CMD_DESC_REJECT   (1<<2)
1896 #define CMD_DESC_REGISTER (1<<3)
1897 #define CMD_DESC_BITMASK  (1<<4)
1898 #define CMD_DESC_MASTER   (1<<5)
1899
1900         /*
1901          * The command's unique identification bits and the bitmask to get them.
1902          * This isn't strictly the opcode field as defined in the spec and may
1903          * also include type, subtype, and/or subop fields.
1904          */
1905         struct {
1906                 u32 value;
1907                 u32 mask;
1908         } cmd;
1909
1910         /*
1911          * The command's length. The command is either fixed length (i.e. does
1912          * not include a length field) or has a length field mask. The flag
1913          * CMD_DESC_FIXED indicates a fixed length. Otherwise, the command has
1914          * a length mask. All command entries in a command table must include
1915          * length information.
1916          */
1917         union {
1918                 u32 fixed;
1919                 u32 mask;
1920         } length;
1921
1922         /*
1923          * Describes where to find a register address in the command to check
1924          * against the ring's register whitelist. Only valid if flags has the
1925          * CMD_DESC_REGISTER bit set.
1926          */
1927         struct {
1928                 u32 offset;
1929                 u32 mask;
1930         } reg;
1931
1932 #define MAX_CMD_DESC_BITMASKS 3
1933         /*
1934          * Describes command checks where a particular dword is masked and
1935          * compared against an expected value. If the command does not match
1936          * the expected value, the parser rejects it. Only valid if flags has
1937          * the CMD_DESC_BITMASK bit set. Only entries where mask is non-zero
1938          * are valid.
1939          *
1940          * If the check specifies a non-zero condition_mask then the parser
1941          * only performs the check when the bits specified by condition_mask
1942          * are non-zero.
1943          */
1944         struct {
1945                 u32 offset;
1946                 u32 mask;
1947                 u32 expected;
1948                 u32 condition_offset;
1949                 u32 condition_mask;
1950         } bits[MAX_CMD_DESC_BITMASKS];
1951 };
1952
1953 /*
1954  * A table of commands requiring special handling by the command parser.
1955  *
1956  * Each ring has an array of tables. Each table consists of an array of command
1957  * descriptors, which must be sorted with command opcodes in ascending order.
1958  */
1959 struct drm_i915_cmd_table {
1960         const struct drm_i915_cmd_descriptor *table;
1961         int count;
1962 };
1963
1964 #define INTEL_INFO(dev) (&to_i915(dev)->info)
1965
1966 #define IS_I830(dev)            ((dev)->pdev->device == 0x3577)
1967 #define IS_845G(dev)            ((dev)->pdev->device == 0x2562)
1968 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
1969 #define IS_I865G(dev)           ((dev)->pdev->device == 0x2572)
1970 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
1971 #define IS_I915GM(dev)          ((dev)->pdev->device == 0x2592)
1972 #define IS_I945G(dev)           ((dev)->pdev->device == 0x2772)
1973 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
1974 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
1975 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
1976 #define IS_GM45(dev)            ((dev)->pdev->device == 0x2A42)
1977 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
1978 #define IS_PINEVIEW_G(dev)      ((dev)->pdev->device == 0xa001)
1979 #define IS_PINEVIEW_M(dev)      ((dev)->pdev->device == 0xa011)
1980 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
1981 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
1982 #define IS_IRONLAKE_M(dev)      ((dev)->pdev->device == 0x0046)
1983 #define IS_IVYBRIDGE(dev)       (INTEL_INFO(dev)->is_ivybridge)
1984 #define IS_IVB_GT1(dev)         ((dev)->pdev->device == 0x0156 || \
1985                                  (dev)->pdev->device == 0x0152 || \
1986                                  (dev)->pdev->device == 0x015a)
1987 #define IS_SNB_GT1(dev)         ((dev)->pdev->device == 0x0102 || \
1988                                  (dev)->pdev->device == 0x0106 || \
1989                                  (dev)->pdev->device == 0x010A)
1990 #define IS_VALLEYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview)
1991 #define IS_CHERRYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview && IS_GEN8(dev))
1992 #define IS_HASWELL(dev) (INTEL_INFO(dev)->is_haswell)
1993 #define IS_BROADWELL(dev)       (!INTEL_INFO(dev)->is_valleyview && IS_GEN8(dev))
1994 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
1995 #define IS_HSW_EARLY_SDV(dev)   (IS_HASWELL(dev) && \
1996                                  ((dev)->pdev->device & 0xFF00) == 0x0C00)
1997 #define IS_BDW_ULT(dev)         (IS_BROADWELL(dev) && \
1998                                  (((dev)->pdev->device & 0xf) == 0x2  || \
1999                                  ((dev)->pdev->device & 0xf) == 0x6 || \
2000                                  ((dev)->pdev->device & 0xf) == 0xe))
2001 #define IS_HSW_ULT(dev)         (IS_HASWELL(dev) && \
2002                                  ((dev)->pdev->device & 0xFF00) == 0x0A00)
2003 #define IS_ULT(dev)             (IS_HSW_ULT(dev) || IS_BDW_ULT(dev))
2004 #define IS_HSW_GT3(dev)         (IS_HASWELL(dev) && \
2005                                  ((dev)->pdev->device & 0x00F0) == 0x0020)
2006 /* ULX machines are also considered ULT. */
2007 #define IS_HSW_ULX(dev)         ((dev)->pdev->device == 0x0A0E || \
2008                                  (dev)->pdev->device == 0x0A1E)
2009 #define IS_PRELIMINARY_HW(intel_info) ((intel_info)->is_preliminary)
2010
2011 /*
2012  * The genX designation typically refers to the render engine, so render
2013  * capability related checks should use IS_GEN, while display and other checks
2014  * have their own (e.g. HAS_PCH_SPLIT for ILK+ display, IS_foo for particular
2015  * chips, etc.).
2016  */
2017 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
2018 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
2019 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
2020 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
2021 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
2022 #define IS_GEN7(dev)    (INTEL_INFO(dev)->gen == 7)
2023 #define IS_GEN8(dev)    (INTEL_INFO(dev)->gen == 8)
2024
2025 #define RENDER_RING             (1<<RCS)
2026 #define BSD_RING                (1<<VCS)
2027 #define BLT_RING                (1<<BCS)
2028 #define VEBOX_RING              (1<<VECS)
2029 #define BSD2_RING               (1<<VCS2)
2030 #define HAS_BSD(dev)            (INTEL_INFO(dev)->ring_mask & BSD_RING)
2031 #define HAS_BSD2(dev)           (INTEL_INFO(dev)->ring_mask & BSD2_RING)
2032 #define HAS_BLT(dev)            (INTEL_INFO(dev)->ring_mask & BLT_RING)
2033 #define HAS_VEBOX(dev)          (INTEL_INFO(dev)->ring_mask & VEBOX_RING)
2034 #define HAS_LLC(dev)            (INTEL_INFO(dev)->has_llc)
2035 #define HAS_WT(dev)             ((IS_HASWELL(dev) || IS_BROADWELL(dev)) && \
2036                                  to_i915(dev)->ellc_size)
2037 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
2038
2039 #define HAS_HW_CONTEXTS(dev)    (INTEL_INFO(dev)->gen >= 6)
2040 #define HAS_ALIASING_PPGTT(dev) (INTEL_INFO(dev)->gen >= 6)
2041 #define HAS_PPGTT(dev)          (INTEL_INFO(dev)->gen >= 7 && !IS_GEN8(dev))
2042 #define USES_PPGTT(dev)         intel_enable_ppgtt(dev, false)
2043 #define USES_FULL_PPGTT(dev)    intel_enable_ppgtt(dev, true)
2044
2045 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
2046 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
2047
2048 /* Early gen2 have a totally busted CS tlb and require pinned batches. */
2049 #define HAS_BROKEN_CS_TLB(dev)          (IS_I830(dev) || IS_845G(dev))
2050 /*
2051  * dp aux and gmbus irq on gen4 seems to be able to generate legacy interrupts
2052  * even when in MSI mode. This results in spurious interrupt warnings if the
2053  * legacy irq no. is shared with another device. The kernel then disables that
2054  * interrupt source and so prevents the other device from working properly.
2055  */
2056 #define HAS_AUX_IRQ(dev) (INTEL_INFO(dev)->gen >= 5)
2057 #define HAS_GMBUS_IRQ(dev) (INTEL_INFO(dev)->gen >= 5)
2058
2059 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
2060  * rows, which changed the alignment requirements and fence programming.
2061  */
2062 #define HAS_128_BYTE_Y_TILING(dev) (!IS_GEN2(dev) && !(IS_I915G(dev) || \
2063                                                       IS_I915GM(dev)))
2064 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (!IS_GEN2(dev) && !IS_PINEVIEW(dev))
2065 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_GEN5(dev))
2066 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_GEN5(dev))
2067 #define SUPPORTS_TV(dev)                (INTEL_INFO(dev)->supports_tv)
2068 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
2069
2070 #define HAS_FW_BLC(dev) (INTEL_INFO(dev)->gen > 2)
2071 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
2072 #define HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
2073
2074 #define HAS_IPS(dev)            (IS_ULT(dev) || IS_BROADWELL(dev))
2075
2076 #define HAS_DDI(dev)            (INTEL_INFO(dev)->has_ddi)
2077 #define HAS_FPGA_DBG_UNCLAIMED(dev)     (INTEL_INFO(dev)->has_fpga_dbg)
2078 #define HAS_PSR(dev)            (IS_HASWELL(dev) || IS_BROADWELL(dev))
2079 #define HAS_RUNTIME_PM(dev)     (IS_GEN6(dev) || IS_HASWELL(dev) || \
2080                                  IS_BROADWELL(dev) || IS_VALLEYVIEW(dev))
2081
2082 #define INTEL_PCH_DEVICE_ID_MASK                0xff00
2083 #define INTEL_PCH_IBX_DEVICE_ID_TYPE            0x3b00
2084 #define INTEL_PCH_CPT_DEVICE_ID_TYPE            0x1c00
2085 #define INTEL_PCH_PPT_DEVICE_ID_TYPE            0x1e00
2086 #define INTEL_PCH_LPT_DEVICE_ID_TYPE            0x8c00
2087 #define INTEL_PCH_LPT_LP_DEVICE_ID_TYPE         0x9c00
2088
2089 #define INTEL_PCH_TYPE(dev) (to_i915(dev)->pch_type)
2090 #define HAS_PCH_LPT(dev) (INTEL_PCH_TYPE(dev) == PCH_LPT)
2091 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
2092 #define HAS_PCH_IBX(dev) (INTEL_PCH_TYPE(dev) == PCH_IBX)
2093 #define HAS_PCH_NOP(dev) (INTEL_PCH_TYPE(dev) == PCH_NOP)
2094 #define HAS_PCH_SPLIT(dev) (INTEL_PCH_TYPE(dev) != PCH_NONE)
2095
2096 /* DPF == dynamic parity feature */
2097 #define HAS_L3_DPF(dev) (IS_IVYBRIDGE(dev) || IS_HASWELL(dev))
2098 #define NUM_L3_SLICES(dev) (IS_HSW_GT3(dev) ? 2 : HAS_L3_DPF(dev))
2099
2100 #define GT_FREQUENCY_MULTIPLIER 50
2101
2102 #include "i915_trace.h"
2103
2104 extern const struct drm_ioctl_desc i915_ioctls[];
2105 extern int i915_max_ioctl;
2106
2107 extern int i915_suspend(struct drm_device *dev, pm_message_t state);
2108 extern int i915_resume(struct drm_device *dev);
2109 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
2110 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
2111
2112 /* i915_params.c */
2113 struct i915_params {
2114         int modeset;
2115         int panel_ignore_lid;
2116         unsigned int powersave;
2117         int semaphores;
2118         unsigned int lvds_downclock;
2119         int lvds_channel_mode;
2120         int panel_use_ssc;
2121         int vbt_sdvo_panel_type;
2122         int enable_rc6;
2123         int enable_fbc;
2124         int enable_ppgtt;
2125         int enable_psr;
2126         unsigned int preliminary_hw_support;
2127         int disable_power_well;
2128         int enable_ips;
2129         int invert_brightness;
2130         int enable_cmd_parser;
2131         /* leave bools at the end to not create holes */
2132         bool enable_hangcheck;
2133         bool fastboot;
2134         bool prefault_disable;
2135         bool reset;
2136         bool disable_display;
2137         bool disable_vtd_wa;
2138         int use_mmio_flip;
2139 };
2140 extern struct i915_params i915 __read_mostly;
2141
2142                                 /* i915_dma.c */
2143 void i915_update_dri1_breadcrumb(struct drm_device *dev);
2144 extern void i915_kernel_lost_context(struct drm_device * dev);
2145 extern int i915_driver_load(struct drm_device *, unsigned long flags);
2146 extern int i915_driver_unload(struct drm_device *);
2147 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file);
2148 extern void i915_driver_lastclose(struct drm_device * dev);
2149 extern void i915_driver_preclose(struct drm_device *dev,
2150                                  struct drm_file *file);
2151 extern void i915_driver_postclose(struct drm_device *dev,
2152                                   struct drm_file *file);
2153 extern int i915_driver_device_is_agp(struct drm_device * dev);
2154 #ifdef CONFIG_COMPAT
2155 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
2156                               unsigned long arg);
2157 #endif
2158 extern int i915_emit_box(struct drm_device *dev,
2159                          struct drm_clip_rect *box,
2160                          int DR1, int DR4);
2161 extern int intel_gpu_reset(struct drm_device *dev);
2162 extern int i915_reset(struct drm_device *dev);
2163 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
2164 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
2165 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
2166 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
2167 int vlv_force_gfx_clock(struct drm_i915_private *dev_priv, bool on);
2168
2169 extern void intel_console_resume(struct work_struct *work);
2170
2171 /* i915_irq.c */
2172 void i915_queue_hangcheck(struct drm_device *dev);
2173 __printf(3, 4)
2174 void i915_handle_error(struct drm_device *dev, bool wedged,
2175                        const char *fmt, ...);
2176
2177 void gen6_set_pm_mask(struct drm_i915_private *dev_priv, u32 pm_iir,
2178                                                         int new_delay);
2179 extern void intel_irq_init(struct drm_device *dev);
2180 extern void intel_hpd_init(struct drm_device *dev);
2181
2182 extern void intel_uncore_sanitize(struct drm_device *dev);
2183 extern void intel_uncore_early_sanitize(struct drm_device *dev,
2184                                         bool restore_forcewake);
2185 extern void intel_uncore_init(struct drm_device *dev);
2186 extern void intel_uncore_check_errors(struct drm_device *dev);
2187 extern void intel_uncore_fini(struct drm_device *dev);
2188 extern void intel_uncore_forcewake_reset(struct drm_device *dev, bool restore);
2189
2190 void
2191 i915_enable_pipestat(struct drm_i915_private *dev_priv, enum pipe pipe,
2192                      u32 status_mask);
2193
2194 void
2195 i915_disable_pipestat(struct drm_i915_private *dev_priv, enum pipe pipe,
2196                       u32 status_mask);
2197
2198 void valleyview_enable_display_irqs(struct drm_i915_private *dev_priv);
2199 void valleyview_disable_display_irqs(struct drm_i915_private *dev_priv);
2200
2201 /* i915_gem.c */
2202 int i915_gem_init_ioctl(struct drm_device *dev, void *data,
2203                         struct drm_file *file_priv);
2204 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
2205                           struct drm_file *file_priv);
2206 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
2207                          struct drm_file *file_priv);
2208 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
2209                           struct drm_file *file_priv);
2210 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
2211                         struct drm_file *file_priv);
2212 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
2213                         struct drm_file *file_priv);
2214 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
2215                               struct drm_file *file_priv);
2216 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
2217                              struct drm_file *file_priv);
2218 int i915_gem_execbuffer(struct drm_device *dev, void *data,
2219                         struct drm_file *file_priv);
2220 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
2221                          struct drm_file *file_priv);
2222 int i915_gem_pin_ioctl(struct drm_device *dev, void *data,
2223                        struct drm_file *file_priv);
2224 int i915_gem_unpin_ioctl(struct drm_device *dev, void *data,
2225                          struct drm_file *file_priv);
2226 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
2227                         struct drm_file *file_priv);
2228 int i915_gem_get_caching_ioctl(struct drm_device *dev, void *data,
2229                                struct drm_file *file);
2230 int i915_gem_set_caching_ioctl(struct drm_device *dev, void *data,
2231                                struct drm_file *file);
2232 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
2233                             struct drm_file *file_priv);
2234 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
2235                            struct drm_file *file_priv);
2236 int i915_gem_entervt_ioctl(struct drm_device *dev, void *data,
2237                            struct drm_file *file_priv);
2238 int i915_gem_leavevt_ioctl(struct drm_device *dev, void *data,
2239                            struct drm_file *file_priv);
2240 int i915_gem_set_tiling(struct drm_device *dev, void *data,
2241                         struct drm_file *file_priv);
2242 int i915_gem_get_tiling(struct drm_device *dev, void *data,
2243                         struct drm_file *file_priv);
2244 int i915_gem_init_userptr(struct drm_device *dev);
2245 int i915_gem_userptr_ioctl(struct drm_device *dev, void *data,
2246                            struct drm_file *file);
2247 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
2248                                 struct drm_file *file_priv);
2249 int i915_gem_wait_ioctl(struct drm_device *dev, void *data,
2250                         struct drm_file *file_priv);
2251 void i915_gem_load(struct drm_device *dev);
2252 void *i915_gem_object_alloc(struct drm_device *dev);
2253 void i915_gem_object_free(struct drm_i915_gem_object *obj);
2254 void i915_gem_object_init(struct drm_i915_gem_object *obj,
2255                          const struct drm_i915_gem_object_ops *ops);
2256 struct drm_i915_gem_object *i915_gem_alloc_object(struct drm_device *dev,
2257                                                   size_t size);
2258 void i915_init_vm(struct drm_i915_private *dev_priv,
2259                   struct i915_address_space *vm);
2260 void i915_gem_free_object(struct drm_gem_object *obj);
2261 void i915_gem_vma_destroy(struct i915_vma *vma);
2262
2263 #define PIN_MAPPABLE 0x1
2264 #define PIN_NONBLOCK 0x2
2265 #define PIN_GLOBAL 0x4
2266 #define PIN_OFFSET_BIAS 0x8
2267 #define PIN_OFFSET_MASK (~4095)
2268 int __must_check i915_gem_object_pin(struct drm_i915_gem_object *obj,
2269                                      struct i915_address_space *vm,
2270                                      uint32_t alignment,
2271                                      uint64_t flags);
2272 int __must_check i915_vma_unbind(struct i915_vma *vma);
2273 int i915_gem_object_put_pages(struct drm_i915_gem_object *obj);
2274 void i915_gem_release_all_mmaps(struct drm_i915_private *dev_priv);
2275 void i915_gem_release_mmap(struct drm_i915_gem_object *obj);
2276 void i915_gem_lastclose(struct drm_device *dev);
2277
2278 int i915_gem_obj_prepare_shmem_read(struct drm_i915_gem_object *obj,
2279                                     int *needs_clflush);
2280
2281 int __must_check i915_gem_object_get_pages(struct drm_i915_gem_object *obj);
2282 static inline struct page *i915_gem_object_get_page(struct drm_i915_gem_object *obj, int n)
2283 {
2284         struct sg_page_iter sg_iter;
2285
2286         for_each_sg_page(obj->pages->sgl, &sg_iter, obj->pages->nents, n)
2287                 return sg_page_iter_page(&sg_iter);
2288
2289         return NULL;
2290 }
2291 static inline void i915_gem_object_pin_pages(struct drm_i915_gem_object *obj)
2292 {
2293         BUG_ON(obj->pages == NULL);
2294         obj->pages_pin_count++;
2295 }
2296 static inline void i915_gem_object_unpin_pages(struct drm_i915_gem_object *obj)
2297 {
2298         BUG_ON(obj->pages_pin_count == 0);
2299         obj->pages_pin_count--;
2300 }
2301
2302 int __must_check i915_mutex_lock_interruptible(struct drm_device *dev);
2303 int i915_gem_object_sync(struct drm_i915_gem_object *obj,
2304                          struct intel_engine_cs *to);
2305 void i915_vma_move_to_active(struct i915_vma *vma,
2306                              struct intel_engine_cs *ring);
2307 int i915_gem_dumb_create(struct drm_file *file_priv,
2308                          struct drm_device *dev,
2309                          struct drm_mode_create_dumb *args);
2310 int i915_gem_mmap_gtt(struct drm_file *file_priv, struct drm_device *dev,
2311                       uint32_t handle, uint64_t *offset);
2312 /**
2313  * Returns true if seq1 is later than seq2.
2314  */
2315 static inline bool
2316 i915_seqno_passed(uint32_t seq1, uint32_t seq2)
2317 {
2318         return (int32_t)(seq1 - seq2) >= 0;
2319 }
2320
2321 int __must_check i915_gem_get_seqno(struct drm_device *dev, u32 *seqno);
2322 int __must_check i915_gem_set_seqno(struct drm_device *dev, u32 seqno);
2323 int __must_check i915_gem_object_get_fence(struct drm_i915_gem_object *obj);
2324 int __must_check i915_gem_object_put_fence(struct drm_i915_gem_object *obj);
2325
2326 bool i915_gem_object_pin_fence(struct drm_i915_gem_object *obj);
2327 void i915_gem_object_unpin_fence(struct drm_i915_gem_object *obj);
2328
2329 struct drm_i915_gem_request *
2330 i915_gem_find_active_request(struct intel_engine_cs *ring);
2331
2332 bool i915_gem_retire_requests(struct drm_device *dev);
2333 void i915_gem_retire_requests_ring(struct intel_engine_cs *ring);
2334 int __must_check i915_gem_check_wedge(struct i915_gpu_error *error,
2335                                       bool interruptible);
2336 int __must_check i915_gem_check_olr(struct intel_engine_cs *ring, u32 seqno);
2337
2338 static inline bool i915_reset_in_progress(struct i915_gpu_error *error)
2339 {
2340         return unlikely(atomic_read(&error->reset_counter)
2341                         & (I915_RESET_IN_PROGRESS_FLAG | I915_WEDGED));
2342 }
2343
2344 static inline bool i915_terminally_wedged(struct i915_gpu_error *error)
2345 {
2346         return atomic_read(&error->reset_counter) & I915_WEDGED;
2347 }
2348
2349 static inline u32 i915_reset_count(struct i915_gpu_error *error)
2350 {
2351         return ((atomic_read(&error->reset_counter) & ~I915_WEDGED) + 1) / 2;
2352 }
2353
2354 static inline bool i915_stop_ring_allow_ban(struct drm_i915_private *dev_priv)
2355 {
2356         return dev_priv->gpu_error.stop_rings == 0 ||
2357                 dev_priv->gpu_error.stop_rings & I915_STOP_RING_ALLOW_BAN;
2358 }
2359
2360 static inline bool i915_stop_ring_allow_warn(struct drm_i915_private *dev_priv)
2361 {
2362         return dev_priv->gpu_error.stop_rings == 0 ||
2363                 dev_priv->gpu_error.stop_rings & I915_STOP_RING_ALLOW_WARN;
2364 }
2365
2366 void i915_gem_reset(struct drm_device *dev);
2367 bool i915_gem_clflush_object(struct drm_i915_gem_object *obj, bool force);
2368 int __must_check i915_gem_object_finish_gpu(struct drm_i915_gem_object *obj);
2369 int __must_check i915_gem_init(struct drm_device *dev);
2370 int __must_check i915_gem_init_hw(struct drm_device *dev);
2371 int i915_gem_l3_remap(struct intel_engine_cs *ring, int slice);
2372 void i915_gem_init_swizzling(struct drm_device *dev);
2373 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
2374 int __must_check i915_gpu_idle(struct drm_device *dev);
2375 int __must_check i915_gem_suspend(struct drm_device *dev);
2376 int __i915_add_request(struct intel_engine_cs *ring,
2377                        struct drm_file *file,
2378                        struct drm_i915_gem_object *batch_obj,
2379                        u32 *seqno);
2380 #define i915_add_request(ring, seqno) \
2381         __i915_add_request(ring, NULL, NULL, seqno)
2382 int __must_check i915_wait_seqno(struct intel_engine_cs *ring,
2383                                  uint32_t seqno);
2384 int i915_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
2385 int __must_check
2386 i915_gem_object_set_to_gtt_domain(struct drm_i915_gem_object *obj,
2387                                   bool write);
2388 int __must_check
2389 i915_gem_object_set_to_cpu_domain(struct drm_i915_gem_object *obj, bool write);
2390 int __must_check
2391 i915_gem_object_pin_to_display_plane(struct drm_i915_gem_object *obj,
2392                                      u32 alignment,
2393                                      struct intel_engine_cs *pipelined);
2394 void i915_gem_object_unpin_from_display_plane(struct drm_i915_gem_object *obj);
2395 int i915_gem_object_attach_phys(struct drm_i915_gem_object *obj,
2396                                 int align);
2397 int i915_gem_open(struct drm_device *dev, struct drm_file *file);
2398 void i915_gem_release(struct drm_device *dev, struct drm_file *file);
2399
2400 uint32_t
2401 i915_gem_get_gtt_size(struct drm_device *dev, uint32_t size, int tiling_mode);
2402 uint32_t
2403 i915_gem_get_gtt_alignment(struct drm_device *dev, uint32_t size,
2404                             int tiling_mode, bool fenced);
2405
2406 int i915_gem_object_set_cache_level(struct drm_i915_gem_object *obj,
2407                                     enum i915_cache_level cache_level);
2408
2409 struct drm_gem_object *i915_gem_prime_import(struct drm_device *dev,
2410                                 struct dma_buf *dma_buf);
2411
2412 struct dma_buf *i915_gem_prime_export(struct drm_device *dev,
2413                                 struct drm_gem_object *gem_obj, int flags);
2414
2415 void i915_gem_restore_fences(struct drm_device *dev);
2416
2417 unsigned long i915_gem_obj_offset(struct drm_i915_gem_object *o,
2418                                   struct i915_address_space *vm);
2419 bool i915_gem_obj_bound_any(struct drm_i915_gem_object *o);
2420 bool i915_gem_obj_bound(struct drm_i915_gem_object *o,
2421                         struct i915_address_space *vm);
2422 unsigned long i915_gem_obj_size(struct drm_i915_gem_object *o,
2423                                 struct i915_address_space *vm);
2424 struct i915_vma *i915_gem_obj_to_vma(struct drm_i915_gem_object *obj,
2425                                      struct i915_address_space *vm);
2426 struct i915_vma *
2427 i915_gem_obj_lookup_or_create_vma(struct drm_i915_gem_object *obj,
2428                                   struct i915_address_space *vm);
2429
2430 struct i915_vma *i915_gem_obj_to_ggtt(struct drm_i915_gem_object *obj);
2431 static inline bool i915_gem_obj_is_pinned(struct drm_i915_gem_object *obj) {
2432         struct i915_vma *vma;
2433         list_for_each_entry(vma, &obj->vma_list, vma_link)
2434                 if (vma->pin_count > 0)
2435                         return true;
2436         return false;
2437 }
2438
2439 /* Some GGTT VM helpers */
2440 #define obj_to_ggtt(obj) \
2441         (&((struct drm_i915_private *)(obj)->base.dev->dev_private)->gtt.base)
2442 static inline bool i915_is_ggtt(struct i915_address_space *vm)
2443 {
2444         struct i915_address_space *ggtt =
2445                 &((struct drm_i915_private *)(vm)->dev->dev_private)->gtt.base;
2446         return vm == ggtt;
2447 }
2448
2449 static inline bool i915_gem_obj_ggtt_bound(struct drm_i915_gem_object *obj)
2450 {
2451         return i915_gem_obj_bound(obj, obj_to_ggtt(obj));
2452 }
2453
2454 static inline unsigned long
2455 i915_gem_obj_ggtt_offset(struct drm_i915_gem_object *obj)
2456 {
2457         return i915_gem_obj_offset(obj, obj_to_ggtt(obj));
2458 }
2459
2460 static inline unsigned long
2461 i915_gem_obj_ggtt_size(struct drm_i915_gem_object *obj)
2462 {
2463         return i915_gem_obj_size(obj, obj_to_ggtt(obj));
2464 }
2465
2466 static inline int __must_check
2467 i915_gem_obj_ggtt_pin(struct drm_i915_gem_object *obj,
2468                       uint32_t alignment,
2469                       unsigned flags)
2470 {
2471         return i915_gem_object_pin(obj, obj_to_ggtt(obj), alignment, flags | PIN_GLOBAL);
2472 }
2473
2474 static inline int
2475 i915_gem_object_ggtt_unbind(struct drm_i915_gem_object *obj)
2476 {
2477         return i915_vma_unbind(i915_gem_obj_to_ggtt(obj));
2478 }
2479
2480 void i915_gem_object_ggtt_unpin(struct drm_i915_gem_object *obj);
2481
2482 /* i915_gem_context.c */
2483 #define ctx_to_ppgtt(ctx) container_of((ctx)->vm, struct i915_hw_ppgtt, base)
2484 int __must_check i915_gem_context_init(struct drm_device *dev);
2485 void i915_gem_context_fini(struct drm_device *dev);
2486 void i915_gem_context_reset(struct drm_device *dev);
2487 int i915_gem_context_open(struct drm_device *dev, struct drm_file *file);
2488 int i915_gem_context_enable(struct drm_i915_private *dev_priv);
2489 void i915_gem_context_close(struct drm_device *dev, struct drm_file *file);
2490 int i915_switch_context(struct intel_engine_cs *ring,
2491                         struct intel_context *to);
2492 struct intel_context *
2493 i915_gem_context_get(struct drm_i915_file_private *file_priv, u32 id);
2494 void i915_gem_context_free(struct kref *ctx_ref);
2495 static inline void i915_gem_context_reference(struct intel_context *ctx)
2496 {
2497         kref_get(&ctx->ref);
2498 }
2499
2500 static inline void i915_gem_context_unreference(struct intel_context *ctx)
2501 {
2502         kref_put(&ctx->ref, i915_gem_context_free);
2503 }
2504
2505 static inline bool i915_gem_context_is_default(const struct intel_context *c)
2506 {
2507         return c->user_handle == DEFAULT_CONTEXT_HANDLE;
2508 }
2509
2510 int i915_gem_context_create_ioctl(struct drm_device *dev, void *data,
2511                                   struct drm_file *file);
2512 int i915_gem_context_destroy_ioctl(struct drm_device *dev, void *data,
2513                                    struct drm_file *file);
2514
2515 /* i915_gem_render_state.c */
2516 int i915_gem_render_state_init(struct intel_engine_cs *ring);
2517 /* i915_gem_evict.c */
2518 int __must_check i915_gem_evict_something(struct drm_device *dev,
2519                                           struct i915_address_space *vm,
2520                                           int min_size,
2521                                           unsigned alignment,
2522                                           unsigned cache_level,
2523                                           unsigned long start,
2524                                           unsigned long end,
2525                                           unsigned flags);
2526 int i915_gem_evict_vm(struct i915_address_space *vm, bool do_idle);
2527 int i915_gem_evict_everything(struct drm_device *dev);
2528
2529 /* belongs in i915_gem_gtt.h */
2530 static inline void i915_gem_chipset_flush(struct drm_device *dev)
2531 {
2532         if (INTEL_INFO(dev)->gen < 6)
2533                 intel_gtt_chipset_flush();
2534 }
2535
2536 /* i915_gem_stolen.c */
2537 int i915_gem_init_stolen(struct drm_device *dev);
2538 int i915_gem_stolen_setup_compression(struct drm_device *dev, int size, int fb_cpp);
2539 void i915_gem_stolen_cleanup_compression(struct drm_device *dev);
2540 void i915_gem_cleanup_stolen(struct drm_device *dev);
2541 struct drm_i915_gem_object *
2542 i915_gem_object_create_stolen(struct drm_device *dev, u32 size);
2543 struct drm_i915_gem_object *
2544 i915_gem_object_create_stolen_for_preallocated(struct drm_device *dev,
2545                                                u32 stolen_offset,
2546                                                u32 gtt_offset,
2547                                                u32 size);
2548
2549 /* i915_gem_tiling.c */
2550 static inline bool i915_gem_object_needs_bit17_swizzle(struct drm_i915_gem_object *obj)
2551 {
2552         struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
2553
2554         return dev_priv->mm.bit_6_swizzle_x == I915_BIT_6_SWIZZLE_9_10_17 &&
2555                 obj->tiling_mode != I915_TILING_NONE;
2556 }
2557
2558 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
2559 void i915_gem_object_do_bit_17_swizzle(struct drm_i915_gem_object *obj);
2560 void i915_gem_object_save_bit_17_swizzle(struct drm_i915_gem_object *obj);
2561
2562 /* i915_gem_debug.c */
2563 #if WATCH_LISTS
2564 int i915_verify_lists(struct drm_device *dev);
2565 #else
2566 #define i915_verify_lists(dev) 0
2567 #endif
2568
2569 /* i915_debugfs.c */
2570 int i915_debugfs_init(struct drm_minor *minor);
2571 void i915_debugfs_cleanup(struct drm_minor *minor);
2572 #ifdef CONFIG_DEBUG_FS
2573 void intel_display_crc_init(struct drm_device *dev);
2574 #else
2575 static inline void intel_display_crc_init(struct drm_device *dev) {}
2576 #endif
2577
2578 /* i915_gpu_error.c */
2579 __printf(2, 3)
2580 void i915_error_printf(struct drm_i915_error_state_buf *e, const char *f, ...);
2581 int i915_error_state_to_str(struct drm_i915_error_state_buf *estr,
2582                             const struct i915_error_state_file_priv *error);
2583 int i915_error_state_buf_init(struct drm_i915_error_state_buf *eb,
2584                               size_t count, loff_t pos);
2585 static inline void i915_error_state_buf_release(
2586         struct drm_i915_error_state_buf *eb)
2587 {
2588         kfree(eb->buf);
2589 }
2590 void i915_capture_error_state(struct drm_device *dev, bool wedge,
2591                               const char *error_msg);
2592 void i915_error_state_get(struct drm_device *dev,
2593                           struct i915_error_state_file_priv *error_priv);
2594 void i915_error_state_put(struct i915_error_state_file_priv *error_priv);
2595 void i915_destroy_error_state(struct drm_device *dev);
2596
2597 void i915_get_extra_instdone(struct drm_device *dev, uint32_t *instdone);
2598 const char *i915_cache_level_str(int type);
2599
2600 /* i915_cmd_parser.c */
2601 int i915_cmd_parser_get_version(void);
2602 int i915_cmd_parser_init_ring(struct intel_engine_cs *ring);
2603 void i915_cmd_parser_fini_ring(struct intel_engine_cs *ring);
2604 bool i915_needs_cmd_parser(struct intel_engine_cs *ring);
2605 int i915_parse_cmds(struct intel_engine_cs *ring,
2606                     struct drm_i915_gem_object *batch_obj,
2607                     u32 batch_start_offset,
2608                     bool is_master);
2609
2610 /* i915_suspend.c */
2611 extern int i915_save_state(struct drm_device *dev);
2612 extern int i915_restore_state(struct drm_device *dev);
2613
2614 /* i915_ums.c */
2615 void i915_save_display_reg(struct drm_device *dev);
2616 void i915_restore_display_reg(struct drm_device *dev);
2617
2618 /* i915_sysfs.c */
2619 void i915_setup_sysfs(struct drm_device *dev_priv);
2620 void i915_teardown_sysfs(struct drm_device *dev_priv);
2621
2622 /* intel_i2c.c */
2623 extern int intel_setup_gmbus(struct drm_device *dev);
2624 extern void intel_teardown_gmbus(struct drm_device *dev);
2625 static inline bool intel_gmbus_is_port_valid(unsigned port)
2626 {
2627         return (port >= GMBUS_PORT_SSC && port <= GMBUS_PORT_DPD);
2628 }
2629
2630 extern struct i2c_adapter *intel_gmbus_get_adapter(
2631                 struct drm_i915_private *dev_priv, unsigned port);
2632 extern void intel_gmbus_set_speed(struct i2c_adapter *adapter, int speed);
2633 extern void intel_gmbus_force_bit(struct i2c_adapter *adapter, bool force_bit);
2634 static inline bool intel_gmbus_is_forced_bit(struct i2c_adapter *adapter)
2635 {
2636         return container_of(adapter, struct intel_gmbus, adapter)->force_bit;
2637 }
2638 extern void intel_i2c_reset(struct drm_device *dev);
2639
2640 /* intel_opregion.c */
2641 struct intel_encoder;
2642 #ifdef CONFIG_ACPI
2643 extern int intel_opregion_setup(struct drm_device *dev);
2644 extern void intel_opregion_init(struct drm_device *dev);
2645 extern void intel_opregion_fini(struct drm_device *dev);
2646 extern void intel_opregion_asle_intr(struct drm_device *dev);
2647 extern int intel_opregion_notify_encoder(struct intel_encoder *intel_encoder,
2648                                          bool enable);
2649 extern int intel_opregion_notify_adapter(struct drm_device *dev,
2650                                          pci_power_t state);
2651 #else
2652 static inline int intel_opregion_setup(struct drm_device *dev) { return 0; }
2653 static inline void intel_opregion_init(struct drm_device *dev) { return; }
2654 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
2655 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
2656 static inline int
2657 intel_opregion_notify_encoder(struct intel_encoder *intel_encoder, bool enable)
2658 {
2659         return 0;
2660 }
2661 static inline int
2662 intel_opregion_notify_adapter(struct drm_device *dev, pci_power_t state)
2663 {
2664         return 0;
2665 }
2666 #endif
2667
2668 /* intel_acpi.c */
2669 #ifdef CONFIG_ACPI
2670 extern void intel_register_dsm_handler(void);
2671 extern void intel_unregister_dsm_handler(void);
2672 #else
2673 static inline void intel_register_dsm_handler(void) { return; }
2674 static inline void intel_unregister_dsm_handler(void) { return; }
2675 #endif /* CONFIG_ACPI */
2676
2677 /* modesetting */
2678 extern void intel_modeset_init_hw(struct drm_device *dev);
2679 extern void intel_modeset_suspend_hw(struct drm_device *dev);
2680 extern void intel_modeset_init(struct drm_device *dev);
2681 extern void intel_modeset_gem_init(struct drm_device *dev);
2682 extern void intel_modeset_cleanup(struct drm_device *dev);
2683 extern void intel_connector_unregister(struct intel_connector *);
2684 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
2685 extern void intel_modeset_setup_hw_state(struct drm_device *dev,
2686                                          bool force_restore);
2687 extern void i915_redisable_vga(struct drm_device *dev);
2688 extern void i915_redisable_vga_power_on(struct drm_device *dev);
2689 extern bool intel_fbc_enabled(struct drm_device *dev);
2690 extern void intel_disable_fbc(struct drm_device *dev);
2691 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
2692 extern void intel_init_pch_refclk(struct drm_device *dev);
2693 extern void gen6_set_rps(struct drm_device *dev, u8 val);
2694 extern void valleyview_set_rps(struct drm_device *dev, u8 val);
2695 extern int valleyview_rps_max_freq(struct drm_i915_private *dev_priv);
2696 extern int valleyview_rps_min_freq(struct drm_i915_private *dev_priv);
2697 extern void intel_set_memory_cxsr(struct drm_i915_private *dev_priv,
2698                                   bool enable);
2699 extern void intel_detect_pch(struct drm_device *dev);
2700 extern int intel_trans_dp_port_sel(struct drm_crtc *crtc);
2701 extern int intel_enable_rc6(const struct drm_device *dev);
2702
2703 extern bool i915_semaphore_is_enabled(struct drm_device *dev);
2704 int i915_reg_read_ioctl(struct drm_device *dev, void *data,
2705                         struct drm_file *file);
2706 int i915_get_reset_stats_ioctl(struct drm_device *dev, void *data,
2707                                struct drm_file *file);
2708
2709 void intel_notify_mmio_flip(struct intel_engine_cs *ring);
2710
2711 /* overlay */
2712 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(struct drm_device *dev);
2713 extern void intel_overlay_print_error_state(struct drm_i915_error_state_buf *e,
2714                                             struct intel_overlay_error_state *error);
2715
2716 extern struct intel_display_error_state *intel_display_capture_error_state(struct drm_device *dev);
2717 extern void intel_display_print_error_state(struct drm_i915_error_state_buf *e,
2718                                             struct drm_device *dev,
2719                                             struct intel_display_error_state *error);
2720
2721 /* On SNB platform, before reading ring registers forcewake bit
2722  * must be set to prevent GT core from power down and stale values being
2723  * returned.
2724  */
2725 void gen6_gt_force_wake_get(struct drm_i915_private *dev_priv, int fw_engine);
2726 void gen6_gt_force_wake_put(struct drm_i915_private *dev_priv, int fw_engine);
2727 void assert_force_wake_inactive(struct drm_i915_private *dev_priv);
2728
2729 int sandybridge_pcode_read(struct drm_i915_private *dev_priv, u8 mbox, u32 *val);
2730 int sandybridge_pcode_write(struct drm_i915_private *dev_priv, u8 mbox, u32 val);
2731
2732 /* intel_sideband.c */
2733 u32 vlv_punit_read(struct drm_i915_private *dev_priv, u8 addr);
2734 void vlv_punit_write(struct drm_i915_private *dev_priv, u8 addr, u32 val);
2735 u32 vlv_nc_read(struct drm_i915_private *dev_priv, u8 addr);
2736 u32 vlv_gpio_nc_read(struct drm_i915_private *dev_priv, u32 reg);
2737 void vlv_gpio_nc_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2738 u32 vlv_cck_read(struct drm_i915_private *dev_priv, u32 reg);
2739 void vlv_cck_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2740 u32 vlv_ccu_read(struct drm_i915_private *dev_priv, u32 reg);
2741 void vlv_ccu_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2742 u32 vlv_bunit_read(struct drm_i915_private *dev_priv, u32 reg);
2743 void vlv_bunit_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2744 u32 vlv_gps_core_read(struct drm_i915_private *dev_priv, u32 reg);
2745 void vlv_gps_core_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2746 u32 vlv_dpio_read(struct drm_i915_private *dev_priv, enum pipe pipe, int reg);
2747 void vlv_dpio_write(struct drm_i915_private *dev_priv, enum pipe pipe, int reg, u32 val);
2748 u32 intel_sbi_read(struct drm_i915_private *dev_priv, u16 reg,
2749                    enum intel_sbi_destination destination);
2750 void intel_sbi_write(struct drm_i915_private *dev_priv, u16 reg, u32 value,
2751                      enum intel_sbi_destination destination);
2752 u32 vlv_flisdsi_read(struct drm_i915_private *dev_priv, u32 reg);
2753 void vlv_flisdsi_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2754
2755 int vlv_gpu_freq(struct drm_i915_private *dev_priv, int val);
2756 int vlv_freq_opcode(struct drm_i915_private *dev_priv, int val);
2757
2758 #define FORCEWAKE_RENDER        (1 << 0)
2759 #define FORCEWAKE_MEDIA         (1 << 1)
2760 #define FORCEWAKE_ALL           (FORCEWAKE_RENDER | FORCEWAKE_MEDIA)
2761
2762
2763 #define I915_READ8(reg)         dev_priv->uncore.funcs.mmio_readb(dev_priv, (reg), true)
2764 #define I915_WRITE8(reg, val)   dev_priv->uncore.funcs.mmio_writeb(dev_priv, (reg), (val), true)
2765
2766 #define I915_READ16(reg)        dev_priv->uncore.funcs.mmio_readw(dev_priv, (reg), true)
2767 #define I915_WRITE16(reg, val)  dev_priv->uncore.funcs.mmio_writew(dev_priv, (reg), (val), true)
2768 #define I915_READ16_NOTRACE(reg)        dev_priv->uncore.funcs.mmio_readw(dev_priv, (reg), false)
2769 #define I915_WRITE16_NOTRACE(reg, val)  dev_priv->uncore.funcs.mmio_writew(dev_priv, (reg), (val), false)
2770
2771 #define I915_READ(reg)          dev_priv->uncore.funcs.mmio_readl(dev_priv, (reg), true)
2772 #define I915_WRITE(reg, val)    dev_priv->uncore.funcs.mmio_writel(dev_priv, (reg), (val), true)
2773 #define I915_READ_NOTRACE(reg)          dev_priv->uncore.funcs.mmio_readl(dev_priv, (reg), false)
2774 #define I915_WRITE_NOTRACE(reg, val)    dev_priv->uncore.funcs.mmio_writel(dev_priv, (reg), (val), false)
2775
2776 /* Be very careful with read/write 64-bit values. On 32-bit machines, they
2777  * will be implemented using 2 32-bit writes in an arbitrary order with
2778  * an arbitrary delay between them. This can cause the hardware to
2779  * act upon the intermediate value, possibly leading to corruption and
2780  * machine death. You have been warned.
2781  */
2782 #define I915_WRITE64(reg, val)  dev_priv->uncore.funcs.mmio_writeq(dev_priv, (reg), (val), true)
2783 #define I915_READ64(reg)        dev_priv->uncore.funcs.mmio_readq(dev_priv, (reg), true)
2784
2785 #define I915_READ64_2x32(lower_reg, upper_reg) ({                       \
2786                 u32 upper = I915_READ(upper_reg);                       \
2787                 u32 lower = I915_READ(lower_reg);                       \
2788                 u32 tmp = I915_READ(upper_reg);                         \
2789                 if (upper != tmp) {                                     \
2790                         upper = tmp;                                    \
2791                         lower = I915_READ(lower_reg);                   \
2792                         WARN_ON(I915_READ(upper_reg) != upper);         \
2793                 }                                                       \
2794                 (u64)upper << 32 | lower; })
2795
2796 #define POSTING_READ(reg)       (void)I915_READ_NOTRACE(reg)
2797 #define POSTING_READ16(reg)     (void)I915_READ16_NOTRACE(reg)
2798
2799 /* "Broadcast RGB" property */
2800 #define INTEL_BROADCAST_RGB_AUTO 0
2801 #define INTEL_BROADCAST_RGB_FULL 1
2802 #define INTEL_BROADCAST_RGB_LIMITED 2
2803
2804 static inline uint32_t i915_vgacntrl_reg(struct drm_device *dev)
2805 {
2806         if (HAS_PCH_SPLIT(dev))
2807                 return CPU_VGACNTRL;
2808         else if (IS_VALLEYVIEW(dev))
2809                 return VLV_VGACNTRL;
2810         else
2811                 return VGACNTRL;
2812 }
2813
2814 static inline void __user *to_user_ptr(u64 address)
2815 {
2816         return (void __user *)(uintptr_t)address;
2817 }
2818
2819 static inline unsigned long msecs_to_jiffies_timeout(const unsigned int m)
2820 {
2821         unsigned long j = msecs_to_jiffies(m);
2822
2823         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
2824 }
2825
2826 static inline unsigned long
2827 timespec_to_jiffies_timeout(const struct timespec *value)
2828 {
2829         unsigned long j = timespec_to_jiffies(value);
2830
2831         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
2832 }
2833
2834 /*
2835  * If you need to wait X milliseconds between events A and B, but event B
2836  * doesn't happen exactly after event A, you record the timestamp (jiffies) of
2837  * when event A happened, then just before event B you call this function and
2838  * pass the timestamp as the first argument, and X as the second argument.
2839  */
2840 static inline void
2841 wait_remaining_ms_from_jiffies(unsigned long timestamp_jiffies, int to_wait_ms)
2842 {
2843         unsigned long target_jiffies, tmp_jiffies, remaining_jiffies;
2844
2845         /*
2846          * Don't re-read the value of "jiffies" every time since it may change
2847          * behind our back and break the math.
2848          */
2849         tmp_jiffies = jiffies;
2850         target_jiffies = timestamp_jiffies +
2851                          msecs_to_jiffies_timeout(to_wait_ms);
2852
2853         if (time_after(target_jiffies, tmp_jiffies)) {
2854                 remaining_jiffies = target_jiffies - tmp_jiffies;
2855                 while (remaining_jiffies)
2856                         remaining_jiffies =
2857                             schedule_timeout_uninterruptible(remaining_jiffies);
2858         }
2859 }
2860
2861 #endif