drivers/gpu/drm/i915/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 #include "i915_reg.h"
  34 #include "intel_bios.h"
  35 #include "intel_ringbuffer.h"
  36 #include <linux/io-mapping.h>
  37 #include <linux/i2c.h>
  38 #include <drm/intel-gtt.h>
  39
  40 /* General customization:
  41  */
  42
  43 #define DRIVER_AUTHOR           "Tungsten Graphics, Inc."
  44
  45 #define DRIVER_NAME             "i915"
  46 #define DRIVER_DESC             "Intel Graphics"
  47 #define DRIVER_DATE             "20080730"
  48
  49 enum pipe {
  50         PIPE_A = 0,
  51         PIPE_B,
  52 };
  53
  54 enum plane {
  55         PLANE_A = 0,
  56         PLANE_B,
  57 };
  58
  59 #define I915_NUM_PIPE   2
  60
  61 #define I915_GEM_GPU_DOMAINS    (~(I915_GEM_DOMAIN_CPU | I915_GEM_DOMAIN_GTT))
  62
  63 /* Interface history:
  64  *
  65  * 1.1: Original.
  66  * 1.2: Add Power Management
  67  * 1.3: Add vblank support
  68  * 1.4: Fix cmdbuffer path, add heap destroy
  69  * 1.5: Add vblank pipe configuration
  70  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
  71  *      - Support vertical blank on secondary display pipe
  72  */
  73 #define DRIVER_MAJOR            1
  74 #define DRIVER_MINOR            6
  75 #define DRIVER_PATCHLEVEL       0
  76
  77 #define WATCH_COHERENCY 0
  78 #define WATCH_EXEC      0
  79 #define WATCH_RELOC     0
  80 #define WATCH_LISTS     0
  81 #define WATCH_PWRITE    0
  82
  83 #define I915_GEM_PHYS_CURSOR_0 1
  84 #define I915_GEM_PHYS_CURSOR_1 2
  85 #define I915_GEM_PHYS_OVERLAY_REGS 3
  86 #define I915_MAX_PHYS_OBJECT (I915_GEM_PHYS_OVERLAY_REGS)
  87
  88 struct drm_i915_gem_phys_object {
  89         int id;
  90         struct page **page_list;
  91         drm_dma_handle_t *handle;
  92         struct drm_i915_gem_object *cur_obj;
  93 };
  94
  95 struct mem_block {
  96         struct mem_block *next;
  97         struct mem_block *prev;
  98         int start;
  99         int size;
 100         struct drm_file *file_priv; /* NULL: free, -1: heap, other: real files */
 101 };
 102
 103 struct opregion_header;
 104 struct opregion_acpi;
 105 struct opregion_swsci;
 106 struct opregion_asle;
 107
 108 struct intel_opregion {
 109         struct opregion_header *header;
 110         struct opregion_acpi *acpi;
 111         struct opregion_swsci *swsci;
 112         struct opregion_asle *asle;
 113         void *vbt;
 114 };
 115 #define OPREGION_SIZE            (8*1024)
 116
 117 struct intel_overlay;
 118 struct intel_overlay_error_state;
 119
 120 struct drm_i915_master_private {
 121         drm_local_map_t *sarea;
 122         struct _drm_i915_sarea *sarea_priv;
 123 };
 124 #define I915_FENCE_REG_NONE -1
 125
 126 struct drm_i915_fence_reg {
 127         struct list_head lru_list;
 128         struct drm_i915_gem_object *obj;
 129         uint32_t setup_seqno;
 130 };
 131
 132 struct sdvo_device_mapping {
 133         u8 initialized;
 134         u8 dvo_port;
 135         u8 slave_addr;
 136         u8 dvo_wiring;
 137         u8 i2c_pin;
 138         u8 i2c_speed;
 139         u8 ddc_pin;
 140 };
 141
 142 struct intel_display_error_state;
 143
 144 struct drm_i915_error_state {
 145         u32 eir;
 146         u32 pgtbl_er;
 147         u32 pipeastat;
 148         u32 pipebstat;
 149         u32 ipeir;
 150         u32 ipehr;
 151         u32 instdone;
 152         u32 acthd;
 153         u32 error; /* gen6+ */
 154         u32 bcs_acthd; /* gen6+ blt engine */
 155         u32 bcs_ipehr;
 156         u32 bcs_ipeir;
 157         u32 bcs_instdone;
 158         u32 bcs_seqno;
 159         u32 vcs_acthd; /* gen6+ bsd engine */
 160         u32 vcs_ipehr;
 161         u32 vcs_ipeir;
 162         u32 vcs_instdone;
 163         u32 vcs_seqno;
 164         u32 instpm;
 165         u32 instps;
 166         u32 instdone1;
 167         u32 seqno;
 168         u64 bbaddr;
 169         u64 fence[16];
 170         struct timeval time;
 171         struct drm_i915_error_object {
 172                 int page_count;
 173                 u32 gtt_offset;
 174                 u32 *pages[0];
 175         } *ringbuffer, *batchbuffer[2];
 176         struct drm_i915_error_buffer {
 177                 size_t size;
 178                 u32 name;
 179                 u32 seqno;
 180                 u32 gtt_offset;
 181                 u32 read_domains;
 182                 u32 write_domain;
 183                 u32 fence_reg;
 184                 s32 pinned:2;
 185                 u32 tiling:2;
 186                 u32 dirty:1;
 187                 u32 purgeable:1;
 188                 u32 ring:4;
 189         } *active_bo, *pinned_bo;
 190         u32 active_bo_count, pinned_bo_count;
 191         struct intel_overlay_error_state *overlay;
 192         struct intel_display_error_state *display;
 193 };
 194
 195 struct drm_i915_display_funcs {
 196         void (*dpms)(struct drm_crtc *crtc, int mode);
 197         bool (*fbc_enabled)(struct drm_device *dev);
 198         void (*enable_fbc)(struct drm_crtc *crtc, unsigned long interval);
 199         void (*disable_fbc)(struct drm_device *dev);
 200         int (*get_display_clock_speed)(struct drm_device *dev);
 201         int (*get_fifo_size)(struct drm_device *dev, int plane);
 202         void (*update_wm)(struct drm_device *dev, int planea_clock,
 203                           int planeb_clock, int sr_hdisplay, int sr_htotal,
 204                           int pixel_size);
 205         /* clock updates for mode set */
 206         /* cursor updates */
 207         /* render clock increase/decrease */
 208         /* display clock increase/decrease */
 209         /* pll clock increase/decrease */
 210         /* clock gating init */
 211 };
 212
 213 struct intel_device_info {
 214         u8 gen;
 215         u8 is_mobile : 1;
 216         u8 is_i85x : 1;
 217         u8 is_i915g : 1;
 218         u8 is_i945gm : 1;
 219         u8 is_g33 : 1;
 220         u8 need_gfx_hws : 1;
 221         u8 is_g4x : 1;
 222         u8 is_pineview : 1;
 223         u8 is_broadwater : 1;
 224         u8 is_crestline : 1;
 225         u8 has_fbc : 1;
 226         u8 has_pipe_cxsr : 1;
 227         u8 has_hotplug : 1;
 228         u8 cursor_needs_physical : 1;
 229         u8 has_overlay : 1;
 230         u8 overlay_needs_physical : 1;
 231         u8 supports_tv : 1;
 232         u8 has_bsd_ring : 1;
 233         u8 has_blt_ring : 1;
 234 };
 235
 236 enum no_fbc_reason {
 237         FBC_NO_OUTPUT, /* no outputs enabled to compress */
 238         FBC_STOLEN_TOO_SMALL, /* not enough space to hold compressed buffers */
 239         FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
 240         FBC_MODE_TOO_LARGE, /* mode too large for compression */
 241         FBC_BAD_PLANE, /* fbc not supported on plane */
 242         FBC_NOT_TILED, /* buffer not tiled */
 243         FBC_MULTIPLE_PIPES, /* more than one pipe active */
 244 };
 245
 246 enum intel_pch {
 247         PCH_IBX,        /* Ibexpeak PCH */
 248         PCH_CPT,        /* Cougarpoint PCH */
 249 };
 250
 251 #define QUIRK_PIPEA_FORCE (1<<0)
 252
 253 struct intel_fbdev;
 254
 255 typedef struct drm_i915_private {
 256         struct drm_device *dev;
 257
 258         const struct intel_device_info *info;
 259
 260         int has_gem;
 261
 262         void __iomem *regs;
 263
 264         struct intel_gmbus {
 265                 struct i2c_adapter adapter;
 266                 struct i2c_adapter *force_bit;
 267                 u32 reg0;
 268         } *gmbus;
 269
 270         struct pci_dev *bridge_dev;
 271         struct intel_ring_buffer ring[I915_NUM_RINGS];
 272         uint32_t next_seqno;
 273
 274         drm_dma_handle_t *status_page_dmah;
 275         dma_addr_t dma_status_page;
 276         uint32_t counter;
 277         drm_local_map_t hws_map;
 278         struct drm_i915_gem_object *pwrctx;
 279         struct drm_i915_gem_object *renderctx;
 280
 281         struct resource mch_res;
 282
 283         unsigned int cpp;
 284         int back_offset;
 285         int front_offset;
 286         int current_page;
 287         int page_flipping;
 288
 289         atomic_t irq_received;
 290         u32 trace_irq_seqno;
 291
 292         /* protects the irq masks */
 293         spinlock_t irq_lock;
 294         /** Cached value of IMR to avoid reads in updating the bitfield */
 295         u32 pipestat[2];
 296         u32 irq_mask;
 297         u32 gt_irq_mask;
 298         u32 pch_irq_mask;
 299
 300         u32 hotplug_supported_mask;
 301         struct work_struct hotplug_work;
 302
 303         int tex_lru_log_granularity;
 304         int allow_batchbuffer;
 305         struct mem_block *agp_heap;
 306         unsigned int sr01, adpa, ppcr, dvob, dvoc, lvds;
 307         int vblank_pipe;
 308         int num_pipe;
 309
 310         /* For hangcheck timer */
 311 #define DRM_I915_HANGCHECK_PERIOD 1500 /* in ms */
 312         struct timer_list hangcheck_timer;
 313         int hangcheck_count;
 314         uint32_t last_acthd;
 315         uint32_t last_instdone;
 316         uint32_t last_instdone1;
 317
 318         unsigned long cfb_size;
 319         unsigned long cfb_pitch;
 320         unsigned long cfb_offset;
 321         int cfb_fence;
 322         int cfb_plane;
 323         int cfb_y;
 324
 325         int irq_enabled;
 326
 327         struct intel_opregion opregion;
 328
 329         /* overlay */
 330         struct intel_overlay *overlay;
 331
 332         /* LVDS info */
 333         int backlight_level;  /* restore backlight to this value */
 334         struct drm_display_mode *panel_fixed_mode;
 335         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
 336         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
 337
 338         /* Feature bits from the VBIOS */
 339         unsigned int int_tv_support:1;
 340         unsigned int lvds_dither:1;
 341         unsigned int lvds_vbt:1;
 342         unsigned int int_crt_support:1;
 343         unsigned int lvds_use_ssc:1;
 344         int lvds_ssc_freq;
 345         struct {
 346                 int rate;
 347                 int lanes;
 348                 int preemphasis;
 349                 int vswing;
 350
 351                 bool initialized;
 352                 bool support;
 353                 int bpp;
 354                 struct edp_power_seq pps;
 355         } edp;
 356         bool no_aux_handshake;
 357
 358         struct notifier_block lid_notifier;
 359
 360         int crt_ddc_pin;
 361         struct drm_i915_fence_reg fence_regs[16]; /* assume 965 */
 362         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
 363         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
 364
 365         unsigned int fsb_freq, mem_freq, is_ddr3;
 366
 367         spinlock_t error_lock;
 368         struct drm_i915_error_state *first_error;
 369         struct work_struct error_work;
 370         struct completion error_completion;
 371         struct workqueue_struct *wq;
 372
 373         /* Display functions */
 374         struct drm_i915_display_funcs display;
 375
 376         /* PCH chipset type */
 377         enum intel_pch pch_type;
 378
 379         unsigned long quirks;
 380
 381         /* Register state */
 382         bool modeset_on_lid;
 383         u8 saveLBB;
 384         u32 saveDSPACNTR;
 385         u32 saveDSPBCNTR;
 386         u32 saveDSPARB;
 387         u32 saveHWS;
 388         u32 savePIPEACONF;
 389         u32 savePIPEBCONF;
 390         u32 savePIPEASRC;
 391         u32 savePIPEBSRC;
 392         u32 saveFPA0;
 393         u32 saveFPA1;
 394         u32 saveDPLL_A;
 395         u32 saveDPLL_A_MD;
 396         u32 saveHTOTAL_A;
 397         u32 saveHBLANK_A;
 398         u32 saveHSYNC_A;
 399         u32 saveVTOTAL_A;
 400         u32 saveVBLANK_A;
 401         u32 saveVSYNC_A;
 402         u32 saveBCLRPAT_A;
 403         u32 saveTRANSACONF;
 404         u32 saveTRANS_HTOTAL_A;
 405         u32 saveTRANS_HBLANK_A;
 406         u32 saveTRANS_HSYNC_A;
 407         u32 saveTRANS_VTOTAL_A;
 408         u32 saveTRANS_VBLANK_A;
 409         u32 saveTRANS_VSYNC_A;
 410         u32 savePIPEASTAT;
 411         u32 saveDSPASTRIDE;
 412         u32 saveDSPASIZE;
 413         u32 saveDSPAPOS;
 414         u32 saveDSPAADDR;
 415         u32 saveDSPASURF;
 416         u32 saveDSPATILEOFF;
 417         u32 savePFIT_PGM_RATIOS;
 418         u32 saveBLC_HIST_CTL;
 419         u32 saveBLC_PWM_CTL;
 420         u32 saveBLC_PWM_CTL2;
 421         u32 saveBLC_CPU_PWM_CTL;
 422         u32 saveBLC_CPU_PWM_CTL2;
 423         u32 saveFPB0;
 424         u32 saveFPB1;
 425         u32 saveDPLL_B;
 426         u32 saveDPLL_B_MD;
 427         u32 saveHTOTAL_B;
 428         u32 saveHBLANK_B;
 429         u32 saveHSYNC_B;
 430         u32 saveVTOTAL_B;
 431         u32 saveVBLANK_B;
 432         u32 saveVSYNC_B;
 433         u32 saveBCLRPAT_B;
 434         u32 saveTRANSBCONF;
 435         u32 saveTRANS_HTOTAL_B;
 436         u32 saveTRANS_HBLANK_B;
 437         u32 saveTRANS_HSYNC_B;
 438         u32 saveTRANS_VTOTAL_B;
 439         u32 saveTRANS_VBLANK_B;
 440         u32 saveTRANS_VSYNC_B;
 441         u32 savePIPEBSTAT;
 442         u32 saveDSPBSTRIDE;
 443         u32 saveDSPBSIZE;
 444         u32 saveDSPBPOS;
 445         u32 saveDSPBADDR;
 446         u32 saveDSPBSURF;
 447         u32 saveDSPBTILEOFF;
 448         u32 saveVGA0;
 449         u32 saveVGA1;
 450         u32 saveVGA_PD;
 451         u32 saveVGACNTRL;
 452         u32 saveADPA;
 453         u32 saveLVDS;
 454         u32 savePP_ON_DELAYS;
 455         u32 savePP_OFF_DELAYS;
 456         u32 saveDVOA;
 457         u32 saveDVOB;
 458         u32 saveDVOC;
 459         u32 savePP_ON;
 460         u32 savePP_OFF;
 461         u32 savePP_CONTROL;
 462         u32 savePP_DIVISOR;
 463         u32 savePFIT_CONTROL;
 464         u32 save_palette_a[256];
 465         u32 save_palette_b[256];
 466         u32 saveDPFC_CB_BASE;
 467         u32 saveFBC_CFB_BASE;
 468         u32 saveFBC_LL_BASE;
 469         u32 saveFBC_CONTROL;
 470         u32 saveFBC_CONTROL2;
 471         u32 saveIER;
 472         u32 saveIIR;
 473         u32 saveIMR;
 474         u32 saveDEIER;
 475         u32 saveDEIMR;
 476         u32 saveGTIER;
 477         u32 saveGTIMR;
 478         u32 saveFDI_RXA_IMR;
 479         u32 saveFDI_RXB_IMR;
 480         u32 saveCACHE_MODE_0;
 481         u32 saveMI_ARB_STATE;
 482         u32 saveSWF0[16];
 483         u32 saveSWF1[16];
 484         u32 saveSWF2[3];
 485         u8 saveMSR;
 486         u8 saveSR[8];
 487         u8 saveGR[25];
 488         u8 saveAR_INDEX;
 489         u8 saveAR[21];
 490         u8 saveDACMASK;
 491         u8 saveCR[37];
 492         uint64_t saveFENCE[16];
 493         u32 saveCURACNTR;
 494         u32 saveCURAPOS;
 495         u32 saveCURABASE;
 496         u32 saveCURBCNTR;
 497         u32 saveCURBPOS;
 498         u32 saveCURBBASE;
 499         u32 saveCURSIZE;
 500         u32 saveDP_B;
 501         u32 saveDP_C;
 502         u32 saveDP_D;
 503         u32 savePIPEA_GMCH_DATA_M;
 504         u32 savePIPEB_GMCH_DATA_M;
 505         u32 savePIPEA_GMCH_DATA_N;
 506         u32 savePIPEB_GMCH_DATA_N;
 507         u32 savePIPEA_DP_LINK_M;
 508         u32 savePIPEB_DP_LINK_M;
 509         u32 savePIPEA_DP_LINK_N;
 510         u32 savePIPEB_DP_LINK_N;
 511         u32 saveFDI_RXA_CTL;
 512         u32 saveFDI_TXA_CTL;
 513         u32 saveFDI_RXB_CTL;
 514         u32 saveFDI_TXB_CTL;
 515         u32 savePFA_CTL_1;
 516         u32 savePFB_CTL_1;
 517         u32 savePFA_WIN_SZ;
 518         u32 savePFB_WIN_SZ;
 519         u32 savePFA_WIN_POS;
 520         u32 savePFB_WIN_POS;
 521         u32 savePCH_DREF_CONTROL;
 522         u32 saveDISP_ARB_CTL;
 523         u32 savePIPEA_DATA_M1;
 524         u32 savePIPEA_DATA_N1;
 525         u32 savePIPEA_LINK_M1;
 526         u32 savePIPEA_LINK_N1;
 527         u32 savePIPEB_DATA_M1;
 528         u32 savePIPEB_DATA_N1;
 529         u32 savePIPEB_LINK_M1;
 530         u32 savePIPEB_LINK_N1;
 531         u32 saveMCHBAR_RENDER_STANDBY;
 532
 533         struct {
 534                 /** Bridge to intel-gtt-ko */
 535                 const struct intel_gtt *gtt;
 536                 /** Memory allocator for GTT stolen memory */
 537                 struct drm_mm stolen;
 538                 /** Memory allocator for GTT */
 539                 struct drm_mm gtt_space;
 540                 /** List of all objects in gtt_space. Used to restore gtt
 541                  * mappings on resume */
 542                 struct list_head gtt_list;
 543                 /** End of mappable part of GTT */
 544                 unsigned long gtt_mappable_end;
 545
 546                 struct io_mapping *gtt_mapping;
 547                 int gtt_mtrr;
 548
 549                 struct shrinker inactive_shrinker;
 550
 551                 /**
 552                  * List of objects currently involved in rendering.
 553                  *
 554                  * Includes buffers having the contents of their GPU caches
 555                  * flushed, not necessarily primitives.  last_rendering_seqno
 556                  * represents when the rendering involved will be completed.
 557                  *
 558                  * A reference is held on the buffer while on this list.
 559                  */
 560                 struct list_head active_list;
 561
 562                 /**
 563                  * List of objects which are not in the ringbuffer but which
 564                  * still have a write_domain which needs to be flushed before
 565                  * unbinding.
 566                  *
 567                  * last_rendering_seqno is 0 while an object is in this list.
 568                  *
 569                  * A reference is held on the buffer while on this list.
 570                  */
 571                 struct list_head flushing_list;
 572
 573                 /**
 574                  * LRU list of objects which are not in the ringbuffer and
 575                  * are ready to unbind, but are still in the GTT.
 576                  *
 577                  * last_rendering_seqno is 0 while an object is in this list.
 578                  *
 579                  * A reference is not held on the buffer while on this list,
 580                  * as merely being GTT-bound shouldn't prevent its being
 581                  * freed, and we'll pull it off the list in the free path.
 582                  */
 583                 struct list_head inactive_list;
 584
 585                 /**
 586                  * LRU list of objects which are not in the ringbuffer but
 587                  * are still pinned in the GTT.
 588                  */
 589                 struct list_head pinned_list;
 590
 591                 /** LRU list of objects with fence regs on them. */
 592                 struct list_head fence_list;
 593
 594                 /**
 595                  * List of objects currently pending being freed.
 596                  *
 597                  * These objects are no longer in use, but due to a signal
 598                  * we were prevented from freeing them at the appointed time.
 599                  */
 600                 struct list_head deferred_free_list;
 601
 602                 /**
 603                  * We leave the user IRQ off as much as possible,
 604                  * but this means that requests will finish and never
 605                  * be retired once the system goes idle. Set a timer to
 606                  * fire periodically while the ring is running. When it
 607                  * fires, go retire requests.
 608                  */
 609                 struct delayed_work retire_work;
 610
 611                 /**
 612                  * Flag if the X Server, and thus DRM, is not currently in
 613                  * control of the device.
 614                  *
 615                  * This is set between LeaveVT and EnterVT.  It needs to be
 616                  * replaced with a semaphore.  It also needs to be
 617                  * transitioned away from for kernel modesetting.
 618                  */
 619                 int suspended;
 620
 621                 /**
 622                  * Flag if the hardware appears to be wedged.
 623                  *
 624                  * This is set when attempts to idle the device timeout.
 625                  * It prevents command submission from occuring and makes
 626                  * every pending request fail
 627                  */
 628                 atomic_t wedged;
 629
 630                 /** Bit 6 swizzling required for X tiling */
 631                 uint32_t bit_6_swizzle_x;
 632                 /** Bit 6 swizzling required for Y tiling */
 633                 uint32_t bit_6_swizzle_y;
 634
 635                 /* storage for physical objects */
 636                 struct drm_i915_gem_phys_object *phys_objs[I915_MAX_PHYS_OBJECT];
 637
 638                 /* accounting, useful for userland debugging */
 639                 size_t gtt_total;
 640                 size_t mappable_gtt_total;
 641                 size_t object_memory;
 642                 u32 object_count;
 643         } mm;
 644         struct sdvo_device_mapping sdvo_mappings[2];
 645         /* indicate whether the LVDS_BORDER should be enabled or not */
 646         unsigned int lvds_border_bits;
 647         /* Panel fitter placement and size for Ironlake+ */
 648         u32 pch_pf_pos, pch_pf_size;
 649
 650         struct drm_crtc *plane_to_crtc_mapping[2];
 651         struct drm_crtc *pipe_to_crtc_mapping[2];
 652         wait_queue_head_t pending_flip_queue;
 653         bool flip_pending_is_done;
 654
 655         /* Reclocking support */
 656         bool render_reclock_avail;
 657         bool lvds_downclock_avail;
 658         /* indicates the reduced downclock for LVDS*/
 659         int lvds_downclock;
 660         struct work_struct idle_work;
 661         struct timer_list idle_timer;
 662         bool busy;
 663         u16 orig_clock;
 664         int child_dev_num;
 665         struct child_device_config *child_dev;
 666         struct drm_connector *int_lvds_connector;
 667
 668         bool mchbar_need_disable;
 669
 670         u8 cur_delay;
 671         u8 min_delay;
 672         u8 max_delay;
 673         u8 fmax;
 674         u8 fstart;
 675
 676         u64 last_count1;
 677         unsigned long last_time1;
 678         u64 last_count2;
 679         struct timespec last_time2;
 680         unsigned long gfx_power;
 681         int c_m;
 682         int r_t;
 683         u8 corr;
 684         spinlock_t *mchdev_lock;
 685
 686         enum no_fbc_reason no_fbc_reason;
 687
 688         struct drm_mm_node *compressed_fb;
 689         struct drm_mm_node *compressed_llb;
 690
 691         unsigned long last_gpu_reset;
 692
 693         /* list of fbdev register on this device */
 694         struct intel_fbdev *fbdev;
 695 } drm_i915_private_t;
 696
 697 struct drm_i915_gem_object {
 698         struct drm_gem_object base;
 699
 700         /** Current space allocated to this object in the GTT, if any. */
 701         struct drm_mm_node *gtt_space;
 702         struct list_head gtt_list;
 703
 704         /** This object's place on the active/flushing/inactive lists */
 705         struct list_head ring_list;
 706         struct list_head mm_list;
 707         /** This object's place on GPU write list */
 708         struct list_head gpu_write_list;
 709         /** This object's place in the batchbuffer or on the eviction list */
 710         struct list_head exec_list;
 711
 712         /**
 713          * This is set if the object is on the active or flushing lists
 714          * (has pending rendering), and is not set if it's on inactive (ready
 715          * to be unbound).
 716          */
 717         unsigned int active : 1;
 718
 719         /**
 720          * This is set if the object has been written to since last bound
 721          * to the GTT
 722          */
 723         unsigned int dirty : 1;
 724
 725         /**
 726          * This is set if the object has been written to since the last
 727          * GPU flush.
 728          */
 729         unsigned int pending_gpu_write : 1;
 730
 731         /**
 732          * Fence register bits (if any) for this object.  Will be set
 733          * as needed when mapped into the GTT.
 734          * Protected by dev->struct_mutex.
 735          *
 736          * Size: 4 bits for 16 fences + sign (for FENCE_REG_NONE)
 737          */
 738         signed int fence_reg : 5;
 739
 740         /**
 741          * Advice: are the backing pages purgeable?
 742          */
 743         unsigned int madv : 2;
 744
 745         /**
 746          * Current tiling mode for the object.
 747          */
 748         unsigned int tiling_mode : 2;
 749         unsigned int tiling_changed : 1;
 750
 751         /** How many users have pinned this object in GTT space. The following
 752          * users can each hold at most one reference: pwrite/pread, pin_ioctl
 753          * (via user_pin_count), execbuffer (objects are not allowed multiple
 754          * times for the same batchbuffer), and the framebuffer code. When
 755          * switching/pageflipping, the framebuffer code has at most two buffers
 756          * pinned per crtc.
 757          *
 758          * In the worst case this is 1 + 1 + 1 + 2*2 = 7. That would fit into 3
 759          * bits with absolutely no headroom. So use 4 bits. */
 760         unsigned int pin_count : 4;
 761 #define DRM_I915_GEM_OBJECT_MAX_PIN_COUNT 0xf
 762
 763         /**
 764          * Is the object at the current location in the gtt mappable and
 765          * fenceable? Used to avoid costly recalculations.
 766          */
 767         unsigned int map_and_fenceable : 1;
 768
 769         /**
 770          * Whether the current gtt mapping needs to be mappable (and isn't just
 771          * mappable by accident). Track pin and fault separate for a more
 772          * accurate mappable working set.
 773          */
 774         unsigned int fault_mappable : 1;
 775         unsigned int pin_mappable : 1;
 776
 777         /*
 778          * Is the GPU currently using a fence to access this buffer,
 779          */
 780         unsigned int pending_fenced_gpu_access:1;
 781         unsigned int fenced_gpu_access:1;
 782
 783         struct page **pages;
 784
 785         /**
 786          * DMAR support
 787          */
 788         struct scatterlist *sg_list;
 789         int num_sg;
 790
 791         /**
 792          * Current offset of the object in GTT space.
 793          *
 794          * This is the same as gtt_space->start
 795          */
 796         uint32_t gtt_offset;
 797
 798         /** Breadcrumb of last rendering to the buffer. */
 799         uint32_t last_rendering_seqno;
 800         struct intel_ring_buffer *ring;
 801
 802         /** Breadcrumb of last fenced GPU access to the buffer. */
 803         uint32_t last_fenced_seqno;
 804         struct intel_ring_buffer *last_fenced_ring;
 805
 806         /** Current tiling stride for the object, if it's tiled. */
 807         uint32_t stride;
 808
 809         /** Record of address bit 17 of each page at last unbind. */
 810         unsigned long *bit_17;
 811
 812         /** AGP mapping type (AGP_USER_MEMORY or AGP_USER_CACHED_MEMORY */
 813         uint32_t agp_type;
 814
 815         /**
 816          * If present, while GEM_DOMAIN_CPU is in the read domain this array
 817          * flags which individual pages are valid.
 818          */
 819         uint8_t *page_cpu_valid;
 820
 821         /** User space pin count and filp owning the pin */
 822         uint32_t user_pin_count;
 823         struct drm_file *pin_filp;
 824
 825         /** for phy allocated objects */
 826         struct drm_i915_gem_phys_object *phys_obj;
 827
 828         /**
 829          * Number of crtcs where this object is currently the fb, but
 830          * will be page flipped away on the next vblank.  When it
 831          * reaches 0, dev_priv->pending_flip_queue will be woken up.
 832          */
 833         atomic_t pending_flip;
 834 };
 835
 836 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
 837
 838 /**
 839  * Request queue structure.
 840  *
 841  * The request queue allows us to note sequence numbers that have been emitted
 842  * and may be associated with active buffers to be retired.
 843  *
 844  * By keeping this list, we can avoid having to do questionable
 845  * sequence-number comparisons on buffer last_rendering_seqnos, and associate
 846  * an emission time with seqnos for tracking how far ahead of the GPU we are.
 847  */
 848 struct drm_i915_gem_request {
 849         /** On Which ring this request was generated */
 850         struct intel_ring_buffer *ring;
 851
 852         /** GEM sequence number associated with this request. */
 853         uint32_t seqno;
 854
 855         /** Time at which this request was emitted, in jiffies. */
 856         unsigned long emitted_jiffies;
 857
 858         /** global list entry for this request */
 859         struct list_head list;
 860
 861         struct drm_i915_file_private *file_priv;
 862         /** file_priv list entry for this request */
 863         struct list_head client_list;
 864 };
 865
 866 struct drm_i915_file_private {
 867         struct {
 868                 struct spinlock lock;
 869                 struct list_head request_list;
 870         } mm;
 871 };
 872
 873 enum intel_chip_family {
 874         CHIP_I8XX = 0x01,
 875         CHIP_I9XX = 0x02,
 876         CHIP_I915 = 0x04,
 877         CHIP_I965 = 0x08,
 878 };
 879
 880 #define INTEL_INFO(dev) (((struct drm_i915_private *) (dev)->dev_private)->info)
 881
 882 #define IS_I830(dev)            ((dev)->pci_device == 0x3577)
 883 #define IS_845G(dev)            ((dev)->pci_device == 0x2562)
 884 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
 885 #define IS_I865G(dev)           ((dev)->pci_device == 0x2572)
 886 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
 887 #define IS_I915GM(dev)          ((dev)->pci_device == 0x2592)
 888 #define IS_I945G(dev)           ((dev)->pci_device == 0x2772)
 889 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
 890 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
 891 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
 892 #define IS_GM45(dev)            ((dev)->pci_device == 0x2A42)
 893 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
 894 #define IS_PINEVIEW_G(dev)      ((dev)->pci_device == 0xa001)
 895 #define IS_PINEVIEW_M(dev)      ((dev)->pci_device == 0xa011)
 896 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
 897 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
 898 #define IS_IRONLAKE_D(dev)      ((dev)->pci_device == 0x0042)
 899 #define IS_IRONLAKE_M(dev)      ((dev)->pci_device == 0x0046)
 900 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
 901
 902 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
 903 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
 904 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
 905 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
 906 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
 907
 908 #define HAS_BSD(dev)            (INTEL_INFO(dev)->has_bsd_ring)
 909 #define HAS_BLT(dev)            (INTEL_INFO(dev)->has_blt_ring)
 910 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
 911
 912 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
 913 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
 914
 915 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
 916  * rows, which changed the alignment requirements and fence programming.
 917  */
 918 #define HAS_128_BYTE_Y_TILING(dev) (!IS_GEN2(dev) && !(IS_I915G(dev) || \
 919                                                       IS_I915GM(dev)))
 920 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (!IS_GEN2(dev) && !IS_PINEVIEW(dev))
 921 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_GEN5(dev))
 922 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_GEN5(dev))
 923 #define SUPPORTS_EDP(dev)               (IS_IRONLAKE_M(dev))
 924 #define SUPPORTS_TV(dev)                (INTEL_INFO(dev)->supports_tv)
 925 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
 926 /* dsparb controlled by hw only */
 927 #define DSPARB_HWCONTROL(dev) (IS_G4X(dev) || IS_IRONLAKE(dev))
 928
 929 #define HAS_FW_BLC(dev) (INTEL_INFO(dev)->gen > 2)
 930 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
 931 #define I915_HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
 932
 933 #define HAS_PCH_SPLIT(dev) (IS_GEN5(dev) || IS_GEN6(dev))
 934 #define HAS_PIPE_CONTROL(dev) (IS_GEN5(dev) || IS_GEN6(dev))
 935
 936 #define INTEL_PCH_TYPE(dev) (((struct drm_i915_private *)(dev)->dev_private)->pch_type)
 937 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
 938 #define HAS_PCH_IBX(dev) (INTEL_PCH_TYPE(dev) == PCH_IBX)
 939
 940 #include "i915_trace.h"
 941
 942 extern struct drm_ioctl_desc i915_ioctls[];
 943 extern int i915_max_ioctl;
 944 extern unsigned int i915_fbpercrtc;
 945 extern unsigned int i915_powersave;
 946 extern unsigned int i915_lvds_downclock;
 947
 948 extern int i915_suspend(struct drm_device *dev, pm_message_t state);
 949 extern int i915_resume(struct drm_device *dev);
 950 extern void i915_save_display(struct drm_device *dev);
 951 extern void i915_restore_display(struct drm_device *dev);
 952 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
 953 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
 954
 955                                 /* i915_dma.c */
 956 extern void i915_kernel_lost_context(struct drm_device * dev);
 957 extern int i915_driver_load(struct drm_device *, unsigned long flags);
 958 extern int i915_driver_unload(struct drm_device *);
 959 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file_priv);
 960 extern void i915_driver_lastclose(struct drm_device * dev);
 961 extern void i915_driver_preclose(struct drm_device *dev,
 962                                  struct drm_file *file_priv);
 963 extern void i915_driver_postclose(struct drm_device *dev,
 964                                   struct drm_file *file_priv);
 965 extern int i915_driver_device_is_agp(struct drm_device * dev);
 966 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
 967                               unsigned long arg);
 968 extern int i915_emit_box(struct drm_device *dev,
 969                          struct drm_clip_rect *box,
 970                          int DR1, int DR4);
 971 extern int i915_reset(struct drm_device *dev, u8 flags);
 972 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
 973 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
 974 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
 975 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
 976
 977
 978 /* i915_irq.c */
 979 void i915_hangcheck_elapsed(unsigned long data);
 980 void i915_handle_error(struct drm_device *dev, bool wedged);
 981 extern int i915_irq_emit(struct drm_device *dev, void *data,
 982                          struct drm_file *file_priv);
 983 extern int i915_irq_wait(struct drm_device *dev, void *data,
 984                          struct drm_file *file_priv);
 985 void i915_trace_irq_get(struct drm_device *dev, u32 seqno);
 986 extern void i915_enable_interrupt (struct drm_device *dev);
 987
 988 extern irqreturn_t i915_driver_irq_handler(DRM_IRQ_ARGS);
 989 extern void i915_driver_irq_preinstall(struct drm_device * dev);
 990 extern int i915_driver_irq_postinstall(struct drm_device *dev);
 991 extern void i915_driver_irq_uninstall(struct drm_device * dev);
 992 extern int i915_vblank_pipe_set(struct drm_device *dev, void *data,
 993                                 struct drm_file *file_priv);
 994 extern int i915_vblank_pipe_get(struct drm_device *dev, void *data,
 995                                 struct drm_file *file_priv);
 996 extern int i915_enable_vblank(struct drm_device *dev, int crtc);
 997 extern void i915_disable_vblank(struct drm_device *dev, int crtc);
 998 extern u32 i915_get_vblank_counter(struct drm_device *dev, int crtc);
 999 extern u32 gm45_get_vblank_counter(struct drm_device *dev, int crtc);
1000 extern int i915_vblank_swap(struct drm_device *dev, void *data,
1001                             struct drm_file *file_priv);
1002 extern void i915_enable_irq(drm_i915_private_t *dev_priv, u32 mask);
1003 extern void i915_disable_irq(drm_i915_private_t *dev_priv, u32 mask);
1004 extern void ironlake_enable_graphics_irq(drm_i915_private_t *dev_priv,
1005                 u32 mask);
1006 extern void ironlake_disable_graphics_irq(drm_i915_private_t *dev_priv,
1007                 u32 mask);
1008
1009 void
1010 i915_enable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1011
1012 void
1013 i915_disable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1014
1015 void intel_enable_asle (struct drm_device *dev);
1016
1017 #ifdef CONFIG_DEBUG_FS
1018 extern void i915_destroy_error_state(struct drm_device *dev);
1019 #else
1020 #define i915_destroy_error_state(x)
1021 #endif
1022
1023
1024 /* i915_mem.c */
1025 extern int i915_mem_alloc(struct drm_device *dev, void *data,
1026                           struct drm_file *file_priv);
1027 extern int i915_mem_free(struct drm_device *dev, void *data,
1028                          struct drm_file *file_priv);
1029 extern int i915_mem_init_heap(struct drm_device *dev, void *data,
1030                               struct drm_file *file_priv);
1031 extern int i915_mem_destroy_heap(struct drm_device *dev, void *data,
1032                                  struct drm_file *file_priv);
1033 extern void i915_mem_takedown(struct mem_block **heap);
1034 extern void i915_mem_release(struct drm_device * dev,
1035                              struct drm_file *file_priv, struct mem_block *heap);
1036 /* i915_gem.c */
1037 int i915_gem_check_is_wedged(struct drm_device *dev);
1038 int i915_gem_init_ioctl(struct drm_device *dev, void *data,
1039                         struct drm_file *file_priv);
1040 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
1041                           struct drm_file *file_priv);
1042 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
1043                          struct drm_file *file_priv);
1044 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
1045                           struct drm_file *file_priv);
1046 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
1047                         struct drm_file *file_priv);
1048 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
1049                         struct drm_file *file_priv);
1050 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
1051                               struct drm_file *file_priv);
1052 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
1053                              struct drm_file *file_priv);
1054 int i915_gem_execbuffer(struct drm_device *dev, void *data,
1055                         struct drm_file *file_priv);
1056 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
1057                          struct drm_file *file_priv);
1058 int i915_gem_pin_ioctl(struct drm_device *dev, void *data,
1059                        struct drm_file *file_priv);
1060 int i915_gem_unpin_ioctl(struct drm_device *dev, void *data,
1061                          struct drm_file *file_priv);
1062 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
1063                         struct drm_file *file_priv);
1064 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
1065                             struct drm_file *file_priv);
1066 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
1067                            struct drm_file *file_priv);
1068 int i915_gem_entervt_ioctl(struct drm_device *dev, void *data,
1069                            struct drm_file *file_priv);
1070 int i915_gem_leavevt_ioctl(struct drm_device *dev, void *data,
1071                            struct drm_file *file_priv);
1072 int i915_gem_set_tiling(struct drm_device *dev, void *data,
1073                         struct drm_file *file_priv);
1074 int i915_gem_get_tiling(struct drm_device *dev, void *data,
1075                         struct drm_file *file_priv);
1076 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
1077                                 struct drm_file *file_priv);
1078 void i915_gem_load(struct drm_device *dev);
1079 int i915_gem_init_object(struct drm_gem_object *obj);
1080 void i915_gem_flush_ring(struct drm_device *dev,
1081                          struct intel_ring_buffer *ring,
1082                          uint32_t invalidate_domains,
1083                          uint32_t flush_domains);
1084 struct drm_i915_gem_object *i915_gem_alloc_object(struct drm_device *dev,
1085                                                   size_t size);
1086 void i915_gem_free_object(struct drm_gem_object *obj);
1087 int __must_check i915_gem_object_pin(struct drm_i915_gem_object *obj,
1088                                      uint32_t alignment,
1089                                      bool map_and_fenceable);
1090 void i915_gem_object_unpin(struct drm_i915_gem_object *obj);
1091 int __must_check i915_gem_object_unbind(struct drm_i915_gem_object *obj);
1092 void i915_gem_release_mmap(struct drm_i915_gem_object *obj);
1093 void i915_gem_lastclose(struct drm_device *dev);
1094
1095 int __must_check i915_mutex_lock_interruptible(struct drm_device *dev);
1096 int __must_check i915_gem_object_wait_rendering(struct drm_i915_gem_object *obj,
1097                                                 bool interruptible);
1098 void i915_gem_object_move_to_active(struct drm_i915_gem_object *obj,
1099                                     struct intel_ring_buffer *ring,
1100                                     u32 seqno);
1101
1102 /**
1103  * Returns true if seq1 is later than seq2.
1104  */
1105 static inline bool
1106 i915_seqno_passed(uint32_t seq1, uint32_t seq2)
1107 {
1108         return (int32_t)(seq1 - seq2) >= 0;
1109 }
1110
1111 static inline u32
1112 i915_gem_next_request_seqno(struct drm_device *dev,
1113                             struct intel_ring_buffer *ring)
1114 {
1115         drm_i915_private_t *dev_priv = dev->dev_private;
1116         return ring->outstanding_lazy_request = dev_priv->next_seqno;
1117 }
1118
1119 int __must_check i915_gem_object_get_fence(struct drm_i915_gem_object *obj,
1120                                            struct intel_ring_buffer *pipelined,
1121                                            bool interruptible);
1122 int __must_check i915_gem_object_put_fence(struct drm_i915_gem_object *obj);
1123
1124 void i915_gem_retire_requests(struct drm_device *dev);
1125 void i915_gem_reset(struct drm_device *dev);
1126 void i915_gem_clflush_object(struct drm_i915_gem_object *obj);
1127 int __must_check i915_gem_object_set_domain(struct drm_i915_gem_object *obj,
1128                                             uint32_t read_domains,
1129                                             uint32_t write_domain);
1130 int __must_check i915_gem_object_flush_gpu(struct drm_i915_gem_object *obj,
1131                                            bool interruptible);
1132 int __must_check i915_gem_init_ringbuffer(struct drm_device *dev);
1133 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
1134 void i915_gem_do_init(struct drm_device *dev,
1135                       unsigned long start,
1136                       unsigned long mappable_end,
1137                       unsigned long end);
1138 int __must_check i915_gpu_idle(struct drm_device *dev);
1139 int __must_check i915_gem_idle(struct drm_device *dev);
1140 int __must_check i915_add_request(struct drm_device *dev,
1141                                   struct drm_file *file_priv,
1142                                   struct drm_i915_gem_request *request,
1143                                   struct intel_ring_buffer *ring);
1144 int __must_check i915_do_wait_request(struct drm_device *dev,
1145                                       uint32_t seqno,
1146                                       bool interruptible,
1147                                       struct intel_ring_buffer *ring);
1148 int i915_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
1149 int __must_check
1150 i915_gem_object_set_to_gtt_domain(struct drm_i915_gem_object *obj,
1151                                   bool write);
1152 int __must_check
1153 i915_gem_object_set_to_display_plane(struct drm_i915_gem_object *obj,
1154                                      struct intel_ring_buffer *pipelined);
1155 int i915_gem_attach_phys_object(struct drm_device *dev,
1156                                 struct drm_i915_gem_object *obj,
1157                                 int id,
1158                                 int align);
1159 void i915_gem_detach_phys_object(struct drm_device *dev,
1160                                  struct drm_i915_gem_object *obj);
1161 void i915_gem_free_all_phys_object(struct drm_device *dev);
1162 void i915_gem_release(struct drm_device *dev, struct drm_file *file);
1163
1164 /* i915_gem_gtt.c */
1165 void i915_gem_restore_gtt_mappings(struct drm_device *dev);
1166 int __must_check i915_gem_gtt_bind_object(struct drm_i915_gem_object *obj);
1167 void i915_gem_gtt_unbind_object(struct drm_i915_gem_object *obj);
1168
1169 /* i915_gem_evict.c */
1170 int __must_check i915_gem_evict_something(struct drm_device *dev, int min_size,
1171                                           unsigned alignment, bool mappable);
1172 int __must_check i915_gem_evict_everything(struct drm_device *dev,
1173                                            bool purgeable_only);
1174 int __must_check i915_gem_evict_inactive(struct drm_device *dev,
1175                                          bool purgeable_only);
1176
1177 /* i915_gem_tiling.c */
1178 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
1179 void i915_gem_object_do_bit_17_swizzle(struct drm_i915_gem_object *obj);
1180 void i915_gem_object_save_bit_17_swizzle(struct drm_i915_gem_object *obj);
1181
1182 /* i915_gem_debug.c */
1183 void i915_gem_dump_object(struct drm_i915_gem_object *obj, int len,
1184                           const char *where, uint32_t mark);
1185 #if WATCH_LISTS
1186 int i915_verify_lists(struct drm_device *dev);
1187 #else
1188 #define i915_verify_lists(dev) 0
1189 #endif
1190 void i915_gem_object_check_coherency(struct drm_i915_gem_object *obj,
1191                                      int handle);
1192 void i915_gem_dump_object(struct drm_i915_gem_object *obj, int len,
1193                           const char *where, uint32_t mark);
1194
1195 /* i915_debugfs.c */
1196 int i915_debugfs_init(struct drm_minor *minor);
1197 void i915_debugfs_cleanup(struct drm_minor *minor);
1198
1199 /* i915_suspend.c */
1200 extern int i915_save_state(struct drm_device *dev);
1201 extern int i915_restore_state(struct drm_device *dev);
1202
1203 /* i915_suspend.c */
1204 extern int i915_save_state(struct drm_device *dev);
1205 extern int i915_restore_state(struct drm_device *dev);
1206
1207 /* intel_i2c.c */
1208 extern int intel_setup_gmbus(struct drm_device *dev);
1209 extern void intel_teardown_gmbus(struct drm_device *dev);
1210 extern void intel_gmbus_set_speed(struct i2c_adapter *adapter, int speed);
1211 extern void intel_gmbus_force_bit(struct i2c_adapter *adapter, bool force_bit);
1212 extern inline bool intel_gmbus_is_forced_bit(struct i2c_adapter *adapter)
1213 {
1214         return container_of(adapter, struct intel_gmbus, adapter)->force_bit;
1215 }
1216 extern void intel_i2c_reset(struct drm_device *dev);
1217
1218 /* intel_opregion.c */
1219 extern int intel_opregion_setup(struct drm_device *dev);
1220 #ifdef CONFIG_ACPI
1221 extern void intel_opregion_init(struct drm_device *dev);
1222 extern void intel_opregion_fini(struct drm_device *dev);
1223 extern void intel_opregion_asle_intr(struct drm_device *dev);
1224 extern void intel_opregion_gse_intr(struct drm_device *dev);
1225 extern void intel_opregion_enable_asle(struct drm_device *dev);
1226 #else
1227 static inline void intel_opregion_init(struct drm_device *dev) { return; }
1228 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
1229 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
1230 static inline void intel_opregion_gse_intr(struct drm_device *dev) { return; }
1231 static inline void intel_opregion_enable_asle(struct drm_device *dev) { return; }
1232 #endif
1233
1234 /* intel_acpi.c */
1235 #ifdef CONFIG_ACPI
1236 extern void intel_register_dsm_handler(void);
1237 extern void intel_unregister_dsm_handler(void);
1238 #else
1239 static inline void intel_register_dsm_handler(void) { return; }
1240 static inline void intel_unregister_dsm_handler(void) { return; }
1241 #endif /* CONFIG_ACPI */
1242
1243 /* modesetting */
1244 extern void intel_modeset_init(struct drm_device *dev);
1245 extern void intel_modeset_cleanup(struct drm_device *dev);
1246 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
1247 extern void i8xx_disable_fbc(struct drm_device *dev);
1248 extern void g4x_disable_fbc(struct drm_device *dev);
1249 extern void ironlake_disable_fbc(struct drm_device *dev);
1250 extern void intel_disable_fbc(struct drm_device *dev);
1251 extern void intel_enable_fbc(struct drm_crtc *crtc, unsigned long interval);
1252 extern bool intel_fbc_enabled(struct drm_device *dev);
1253 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
1254 extern void intel_detect_pch (struct drm_device *dev);
1255 extern int intel_trans_dp_port_sel (struct drm_crtc *crtc);
1256
1257 /* overlay */
1258 #ifdef CONFIG_DEBUG_FS
1259 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(struct drm_device *dev);
1260 extern void intel_overlay_print_error_state(struct seq_file *m, struct intel_overlay_error_state *error);
1261
1262 extern struct intel_display_error_state *intel_display_capture_error_state(struct drm_device *dev);
1263 extern void intel_display_print_error_state(struct seq_file *m,
1264                                             struct drm_device *dev,
1265                                             struct intel_display_error_state *error);
1266 #endif
1267
1268 #define LP_RING(d) (&((struct drm_i915_private *)(d))->ring[RCS])
1269
1270 #define BEGIN_LP_RING(n) \
1271         intel_ring_begin(LP_RING(dev_priv), (n))
1272
1273 #define OUT_RING(x) \
1274         intel_ring_emit(LP_RING(dev_priv), x)
1275
1276 #define ADVANCE_LP_RING() \
1277         intel_ring_advance(LP_RING(dev_priv))
1278
1279 /**
1280  * Lock test for when it's just for synchronization of ring access.
1281  *
1282  * In that case, we don't need to do it when GEM is initialized as nobody else
1283  * has access to the ring.
1284  */
1285 #define RING_LOCK_TEST_WITH_RETURN(dev, file) do {                      \
1286         if (LP_RING(dev->dev_private)->obj == NULL)                     \
1287                 LOCK_TEST_WITH_RETURN(dev, file);                       \
1288 } while (0)
1289
1290
1291 #define __i915_read(x, y) \
1292 static inline u##x i915_read##x(struct drm_i915_private *dev_priv, u32 reg) { \
1293         u##x val = read##y(dev_priv->regs + reg); \
1294         trace_i915_reg_rw('R', reg, val, sizeof(val)); \
1295         return val; \
1296 }
1297 __i915_read(8, b)
1298 __i915_read(16, w)
1299 __i915_read(32, l)
1300 __i915_read(64, q)
1301 #undef __i915_read
1302
1303 #define __i915_write(x, y) \
1304 static inline void i915_write##x(struct drm_i915_private *dev_priv, u32 reg, u##x val) { \
1305         trace_i915_reg_rw('W', reg, val, sizeof(val)); \
1306         write##y(val, dev_priv->regs + reg); \
1307 }
1308 __i915_write(8, b)
1309 __i915_write(16, w)
1310 __i915_write(32, l)
1311 __i915_write(64, q)
1312 #undef __i915_write
1313
1314 #define I915_READ8(reg)         i915_read8(dev_priv, (reg))
1315 #define I915_WRITE8(reg, val)   i915_write8(dev_priv, (reg), (val))
1316
1317 #define I915_READ16(reg)        i915_read16(dev_priv, (reg))
1318 #define I915_WRITE16(reg, val)  i915_write16(dev_priv, (reg), (val))
1319 #define I915_READ16_NOTRACE(reg)        readw(dev_priv->regs + (reg))
1320 #define I915_WRITE16_NOTRACE(reg, val)  writew(val, dev_priv->regs + (reg))
1321
1322 #define I915_READ(reg)          i915_read32(dev_priv, (reg))
1323 #define I915_WRITE(reg, val)    i915_write32(dev_priv, (reg), (val))
1324 #define I915_READ_NOTRACE(reg)          readl(dev_priv->regs + (reg))
1325 #define I915_WRITE_NOTRACE(reg, val)    writel(val, dev_priv->regs + (reg))
1326
1327 #define I915_WRITE64(reg, val)  i915_write64(dev_priv, (reg), (val))
1328 #define I915_READ64(reg)        i915_read64(dev_priv, (reg))
1329
1330 #define POSTING_READ(reg)       (void)I915_READ_NOTRACE(reg)
1331 #define POSTING_READ16(reg)     (void)I915_READ16_NOTRACE(reg)
1332
1333
1334 /* On SNB platform, before reading ring registers forcewake bit
1335  * must be set to prevent GT core from power down and stale values being
1336  * returned.
1337  */
1338 static inline u32 i915_safe_read(struct drm_i915_private *dev_priv, u32 reg)
1339 {
1340         if (IS_GEN6(dev_priv->dev)) {
1341                 I915_WRITE_NOTRACE(FORCEWAKE, 1);
1342                 POSTING_READ(FORCEWAKE);
1343                 /* XXX How long do we really need to wait here?
1344                  * Will different registers/engines require different periods?
1345                  */
1346                 udelay(100);
1347         }
1348         return I915_READ(reg);
1349 }
1350
1351 static inline void
1352 i915_write(struct drm_i915_private *dev_priv, u32 reg, u64 val, int len)
1353 {
1354        /* Trace down the write operation before the real write */
1355        trace_i915_reg_rw('W', reg, val, len);
1356        switch (len) {
1357        case 8:
1358                writeq(val, dev_priv->regs + reg);
1359                break;
1360        case 4:
1361                writel(val, dev_priv->regs + reg);
1362                break;
1363        case 2:
1364                writew(val, dev_priv->regs + reg);
1365                break;
1366        case 1:
1367                writeb(val, dev_priv->regs + reg);
1368                break;
1369        }
1370 }
1371
1372 /**
1373  * Reads a dword out of the status page, which is written to from the command
1374  * queue by automatic updates, MI_REPORT_HEAD, MI_STORE_DATA_INDEX, or
1375  * MI_STORE_DATA_IMM.
1376  *
1377  * The following dwords have a reserved meaning:
1378  * 0x00: ISR copy, updated when an ISR bit not set in the HWSTAM changes.
1379  * 0x04: ring 0 head pointer
1380  * 0x05: ring 1 head pointer (915-class)
1381  * 0x06: ring 2 head pointer (915-class)
1382  * 0x10-0x1b: Context status DWords (GM45)
1383  * 0x1f: Last written status offset. (GM45)
1384  *
1385  * The area from dword 0x20 to 0x3ff is available for driver usage.
1386  */
1387 #define READ_HWSP(dev_priv, reg)  (((volatile u32 *)\
1388                         (LP_RING(dev_priv)->status_page.page_addr))[reg])
1389 #define READ_BREADCRUMB(dev_priv) READ_HWSP(dev_priv, I915_BREADCRUMB_INDEX)
1390 #define I915_GEM_HWS_INDEX              0x20
1391 #define I915_BREADCRUMB_INDEX           0x21
1392
1393 #endif