drivers/gpu/drm/i915/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 #include <uapi/drm/i915_drm.h>
  34
  35 #include "i915_reg.h"
  36 #include "intel_bios.h"
  37 #include "intel_ringbuffer.h"
  38 #include "i915_gem_gtt.h"
  39 #include <linux/io-mapping.h>
  40 #include <linux/i2c.h>
  41 #include <linux/i2c-algo-bit.h>
  42 #include <drm/intel-gtt.h>
  43 #include <linux/backlight.h>
  44 #include <linux/intel-iommu.h>
  45 #include <linux/kref.h>
  46 #include <linux/pm_qos.h>
  47
  48 /* General customization:
  49  */
  50
  51 #define DRIVER_AUTHOR           "Tungsten Graphics, Inc."
  52
  53 #define DRIVER_NAME             "i915"
  54 #define DRIVER_DESC             "Intel Graphics"
  55 #define DRIVER_DATE             "20080730"
  56
  57 enum pipe {
  58         INVALID_PIPE = -1,
  59         PIPE_A = 0,
  60         PIPE_B,
  61         PIPE_C,
  62         _PIPE_EDP,
  63         I915_MAX_PIPES = _PIPE_EDP
  64 };
  65 #define pipe_name(p) ((p) + 'A')
  66
  67 enum transcoder {
  68         TRANSCODER_A = 0,
  69         TRANSCODER_B,
  70         TRANSCODER_C,
  71         TRANSCODER_EDP,
  72         I915_MAX_TRANSCODERS
  73 };
  74 #define transcoder_name(t) ((t) + 'A')
  75
  76 enum plane {
  77         PLANE_A = 0,
  78         PLANE_B,
  79         PLANE_C,
  80 };
  81 #define plane_name(p) ((p) + 'A')
  82
  83 #define sprite_name(p, s) ((p) * INTEL_INFO(dev)->num_sprites[(p)] + (s) + 'A')
  84
  85 enum port {
  86         PORT_A = 0,
  87         PORT_B,
  88         PORT_C,
  89         PORT_D,
  90         PORT_E,
  91         I915_MAX_PORTS
  92 };
  93 #define port_name(p) ((p) + 'A')
  94
  95 #define I915_NUM_PHYS_VLV 1
  96
  97 enum dpio_channel {
  98         DPIO_CH0,
  99         DPIO_CH1
 100 };
 101
 102 enum dpio_phy {
 103         DPIO_PHY0,
 104         DPIO_PHY1
 105 };
 106
 107 enum intel_display_power_domain {
 108         POWER_DOMAIN_PIPE_A,
 109         POWER_DOMAIN_PIPE_B,
 110         POWER_DOMAIN_PIPE_C,
 111         POWER_DOMAIN_PIPE_A_PANEL_FITTER,
 112         POWER_DOMAIN_PIPE_B_PANEL_FITTER,
 113         POWER_DOMAIN_PIPE_C_PANEL_FITTER,
 114         POWER_DOMAIN_TRANSCODER_A,
 115         POWER_DOMAIN_TRANSCODER_B,
 116         POWER_DOMAIN_TRANSCODER_C,
 117         POWER_DOMAIN_TRANSCODER_EDP,
 118         POWER_DOMAIN_PORT_DDI_A_2_LANES,
 119         POWER_DOMAIN_PORT_DDI_A_4_LANES,
 120         POWER_DOMAIN_PORT_DDI_B_2_LANES,
 121         POWER_DOMAIN_PORT_DDI_B_4_LANES,
 122         POWER_DOMAIN_PORT_DDI_C_2_LANES,
 123         POWER_DOMAIN_PORT_DDI_C_4_LANES,
 124         POWER_DOMAIN_PORT_DDI_D_2_LANES,
 125         POWER_DOMAIN_PORT_DDI_D_4_LANES,
 126         POWER_DOMAIN_PORT_DSI,
 127         POWER_DOMAIN_PORT_CRT,
 128         POWER_DOMAIN_PORT_OTHER,
 129         POWER_DOMAIN_VGA,
 130         POWER_DOMAIN_AUDIO,
 131         POWER_DOMAIN_INIT,
 132
 133         POWER_DOMAIN_NUM,
 134 };
 135
 136 #define POWER_DOMAIN_PIPE(pipe) ((pipe) + POWER_DOMAIN_PIPE_A)
 137 #define POWER_DOMAIN_PIPE_PANEL_FITTER(pipe) \
 138                 ((pipe) + POWER_DOMAIN_PIPE_A_PANEL_FITTER)
 139 #define POWER_DOMAIN_TRANSCODER(tran) \
 140         ((tran) == TRANSCODER_EDP ? POWER_DOMAIN_TRANSCODER_EDP : \
 141          (tran) + POWER_DOMAIN_TRANSCODER_A)
 142
 143 enum hpd_pin {
 144         HPD_NONE = 0,
 145         HPD_PORT_A = HPD_NONE, /* PORT_A is internal */
 146         HPD_TV = HPD_NONE,     /* TV is known to be unreliable */
 147         HPD_CRT,
 148         HPD_SDVO_B,
 149         HPD_SDVO_C,
 150         HPD_PORT_B,
 151         HPD_PORT_C,
 152         HPD_PORT_D,
 153         HPD_NUM_PINS
 154 };
 155
 156 #define I915_GEM_GPU_DOMAINS \
 157         (I915_GEM_DOMAIN_RENDER | \
 158          I915_GEM_DOMAIN_SAMPLER | \
 159          I915_GEM_DOMAIN_COMMAND | \
 160          I915_GEM_DOMAIN_INSTRUCTION | \
 161          I915_GEM_DOMAIN_VERTEX)
 162
 163 #define for_each_pipe(p) for ((p) = 0; (p) < INTEL_INFO(dev)->num_pipes; (p)++)
 164 #define for_each_sprite(p, s) for ((s) = 0; (s) < INTEL_INFO(dev)->num_sprites[(p)]; (s)++)
 165
 166 #define for_each_encoder_on_crtc(dev, __crtc, intel_encoder) \
 167         list_for_each_entry((intel_encoder), &(dev)->mode_config.encoder_list, base.head) \
 168                 if ((intel_encoder)->base.crtc == (__crtc))
 169
 170 #define for_each_connector_on_encoder(dev, __encoder, intel_connector) \
 171         list_for_each_entry((intel_connector), &(dev)->mode_config.connector_list, base.head) \
 172                 if ((intel_connector)->base.encoder == (__encoder))
 173
 174 struct drm_i915_private;
 175
 176 enum intel_dpll_id {
 177         DPLL_ID_PRIVATE = -1, /* non-shared dpll in use */
 178         /* real shared dpll ids must be >= 0 */
 179         DPLL_ID_PCH_PLL_A,
 180         DPLL_ID_PCH_PLL_B,
 181 };
 182 #define I915_NUM_PLLS 2
 183
 184 struct intel_dpll_hw_state {
 185         uint32_t dpll;
 186         uint32_t dpll_md;
 187         uint32_t fp0;
 188         uint32_t fp1;
 189 };
 190
 191 struct intel_shared_dpll {
 192         int refcount; /* count of number of CRTCs sharing this PLL */
 193         int active; /* count of number of active CRTCs (i.e. DPMS on) */
 194         bool on; /* is the PLL actually active? Disabled during modeset */
 195         const char *name;
 196         /* should match the index in the dev_priv->shared_dplls array */
 197         enum intel_dpll_id id;
 198         struct intel_dpll_hw_state hw_state;
 199         void (*mode_set)(struct drm_i915_private *dev_priv,
 200                          struct intel_shared_dpll *pll);
 201         void (*enable)(struct drm_i915_private *dev_priv,
 202                        struct intel_shared_dpll *pll);
 203         void (*disable)(struct drm_i915_private *dev_priv,
 204                         struct intel_shared_dpll *pll);
 205         bool (*get_hw_state)(struct drm_i915_private *dev_priv,
 206                              struct intel_shared_dpll *pll,
 207                              struct intel_dpll_hw_state *hw_state);
 208 };
 209
 210 /* Used by dp and fdi links */
 211 struct intel_link_m_n {
 212         uint32_t        tu;
 213         uint32_t        gmch_m;
 214         uint32_t        gmch_n;
 215         uint32_t        link_m;
 216         uint32_t        link_n;
 217 };
 218
 219 void intel_link_compute_m_n(int bpp, int nlanes,
 220                             int pixel_clock, int link_clock,
 221                             struct intel_link_m_n *m_n);
 222
 223 struct intel_ddi_plls {
 224         int spll_refcount;
 225         int wrpll1_refcount;
 226         int wrpll2_refcount;
 227 };
 228
 229 /* Interface history:
 230  *
 231  * 1.1: Original.
 232  * 1.2: Add Power Management
 233  * 1.3: Add vblank support
 234  * 1.4: Fix cmdbuffer path, add heap destroy
 235  * 1.5: Add vblank pipe configuration
 236  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
 237  *      - Support vertical blank on secondary display pipe
 238  */
 239 #define DRIVER_MAJOR            1
 240 #define DRIVER_MINOR            6
 241 #define DRIVER_PATCHLEVEL       0
 242
 243 #define WATCH_LISTS     0
 244 #define WATCH_GTT       0
 245
 246 #define I915_GEM_PHYS_CURSOR_0 1
 247 #define I915_GEM_PHYS_CURSOR_1 2
 248 #define I915_GEM_PHYS_OVERLAY_REGS 3
 249 #define I915_MAX_PHYS_OBJECT (I915_GEM_PHYS_OVERLAY_REGS)
 250
 251 struct drm_i915_gem_phys_object {
 252         int id;
 253         struct page **page_list;
 254         drm_dma_handle_t *handle;
 255         struct drm_i915_gem_object *cur_obj;
 256 };
 257
 258 struct opregion_header;
 259 struct opregion_acpi;
 260 struct opregion_swsci;
 261 struct opregion_asle;
 262
 263 struct intel_opregion {
 264         struct opregion_header __iomem *header;
 265         struct opregion_acpi __iomem *acpi;
 266         struct opregion_swsci __iomem *swsci;
 267         u32 swsci_gbda_sub_functions;
 268         u32 swsci_sbcb_sub_functions;
 269         struct opregion_asle __iomem *asle;
 270         void __iomem *vbt;
 271         u32 __iomem *lid_state;
 272         struct work_struct asle_work;
 273 };
 274 #define OPREGION_SIZE            (8*1024)
 275
 276 struct intel_overlay;
 277 struct intel_overlay_error_state;
 278
 279 struct drm_i915_master_private {
 280         drm_local_map_t *sarea;
 281         struct _drm_i915_sarea *sarea_priv;
 282 };
 283 #define I915_FENCE_REG_NONE -1
 284 #define I915_MAX_NUM_FENCES 32
 285 /* 32 fences + sign bit for FENCE_REG_NONE */
 286 #define I915_MAX_NUM_FENCE_BITS 6
 287
 288 struct drm_i915_fence_reg {
 289         struct list_head lru_list;
 290         struct drm_i915_gem_object *obj;
 291         int pin_count;
 292 };
 293
 294 struct sdvo_device_mapping {
 295         u8 initialized;
 296         u8 dvo_port;
 297         u8 slave_addr;
 298         u8 dvo_wiring;
 299         u8 i2c_pin;
 300         u8 ddc_pin;
 301 };
 302
 303 struct intel_display_error_state;
 304
 305 struct drm_i915_error_state {
 306         struct kref ref;
 307         struct timeval time;
 308
 309         char error_msg[128];
 310         u32 reset_count;
 311         u32 suspend_count;
 312
 313         /* Generic register state */
 314         u32 eir;
 315         u32 pgtbl_er;
 316         u32 ier;
 317         u32 ccid;
 318         u32 derrmr;
 319         u32 forcewake;
 320         u32 error; /* gen6+ */
 321         u32 err_int; /* gen7 */
 322         u32 done_reg;
 323         u32 gac_eco;
 324         u32 gam_ecochk;
 325         u32 gab_ctl;
 326         u32 gfx_mode;
 327         u32 extra_instdone[I915_NUM_INSTDONE_REG];
 328         u64 fence[I915_MAX_NUM_FENCES];
 329         struct intel_overlay_error_state *overlay;
 330         struct intel_display_error_state *display;
 331
 332         struct drm_i915_error_ring {
 333                 bool valid;
 334                 /* Software tracked state */
 335                 bool waiting;
 336                 int hangcheck_score;
 337                 enum intel_ring_hangcheck_action hangcheck_action;
 338                 int num_requests;
 339
 340                 /* our own tracking of ring head and tail */
 341                 u32 cpu_ring_head;
 342                 u32 cpu_ring_tail;
 343
 344                 u32 semaphore_seqno[I915_NUM_RINGS - 1];
 345
 346                 /* Register state */
 347                 u32 tail;
 348                 u32 head;
 349                 u32 ctl;
 350                 u32 hws;
 351                 u32 ipeir;
 352                 u32 ipehr;
 353                 u32 instdone;
 354                 u32 bbstate;
 355                 u32 instpm;
 356                 u32 instps;
 357                 u32 seqno;
 358                 u64 bbaddr;
 359                 u64 acthd;
 360                 u32 fault_reg;
 361                 u64 faddr;
 362                 u32 rc_psmi; /* sleep state */
 363                 u32 semaphore_mboxes[I915_NUM_RINGS - 1];
 364
 365                 struct drm_i915_error_object {
 366                         int page_count;
 367                         u32 gtt_offset;
 368                         u32 *pages[0];
 369                 } *ringbuffer, *batchbuffer, *wa_batchbuffer, *ctx, *hws_page;
 370
 371                 struct drm_i915_error_request {
 372                         long jiffies;
 373                         u32 seqno;
 374                         u32 tail;
 375                 } *requests;
 376
 377                 struct {
 378                         u32 gfx_mode;
 379                         union {
 380                                 u64 pdp[4];
 381                                 u32 pp_dir_base;
 382                         };
 383                 } vm_info;
 384
 385                 pid_t pid;
 386                 char comm[TASK_COMM_LEN];
 387         } ring[I915_NUM_RINGS];
 388         struct drm_i915_error_buffer {
 389                 u32 size;
 390                 u32 name;
 391                 u32 rseqno, wseqno;
 392                 u32 gtt_offset;
 393                 u32 read_domains;
 394                 u32 write_domain;
 395                 s32 fence_reg:I915_MAX_NUM_FENCE_BITS;
 396                 s32 pinned:2;
 397                 u32 tiling:2;
 398                 u32 dirty:1;
 399                 u32 purgeable:1;
 400                 s32 ring:4;
 401                 u32 cache_level:3;
 402         } **active_bo, **pinned_bo;
 403
 404         u32 *active_bo_count, *pinned_bo_count;
 405 };
 406
 407 struct intel_connector;
 408 struct intel_crtc_config;
 409 struct intel_plane_config;
 410 struct intel_crtc;
 411 struct intel_limit;
 412 struct dpll;
 413
 414 struct drm_i915_display_funcs {
 415         bool (*fbc_enabled)(struct drm_device *dev);
 416         void (*enable_fbc)(struct drm_crtc *crtc);
 417         void (*disable_fbc)(struct drm_device *dev);
 418         int (*get_display_clock_speed)(struct drm_device *dev);
 419         int (*get_fifo_size)(struct drm_device *dev, int plane);
 420         /**
 421          * find_dpll() - Find the best values for the PLL
 422          * @limit: limits for the PLL
 423          * @crtc: current CRTC
 424          * @target: target frequency in kHz
 425          * @refclk: reference clock frequency in kHz
 426          * @match_clock: if provided, @best_clock P divider must
 427          *               match the P divider from @match_clock
 428          *               used for LVDS downclocking
 429          * @best_clock: best PLL values found
 430          *
 431          * Returns true on success, false on failure.
 432          */
 433         bool (*find_dpll)(const struct intel_limit *limit,
 434                           struct drm_crtc *crtc,
 435                           int target, int refclk,
 436                           struct dpll *match_clock,
 437                           struct dpll *best_clock);
 438         void (*update_wm)(struct drm_crtc *crtc);
 439         void (*update_sprite_wm)(struct drm_plane *plane,
 440                                  struct drm_crtc *crtc,
 441                                  uint32_t sprite_width, int pixel_size,
 442                                  bool enable, bool scaled);
 443         void (*modeset_global_resources)(struct drm_device *dev);
 444         /* Returns the active state of the crtc, and if the crtc is active,
 445          * fills out the pipe-config with the hw state. */
 446         bool (*get_pipe_config)(struct intel_crtc *,
 447                                 struct intel_crtc_config *);
 448         void (*get_plane_config)(struct intel_crtc *,
 449                                  struct intel_plane_config *);
 450         int (*crtc_mode_set)(struct drm_crtc *crtc,
 451                              int x, int y,
 452                              struct drm_framebuffer *old_fb);
 453         void (*crtc_enable)(struct drm_crtc *crtc);
 454         void (*crtc_disable)(struct drm_crtc *crtc);
 455         void (*off)(struct drm_crtc *crtc);
 456         void (*write_eld)(struct drm_connector *connector,
 457                           struct drm_crtc *crtc,
 458                           struct drm_display_mode *mode);
 459         void (*fdi_link_train)(struct drm_crtc *crtc);
 460         void (*init_clock_gating)(struct drm_device *dev);
 461         int (*queue_flip)(struct drm_device *dev, struct drm_crtc *crtc,
 462                           struct drm_framebuffer *fb,
 463                           struct drm_i915_gem_object *obj,
 464                           uint32_t flags);
 465         int (*update_primary_plane)(struct drm_crtc *crtc,
 466                                     struct drm_framebuffer *fb,
 467                                     int x, int y);
 468         void (*hpd_irq_setup)(struct drm_device *dev);
 469         /* clock updates for mode set */
 470         /* cursor updates */
 471         /* render clock increase/decrease */
 472         /* display clock increase/decrease */
 473         /* pll clock increase/decrease */
 474
 475         int (*setup_backlight)(struct intel_connector *connector);
 476         uint32_t (*get_backlight)(struct intel_connector *connector);
 477         void (*set_backlight)(struct intel_connector *connector,
 478                               uint32_t level);
 479         void (*disable_backlight)(struct intel_connector *connector);
 480         void (*enable_backlight)(struct intel_connector *connector);
 481 };
 482
 483 struct intel_uncore_funcs {
 484         void (*force_wake_get)(struct drm_i915_private *dev_priv,
 485                                                         int fw_engine);
 486         void (*force_wake_put)(struct drm_i915_private *dev_priv,
 487                                                         int fw_engine);
 488
 489         uint8_t  (*mmio_readb)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 490         uint16_t (*mmio_readw)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 491         uint32_t (*mmio_readl)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 492         uint64_t (*mmio_readq)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 493
 494         void (*mmio_writeb)(struct drm_i915_private *dev_priv, off_t offset,
 495                                 uint8_t val, bool trace);
 496         void (*mmio_writew)(struct drm_i915_private *dev_priv, off_t offset,
 497                                 uint16_t val, bool trace);
 498         void (*mmio_writel)(struct drm_i915_private *dev_priv, off_t offset,
 499                                 uint32_t val, bool trace);
 500         void (*mmio_writeq)(struct drm_i915_private *dev_priv, off_t offset,
 501                                 uint64_t val, bool trace);
 502 };
 503
 504 struct intel_uncore {
 505         spinlock_t lock; /** lock is also taken in irq contexts. */
 506
 507         struct intel_uncore_funcs funcs;
 508
 509         unsigned fifo_count;
 510         unsigned forcewake_count;
 511
 512         unsigned fw_rendercount;
 513         unsigned fw_mediacount;
 514
 515         struct timer_list force_wake_timer;
 516 };
 517
 518 #define DEV_INFO_FOR_EACH_FLAG(func, sep) \
 519         func(is_mobile) sep \
 520         func(is_i85x) sep \
 521         func(is_i915g) sep \
 522         func(is_i945gm) sep \
 523         func(is_g33) sep \
 524         func(need_gfx_hws) sep \
 525         func(is_g4x) sep \
 526         func(is_pineview) sep \
 527         func(is_broadwater) sep \
 528         func(is_crestline) sep \
 529         func(is_ivybridge) sep \
 530         func(is_valleyview) sep \
 531         func(is_haswell) sep \
 532         func(is_preliminary) sep \
 533         func(has_fbc) sep \
 534         func(has_pipe_cxsr) sep \
 535         func(has_hotplug) sep \
 536         func(cursor_needs_physical) sep \
 537         func(has_overlay) sep \
 538         func(overlay_needs_physical) sep \
 539         func(supports_tv) sep \
 540         func(has_llc) sep \
 541         func(has_ddi) sep \
 542         func(has_fpga_dbg)
 543
 544 #define DEFINE_FLAG(name) u8 name:1
 545 #define SEP_SEMICOLON ;
 546
 547 struct intel_device_info {
 548         u32 display_mmio_offset;
 549         u8 num_pipes:3;
 550         u8 num_sprites[I915_MAX_PIPES];
 551         u8 gen;
 552         u8 ring_mask; /* Rings supported by the HW */
 553         DEV_INFO_FOR_EACH_FLAG(DEFINE_FLAG, SEP_SEMICOLON);
 554         /* Register offsets for the various display pipes and transcoders */
 555         int pipe_offsets[I915_MAX_TRANSCODERS];
 556         int trans_offsets[I915_MAX_TRANSCODERS];
 557         int dpll_offsets[I915_MAX_PIPES];
 558         int dpll_md_offsets[I915_MAX_PIPES];
 559         int palette_offsets[I915_MAX_PIPES];
 560 };
 561
 562 #undef DEFINE_FLAG
 563 #undef SEP_SEMICOLON
 564
 565 enum i915_cache_level {
 566         I915_CACHE_NONE = 0,
 567         I915_CACHE_LLC, /* also used for snoopable memory on non-LLC */
 568         I915_CACHE_L3_LLC, /* gen7+, L3 sits between the domain specifc
 569                               caches, eg sampler/render caches, and the
 570                               large Last-Level-Cache. LLC is coherent with
 571                               the CPU, but L3 is only visible to the GPU. */
 572         I915_CACHE_WT, /* hsw:gt3e WriteThrough for scanouts */
 573 };
 574
 575 struct i915_ctx_hang_stats {
 576         /* This context had batch pending when hang was declared */
 577         unsigned batch_pending;
 578
 579         /* This context had batch active when hang was declared */
 580         unsigned batch_active;
 581
 582         /* Time when this context was last blamed for a GPU reset */
 583         unsigned long guilty_ts;
 584
 585         /* This context is banned to submit more work */
 586         bool banned;
 587 };
 588
 589 /* This must match up with the value previously used for execbuf2.rsvd1. */
 590 #define DEFAULT_CONTEXT_ID 0
 591 struct i915_hw_context {
 592         struct kref ref;
 593         int id;
 594         bool is_initialized;
 595         uint8_t remap_slice;
 596         struct drm_i915_file_private *file_priv;
 597         struct intel_ring_buffer *last_ring;
 598         struct drm_i915_gem_object *obj;
 599         struct i915_ctx_hang_stats hang_stats;
 600         struct i915_address_space *vm;
 601
 602         struct list_head link;
 603 };
 604
 605 struct i915_fbc {
 606         unsigned long size;
 607         unsigned int fb_id;
 608         enum plane plane;
 609         int y;
 610
 611         struct drm_mm_node *compressed_fb;
 612         struct drm_mm_node *compressed_llb;
 613
 614         struct intel_fbc_work {
 615                 struct delayed_work work;
 616                 struct drm_crtc *crtc;
 617                 struct drm_framebuffer *fb;
 618         } *fbc_work;
 619
 620         enum no_fbc_reason {
 621                 FBC_OK, /* FBC is enabled */
 622                 FBC_UNSUPPORTED, /* FBC is not supported by this chipset */
 623                 FBC_NO_OUTPUT, /* no outputs enabled to compress */
 624                 FBC_STOLEN_TOO_SMALL, /* not enough space for buffers */
 625                 FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
 626                 FBC_MODE_TOO_LARGE, /* mode too large for compression */
 627                 FBC_BAD_PLANE, /* fbc not supported on plane */
 628                 FBC_NOT_TILED, /* buffer not tiled */
 629                 FBC_MULTIPLE_PIPES, /* more than one pipe active */
 630                 FBC_MODULE_PARAM,
 631                 FBC_CHIP_DEFAULT, /* disabled by default on this chip */
 632         } no_fbc_reason;
 633 };
 634
 635 struct i915_drrs {
 636         struct intel_connector *connector;
 637 };
 638
 639 struct i915_psr {
 640         bool sink_support;
 641         bool source_ok;
 642 };
 643
 644 enum intel_pch {
 645         PCH_NONE = 0,   /* No PCH present */
 646         PCH_IBX,        /* Ibexpeak PCH */
 647         PCH_CPT,        /* Cougarpoint PCH */
 648         PCH_LPT,        /* Lynxpoint PCH */
 649         PCH_NOP,
 650 };
 651
 652 enum intel_sbi_destination {
 653         SBI_ICLK,
 654         SBI_MPHY,
 655 };
 656
 657 #define QUIRK_PIPEA_FORCE (1<<0)
 658 #define QUIRK_LVDS_SSC_DISABLE (1<<1)
 659 #define QUIRK_INVERT_BRIGHTNESS (1<<2)
 660
 661 struct intel_fbdev;
 662 struct intel_fbc_work;
 663
 664 struct intel_gmbus {
 665         struct i2c_adapter adapter;
 666         u32 force_bit;
 667         u32 reg0;
 668         u32 gpio_reg;
 669         struct i2c_algo_bit_data bit_algo;
 670         struct drm_i915_private *dev_priv;
 671 };
 672
 673 struct i915_suspend_saved_registers {
 674         u8 saveLBB;
 675         u32 saveDSPACNTR;
 676         u32 saveDSPBCNTR;
 677         u32 saveDSPARB;
 678         u32 savePIPEACONF;
 679         u32 savePIPEBCONF;
 680         u32 savePIPEASRC;
 681         u32 savePIPEBSRC;
 682         u32 saveFPA0;
 683         u32 saveFPA1;
 684         u32 saveDPLL_A;
 685         u32 saveDPLL_A_MD;
 686         u32 saveHTOTAL_A;
 687         u32 saveHBLANK_A;
 688         u32 saveHSYNC_A;
 689         u32 saveVTOTAL_A;
 690         u32 saveVBLANK_A;
 691         u32 saveVSYNC_A;
 692         u32 saveBCLRPAT_A;
 693         u32 saveTRANSACONF;
 694         u32 saveTRANS_HTOTAL_A;
 695         u32 saveTRANS_HBLANK_A;
 696         u32 saveTRANS_HSYNC_A;
 697         u32 saveTRANS_VTOTAL_A;
 698         u32 saveTRANS_VBLANK_A;
 699         u32 saveTRANS_VSYNC_A;
 700         u32 savePIPEASTAT;
 701         u32 saveDSPASTRIDE;
 702         u32 saveDSPASIZE;
 703         u32 saveDSPAPOS;
 704         u32 saveDSPAADDR;
 705         u32 saveDSPASURF;
 706         u32 saveDSPATILEOFF;
 707         u32 savePFIT_PGM_RATIOS;
 708         u32 saveBLC_HIST_CTL;
 709         u32 saveBLC_PWM_CTL;
 710         u32 saveBLC_PWM_CTL2;
 711         u32 saveBLC_HIST_CTL_B;
 712         u32 saveBLC_CPU_PWM_CTL;
 713         u32 saveBLC_CPU_PWM_CTL2;
 714         u32 saveFPB0;
 715         u32 saveFPB1;
 716         u32 saveDPLL_B;
 717         u32 saveDPLL_B_MD;
 718         u32 saveHTOTAL_B;
 719         u32 saveHBLANK_B;
 720         u32 saveHSYNC_B;
 721         u32 saveVTOTAL_B;
 722         u32 saveVBLANK_B;
 723         u32 saveVSYNC_B;
 724         u32 saveBCLRPAT_B;
 725         u32 saveTRANSBCONF;
 726         u32 saveTRANS_HTOTAL_B;
 727         u32 saveTRANS_HBLANK_B;
 728         u32 saveTRANS_HSYNC_B;
 729         u32 saveTRANS_VTOTAL_B;
 730         u32 saveTRANS_VBLANK_B;
 731         u32 saveTRANS_VSYNC_B;
 732         u32 savePIPEBSTAT;
 733         u32 saveDSPBSTRIDE;
 734         u32 saveDSPBSIZE;
 735         u32 saveDSPBPOS;
 736         u32 saveDSPBADDR;
 737         u32 saveDSPBSURF;
 738         u32 saveDSPBTILEOFF;
 739         u32 saveVGA0;
 740         u32 saveVGA1;
 741         u32 saveVGA_PD;
 742         u32 saveVGACNTRL;
 743         u32 saveADPA;
 744         u32 saveLVDS;
 745         u32 savePP_ON_DELAYS;
 746         u32 savePP_OFF_DELAYS;
 747         u32 saveDVOA;
 748         u32 saveDVOB;
 749         u32 saveDVOC;
 750         u32 savePP_ON;
 751         u32 savePP_OFF;
 752         u32 savePP_CONTROL;
 753         u32 savePP_DIVISOR;
 754         u32 savePFIT_CONTROL;
 755         u32 save_palette_a[256];
 756         u32 save_palette_b[256];
 757         u32 saveFBC_CONTROL;
 758         u32 saveIER;
 759         u32 saveIIR;
 760         u32 saveIMR;
 761         u32 saveDEIER;
 762         u32 saveDEIMR;
 763         u32 saveGTIER;
 764         u32 saveGTIMR;
 765         u32 saveFDI_RXA_IMR;
 766         u32 saveFDI_RXB_IMR;
 767         u32 saveCACHE_MODE_0;
 768         u32 saveMI_ARB_STATE;
 769         u32 saveSWF0[16];
 770         u32 saveSWF1[16];
 771         u32 saveSWF2[3];
 772         u8 saveMSR;
 773         u8 saveSR[8];
 774         u8 saveGR[25];
 775         u8 saveAR_INDEX;
 776         u8 saveAR[21];
 777         u8 saveDACMASK;
 778         u8 saveCR[37];
 779         uint64_t saveFENCE[I915_MAX_NUM_FENCES];
 780         u32 saveCURACNTR;
 781         u32 saveCURAPOS;
 782         u32 saveCURABASE;
 783         u32 saveCURBCNTR;
 784         u32 saveCURBPOS;
 785         u32 saveCURBBASE;
 786         u32 saveCURSIZE;
 787         u32 saveDP_B;
 788         u32 saveDP_C;
 789         u32 saveDP_D;
 790         u32 savePIPEA_GMCH_DATA_M;
 791         u32 savePIPEB_GMCH_DATA_M;
 792         u32 savePIPEA_GMCH_DATA_N;
 793         u32 savePIPEB_GMCH_DATA_N;
 794         u32 savePIPEA_DP_LINK_M;
 795         u32 savePIPEB_DP_LINK_M;
 796         u32 savePIPEA_DP_LINK_N;
 797         u32 savePIPEB_DP_LINK_N;
 798         u32 saveFDI_RXA_CTL;
 799         u32 saveFDI_TXA_CTL;
 800         u32 saveFDI_RXB_CTL;
 801         u32 saveFDI_TXB_CTL;
 802         u32 savePFA_CTL_1;
 803         u32 savePFB_CTL_1;
 804         u32 savePFA_WIN_SZ;
 805         u32 savePFB_WIN_SZ;
 806         u32 savePFA_WIN_POS;
 807         u32 savePFB_WIN_POS;
 808         u32 savePCH_DREF_CONTROL;
 809         u32 saveDISP_ARB_CTL;
 810         u32 savePIPEA_DATA_M1;
 811         u32 savePIPEA_DATA_N1;
 812         u32 savePIPEA_LINK_M1;
 813         u32 savePIPEA_LINK_N1;
 814         u32 savePIPEB_DATA_M1;
 815         u32 savePIPEB_DATA_N1;
 816         u32 savePIPEB_LINK_M1;
 817         u32 savePIPEB_LINK_N1;
 818         u32 saveMCHBAR_RENDER_STANDBY;
 819         u32 savePCH_PORT_HOTPLUG;
 820 };
 821
 822 struct intel_gen6_power_mgmt {
 823         /* work and pm_iir are protected by dev_priv->irq_lock */
 824         struct work_struct work;
 825         u32 pm_iir;
 826
 827         /* Frequencies are stored in potentially platform dependent multiples.
 828          * In other words, *_freq needs to be multiplied by X to be interesting.
 829          * Soft limits are those which are used for the dynamic reclocking done
 830          * by the driver (raise frequencies under heavy loads, and lower for
 831          * lighter loads). Hard limits are those imposed by the hardware.
 832          *
 833          * A distinction is made for overclocking, which is never enabled by
 834          * default, and is considered to be above the hard limit if it's
 835          * possible at all.
 836          */
 837         u8 cur_freq;            /* Current frequency (cached, may not == HW) */
 838         u8 min_freq_softlimit;  /* Minimum frequency permitted by the driver */
 839         u8 max_freq_softlimit;  /* Max frequency permitted by the driver */
 840         u8 max_freq;            /* Maximum frequency, RP0 if not overclocking */
 841         u8 min_freq;            /* AKA RPn. Minimum frequency */
 842         u8 efficient_freq;      /* AKA RPe. Pre-determined balanced frequency */
 843         u8 rp1_freq;            /* "less than" RP0 power/freqency */
 844         u8 rp0_freq;            /* Non-overclocked max frequency. */
 845
 846         int last_adj;
 847         enum { LOW_POWER, BETWEEN, HIGH_POWER } power;
 848
 849         bool enabled;
 850         struct delayed_work delayed_resume_work;
 851
 852         /*
 853          * Protects RPS/RC6 register access and PCU communication.
 854          * Must be taken after struct_mutex if nested.
 855          */
 856         struct mutex hw_lock;
 857 };
 858
 859 /* defined intel_pm.c */
 860 extern spinlock_t mchdev_lock;
 861
 862 struct intel_ilk_power_mgmt {
 863         u8 cur_delay;
 864         u8 min_delay;
 865         u8 max_delay;
 866         u8 fmax;
 867         u8 fstart;
 868
 869         u64 last_count1;
 870         unsigned long last_time1;
 871         unsigned long chipset_power;
 872         u64 last_count2;
 873         struct timespec last_time2;
 874         unsigned long gfx_power;
 875         u8 corr;
 876
 877         int c_m;
 878         int r_t;
 879
 880         struct drm_i915_gem_object *pwrctx;
 881         struct drm_i915_gem_object *renderctx;
 882 };
 883
 884 struct drm_i915_private;
 885 struct i915_power_well;
 886
 887 struct i915_power_well_ops {
 888         /*
 889          * Synchronize the well's hw state to match the current sw state, for
 890          * example enable/disable it based on the current refcount. Called
 891          * during driver init and resume time, possibly after first calling
 892          * the enable/disable handlers.
 893          */
 894         void (*sync_hw)(struct drm_i915_private *dev_priv,
 895                         struct i915_power_well *power_well);
 896         /*
 897          * Enable the well and resources that depend on it (for example
 898          * interrupts located on the well). Called after the 0->1 refcount
 899          * transition.
 900          */
 901         void (*enable)(struct drm_i915_private *dev_priv,
 902                        struct i915_power_well *power_well);
 903         /*
 904          * Disable the well and resources that depend on it. Called after
 905          * the 1->0 refcount transition.
 906          */
 907         void (*disable)(struct drm_i915_private *dev_priv,
 908                         struct i915_power_well *power_well);
 909         /* Returns the hw enabled state. */
 910         bool (*is_enabled)(struct drm_i915_private *dev_priv,
 911                            struct i915_power_well *power_well);
 912 };
 913
 914 /* Power well structure for haswell */
 915 struct i915_power_well {
 916         const char *name;
 917         bool always_on;
 918         /* power well enable/disable usage count */
 919         int count;
 920         unsigned long domains;
 921         unsigned long data;
 922         const struct i915_power_well_ops *ops;
 923 };
 924
 925 struct i915_power_domains {
 926         /*
 927          * Power wells needed for initialization at driver init and suspend
 928          * time are on. They are kept on until after the first modeset.
 929          */
 930         bool init_power_on;
 931         int power_well_count;
 932
 933         struct mutex lock;
 934         int domain_use_count[POWER_DOMAIN_NUM];
 935         struct i915_power_well *power_wells;
 936 };
 937
 938 struct i915_dri1_state {
 939         unsigned allow_batchbuffer : 1;
 940         u32 __iomem *gfx_hws_cpu_addr;
 941
 942         unsigned int cpp;
 943         int back_offset;
 944         int front_offset;
 945         int current_page;
 946         int page_flipping;
 947
 948         uint32_t counter;
 949 };
 950
 951 struct i915_ums_state {
 952         /**
 953          * Flag if the X Server, and thus DRM, is not currently in
 954          * control of the device.
 955          *
 956          * This is set between LeaveVT and EnterVT.  It needs to be
 957          * replaced with a semaphore.  It also needs to be
 958          * transitioned away from for kernel modesetting.
 959          */
 960         int mm_suspended;
 961 };
 962
 963 #define MAX_L3_SLICES 2
 964 struct intel_l3_parity {
 965         u32 *remap_info[MAX_L3_SLICES];
 966         struct work_struct error_work;
 967         int which_slice;
 968 };
 969
 970 struct i915_gem_mm {
 971         /** Memory allocator for GTT stolen memory */
 972         struct drm_mm stolen;
 973         /** List of all objects in gtt_space. Used to restore gtt
 974          * mappings on resume */
 975         struct list_head bound_list;
 976         /**
 977          * List of objects which are not bound to the GTT (thus
 978          * are idle and not used by the GPU) but still have
 979          * (presumably uncached) pages still attached.
 980          */
 981         struct list_head unbound_list;
 982
 983         /** Usable portion of the GTT for GEM */
 984         unsigned long stolen_base; /* limited to low memory (32-bit) */
 985
 986         /** PPGTT used for aliasing the PPGTT with the GTT */
 987         struct i915_hw_ppgtt *aliasing_ppgtt;
 988
 989         struct shrinker inactive_shrinker;
 990         bool shrinker_no_lock_stealing;
 991
 992         /** LRU list of objects with fence regs on them. */
 993         struct list_head fence_list;
 994
 995         /**
 996          * We leave the user IRQ off as much as possible,
 997          * but this means that requests will finish and never
 998          * be retired once the system goes idle. Set a timer to
 999          * fire periodically while the ring is running. When it
1000          * fires, go retire requests.
1001          */
1002         struct delayed_work retire_work;
1003
1004         /**
1005          * When we detect an idle GPU, we want to turn on
1006          * powersaving features. So once we see that there
1007          * are no more requests outstanding and no more
1008          * arrive within a small period of time, we fire
1009          * off the idle_work.
1010          */
1011         struct delayed_work idle_work;
1012
1013         /**
1014          * Are we in a non-interruptible section of code like
1015          * modesetting?
1016          */
1017         bool interruptible;
1018
1019         /**
1020          * Is the GPU currently considered idle, or busy executing userspace
1021          * requests?  Whilst idle, we attempt to power down the hardware and
1022          * display clocks. In order to reduce the effect on performance, there
1023          * is a slight delay before we do so.
1024          */
1025         bool busy;
1026
1027         /** Bit 6 swizzling required for X tiling */
1028         uint32_t bit_6_swizzle_x;
1029         /** Bit 6 swizzling required for Y tiling */
1030         uint32_t bit_6_swizzle_y;
1031
1032         /* storage for physical objects */
1033         struct drm_i915_gem_phys_object *phys_objs[I915_MAX_PHYS_OBJECT];
1034
1035         /* accounting, useful for userland debugging */
1036         spinlock_t object_stat_lock;
1037         size_t object_memory;
1038         u32 object_count;
1039 };
1040
1041 struct drm_i915_error_state_buf {
1042         unsigned bytes;
1043         unsigned size;
1044         int err;
1045         u8 *buf;
1046         loff_t start;
1047         loff_t pos;
1048 };
1049
1050 struct i915_error_state_file_priv {
1051         struct drm_device *dev;
1052         struct drm_i915_error_state *error;
1053 };
1054
1055 struct i915_gpu_error {
1056         /* For hangcheck timer */
1057 #define DRM_I915_HANGCHECK_PERIOD 1500 /* in ms */
1058 #define DRM_I915_HANGCHECK_JIFFIES msecs_to_jiffies(DRM_I915_HANGCHECK_PERIOD)
1059         /* Hang gpu twice in this window and your context gets banned */
1060 #define DRM_I915_CTX_BAN_PERIOD DIV_ROUND_UP(8*DRM_I915_HANGCHECK_PERIOD, 1000)
1061
1062         struct timer_list hangcheck_timer;
1063
1064         /* For reset and error_state handling. */
1065         spinlock_t lock;
1066         /* Protected by the above dev->gpu_error.lock. */
1067         struct drm_i915_error_state *first_error;
1068         struct work_struct work;
1069
1070
1071         unsigned long missed_irq_rings;
1072
1073         /**
1074          * State variable controlling the reset flow and count
1075          *
1076          * This is a counter which gets incremented when reset is triggered,
1077          * and again when reset has been handled. So odd values (lowest bit set)
1078          * means that reset is in progress and even values that
1079          * (reset_counter >> 1):th reset was successfully completed.
1080          *
1081          * If reset is not completed succesfully, the I915_WEDGE bit is
1082          * set meaning that hardware is terminally sour and there is no
1083          * recovery. All waiters on the reset_queue will be woken when
1084          * that happens.
1085          *
1086          * This counter is used by the wait_seqno code to notice that reset
1087          * event happened and it needs to restart the entire ioctl (since most
1088          * likely the seqno it waited for won't ever signal anytime soon).
1089          *
1090          * This is important for lock-free wait paths, where no contended lock
1091          * naturally enforces the correct ordering between the bail-out of the
1092          * waiter and the gpu reset work code.
1093          */
1094         atomic_t reset_counter;
1095
1096 #define I915_RESET_IN_PROGRESS_FLAG     1
1097 #define I915_WEDGED                     (1 << 31)
1098
1099         /**
1100          * Waitqueue to signal when the reset has completed. Used by clients
1101          * that wait for dev_priv->mm.wedged to settle.
1102          */
1103         wait_queue_head_t reset_queue;
1104
1105         /* Userspace knobs for gpu hang simulation;
1106          * combines both a ring mask, and extra flags
1107          */
1108         u32 stop_rings;
1109 #define I915_STOP_RING_ALLOW_BAN       (1 << 31)
1110 #define I915_STOP_RING_ALLOW_WARN      (1 << 30)
1111
1112         /* For missed irq/seqno simulation. */
1113         unsigned int test_irq_rings;
1114 };
1115
1116 enum modeset_restore {
1117         MODESET_ON_LID_OPEN,
1118         MODESET_DONE,
1119         MODESET_SUSPENDED,
1120 };
1121
1122 struct ddi_vbt_port_info {
1123         uint8_t hdmi_level_shift;
1124
1125         uint8_t supports_dvi:1;
1126         uint8_t supports_hdmi:1;
1127         uint8_t supports_dp:1;
1128 };
1129
1130 enum drrs_support_type {
1131         DRRS_NOT_SUPPORTED = 0,
1132         STATIC_DRRS_SUPPORT = 1,
1133         SEAMLESS_DRRS_SUPPORT = 2
1134 };
1135
1136 struct intel_vbt_data {
1137         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
1138         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
1139
1140         /* Feature bits */
1141         unsigned int int_tv_support:1;
1142         unsigned int lvds_dither:1;
1143         unsigned int lvds_vbt:1;
1144         unsigned int int_crt_support:1;
1145         unsigned int lvds_use_ssc:1;
1146         unsigned int display_clock_mode:1;
1147         unsigned int fdi_rx_polarity_inverted:1;
1148         int lvds_ssc_freq;
1149         unsigned int bios_lvds_val; /* initial [PCH_]LVDS reg val in VBIOS */
1150
1151         enum drrs_support_type drrs_type;
1152
1153         /* eDP */
1154         int edp_rate;
1155         int edp_lanes;
1156         int edp_preemphasis;
1157         int edp_vswing;
1158         bool edp_initialized;
1159         bool edp_support;
1160         int edp_bpp;
1161         struct edp_power_seq edp_pps;
1162
1163         struct {
1164                 u16 pwm_freq_hz;
1165                 bool present;
1166                 bool active_low_pwm;
1167         } backlight;
1168
1169         /* MIPI DSI */
1170         struct {
1171                 u16 panel_id;
1172                 struct mipi_config *config;
1173                 struct mipi_pps_data *pps;
1174                 u8 seq_version;
1175                 u32 size;
1176                 u8 *data;
1177                 u8 *sequence[MIPI_SEQ_MAX];
1178         } dsi;
1179
1180         int crt_ddc_pin;
1181
1182         int child_dev_num;
1183         union child_device_config *child_dev;
1184
1185         struct ddi_vbt_port_info ddi_port_info[I915_MAX_PORTS];
1186 };
1187
1188 enum intel_ddb_partitioning {
1189         INTEL_DDB_PART_1_2,
1190         INTEL_DDB_PART_5_6, /* IVB+ */
1191 };
1192
1193 struct intel_wm_level {
1194         bool enable;
1195         uint32_t pri_val;
1196         uint32_t spr_val;
1197         uint32_t cur_val;
1198         uint32_t fbc_val;
1199 };
1200
1201 struct ilk_wm_values {
1202         uint32_t wm_pipe[3];
1203         uint32_t wm_lp[3];
1204         uint32_t wm_lp_spr[3];
1205         uint32_t wm_linetime[3];
1206         bool enable_fbc_wm;
1207         enum intel_ddb_partitioning partitioning;
1208 };
1209
1210 /*
1211  * This struct helps tracking the state needed for runtime PM, which puts the
1212  * device in PCI D3 state. Notice that when this happens, nothing on the
1213  * graphics device works, even register access, so we don't get interrupts nor
1214  * anything else.
1215  *
1216  * Every piece of our code that needs to actually touch the hardware needs to
1217  * either call intel_runtime_pm_get or call intel_display_power_get with the
1218  * appropriate power domain.
1219  *
1220  * Our driver uses the autosuspend delay feature, which means we'll only really
1221  * suspend if we stay with zero refcount for a certain amount of time. The
1222  * default value is currently very conservative (see intel_init_runtime_pm), but
1223  * it can be changed with the standard runtime PM files from sysfs.
1224  *
1225  * The irqs_disabled variable becomes true exactly after we disable the IRQs and
1226  * goes back to false exactly before we reenable the IRQs. We use this variable
1227  * to check if someone is trying to enable/disable IRQs while they're supposed
1228  * to be disabled. This shouldn't happen and we'll print some error messages in
1229  * case it happens.
1230  *
1231  * For more, read the Documentation/power/runtime_pm.txt.
1232  */
1233 struct i915_runtime_pm {
1234         bool suspended;
1235         bool irqs_disabled;
1236 };
1237
1238 enum intel_pipe_crc_source {
1239         INTEL_PIPE_CRC_SOURCE_NONE,
1240         INTEL_PIPE_CRC_SOURCE_PLANE1,
1241         INTEL_PIPE_CRC_SOURCE_PLANE2,
1242         INTEL_PIPE_CRC_SOURCE_PF,
1243         INTEL_PIPE_CRC_SOURCE_PIPE,
1244         /* TV/DP on pre-gen5/vlv can't use the pipe source. */
1245         INTEL_PIPE_CRC_SOURCE_TV,
1246         INTEL_PIPE_CRC_SOURCE_DP_B,
1247         INTEL_PIPE_CRC_SOURCE_DP_C,
1248         INTEL_PIPE_CRC_SOURCE_DP_D,
1249         INTEL_PIPE_CRC_SOURCE_AUTO,
1250         INTEL_PIPE_CRC_SOURCE_MAX,
1251 };
1252
1253 struct intel_pipe_crc_entry {
1254         uint32_t frame;
1255         uint32_t crc[5];
1256 };
1257
1258 #define INTEL_PIPE_CRC_ENTRIES_NR       128
1259 struct intel_pipe_crc {
1260         spinlock_t lock;
1261         bool opened;            /* exclusive access to the result file */
1262         struct intel_pipe_crc_entry *entries;
1263         enum intel_pipe_crc_source source;
1264         int head, tail;
1265         wait_queue_head_t wq;
1266 };
1267
1268 struct drm_i915_private {
1269         struct drm_device *dev;
1270         struct kmem_cache *slab;
1271
1272         const struct intel_device_info info;
1273
1274         int relative_constants_mode;
1275
1276         void __iomem *regs;
1277
1278         struct intel_uncore uncore;
1279
1280         struct intel_gmbus gmbus[GMBUS_NUM_PORTS];
1281
1282
1283         /** gmbus_mutex protects against concurrent usage of the single hw gmbus
1284          * controller on different i2c buses. */
1285         struct mutex gmbus_mutex;
1286
1287         /**
1288          * Base address of the gmbus and gpio block.
1289          */
1290         uint32_t gpio_mmio_base;
1291
1292         wait_queue_head_t gmbus_wait_queue;
1293
1294         struct pci_dev *bridge_dev;
1295         struct intel_ring_buffer ring[I915_NUM_RINGS];
1296         uint32_t last_seqno, next_seqno;
1297
1298         drm_dma_handle_t *status_page_dmah;
1299         struct resource mch_res;
1300
1301         /* protects the irq masks */
1302         spinlock_t irq_lock;
1303
1304         bool display_irqs_enabled;
1305
1306         /* To control wakeup latency, e.g. for irq-driven dp aux transfers. */
1307         struct pm_qos_request pm_qos;
1308
1309         /* DPIO indirect register protection */
1310         struct mutex dpio_lock;
1311
1312         /** Cached value of IMR to avoid reads in updating the bitfield */
1313         union {
1314                 u32 irq_mask;
1315                 u32 de_irq_mask[I915_MAX_PIPES];
1316         };
1317         u32 gt_irq_mask;
1318         u32 pm_irq_mask;
1319         u32 pm_rps_events;
1320         u32 pipestat_irq_mask[I915_MAX_PIPES];
1321
1322         struct work_struct hotplug_work;
1323         bool enable_hotplug_processing;
1324         struct {
1325                 unsigned long hpd_last_jiffies;
1326                 int hpd_cnt;
1327                 enum {
1328                         HPD_ENABLED = 0,
1329                         HPD_DISABLED = 1,
1330                         HPD_MARK_DISABLED = 2
1331                 } hpd_mark;
1332         } hpd_stats[HPD_NUM_PINS];
1333         u32 hpd_event_bits;
1334         struct timer_list hotplug_reenable_timer;
1335
1336         struct i915_fbc fbc;
1337         struct i915_drrs drrs;
1338         struct intel_opregion opregion;
1339         struct intel_vbt_data vbt;
1340
1341         /* overlay */
1342         struct intel_overlay *overlay;
1343
1344         /* backlight registers and fields in struct intel_panel */
1345         spinlock_t backlight_lock;
1346
1347         /* LVDS info */
1348         bool no_aux_handshake;
1349
1350         struct drm_i915_fence_reg fence_regs[I915_MAX_NUM_FENCES]; /* assume 965 */
1351         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
1352         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
1353
1354         unsigned int fsb_freq, mem_freq, is_ddr3;
1355         unsigned int vlv_cdclk_freq;
1356
1357         /**
1358          * wq - Driver workqueue for GEM.
1359          *
1360          * NOTE: Work items scheduled here are not allowed to grab any modeset
1361          * locks, for otherwise the flushing done in the pageflip code will
1362          * result in deadlocks.
1363          */
1364         struct workqueue_struct *wq;
1365
1366         /* Display functions */
1367         struct drm_i915_display_funcs display;
1368
1369         /* PCH chipset type */
1370         enum intel_pch pch_type;
1371         unsigned short pch_id;
1372
1373         unsigned long quirks;
1374
1375         enum modeset_restore modeset_restore;
1376         struct mutex modeset_restore_lock;
1377
1378         struct list_head vm_list; /* Global list of all address spaces */
1379         struct i915_gtt gtt; /* VM representing the global address space */
1380
1381         struct i915_gem_mm mm;
1382
1383         /* Kernel Modesetting */
1384
1385         struct sdvo_device_mapping sdvo_mappings[2];
1386
1387         struct drm_crtc *plane_to_crtc_mapping[I915_MAX_PIPES];
1388         struct drm_crtc *pipe_to_crtc_mapping[I915_MAX_PIPES];
1389         wait_queue_head_t pending_flip_queue;
1390
1391 #ifdef CONFIG_DEBUG_FS
1392         struct intel_pipe_crc pipe_crc[I915_MAX_PIPES];
1393 #endif
1394
1395         int num_shared_dpll;
1396         struct intel_shared_dpll shared_dplls[I915_NUM_PLLS];
1397         struct intel_ddi_plls ddi_plls;
1398         int dpio_phy_iosf_port[I915_NUM_PHYS_VLV];
1399
1400         /* Reclocking support */
1401         bool render_reclock_avail;
1402         bool lvds_downclock_avail;
1403         /* indicates the reduced downclock for LVDS*/
1404         int lvds_downclock;
1405         u16 orig_clock;
1406
1407         bool mchbar_need_disable;
1408
1409         struct intel_l3_parity l3_parity;
1410
1411         /* Cannot be determined by PCIID. You must always read a register. */
1412         size_t ellc_size;
1413
1414         /* gen6+ rps state */
1415         struct intel_gen6_power_mgmt rps;
1416
1417         /* ilk-only ips/rps state. Everything in here is protected by the global
1418          * mchdev_lock in intel_pm.c */
1419         struct intel_ilk_power_mgmt ips;
1420
1421         struct i915_power_domains power_domains;
1422
1423         struct i915_psr psr;
1424
1425         struct i915_gpu_error gpu_error;
1426
1427         struct drm_i915_gem_object *vlv_pctx;
1428
1429 #ifdef CONFIG_DRM_I915_FBDEV
1430         /* list of fbdev register on this device */
1431         struct intel_fbdev *fbdev;
1432 #endif
1433
1434         /*
1435          * The console may be contended at resume, but we don't
1436          * want it to block on it.
1437          */
1438         struct work_struct console_resume_work;
1439
1440         struct drm_property *broadcast_rgb_property;
1441         struct drm_property *force_audio_property;
1442
1443         uint32_t hw_context_size;
1444         struct list_head context_list;
1445
1446         u32 fdi_rx_config;
1447
1448         u32 suspend_count;
1449         struct i915_suspend_saved_registers regfile;
1450
1451         struct {
1452                 /*
1453                  * Raw watermark latency values:
1454                  * in 0.1us units for WM0,
1455                  * in 0.5us units for WM1+.
1456                  */
1457                 /* primary */
1458                 uint16_t pri_latency[5];
1459                 /* sprite */
1460                 uint16_t spr_latency[5];
1461                 /* cursor */
1462                 uint16_t cur_latency[5];
1463
1464                 /* current hardware state */
1465                 struct ilk_wm_values hw;
1466         } wm;
1467
1468         struct i915_runtime_pm pm;
1469
1470         /* Old dri1 support infrastructure, beware the dragons ya fools entering
1471          * here! */
1472         struct i915_dri1_state dri1;
1473         /* Old ums support infrastructure, same warning applies. */
1474         struct i915_ums_state ums;
1475         /* the indicator for dispatch video commands on two BSD rings */
1476         int ring_index;
1477 };
1478
1479 static inline struct drm_i915_private *to_i915(const struct drm_device *dev)
1480 {
1481         return dev->dev_private;
1482 }
1483
1484 /* Iterate over initialised rings */
1485 #define for_each_ring(ring__, dev_priv__, i__) \
1486         for ((i__) = 0; (i__) < I915_NUM_RINGS; (i__)++) \
1487                 if (((ring__) = &(dev_priv__)->ring[(i__)]), intel_ring_initialized((ring__)))
1488
1489 enum hdmi_force_audio {
1490         HDMI_AUDIO_OFF_DVI = -2,        /* no aux data for HDMI-DVI converter */
1491         HDMI_AUDIO_OFF,                 /* force turn off HDMI audio */
1492         HDMI_AUDIO_AUTO,                /* trust EDID */
1493         HDMI_AUDIO_ON,                  /* force turn on HDMI audio */
1494 };
1495
1496 #define I915_GTT_OFFSET_NONE ((u32)-1)
1497
1498 struct drm_i915_gem_object_ops {
1499         /* Interface between the GEM object and its backing storage.
1500          * get_pages() is called once prior to the use of the associated set
1501          * of pages before to binding them into the GTT, and put_pages() is
1502          * called after we no longer need them. As we expect there to be
1503          * associated cost with migrating pages between the backing storage
1504          * and making them available for the GPU (e.g. clflush), we may hold
1505          * onto the pages after they are no longer referenced by the GPU
1506          * in case they may be used again shortly (for example migrating the
1507          * pages to a different memory domain within the GTT). put_pages()
1508          * will therefore most likely be called when the object itself is
1509          * being released or under memory pressure (where we attempt to
1510          * reap pages for the shrinker).
1511          */
1512         int (*get_pages)(struct drm_i915_gem_object *);
1513         void (*put_pages)(struct drm_i915_gem_object *);
1514 };
1515
1516 struct drm_i915_gem_object {
1517         struct drm_gem_object base;
1518
1519         const struct drm_i915_gem_object_ops *ops;
1520
1521         /** List of VMAs backed by this object */
1522         struct list_head vma_list;
1523
1524         /** Stolen memory for this object, instead of being backed by shmem. */
1525         struct drm_mm_node *stolen;
1526         struct list_head global_list;
1527
1528         struct list_head ring_list;
1529         /** Used in execbuf to temporarily hold a ref */
1530         struct list_head obj_exec_link;
1531
1532         /**
1533          * This is set if the object is on the active lists (has pending
1534          * rendering and so a non-zero seqno), and is not set if it i s on
1535          * inactive (ready to be unbound) list.
1536          */
1537         unsigned int active:1;
1538
1539         /**
1540          * This is set if the object has been written to since last bound
1541          * to the GTT
1542          */
1543         unsigned int dirty:1;
1544
1545         /**
1546          * Fence register bits (if any) for this object.  Will be set
1547          * as needed when mapped into the GTT.
1548          * Protected by dev->struct_mutex.
1549          */
1550         signed int fence_reg:I915_MAX_NUM_FENCE_BITS;
1551
1552         /**
1553          * Advice: are the backing pages purgeable?
1554          */
1555         unsigned int madv:2;
1556
1557         /**
1558          * Current tiling mode for the object.
1559          */
1560         unsigned int tiling_mode:2;
1561         /**
1562          * Whether the tiling parameters for the currently associated fence
1563          * register have changed. Note that for the purposes of tracking
1564          * tiling changes we also treat the unfenced register, the register
1565          * slot that the object occupies whilst it executes a fenced
1566          * command (such as BLT on gen2/3), as a "fence".
1567          */
1568         unsigned int fence_dirty:1;
1569
1570         /**
1571          * Is the object at the current location in the gtt mappable and
1572          * fenceable? Used to avoid costly recalculations.
1573          */
1574         unsigned int map_and_fenceable:1;
1575
1576         /**
1577          * Whether the current gtt mapping needs to be mappable (and isn't just
1578          * mappable by accident). Track pin and fault separate for a more
1579          * accurate mappable working set.
1580          */
1581         unsigned int fault_mappable:1;
1582         unsigned int pin_mappable:1;
1583         unsigned int pin_display:1;
1584
1585         /*
1586          * Is the GPU currently using a fence to access this buffer,
1587          */
1588         unsigned int pending_fenced_gpu_access:1;
1589         unsigned int fenced_gpu_access:1;
1590
1591         unsigned int cache_level:3;
1592
1593         unsigned int has_aliasing_ppgtt_mapping:1;
1594         unsigned int has_global_gtt_mapping:1;
1595         unsigned int has_dma_mapping:1;
1596
1597         struct sg_table *pages;
1598         int pages_pin_count;
1599
1600         /* prime dma-buf support */
1601         void *dma_buf_vmapping;
1602         int vmapping_count;
1603
1604         struct intel_ring_buffer *ring;
1605
1606         /** Breadcrumb of last rendering to the buffer. */
1607         uint32_t last_read_seqno;
1608         uint32_t last_write_seqno;
1609         /** Breadcrumb of last fenced GPU access to the buffer. */
1610         uint32_t last_fenced_seqno;
1611
1612         /** Current tiling stride for the object, if it's tiled. */
1613         uint32_t stride;
1614
1615         /** References from framebuffers, locks out tiling changes. */
1616         unsigned long framebuffer_references;
1617
1618         /** Record of address bit 17 of each page at last unbind. */
1619         unsigned long *bit_17;
1620
1621         /** User space pin count and filp owning the pin */
1622         unsigned long user_pin_count;
1623         struct drm_file *pin_filp;
1624
1625         /** for phy allocated objects */
1626         struct drm_i915_gem_phys_object *phys_obj;
1627 };
1628
1629 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
1630
1631 /**
1632  * Request queue structure.
1633  *
1634  * The request queue allows us to note sequence numbers that have been emitted
1635  * and may be associated with active buffers to be retired.
1636  *
1637  * By keeping this list, we can avoid having to do questionable
1638  * sequence-number comparisons on buffer last_rendering_seqnos, and associate
1639  * an emission time with seqnos for tracking how far ahead of the GPU we are.
1640  */
1641 struct drm_i915_gem_request {
1642         /** On Which ring this request was generated */
1643         struct intel_ring_buffer *ring;
1644
1645         /** GEM sequence number associated with this request. */
1646         uint32_t seqno;
1647
1648         /** Position in the ringbuffer of the start of the request */
1649         u32 head;
1650
1651         /** Position in the ringbuffer of the end of the request */
1652         u32 tail;
1653
1654         /** Context related to this request */
1655         struct i915_hw_context *ctx;
1656
1657         /** Batch buffer related to this request if any */
1658         struct drm_i915_gem_object *batch_obj;
1659
1660         /** Time at which this request was emitted, in jiffies. */
1661         unsigned long emitted_jiffies;
1662
1663         /** global list entry for this request */
1664         struct list_head list;
1665
1666         struct drm_i915_file_private *file_priv;
1667         /** file_priv list entry for this request */
1668         struct list_head client_list;
1669 };
1670
1671 struct drm_i915_file_private {
1672         struct drm_i915_private *dev_priv;
1673         struct drm_file *file;
1674
1675         struct {
1676                 spinlock_t lock;
1677                 struct list_head request_list;
1678                 struct delayed_work idle_work;
1679         } mm;
1680         struct idr context_idr;
1681
1682         struct i915_hw_context *private_default_ctx;
1683         atomic_t rps_wait_boost;
1684         struct  intel_ring_buffer *bsd_ring;
1685 };
1686
1687 /*
1688  * A command that requires special handling by the command parser.
1689  */
1690 struct drm_i915_cmd_descriptor {
1691         /*
1692          * Flags describing how the command parser processes the command.
1693          *
1694          * CMD_DESC_FIXED: The command has a fixed length if this is set,
1695          *                 a length mask if not set
1696          * CMD_DESC_SKIP: The command is allowed but does not follow the
1697          *                standard length encoding for the opcode range in
1698          *                which it falls
1699          * CMD_DESC_REJECT: The command is never allowed
1700          * CMD_DESC_REGISTER: The command should be checked against the
1701          *                    register whitelist for the appropriate ring
1702          * CMD_DESC_MASTER: The command is allowed if the submitting process
1703          *                  is the DRM master
1704          */
1705         u32 flags;
1706 #define CMD_DESC_FIXED    (1<<0)
1707 #define CMD_DESC_SKIP     (1<<1)
1708 #define CMD_DESC_REJECT   (1<<2)
1709 #define CMD_DESC_REGISTER (1<<3)
1710 #define CMD_DESC_BITMASK  (1<<4)
1711 #define CMD_DESC_MASTER   (1<<5)
1712
1713         /*
1714          * The command's unique identification bits and the bitmask to get them.
1715          * This isn't strictly the opcode field as defined in the spec and may
1716          * also include type, subtype, and/or subop fields.
1717          */
1718         struct {
1719                 u32 value;
1720                 u32 mask;
1721         } cmd;
1722
1723         /*
1724          * The command's length. The command is either fixed length (i.e. does
1725          * not include a length field) or has a length field mask. The flag
1726          * CMD_DESC_FIXED indicates a fixed length. Otherwise, the command has
1727          * a length mask. All command entries in a command table must include
1728          * length information.
1729          */
1730         union {
1731                 u32 fixed;
1732                 u32 mask;
1733         } length;
1734
1735         /*
1736          * Describes where to find a register address in the command to check
1737          * against the ring's register whitelist. Only valid if flags has the
1738          * CMD_DESC_REGISTER bit set.
1739          */
1740         struct {
1741                 u32 offset;
1742                 u32 mask;
1743         } reg;
1744
1745 #define MAX_CMD_DESC_BITMASKS 3
1746         /*
1747          * Describes command checks where a particular dword is masked and
1748          * compared against an expected value. If the command does not match
1749          * the expected value, the parser rejects it. Only valid if flags has
1750          * the CMD_DESC_BITMASK bit set. Only entries where mask is non-zero
1751          * are valid.
1752          *
1753          * If the check specifies a non-zero condition_mask then the parser
1754          * only performs the check when the bits specified by condition_mask
1755          * are non-zero.
1756          */
1757         struct {
1758                 u32 offset;
1759                 u32 mask;
1760                 u32 expected;
1761                 u32 condition_offset;
1762                 u32 condition_mask;
1763         } bits[MAX_CMD_DESC_BITMASKS];
1764 };
1765
1766 /*
1767  * A table of commands requiring special handling by the command parser.
1768  *
1769  * Each ring has an array of tables. Each table consists of an array of command
1770  * descriptors, which must be sorted with command opcodes in ascending order.
1771  */
1772 struct drm_i915_cmd_table {
1773         const struct drm_i915_cmd_descriptor *table;
1774         int count;
1775 };
1776
1777 #define INTEL_INFO(dev) (&to_i915(dev)->info)
1778
1779 #define IS_I830(dev)            ((dev)->pdev->device == 0x3577)
1780 #define IS_845G(dev)            ((dev)->pdev->device == 0x2562)
1781 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
1782 #define IS_I865G(dev)           ((dev)->pdev->device == 0x2572)
1783 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
1784 #define IS_I915GM(dev)          ((dev)->pdev->device == 0x2592)
1785 #define IS_I945G(dev)           ((dev)->pdev->device == 0x2772)
1786 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
1787 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
1788 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
1789 #define IS_GM45(dev)            ((dev)->pdev->device == 0x2A42)
1790 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
1791 #define IS_PINEVIEW_G(dev)      ((dev)->pdev->device == 0xa001)
1792 #define IS_PINEVIEW_M(dev)      ((dev)->pdev->device == 0xa011)
1793 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
1794 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
1795 #define IS_IRONLAKE_M(dev)      ((dev)->pdev->device == 0x0046)
1796 #define IS_IVYBRIDGE(dev)       (INTEL_INFO(dev)->is_ivybridge)
1797 #define IS_IVB_GT1(dev)         ((dev)->pdev->device == 0x0156 || \
1798                                  (dev)->pdev->device == 0x0152 || \
1799                                  (dev)->pdev->device == 0x015a)
1800 #define IS_SNB_GT1(dev)         ((dev)->pdev->device == 0x0102 || \
1801                                  (dev)->pdev->device == 0x0106 || \
1802                                  (dev)->pdev->device == 0x010A)
1803 #define IS_VALLEYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview)
1804 #define IS_CHERRYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview && IS_GEN8(dev))
1805 #define IS_HASWELL(dev) (INTEL_INFO(dev)->is_haswell)
1806 #define IS_BROADWELL(dev)       (!INTEL_INFO(dev)->is_valleyview && IS_GEN8(dev))
1807 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
1808 #define IS_HSW_EARLY_SDV(dev)   (IS_HASWELL(dev) && \
1809                                  ((dev)->pdev->device & 0xFF00) == 0x0C00)
1810 #define IS_BDW_ULT(dev)         (IS_BROADWELL(dev) && \
1811                                  (((dev)->pdev->device & 0xf) == 0x2  || \
1812                                  ((dev)->pdev->device & 0xf) == 0x6 || \
1813                                  ((dev)->pdev->device & 0xf) == 0xe))
1814 #define IS_HSW_ULT(dev)         (IS_HASWELL(dev) && \
1815                                  ((dev)->pdev->device & 0xFF00) == 0x0A00)
1816 #define IS_ULT(dev)             (IS_HSW_ULT(dev) || IS_BDW_ULT(dev))
1817 #define IS_HSW_GT3(dev)         (IS_HASWELL(dev) && \
1818                                  ((dev)->pdev->device & 0x00F0) == 0x0020)
1819 #define IS_PRELIMINARY_HW(intel_info) ((intel_info)->is_preliminary)
1820
1821 /*
1822  * The genX designation typically refers to the render engine, so render
1823  * capability related checks should use IS_GEN, while display and other checks
1824  * have their own (e.g. HAS_PCH_SPLIT for ILK+ display, IS_foo for particular
1825  * chips, etc.).
1826  */
1827 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
1828 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
1829 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
1830 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
1831 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
1832 #define IS_GEN7(dev)    (INTEL_INFO(dev)->gen == 7)
1833 #define IS_GEN8(dev)    (INTEL_INFO(dev)->gen == 8)
1834
1835 #define RENDER_RING             (1<<RCS)
1836 #define BSD_RING                (1<<VCS)
1837 #define BLT_RING                (1<<BCS)
1838 #define VEBOX_RING              (1<<VECS)
1839 #define BSD2_RING               (1<<VCS2)
1840 #define HAS_BSD(dev)            (INTEL_INFO(dev)->ring_mask & BSD_RING)
1841 #define HAS_BSD2(dev)           (INTEL_INFO(dev)->ring_mask & BSD2_RING)
1842 #define HAS_BLT(dev)            (INTEL_INFO(dev)->ring_mask & BLT_RING)
1843 #define HAS_VEBOX(dev)            (INTEL_INFO(dev)->ring_mask & VEBOX_RING)
1844 #define HAS_LLC(dev)            (INTEL_INFO(dev)->has_llc)
1845 #define HAS_WT(dev)            (IS_HASWELL(dev) && to_i915(dev)->ellc_size)
1846 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
1847
1848 #define HAS_HW_CONTEXTS(dev)    (INTEL_INFO(dev)->gen >= 6)
1849 #define HAS_ALIASING_PPGTT(dev) (INTEL_INFO(dev)->gen >= 6 && !IS_VALLEYVIEW(dev))
1850 #define HAS_PPGTT(dev)          (INTEL_INFO(dev)->gen >= 7 && !IS_VALLEYVIEW(dev) \
1851                                  && !IS_BROADWELL(dev))
1852 #define USES_PPGTT(dev)         intel_enable_ppgtt(dev, false)
1853 #define USES_FULL_PPGTT(dev)    intel_enable_ppgtt(dev, true)
1854
1855 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
1856 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
1857
1858 /* Early gen2 have a totally busted CS tlb and require pinned batches. */
1859 #define HAS_BROKEN_CS_TLB(dev)          (IS_I830(dev) || IS_845G(dev))
1860 /*
1861  * dp aux and gmbus irq on gen4 seems to be able to generate legacy interrupts
1862  * even when in MSI mode. This results in spurious interrupt warnings if the
1863  * legacy irq no. is shared with another device. The kernel then disables that
1864  * interrupt source and so prevents the other device from working properly.
1865  */
1866 #define HAS_AUX_IRQ(dev) (INTEL_INFO(dev)->gen >= 5)
1867 #define HAS_GMBUS_IRQ(dev) (INTEL_INFO(dev)->gen >= 5)
1868
1869 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
1870  * rows, which changed the alignment requirements and fence programming.
1871  */
1872 #define HAS_128_BYTE_Y_TILING(dev) (!IS_GEN2(dev) && !(IS_I915G(dev) || \
1873                                                       IS_I915GM(dev)))
1874 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (!IS_GEN2(dev) && !IS_PINEVIEW(dev))
1875 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_GEN5(dev))
1876 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_GEN5(dev))
1877 #define SUPPORTS_TV(dev)                (INTEL_INFO(dev)->supports_tv)
1878 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
1879
1880 #define HAS_FW_BLC(dev) (INTEL_INFO(dev)->gen > 2)
1881 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
1882 #define HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
1883
1884 #define HAS_IPS(dev)            (IS_ULT(dev) || IS_BROADWELL(dev))
1885
1886 #define HAS_DDI(dev)            (INTEL_INFO(dev)->has_ddi)
1887 #define HAS_FPGA_DBG_UNCLAIMED(dev)     (INTEL_INFO(dev)->has_fpga_dbg)
1888 #define HAS_PSR(dev)            (IS_HASWELL(dev) || IS_BROADWELL(dev))
1889 #define HAS_RUNTIME_PM(dev)     (IS_GEN6(dev) || IS_HASWELL(dev) || \
1890                                  IS_BROADWELL(dev))
1891
1892 #define INTEL_PCH_DEVICE_ID_MASK                0xff00
1893 #define INTEL_PCH_IBX_DEVICE_ID_TYPE            0x3b00
1894 #define INTEL_PCH_CPT_DEVICE_ID_TYPE            0x1c00
1895 #define INTEL_PCH_PPT_DEVICE_ID_TYPE            0x1e00
1896 #define INTEL_PCH_LPT_DEVICE_ID_TYPE            0x8c00
1897 #define INTEL_PCH_LPT_LP_DEVICE_ID_TYPE         0x9c00
1898
1899 #define INTEL_PCH_TYPE(dev) (to_i915(dev)->pch_type)
1900 #define HAS_PCH_LPT(dev) (INTEL_PCH_TYPE(dev) == PCH_LPT)
1901 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
1902 #define HAS_PCH_IBX(dev) (INTEL_PCH_TYPE(dev) == PCH_IBX)
1903 #define HAS_PCH_NOP(dev) (INTEL_PCH_TYPE(dev) == PCH_NOP)
1904 #define HAS_PCH_SPLIT(dev) (INTEL_PCH_TYPE(dev) != PCH_NONE)
1905
1906 /* DPF == dynamic parity feature */
1907 #define HAS_L3_DPF(dev) (IS_IVYBRIDGE(dev) || IS_HASWELL(dev))
1908 #define NUM_L3_SLICES(dev) (IS_HSW_GT3(dev) ? 2 : HAS_L3_DPF(dev))
1909
1910 #define GT_FREQUENCY_MULTIPLIER 50
1911
1912 #include "i915_trace.h"
1913
1914 extern const struct drm_ioctl_desc i915_ioctls[];
1915 extern int i915_max_ioctl;
1916
1917 extern int i915_suspend(struct drm_device *dev, pm_message_t state);
1918 extern int i915_resume(struct drm_device *dev);
1919 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
1920 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
1921
1922 /* i915_params.c */
1923 struct i915_params {
1924         int modeset;
1925         int panel_ignore_lid;
1926         unsigned int powersave;
1927         int semaphores;
1928         unsigned int lvds_downclock;
1929         int lvds_channel_mode;
1930         int panel_use_ssc;
1931         int vbt_sdvo_panel_type;
1932         int enable_rc6;
1933         int enable_fbc;
1934         int enable_ppgtt;
1935         int enable_psr;
1936         unsigned int preliminary_hw_support;
1937         int disable_power_well;
1938         int enable_ips;
1939         int invert_brightness;
1940         int enable_cmd_parser;
1941         /* leave bools at the end to not create holes */
1942         bool enable_hangcheck;
1943         bool fastboot;
1944         bool prefault_disable;
1945         bool reset;
1946         bool disable_display;
1947         bool disable_vtd_wa;
1948 };
1949 extern struct i915_params i915 __read_mostly;
1950
1951                                 /* i915_dma.c */
1952 void i915_update_dri1_breadcrumb(struct drm_device *dev);
1953 extern void i915_kernel_lost_context(struct drm_device * dev);
1954 extern int i915_driver_load(struct drm_device *, unsigned long flags);
1955 extern int i915_driver_unload(struct drm_device *);
1956 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file_priv);
1957 extern void i915_driver_lastclose(struct drm_device * dev);
1958 extern void i915_driver_preclose(struct drm_device *dev,
1959                                  struct drm_file *file_priv);
1960 extern void i915_driver_postclose(struct drm_device *dev,
1961                                   struct drm_file *file_priv);
1962 extern int i915_driver_device_is_agp(struct drm_device * dev);
1963 #ifdef CONFIG_COMPAT
1964 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
1965                               unsigned long arg);
1966 #endif
1967 extern int i915_emit_box(struct drm_device *dev,
1968                          struct drm_clip_rect *box,
1969                          int DR1, int DR4);
1970 extern int intel_gpu_reset(struct drm_device *dev);
1971 extern int i915_reset(struct drm_device *dev);
1972 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
1973 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
1974 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
1975 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
1976 int vlv_force_gfx_clock(struct drm_i915_private *dev_priv, bool on);
1977
1978 extern void intel_console_resume(struct work_struct *work);
1979
1980 /* i915_irq.c */
1981 void i915_queue_hangcheck(struct drm_device *dev);
1982 __printf(3, 4)
1983 void i915_handle_error(struct drm_device *dev, bool wedged,
1984                        const char *fmt, ...);
1985
1986 void gen6_set_pm_mask(struct drm_i915_private *dev_priv, u32 pm_iir,
1987                                                         int new_delay);
1988 extern void intel_irq_init(struct drm_device *dev);
1989 extern void intel_hpd_init(struct drm_device *dev);
1990
1991 extern void intel_uncore_sanitize(struct drm_device *dev);
1992 extern void intel_uncore_early_sanitize(struct drm_device *dev);
1993 extern void intel_uncore_init(struct drm_device *dev);
1994 extern void intel_uncore_check_errors(struct drm_device *dev);
1995 extern void intel_uncore_fini(struct drm_device *dev);
1996
1997 void
1998 i915_enable_pipestat(struct drm_i915_private *dev_priv, enum pipe pipe,
1999                      u32 status_mask);
2000
2001 void
2002 i915_disable_pipestat(struct drm_i915_private *dev_priv, enum pipe pipe,
2003                       u32 status_mask);
2004
2005 void valleyview_enable_display_irqs(struct drm_i915_private *dev_priv);
2006 void valleyview_disable_display_irqs(struct drm_i915_private *dev_priv);
2007
2008 /* i915_gem.c */
2009 int i915_gem_init_ioctl(struct drm_device *dev, void *data,
2010                         struct drm_file *file_priv);
2011 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
2012                           struct drm_file *file_priv);
2013 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
2014                          struct drm_file *file_priv);
2015 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
2016                           struct drm_file *file_priv);
2017 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
2018                         struct drm_file *file_priv);
2019 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
2020                         struct drm_file *file_priv);
2021 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
2022                               struct drm_file *file_priv);
2023 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
2024                              struct drm_file *file_priv);
2025 int i915_gem_execbuffer(struct drm_device *dev, void *data,
2026                         struct drm_file *file_priv);
2027 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
2028                          struct drm_file *file_priv);
2029 int i915_gem_pin_ioctl(struct drm_device *dev, void *data,
2030                        struct drm_file *file_priv);
2031 int i915_gem_unpin_ioctl(struct drm_device *dev, void *data,
2032                          struct drm_file *file_priv);
2033 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
2034                         struct drm_file *file_priv);
2035 int i915_gem_get_caching_ioctl(struct drm_device *dev, void *data,
2036                                struct drm_file *file);
2037 int i915_gem_set_caching_ioctl(struct drm_device *dev, void *data,
2038                                struct drm_file *file);
2039 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
2040                             struct drm_file *file_priv);
2041 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
2042                            struct drm_file *file_priv);
2043 int i915_gem_entervt_ioctl(struct drm_device *dev, void *data,
2044                            struct drm_file *file_priv);
2045 int i915_gem_leavevt_ioctl(struct drm_device *dev, void *data,
2046                            struct drm_file *file_priv);
2047 int i915_gem_set_tiling(struct drm_device *dev, void *data,
2048                         struct drm_file *file_priv);
2049 int i915_gem_get_tiling(struct drm_device *dev, void *data,
2050                         struct drm_file *file_priv);
2051 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
2052                                 struct drm_file *file_priv);
2053 int i915_gem_wait_ioctl(struct drm_device *dev, void *data,
2054                         struct drm_file *file_priv);
2055 void i915_gem_load(struct drm_device *dev);
2056 void *i915_gem_object_alloc(struct drm_device *dev);
2057 void i915_gem_object_free(struct drm_i915_gem_object *obj);
2058 void i915_gem_object_init(struct drm_i915_gem_object *obj,
2059                          const struct drm_i915_gem_object_ops *ops);
2060 struct drm_i915_gem_object *i915_gem_alloc_object(struct drm_device *dev,
2061                                                   size_t size);
2062 void i915_init_vm(struct drm_i915_private *dev_priv,
2063                   struct i915_address_space *vm);
2064 void i915_gem_free_object(struct drm_gem_object *obj);
2065 void i915_gem_vma_destroy(struct i915_vma *vma);
2066
2067 #define PIN_MAPPABLE 0x1
2068 #define PIN_NONBLOCK 0x2
2069 #define PIN_GLOBAL 0x4
2070 int __must_check i915_gem_object_pin(struct drm_i915_gem_object *obj,
2071                                      struct i915_address_space *vm,
2072                                      uint32_t alignment,
2073                                      unsigned flags);
2074 int __must_check i915_vma_unbind(struct i915_vma *vma);
2075 int i915_gem_object_put_pages(struct drm_i915_gem_object *obj);
2076 void i915_gem_release_all_mmaps(struct drm_i915_private *dev_priv);
2077 void i915_gem_release_mmap(struct drm_i915_gem_object *obj);
2078 void i915_gem_lastclose(struct drm_device *dev);
2079
2080 int i915_gem_obj_prepare_shmem_read(struct drm_i915_gem_object *obj,
2081                                     int *needs_clflush);
2082
2083 int __must_check i915_gem_object_get_pages(struct drm_i915_gem_object *obj);
2084 static inline struct page *i915_gem_object_get_page(struct drm_i915_gem_object *obj, int n)
2085 {
2086         struct sg_page_iter sg_iter;
2087
2088         for_each_sg_page(obj->pages->sgl, &sg_iter, obj->pages->nents, n)
2089                 return sg_page_iter_page(&sg_iter);
2090
2091         return NULL;
2092 }
2093 static inline void i915_gem_object_pin_pages(struct drm_i915_gem_object *obj)
2094 {
2095         BUG_ON(obj->pages == NULL);
2096         obj->pages_pin_count++;
2097 }
2098 static inline void i915_gem_object_unpin_pages(struct drm_i915_gem_object *obj)
2099 {
2100         BUG_ON(obj->pages_pin_count == 0);
2101         obj->pages_pin_count--;
2102 }
2103
2104 int __must_check i915_mutex_lock_interruptible(struct drm_device *dev);
2105 int i915_gem_object_sync(struct drm_i915_gem_object *obj,
2106                          struct intel_ring_buffer *to);
2107 void i915_vma_move_to_active(struct i915_vma *vma,
2108                              struct intel_ring_buffer *ring);
2109 int i915_gem_dumb_create(struct drm_file *file_priv,
2110                          struct drm_device *dev,
2111                          struct drm_mode_create_dumb *args);
2112 int i915_gem_mmap_gtt(struct drm_file *file_priv, struct drm_device *dev,
2113                       uint32_t handle, uint64_t *offset);
2114 /**
2115  * Returns true if seq1 is later than seq2.
2116  */
2117 static inline bool
2118 i915_seqno_passed(uint32_t seq1, uint32_t seq2)
2119 {
2120         return (int32_t)(seq1 - seq2) >= 0;
2121 }
2122
2123 int __must_check i915_gem_get_seqno(struct drm_device *dev, u32 *seqno);
2124 int __must_check i915_gem_set_seqno(struct drm_device *dev, u32 seqno);
2125 int __must_check i915_gem_object_get_fence(struct drm_i915_gem_object *obj);
2126 int __must_check i915_gem_object_put_fence(struct drm_i915_gem_object *obj);
2127
2128 static inline bool
2129 i915_gem_object_pin_fence(struct drm_i915_gem_object *obj)
2130 {
2131         if (obj->fence_reg != I915_FENCE_REG_NONE) {
2132                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
2133                 dev_priv->fence_regs[obj->fence_reg].pin_count++;
2134                 return true;
2135         } else
2136                 return false;
2137 }
2138
2139 static inline void
2140 i915_gem_object_unpin_fence(struct drm_i915_gem_object *obj)
2141 {
2142         if (obj->fence_reg != I915_FENCE_REG_NONE) {
2143                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
2144                 WARN_ON(dev_priv->fence_regs[obj->fence_reg].pin_count <= 0);
2145                 dev_priv->fence_regs[obj->fence_reg].pin_count--;
2146         }
2147 }
2148
2149 struct drm_i915_gem_request *
2150 i915_gem_find_active_request(struct intel_ring_buffer *ring);
2151
2152 bool i915_gem_retire_requests(struct drm_device *dev);
2153 int __must_check i915_gem_check_wedge(struct i915_gpu_error *error,
2154                                       bool interruptible);
2155 static inline bool i915_reset_in_progress(struct i915_gpu_error *error)
2156 {
2157         return unlikely(atomic_read(&error->reset_counter)
2158                         & (I915_RESET_IN_PROGRESS_FLAG | I915_WEDGED));
2159 }
2160
2161 static inline bool i915_terminally_wedged(struct i915_gpu_error *error)
2162 {
2163         return atomic_read(&error->reset_counter) & I915_WEDGED;
2164 }
2165
2166 static inline u32 i915_reset_count(struct i915_gpu_error *error)
2167 {
2168         return ((atomic_read(&error->reset_counter) & ~I915_WEDGED) + 1) / 2;
2169 }
2170
2171 static inline bool i915_stop_ring_allow_ban(struct drm_i915_private *dev_priv)
2172 {
2173         return dev_priv->gpu_error.stop_rings == 0 ||
2174                 dev_priv->gpu_error.stop_rings & I915_STOP_RING_ALLOW_BAN;
2175 }
2176
2177 static inline bool i915_stop_ring_allow_warn(struct drm_i915_private *dev_priv)
2178 {
2179         return dev_priv->gpu_error.stop_rings == 0 ||
2180                 dev_priv->gpu_error.stop_rings & I915_STOP_RING_ALLOW_WARN;
2181 }
2182
2183 void i915_gem_reset(struct drm_device *dev);
2184 bool i915_gem_clflush_object(struct drm_i915_gem_object *obj, bool force);
2185 int __must_check i915_gem_object_finish_gpu(struct drm_i915_gem_object *obj);
2186 int __must_check i915_gem_init(struct drm_device *dev);
2187 int __must_check i915_gem_init_hw(struct drm_device *dev);
2188 int i915_gem_l3_remap(struct intel_ring_buffer *ring, int slice);
2189 void i915_gem_init_swizzling(struct drm_device *dev);
2190 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
2191 int __must_check i915_gpu_idle(struct drm_device *dev);
2192 int __must_check i915_gem_suspend(struct drm_device *dev);
2193 int __i915_add_request(struct intel_ring_buffer *ring,
2194                        struct drm_file *file,
2195                        struct drm_i915_gem_object *batch_obj,
2196                        u32 *seqno);
2197 #define i915_add_request(ring, seqno) \
2198         __i915_add_request(ring, NULL, NULL, seqno)
2199 int __must_check i915_wait_seqno(struct intel_ring_buffer *ring,
2200                                  uint32_t seqno);
2201 int i915_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
2202 int __must_check
2203 i915_gem_object_set_to_gtt_domain(struct drm_i915_gem_object *obj,
2204                                   bool write);
2205 int __must_check
2206 i915_gem_object_set_to_cpu_domain(struct drm_i915_gem_object *obj, bool write);
2207 int __must_check
2208 i915_gem_object_pin_to_display_plane(struct drm_i915_gem_object *obj,
2209                                      u32 alignment,
2210                                      struct intel_ring_buffer *pipelined);
2211 void i915_gem_object_unpin_from_display_plane(struct drm_i915_gem_object *obj);
2212 int i915_gem_attach_phys_object(struct drm_device *dev,
2213                                 struct drm_i915_gem_object *obj,
2214                                 int id,
2215                                 int align);
2216 void i915_gem_detach_phys_object(struct drm_device *dev,
2217                                  struct drm_i915_gem_object *obj);
2218 void i915_gem_free_all_phys_object(struct drm_device *dev);
2219 int i915_gem_open(struct drm_device *dev, struct drm_file *file);
2220 void i915_gem_release(struct drm_device *dev, struct drm_file *file);
2221
2222 uint32_t
2223 i915_gem_get_gtt_size(struct drm_device *dev, uint32_t size, int tiling_mode);
2224 uint32_t
2225 i915_gem_get_gtt_alignment(struct drm_device *dev, uint32_t size,
2226                             int tiling_mode, bool fenced);
2227
2228 int i915_gem_object_set_cache_level(struct drm_i915_gem_object *obj,
2229                                     enum i915_cache_level cache_level);
2230
2231 struct drm_gem_object *i915_gem_prime_import(struct drm_device *dev,
2232                                 struct dma_buf *dma_buf);
2233
2234 struct dma_buf *i915_gem_prime_export(struct drm_device *dev,
2235                                 struct drm_gem_object *gem_obj, int flags);
2236
2237 void i915_gem_restore_fences(struct drm_device *dev);
2238
2239 unsigned long i915_gem_obj_offset(struct drm_i915_gem_object *o,
2240                                   struct i915_address_space *vm);
2241 bool i915_gem_obj_bound_any(struct drm_i915_gem_object *o);
2242 bool i915_gem_obj_bound(struct drm_i915_gem_object *o,
2243                         struct i915_address_space *vm);
2244 unsigned long i915_gem_obj_size(struct drm_i915_gem_object *o,
2245                                 struct i915_address_space *vm);
2246 struct i915_vma *i915_gem_obj_to_vma(struct drm_i915_gem_object *obj,
2247                                      struct i915_address_space *vm);
2248 struct i915_vma *
2249 i915_gem_obj_lookup_or_create_vma(struct drm_i915_gem_object *obj,
2250                                   struct i915_address_space *vm);
2251
2252 struct i915_vma *i915_gem_obj_to_ggtt(struct drm_i915_gem_object *obj);
2253 static inline bool i915_gem_obj_is_pinned(struct drm_i915_gem_object *obj) {
2254         struct i915_vma *vma;
2255         list_for_each_entry(vma, &obj->vma_list, vma_link)
2256                 if (vma->pin_count > 0)
2257                         return true;
2258         return false;
2259 }
2260
2261 /* Some GGTT VM helpers */
2262 #define obj_to_ggtt(obj) \
2263         (&((struct drm_i915_private *)(obj)->base.dev->dev_private)->gtt.base)
2264 static inline bool i915_is_ggtt(struct i915_address_space *vm)
2265 {
2266         struct i915_address_space *ggtt =
2267                 &((struct drm_i915_private *)(vm)->dev->dev_private)->gtt.base;
2268         return vm == ggtt;
2269 }
2270
2271 static inline bool i915_gem_obj_ggtt_bound(struct drm_i915_gem_object *obj)
2272 {
2273         return i915_gem_obj_bound(obj, obj_to_ggtt(obj));
2274 }
2275
2276 static inline unsigned long
2277 i915_gem_obj_ggtt_offset(struct drm_i915_gem_object *obj)
2278 {
2279         return i915_gem_obj_offset(obj, obj_to_ggtt(obj));
2280 }
2281
2282 static inline unsigned long
2283 i915_gem_obj_ggtt_size(struct drm_i915_gem_object *obj)
2284 {
2285         return i915_gem_obj_size(obj, obj_to_ggtt(obj));
2286 }
2287
2288 static inline int __must_check
2289 i915_gem_obj_ggtt_pin(struct drm_i915_gem_object *obj,
2290                       uint32_t alignment,
2291                       unsigned flags)
2292 {
2293         return i915_gem_object_pin(obj, obj_to_ggtt(obj), alignment, flags | PIN_GLOBAL);
2294 }
2295
2296 static inline int
2297 i915_gem_object_ggtt_unbind(struct drm_i915_gem_object *obj)
2298 {
2299         return i915_vma_unbind(i915_gem_obj_to_ggtt(obj));
2300 }
2301
2302 void i915_gem_object_ggtt_unpin(struct drm_i915_gem_object *obj);
2303
2304 /* i915_gem_context.c */
2305 #define ctx_to_ppgtt(ctx) container_of((ctx)->vm, struct i915_hw_ppgtt, base)
2306 int __must_check i915_gem_context_init(struct drm_device *dev);
2307 void i915_gem_context_fini(struct drm_device *dev);
2308 void i915_gem_context_reset(struct drm_device *dev);
2309 int i915_gem_context_open(struct drm_device *dev, struct drm_file *file);
2310 int i915_gem_context_enable(struct drm_i915_private *dev_priv);
2311 void i915_gem_context_close(struct drm_device *dev, struct drm_file *file);
2312 int i915_switch_context(struct intel_ring_buffer *ring,
2313                         struct i915_hw_context *to);
2314 struct i915_hw_context *
2315 i915_gem_context_get(struct drm_i915_file_private *file_priv, u32 id);
2316 void i915_gem_context_free(struct kref *ctx_ref);
2317 static inline void i915_gem_context_reference(struct i915_hw_context *ctx)
2318 {
2319         kref_get(&ctx->ref);
2320 }
2321
2322 static inline void i915_gem_context_unreference(struct i915_hw_context *ctx)
2323 {
2324         kref_put(&ctx->ref, i915_gem_context_free);
2325 }
2326
2327 static inline bool i915_gem_context_is_default(const struct i915_hw_context *c)
2328 {
2329         return c->id == DEFAULT_CONTEXT_ID;
2330 }
2331
2332 int i915_gem_context_create_ioctl(struct drm_device *dev, void *data,
2333                                   struct drm_file *file);
2334 int i915_gem_context_destroy_ioctl(struct drm_device *dev, void *data,
2335                                    struct drm_file *file);
2336
2337 /* i915_gem_evict.c */
2338 int __must_check i915_gem_evict_something(struct drm_device *dev,
2339                                           struct i915_address_space *vm,
2340                                           int min_size,
2341                                           unsigned alignment,
2342                                           unsigned cache_level,
2343                                           unsigned flags);
2344 int i915_gem_evict_vm(struct i915_address_space *vm, bool do_idle);
2345 int i915_gem_evict_everything(struct drm_device *dev);
2346
2347 /* belongs in i915_gem_gtt.h */
2348 static inline void i915_gem_chipset_flush(struct drm_device *dev)
2349 {
2350         if (INTEL_INFO(dev)->gen < 6)
2351                 intel_gtt_chipset_flush();
2352 }
2353
2354 /* i915_gem_stolen.c */
2355 int i915_gem_init_stolen(struct drm_device *dev);
2356 int i915_gem_stolen_setup_compression(struct drm_device *dev, int size);
2357 void i915_gem_stolen_cleanup_compression(struct drm_device *dev);
2358 void i915_gem_cleanup_stolen(struct drm_device *dev);
2359 struct drm_i915_gem_object *
2360 i915_gem_object_create_stolen(struct drm_device *dev, u32 size);
2361 struct drm_i915_gem_object *
2362 i915_gem_object_create_stolen_for_preallocated(struct drm_device *dev,
2363                                                u32 stolen_offset,
2364                                                u32 gtt_offset,
2365                                                u32 size);
2366 void i915_gem_object_release_stolen(struct drm_i915_gem_object *obj);
2367
2368 /* i915_gem_tiling.c */
2369 static inline bool i915_gem_object_needs_bit17_swizzle(struct drm_i915_gem_object *obj)
2370 {
2371         struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
2372
2373         return dev_priv->mm.bit_6_swizzle_x == I915_BIT_6_SWIZZLE_9_10_17 &&
2374                 obj->tiling_mode != I915_TILING_NONE;
2375 }
2376
2377 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
2378 void i915_gem_object_do_bit_17_swizzle(struct drm_i915_gem_object *obj);
2379 void i915_gem_object_save_bit_17_swizzle(struct drm_i915_gem_object *obj);
2380
2381 /* i915_gem_debug.c */
2382 #if WATCH_LISTS
2383 int i915_verify_lists(struct drm_device *dev);
2384 #else
2385 #define i915_verify_lists(dev) 0
2386 #endif
2387
2388 /* i915_debugfs.c */
2389 int i915_debugfs_init(struct drm_minor *minor);
2390 void i915_debugfs_cleanup(struct drm_minor *minor);
2391 #ifdef CONFIG_DEBUG_FS
2392 void intel_display_crc_init(struct drm_device *dev);
2393 #else
2394 static inline void intel_display_crc_init(struct drm_device *dev) {}
2395 #endif
2396
2397 /* i915_gpu_error.c */
2398 __printf(2, 3)
2399 void i915_error_printf(struct drm_i915_error_state_buf *e, const char *f, ...);
2400 int i915_error_state_to_str(struct drm_i915_error_state_buf *estr,
2401                             const struct i915_error_state_file_priv *error);
2402 int i915_error_state_buf_init(struct drm_i915_error_state_buf *eb,
2403                               size_t count, loff_t pos);
2404 static inline void i915_error_state_buf_release(
2405         struct drm_i915_error_state_buf *eb)
2406 {
2407         kfree(eb->buf);
2408 }
2409 void i915_capture_error_state(struct drm_device *dev, bool wedge,
2410                               const char *error_msg);
2411 void i915_error_state_get(struct drm_device *dev,
2412                           struct i915_error_state_file_priv *error_priv);
2413 void i915_error_state_put(struct i915_error_state_file_priv *error_priv);
2414 void i915_destroy_error_state(struct drm_device *dev);
2415
2416 void i915_get_extra_instdone(struct drm_device *dev, uint32_t *instdone);
2417 const char *i915_cache_level_str(int type);
2418
2419 /* i915_cmd_parser.c */
2420 int i915_cmd_parser_get_version(void);
2421 void i915_cmd_parser_init_ring(struct intel_ring_buffer *ring);
2422 bool i915_needs_cmd_parser(struct intel_ring_buffer *ring);
2423 int i915_parse_cmds(struct intel_ring_buffer *ring,
2424                     struct drm_i915_gem_object *batch_obj,
2425                     u32 batch_start_offset,
2426                     bool is_master);
2427
2428 /* i915_suspend.c */
2429 extern int i915_save_state(struct drm_device *dev);
2430 extern int i915_restore_state(struct drm_device *dev);
2431
2432 /* i915_ums.c */
2433 void i915_save_display_reg(struct drm_device *dev);
2434 void i915_restore_display_reg(struct drm_device *dev);
2435
2436 /* i915_sysfs.c */
2437 void i915_setup_sysfs(struct drm_device *dev_priv);
2438 void i915_teardown_sysfs(struct drm_device *dev_priv);
2439
2440 /* intel_i2c.c */
2441 extern int intel_setup_gmbus(struct drm_device *dev);
2442 extern void intel_teardown_gmbus(struct drm_device *dev);
2443 static inline bool intel_gmbus_is_port_valid(unsigned port)
2444 {
2445         return (port >= GMBUS_PORT_SSC && port <= GMBUS_PORT_DPD);
2446 }
2447
2448 extern struct i2c_adapter *intel_gmbus_get_adapter(
2449                 struct drm_i915_private *dev_priv, unsigned port);
2450 extern void intel_gmbus_set_speed(struct i2c_adapter *adapter, int speed);
2451 extern void intel_gmbus_force_bit(struct i2c_adapter *adapter, bool force_bit);
2452 static inline bool intel_gmbus_is_forced_bit(struct i2c_adapter *adapter)
2453 {
2454         return container_of(adapter, struct intel_gmbus, adapter)->force_bit;
2455 }
2456 extern void intel_i2c_reset(struct drm_device *dev);
2457
2458 /* intel_opregion.c */
2459 struct intel_encoder;
2460 #ifdef CONFIG_ACPI
2461 extern int intel_opregion_setup(struct drm_device *dev);
2462 extern void intel_opregion_init(struct drm_device *dev);
2463 extern void intel_opregion_fini(struct drm_device *dev);
2464 extern void intel_opregion_asle_intr(struct drm_device *dev);
2465 extern int intel_opregion_notify_encoder(struct intel_encoder *intel_encoder,
2466                                          bool enable);
2467 extern int intel_opregion_notify_adapter(struct drm_device *dev,
2468                                          pci_power_t state);
2469 #else
2470 static inline int intel_opregion_setup(struct drm_device *dev) { return 0; }
2471 static inline void intel_opregion_init(struct drm_device *dev) { return; }
2472 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
2473 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
2474 static inline int
2475 intel_opregion_notify_encoder(struct intel_encoder *intel_encoder, bool enable)
2476 {
2477         return 0;
2478 }
2479 static inline int
2480 intel_opregion_notify_adapter(struct drm_device *dev, pci_power_t state)
2481 {
2482         return 0;
2483 }
2484 #endif
2485
2486 /* intel_acpi.c */
2487 #ifdef CONFIG_ACPI
2488 extern void intel_register_dsm_handler(void);
2489 extern void intel_unregister_dsm_handler(void);
2490 #else
2491 static inline void intel_register_dsm_handler(void) { return; }
2492 static inline void intel_unregister_dsm_handler(void) { return; }
2493 #endif /* CONFIG_ACPI */
2494
2495 /* modesetting */
2496 extern void intel_modeset_init_hw(struct drm_device *dev);
2497 extern void intel_modeset_suspend_hw(struct drm_device *dev);
2498 extern void intel_modeset_init(struct drm_device *dev);
2499 extern void intel_modeset_gem_init(struct drm_device *dev);
2500 extern void intel_modeset_cleanup(struct drm_device *dev);
2501 extern void intel_connector_unregister(struct intel_connector *);
2502 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
2503 extern void intel_modeset_setup_hw_state(struct drm_device *dev,
2504                                          bool force_restore);
2505 extern void i915_redisable_vga(struct drm_device *dev);
2506 extern void i915_redisable_vga_power_on(struct drm_device *dev);
2507 extern bool intel_fbc_enabled(struct drm_device *dev);
2508 extern void intel_disable_fbc(struct drm_device *dev);
2509 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
2510 extern void intel_init_pch_refclk(struct drm_device *dev);
2511 extern void gen6_set_rps(struct drm_device *dev, u8 val);
2512 extern void valleyview_set_rps(struct drm_device *dev, u8 val);
2513 extern int valleyview_rps_max_freq(struct drm_i915_private *dev_priv);
2514 extern int valleyview_rps_min_freq(struct drm_i915_private *dev_priv);
2515 extern void intel_detect_pch(struct drm_device *dev);
2516 extern int intel_trans_dp_port_sel(struct drm_crtc *crtc);
2517 extern int intel_enable_rc6(const struct drm_device *dev);
2518
2519 extern bool i915_semaphore_is_enabled(struct drm_device *dev);
2520 int i915_reg_read_ioctl(struct drm_device *dev, void *data,
2521                         struct drm_file *file);
2522 int i915_get_reset_stats_ioctl(struct drm_device *dev, void *data,
2523                                struct drm_file *file);
2524
2525 /* overlay */
2526 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(struct drm_device *dev);
2527 extern void intel_overlay_print_error_state(struct drm_i915_error_state_buf *e,
2528                                             struct intel_overlay_error_state *error);
2529
2530 extern struct intel_display_error_state *intel_display_capture_error_state(struct drm_device *dev);
2531 extern void intel_display_print_error_state(struct drm_i915_error_state_buf *e,
2532                                             struct drm_device *dev,
2533                                             struct intel_display_error_state *error);
2534
2535 /* On SNB platform, before reading ring registers forcewake bit
2536  * must be set to prevent GT core from power down and stale values being
2537  * returned.
2538  */
2539 void gen6_gt_force_wake_get(struct drm_i915_private *dev_priv, int fw_engine);
2540 void gen6_gt_force_wake_put(struct drm_i915_private *dev_priv, int fw_engine);
2541 void assert_force_wake_inactive(struct drm_i915_private *dev_priv);
2542
2543 int sandybridge_pcode_read(struct drm_i915_private *dev_priv, u8 mbox, u32 *val);
2544 int sandybridge_pcode_write(struct drm_i915_private *dev_priv, u8 mbox, u32 val);
2545
2546 /* intel_sideband.c */
2547 u32 vlv_punit_read(struct drm_i915_private *dev_priv, u8 addr);
2548 void vlv_punit_write(struct drm_i915_private *dev_priv, u8 addr, u32 val);
2549 u32 vlv_nc_read(struct drm_i915_private *dev_priv, u8 addr);
2550 u32 vlv_gpio_nc_read(struct drm_i915_private *dev_priv, u32 reg);
2551 void vlv_gpio_nc_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2552 u32 vlv_cck_read(struct drm_i915_private *dev_priv, u32 reg);
2553 void vlv_cck_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2554 u32 vlv_ccu_read(struct drm_i915_private *dev_priv, u32 reg);
2555 void vlv_ccu_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2556 u32 vlv_bunit_read(struct drm_i915_private *dev_priv, u32 reg);
2557 void vlv_bunit_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2558 u32 vlv_gps_core_read(struct drm_i915_private *dev_priv, u32 reg);
2559 void vlv_gps_core_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2560 u32 vlv_dpio_read(struct drm_i915_private *dev_priv, enum pipe pipe, int reg);
2561 void vlv_dpio_write(struct drm_i915_private *dev_priv, enum pipe pipe, int reg, u32 val);
2562 u32 intel_sbi_read(struct drm_i915_private *dev_priv, u16 reg,
2563                    enum intel_sbi_destination destination);
2564 void intel_sbi_write(struct drm_i915_private *dev_priv, u16 reg, u32 value,
2565                      enum intel_sbi_destination destination);
2566 u32 vlv_flisdsi_read(struct drm_i915_private *dev_priv, u32 reg);
2567 void vlv_flisdsi_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2568
2569 int vlv_gpu_freq(struct drm_i915_private *dev_priv, int val);
2570 int vlv_freq_opcode(struct drm_i915_private *dev_priv, int val);
2571
2572 #define FORCEWAKE_RENDER        (1 << 0)
2573 #define FORCEWAKE_MEDIA         (1 << 1)
2574 #define FORCEWAKE_ALL           (FORCEWAKE_RENDER | FORCEWAKE_MEDIA)
2575
2576
2577 #define I915_READ8(reg)         dev_priv->uncore.funcs.mmio_readb(dev_priv, (reg), true)
2578 #define I915_WRITE8(reg, val)   dev_priv->uncore.funcs.mmio_writeb(dev_priv, (reg), (val), true)
2579
2580 #define I915_READ16(reg)        dev_priv->uncore.funcs.mmio_readw(dev_priv, (reg), true)
2581 #define I915_WRITE16(reg, val)  dev_priv->uncore.funcs.mmio_writew(dev_priv, (reg), (val), true)
2582 #define I915_READ16_NOTRACE(reg)        dev_priv->uncore.funcs.mmio_readw(dev_priv, (reg), false)
2583 #define I915_WRITE16_NOTRACE(reg, val)  dev_priv->uncore.funcs.mmio_writew(dev_priv, (reg), (val), false)
2584
2585 #define I915_READ(reg)          dev_priv->uncore.funcs.mmio_readl(dev_priv, (reg), true)
2586 #define I915_WRITE(reg, val)    dev_priv->uncore.funcs.mmio_writel(dev_priv, (reg), (val), true)
2587 #define I915_READ_NOTRACE(reg)          dev_priv->uncore.funcs.mmio_readl(dev_priv, (reg), false)
2588 #define I915_WRITE_NOTRACE(reg, val)    dev_priv->uncore.funcs.mmio_writel(dev_priv, (reg), (val), false)
2589
2590 /* Be very careful with read/write 64-bit values. On 32-bit machines, they
2591  * will be implemented using 2 32-bit writes in an arbitrary order with
2592  * an arbitrary delay between them. This can cause the hardware to
2593  * act upon the intermediate value, possibly leading to corruption and
2594  * machine death. You have been warned.
2595  */
2596 #define I915_WRITE64(reg, val)  dev_priv->uncore.funcs.mmio_writeq(dev_priv, (reg), (val), true)
2597 #define I915_READ64(reg)        dev_priv->uncore.funcs.mmio_readq(dev_priv, (reg), true)
2598
2599 #define I915_READ64_2x32(lower_reg, upper_reg) ({                       \
2600                 u32 upper = I915_READ(upper_reg);                       \
2601                 u32 lower = I915_READ(lower_reg);                       \
2602                 u32 tmp = I915_READ(upper_reg);                         \
2603                 if (upper != tmp) {                                     \
2604                         upper = tmp;                                    \
2605                         lower = I915_READ(lower_reg);                   \
2606                         WARN_ON(I915_READ(upper_reg) != upper);         \
2607                 }                                                       \
2608                 (u64)upper << 32 | lower; })
2609
2610 #define POSTING_READ(reg)       (void)I915_READ_NOTRACE(reg)
2611 #define POSTING_READ16(reg)     (void)I915_READ16_NOTRACE(reg)
2612
2613 /* "Broadcast RGB" property */
2614 #define INTEL_BROADCAST_RGB_AUTO 0
2615 #define INTEL_BROADCAST_RGB_FULL 1
2616 #define INTEL_BROADCAST_RGB_LIMITED 2
2617
2618 static inline uint32_t i915_vgacntrl_reg(struct drm_device *dev)
2619 {
2620         if (HAS_PCH_SPLIT(dev))
2621                 return CPU_VGACNTRL;
2622         else if (IS_VALLEYVIEW(dev))
2623                 return VLV_VGACNTRL;
2624         else
2625                 return VGACNTRL;
2626 }
2627
2628 static inline void __user *to_user_ptr(u64 address)
2629 {
2630         return (void __user *)(uintptr_t)address;
2631 }
2632
2633 static inline unsigned long msecs_to_jiffies_timeout(const unsigned int m)
2634 {
2635         unsigned long j = msecs_to_jiffies(m);
2636
2637         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
2638 }
2639
2640 static inline unsigned long
2641 timespec_to_jiffies_timeout(const struct timespec *value)
2642 {
2643         unsigned long j = timespec_to_jiffies(value);
2644
2645         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
2646 }
2647
2648 /*
2649  * If you need to wait X milliseconds between events A and B, but event B
2650  * doesn't happen exactly after event A, you record the timestamp (jiffies) of
2651  * when event A happened, then just before event B you call this function and
2652  * pass the timestamp as the first argument, and X as the second argument.
2653  */
2654 static inline void
2655 wait_remaining_ms_from_jiffies(unsigned long timestamp_jiffies, int to_wait_ms)
2656 {
2657         unsigned long target_jiffies, tmp_jiffies, remaining_jiffies;
2658
2659         /*
2660          * Don't re-read the value of "jiffies" every time since it may change
2661          * behind our back and break the math.
2662          */
2663         tmp_jiffies = jiffies;
2664         target_jiffies = timestamp_jiffies +
2665                          msecs_to_jiffies_timeout(to_wait_ms);
2666
2667         if (time_after(target_jiffies, tmp_jiffies)) {
2668                 remaining_jiffies = target_jiffies - tmp_jiffies;
2669                 while (remaining_jiffies)
2670                         remaining_jiffies =
2671                             schedule_timeout_uninterruptible(remaining_jiffies);
2672         }
2673 }
2674
2675 #endif