drivers/gpu/drm/i915/intel_guc_fwif.h

   1 /*
   2  * Copyright © 2014 Intel Corporation
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice (including the next
  12  * paragraph) shall be included in all copies or substantial portions of the
  13  * Software.
  14  *
  15  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  16  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  17  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  18  * THE AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
  19  * LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING
  20  * FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS
  21  * IN THE SOFTWARE.
  22  */
  23 #ifndef _INTEL_GUC_FWIF_H
  24 #define _INTEL_GUC_FWIF_H
  25
  26 /*
  27  * This file is partially autogenerated, although currently with some manual
  28  * fixups afterwards. In future, it should be entirely autogenerated, in order
  29  * to ensure that the definitions herein remain in sync with those used by the
  30  * GuC's own firmware.
  31  *
  32  * EDITING THIS FILE IS THEREFORE NOT RECOMMENDED - YOUR CHANGES MAY BE LOST.
  33  */
  34
  35 #define GFXCORE_FAMILY_GEN9             12
  36 #define GFXCORE_FAMILY_UNKNOWN          0x7fffffff
  37
  38 #define GUC_CTX_PRIORITY_KMD_HIGH       0
  39 #define GUC_CTX_PRIORITY_HIGH           1
  40 #define GUC_CTX_PRIORITY_KMD_NORMAL     2
  41 #define GUC_CTX_PRIORITY_NORMAL         3
  42 #define GUC_CTX_PRIORITY_NUM            4
  43
  44 #define GUC_MAX_GPU_CONTEXTS            1024
  45 #define GUC_INVALID_CTX_ID              GUC_MAX_GPU_CONTEXTS
  46
  47 /* Work queue item header definitions */
  48 #define WQ_STATUS_ACTIVE                1
  49 #define WQ_STATUS_SUSPENDED             2
  50 #define WQ_STATUS_CMD_ERROR             3
  51 #define WQ_STATUS_ENGINE_ID_NOT_USED    4
  52 #define WQ_STATUS_SUSPENDED_FROM_RESET  5
  53 #define WQ_TYPE_SHIFT                   0
  54 #define   WQ_TYPE_BATCH_BUF             (0x1 << WQ_TYPE_SHIFT)
  55 #define   WQ_TYPE_PSEUDO                (0x2 << WQ_TYPE_SHIFT)
  56 #define   WQ_TYPE_INORDER               (0x3 << WQ_TYPE_SHIFT)
  57 #define WQ_TARGET_SHIFT                 10
  58 #define WQ_LEN_SHIFT                    16
  59 #define WQ_NO_WCFLUSH_WAIT              (1 << 27)
  60 #define WQ_PRESENT_WORKLOAD             (1 << 28)
  61 #define WQ_WORKLOAD_SHIFT               29
  62 #define   WQ_WORKLOAD_GENERAL           (0 << WQ_WORKLOAD_SHIFT)
  63 #define   WQ_WORKLOAD_GPGPU             (1 << WQ_WORKLOAD_SHIFT)
  64 #define   WQ_WORKLOAD_TOUCH             (2 << WQ_WORKLOAD_SHIFT)
  65
  66 #define WQ_RING_TAIL_SHIFT              20
  67 #define WQ_RING_TAIL_MASK               (0x7FF << WQ_RING_TAIL_SHIFT)
  68
  69 #define GUC_DOORBELL_ENABLED            1
  70 #define GUC_DOORBELL_DISABLED           0
  71
  72 #define GUC_CTX_DESC_ATTR_ACTIVE        (1 << 0)
  73 #define GUC_CTX_DESC_ATTR_PENDING_DB    (1 << 1)
  74 #define GUC_CTX_DESC_ATTR_KERNEL        (1 << 2)
  75 #define GUC_CTX_DESC_ATTR_PREEMPT       (1 << 3)
  76 #define GUC_CTX_DESC_ATTR_RESET         (1 << 4)
  77 #define GUC_CTX_DESC_ATTR_WQLOCKED      (1 << 5)
  78 #define GUC_CTX_DESC_ATTR_PCH           (1 << 6)
  79 #define GUC_CTX_DESC_ATTR_TERMINATED    (1 << 7)
  80
  81 /* The guc control data is 10 DWORDs */
  82 #define GUC_CTL_CTXINFO                 0
  83 #define   GUC_CTL_CTXNUM_IN16_SHIFT     0
  84 #define   GUC_CTL_BASE_ADDR_SHIFT       12
  85
  86 #define GUC_CTL_ARAT_HIGH               1
  87 #define GUC_CTL_ARAT_LOW                2
  88
  89 #define GUC_CTL_DEVICE_INFO             3
  90 #define   GUC_CTL_GTTYPE_SHIFT          0
  91 #define   GUC_CTL_COREFAMILY_SHIFT      7
  92
  93 #define GUC_CTL_LOG_PARAMS              4
  94 #define   GUC_LOG_VALID                 (1 << 0)
  95 #define   GUC_LOG_NOTIFY_ON_HALF_FULL   (1 << 1)
  96 #define   GUC_LOG_ALLOC_IN_MEGABYTE     (1 << 3)
  97 #define   GUC_LOG_CRASH_PAGES           1
  98 #define   GUC_LOG_CRASH_SHIFT           4
  99 #define   GUC_LOG_DPC_PAGES             3
 100 #define   GUC_LOG_DPC_SHIFT             6
 101 #define   GUC_LOG_ISR_PAGES             3
 102 #define   GUC_LOG_ISR_SHIFT             9
 103 #define   GUC_LOG_BUF_ADDR_SHIFT        12
 104
 105 #define GUC_CTL_PAGE_FAULT_CONTROL      5
 106
 107 #define GUC_CTL_WA                      6
 108 #define   GUC_CTL_WA_UK_BY_DRIVER       (1 << 3)
 109
 110 #define GUC_CTL_FEATURE                 7
 111 #define   GUC_CTL_VCS2_ENABLED          (1 << 0)
 112 #define   GUC_CTL_KERNEL_SUBMISSIONS    (1 << 1)
 113 #define   GUC_CTL_FEATURE2              (1 << 2)
 114 #define   GUC_CTL_POWER_GATING          (1 << 3)
 115 #define   GUC_CTL_DISABLE_SCHEDULER     (1 << 4)
 116 #define   GUC_CTL_PREEMPTION_LOG        (1 << 5)
 117 #define   GUC_CTL_ENABLE_SLPC           (1 << 7)
 118 #define   GUC_CTL_RESET_ON_PREMPT_FAILURE       (1 << 8)
 119
 120 #define GUC_CTL_DEBUG                   8
 121 #define   GUC_LOG_VERBOSITY_SHIFT       0
 122 #define   GUC_LOG_VERBOSITY_LOW         (0 << GUC_LOG_VERBOSITY_SHIFT)
 123 #define   GUC_LOG_VERBOSITY_MED         (1 << GUC_LOG_VERBOSITY_SHIFT)
 124 #define   GUC_LOG_VERBOSITY_HIGH        (2 << GUC_LOG_VERBOSITY_SHIFT)
 125 #define   GUC_LOG_VERBOSITY_ULTRA       (3 << GUC_LOG_VERBOSITY_SHIFT)
 126 /* Verbosity range-check limits, without the shift */
 127 #define   GUC_LOG_VERBOSITY_MIN         0
 128 #define   GUC_LOG_VERBOSITY_MAX         3
 129 #define   GUC_LOG_VERBOSITY_MASK        0x0000000f
 130 #define   GUC_LOG_DESTINATION_MASK      (3 << 4)
 131 #define   GUC_LOG_DISABLED              (1 << 6)
 132 #define   GUC_PROFILE_ENABLED           (1 << 7)
 133 #define   GUC_WQ_TRACK_ENABLED          (1 << 8)
 134 #define   GUC_ADS_ENABLED               (1 << 9)
 135 #define   GUC_DEBUG_RESERVED            (1 << 10)
 136 #define   GUC_ADS_ADDR_SHIFT            11
 137 #define   GUC_ADS_ADDR_MASK             0xfffff800
 138
 139 #define GUC_CTL_RSRVD                   9
 140
 141 #define GUC_CTL_MAX_DWORDS              (SOFT_SCRATCH_COUNT - 2) /* [1..14] */
 142
 143 /**
 144  * DOC: GuC Firmware Layout
 145  *
 146  * The GuC firmware layout looks like this:
 147  *
 148  *     +-------------------------------+
 149  *     |        guc_css_header         |
 150  *     | contains major/minor version  |
 151  *     +-------------------------------+
 152  *     |             uCode             |
 153  *     +-------------------------------+
 154  *     |         RSA signature         |
 155  *     +-------------------------------+
 156  *     |          modulus key          |
 157  *     +-------------------------------+
 158  *     |          exponent val         |
 159  *     +-------------------------------+
 160  *
 161  * The firmware may or may not have modulus key and exponent data. The header,
 162  * uCode and RSA signature are must-have components that will be used by driver.
 163  * Length of each components, which is all in dwords, can be found in header.
 164  * In the case that modulus and exponent are not present in fw, a.k.a truncated
 165  * image, the length value still appears in header.
 166  *
 167  * Driver will do some basic fw size validation based on the following rules:
 168  *
 169  * 1. Header, uCode and RSA are must-have components.
 170  * 2. All firmware components, if they present, are in the sequence illustrated
 171  * in the layout table above.
 172  * 3. Length info of each component can be found in header, in dwords.
 173  * 4. Modulus and exponent key are not required by driver. They may not appear
 174  * in fw. So driver will load a truncated firmware in this case.
 175  */
 176
 177 struct guc_css_header {
 178         uint32_t module_type;
 179         /* header_size includes all non-uCode bits, including css_header, rsa
 180          * key, modulus key and exponent data. */
 181         uint32_t header_size_dw;
 182         uint32_t header_version;
 183         uint32_t module_id;
 184         uint32_t module_vendor;
 185         union {
 186                 struct {
 187                         uint8_t day;
 188                         uint8_t month;
 189                         uint16_t year;
 190                 };
 191                 uint32_t date;
 192         };
 193         uint32_t size_dw; /* uCode plus header_size_dw */
 194         uint32_t key_size_dw;
 195         uint32_t modulus_size_dw;
 196         uint32_t exponent_size_dw;
 197         union {
 198                 struct {
 199                         uint8_t hour;
 200                         uint8_t min;
 201                         uint16_t sec;
 202                 };
 203                 uint32_t time;
 204         };
 205
 206         char username[8];
 207         char buildnumber[12];
 208         uint32_t device_id;
 209         uint32_t guc_sw_version;
 210         uint32_t prod_preprod_fw;
 211         uint32_t reserved[12];
 212         uint32_t header_info;
 213 } __packed;
 214
 215 struct guc_doorbell_info {
 216         u32 db_status;
 217         u32 cookie;
 218         u32 reserved[14];
 219 } __packed;
 220
 221 union guc_doorbell_qw {
 222         struct {
 223                 u32 db_status;
 224                 u32 cookie;
 225         };
 226         u64 value_qw;
 227 } __packed;
 228
 229 #define GUC_MAX_DOORBELLS               256
 230 #define GUC_INVALID_DOORBELL_ID         (GUC_MAX_DOORBELLS)
 231
 232 #define GUC_DB_SIZE                     (PAGE_SIZE)
 233 #define GUC_WQ_SIZE                     (PAGE_SIZE * 2)
 234
 235 /* Work item for submitting workloads into work queue of GuC. */
 236 struct guc_wq_item {
 237         u32 header;
 238         u32 context_desc;
 239         u32 ring_tail;
 240         u32 fence_id;
 241 } __packed;
 242
 243 struct guc_process_desc {
 244         u32 context_id;
 245         u64 db_base_addr;
 246         u32 head;
 247         u32 tail;
 248         u32 error_offset;
 249         u64 wq_base_addr;
 250         u32 wq_size_bytes;
 251         u32 wq_status;
 252         u32 engine_presence;
 253         u32 priority;
 254         u32 reserved[30];
 255 } __packed;
 256
 257 /* engine id and context id is packed into guc_execlist_context.context_id*/
 258 #define GUC_ELC_CTXID_OFFSET            0
 259 #define GUC_ELC_ENGINE_OFFSET           29
 260
 261 /* The execlist context including software and HW information */
 262 struct guc_execlist_context {
 263         u32 context_desc;
 264         u32 context_id;
 265         u32 ring_status;
 266         u32 ring_lcra;
 267         u32 ring_begin;
 268         u32 ring_end;
 269         u32 ring_next_free_location;
 270         u32 ring_current_tail_pointer_value;
 271         u8 engine_state_submit_value;
 272         u8 engine_state_wait_value;
 273         u16 pagefault_count;
 274         u16 engine_submit_queue_count;
 275 } __packed;
 276
 277 /*Context descriptor for communicating between uKernel and Driver*/
 278 struct guc_context_desc {
 279         u32 sched_common_area;
 280         u32 context_id;
 281         u32 pas_id;
 282         u8 engines_used;
 283         u64 db_trigger_cpu;
 284         u32 db_trigger_uk;
 285         u64 db_trigger_phy;
 286         u16 db_id;
 287
 288         struct guc_execlist_context lrc[I915_NUM_RINGS];
 289
 290         u8 attribute;
 291
 292         u32 priority;
 293
 294         u32 wq_sampled_tail_offset;
 295         u32 wq_total_submit_enqueues;
 296
 297         u32 process_desc;
 298         u32 wq_addr;
 299         u32 wq_size;
 300
 301         u32 engine_presence;
 302
 303         u8 engine_suspended;
 304
 305         u8 reserved0[3];
 306         u64 reserved1[1];
 307
 308         u64 desc_private;
 309 } __packed;
 310
 311 #define GUC_FORCEWAKE_RENDER    (1 << 0)
 312 #define GUC_FORCEWAKE_MEDIA     (1 << 1)
 313
 314 #define GUC_POWER_UNSPECIFIED   0
 315 #define GUC_POWER_D0            1
 316 #define GUC_POWER_D1            2
 317 #define GUC_POWER_D2            3
 318 #define GUC_POWER_D3            4
 319
 320 /* Scheduling policy settings */
 321
 322 /* Reset engine upon preempt failure */
 323 #define POLICY_RESET_ENGINE             (1<<0)
 324 /* Preempt to idle on quantum expiry */
 325 #define POLICY_PREEMPT_TO_IDLE          (1<<1)
 326
 327 #define POLICY_MAX_NUM_WI               15
 328
 329 struct guc_policy {
 330         /* Time for one workload to execute. (in micro seconds) */
 331         u32 execution_quantum;
 332         u32 reserved1;
 333
 334         /* Time to wait for a preemption request to completed before issuing a
 335          * reset. (in micro seconds). */
 336         u32 preemption_time;
 337
 338         /* How much time to allow to run after the first fault is observed.
 339          * Then preempt afterwards. (in micro seconds) */
 340         u32 fault_time;
 341
 342         u32 policy_flags;
 343         u32 reserved[2];
 344 } __packed;
 345
 346 struct guc_policies {
 347         struct guc_policy policy[GUC_CTX_PRIORITY_NUM][I915_NUM_RINGS];
 348
 349         /* In micro seconds. How much time to allow before DPC processing is
 350          * called back via interrupt (to prevent DPC queue drain starving).
 351          * Typically 1000s of micro seconds (example only, not granularity). */
 352         u32 dpc_promote_time;
 353
 354         /* Must be set to take these new values. */
 355         u32 is_valid;
 356
 357         /* Max number of WIs to process per call. A large value may keep CS
 358          * idle. */
 359         u32 max_num_work_items;
 360
 361         u32 reserved[19];
 362 } __packed;
 363
 364 /* GuC Additional Data Struct */
 365
 366 struct guc_ads {
 367         u32 reg_state_addr;
 368         u32 reg_state_buffer;
 369         u32 golden_context_lrca;
 370         u32 scheduler_policies;
 371         u32 reserved0[3];
 372         u32 eng_state_size[I915_NUM_RINGS];
 373         u32 reserved2[4];
 374 } __packed;
 375
 376 /* This Action will be programmed in C180 - SOFT_SCRATCH_O_REG */
 377 enum host2guc_action {
 378         HOST2GUC_ACTION_DEFAULT = 0x0,
 379         HOST2GUC_ACTION_SAMPLE_FORCEWAKE = 0x6,
 380         HOST2GUC_ACTION_ALLOCATE_DOORBELL = 0x10,
 381         HOST2GUC_ACTION_DEALLOCATE_DOORBELL = 0x20,
 382         HOST2GUC_ACTION_ENTER_S_STATE = 0x501,
 383         HOST2GUC_ACTION_EXIT_S_STATE = 0x502,
 384         HOST2GUC_ACTION_SLPC_REQUEST = 0x3003,
 385         HOST2GUC_ACTION_LIMIT
 386 };
 387
 388 /*
 389  * The GuC sends its response to a command by overwriting the
 390  * command in SS0. The response is distinguishable from a command
 391  * by the fact that all the MASK bits are set. The remaining bits
 392  * give more detail.
 393  */
 394 #define GUC2HOST_RESPONSE_MASK          ((u32)0xF0000000)
 395 #define GUC2HOST_IS_RESPONSE(x)         ((u32)(x) >= GUC2HOST_RESPONSE_MASK)
 396 #define GUC2HOST_STATUS(x)              (GUC2HOST_RESPONSE_MASK | (x))
 397
 398 /* GUC will return status back to SOFT_SCRATCH_O_REG */
 399 enum guc2host_status {
 400         GUC2HOST_STATUS_SUCCESS = GUC2HOST_STATUS(0x0),
 401         GUC2HOST_STATUS_ALLOCATE_DOORBELL_FAIL = GUC2HOST_STATUS(0x10),
 402         GUC2HOST_STATUS_DEALLOCATE_DOORBELL_FAIL = GUC2HOST_STATUS(0x20),
 403         GUC2HOST_STATUS_GENERIC_FAIL = GUC2HOST_STATUS(0x0000F000)
 404 };
 405
 406 #endif