drivers/gpu/drm/i915/intel_ringbuffer.h

   1 #ifndef _INTEL_RINGBUFFER_H_
   2 #define _INTEL_RINGBUFFER_H_
   3
   4 /*
   5  * Gen2 BSpec "1. Programming Environment" / 1.4.4.6 "Ring Buffer Use"
   6  * Gen3 BSpec "vol1c Memory Interface Functions" / 2.3.4.5 "Ring Buffer Use"
   7  * Gen4+ BSpec "vol1c Memory Interface and Command Stream" / 5.3.4.5 "Ring Buffer Use"
   8  *
   9  * "If the Ring Buffer Head Pointer and the Tail Pointer are on the same
  10  * cacheline, the Head Pointer must not be greater than the Tail
  11  * Pointer."
  12  */
  13 #define I915_RING_FREE_SPACE 64
  14
  15 struct  intel_hw_status_page {
  16         u32             *page_addr;
  17         unsigned int    gfx_addr;
  18         struct          drm_i915_gem_object *obj;
  19 };
  20
  21 #define I915_READ_TAIL(ring) I915_READ(RING_TAIL((ring)->mmio_base))
  22 #define I915_WRITE_TAIL(ring, val) I915_WRITE(RING_TAIL((ring)->mmio_base), val)
  23
  24 #define I915_READ_START(ring) I915_READ(RING_START((ring)->mmio_base))
  25 #define I915_WRITE_START(ring, val) I915_WRITE(RING_START((ring)->mmio_base), val)
  26
  27 #define I915_READ_HEAD(ring)  I915_READ(RING_HEAD((ring)->mmio_base))
  28 #define I915_WRITE_HEAD(ring, val) I915_WRITE(RING_HEAD((ring)->mmio_base), val)
  29
  30 #define I915_READ_CTL(ring) I915_READ(RING_CTL((ring)->mmio_base))
  31 #define I915_WRITE_CTL(ring, val) I915_WRITE(RING_CTL((ring)->mmio_base), val)
  32
  33 #define I915_READ_IMR(ring) I915_READ(RING_IMR((ring)->mmio_base))
  34 #define I915_WRITE_IMR(ring, val) I915_WRITE(RING_IMR((ring)->mmio_base), val)
  35
  36 #define I915_READ_NOPID(ring) I915_READ(RING_NOPID((ring)->mmio_base))
  37 #define I915_READ_SYNC_0(ring) I915_READ(RING_SYNC_0((ring)->mmio_base))
  38 #define I915_READ_SYNC_1(ring) I915_READ(RING_SYNC_1((ring)->mmio_base))
  39
  40 enum intel_ring_hangcheck_action { wait, active, kick, hung };
  41
  42 struct intel_ring_hangcheck {
  43         bool deadlock;
  44         u32 seqno;
  45         u32 acthd;
  46         int score;
  47         enum intel_ring_hangcheck_action action;
  48 };
  49
  50 struct  intel_ring_buffer {
  51         const char      *name;
  52         enum intel_ring_id {
  53                 RCS = 0x0,
  54                 VCS,
  55                 BCS,
  56                 VECS,
  57         } id;
  58 #define I915_NUM_RINGS 4
  59         u32             mmio_base;
  60         void            __iomem *virtual_start;
  61         struct          drm_device *dev;
  62         struct          drm_i915_gem_object *obj;
  63
  64         u32             head;
  65         u32             tail;
  66         int             space;
  67         int             size;
  68         int             effective_size;
  69         struct intel_hw_status_page status_page;
  70
  71         /** We track the position of the requests in the ring buffer, and
  72          * when each is retired we increment last_retired_head as the GPU
  73          * must have finished processing the request and so we know we
  74          * can advance the ringbuffer up to that position.
  75          *
  76          * last_retired_head is set to -1 after the value is consumed so
  77          * we can detect new retirements.
  78          */
  79         u32             last_retired_head;
  80
  81         unsigned irq_refcount; /* protected by dev_priv->irq_lock */
  82         u32             irq_enable_mask;        /* bitmask to enable ring interrupt */
  83         u32             trace_irq_seqno;
  84         u32             sync_seqno[I915_NUM_RINGS-1];
  85         bool __must_check (*irq_get)(struct intel_ring_buffer *ring);
  86         void            (*irq_put)(struct intel_ring_buffer *ring);
  87
  88         int             (*init)(struct intel_ring_buffer *ring);
  89
  90         void            (*write_tail)(struct intel_ring_buffer *ring,
  91                                       u32 value);
  92         int __must_check (*flush)(struct intel_ring_buffer *ring,
  93                                   u32   invalidate_domains,
  94                                   u32   flush_domains);
  95         int             (*add_request)(struct intel_ring_buffer *ring);
  96         /* Some chipsets are not quite as coherent as advertised and need
  97          * an expensive kick to force a true read of the up-to-date seqno.
  98          * However, the up-to-date seqno is not always required and the last
  99          * seen value is good enough. Note that the seqno will always be
 100          * monotonic, even if not coherent.
 101          */
 102         u32             (*get_seqno)(struct intel_ring_buffer *ring,
 103                                      bool lazy_coherency);
 104         void            (*set_seqno)(struct intel_ring_buffer *ring,
 105                                      u32 seqno);
 106         int             (*dispatch_execbuffer)(struct intel_ring_buffer *ring,
 107                                                u32 offset, u32 length,
 108                                                unsigned flags);
 109 #define I915_DISPATCH_SECURE 0x1
 110 #define I915_DISPATCH_PINNED 0x2
 111         void            (*cleanup)(struct intel_ring_buffer *ring);
 112         int             (*sync_to)(struct intel_ring_buffer *ring,
 113                                    struct intel_ring_buffer *to,
 114                                    u32 seqno);
 115
 116         /* our mbox written by others */
 117         u32             semaphore_register[I915_NUM_RINGS];
 118         /* mboxes this ring signals to */
 119         u32             signal_mbox[I915_NUM_RINGS];
 120
 121         /**
 122          * List of objects currently involved in rendering from the
 123          * ringbuffer.
 124          *
 125          * Includes buffers having the contents of their GPU caches
 126          * flushed, not necessarily primitives.  last_rendering_seqno
 127          * represents when the rendering involved will be completed.
 128          *
 129          * A reference is held on the buffer while on this list.
 130          */
 131         struct list_head active_list;
 132
 133         /**
 134          * List of breadcrumbs associated with GPU requests currently
 135          * outstanding.
 136          */
 137         struct list_head request_list;
 138
 139         /**
 140          * Do we have some not yet emitted requests outstanding?
 141          */
 142         u32 outstanding_lazy_request;
 143         bool gpu_caches_dirty;
 144         bool fbc_dirty;
 145
 146         wait_queue_head_t irq_queue;
 147
 148         /**
 149          * Do an explicit TLB flush before MI_SET_CONTEXT
 150          */
 151         bool itlb_before_ctx_switch;
 152         struct i915_hw_context *default_context;
 153         struct i915_hw_context *last_context;
 154
 155         struct intel_ring_hangcheck hangcheck;
 156
 157         void *private;
 158 };
 159
 160 static inline bool
 161 intel_ring_initialized(struct intel_ring_buffer *ring)
 162 {
 163         return ring->obj != NULL;
 164 }
 165
 166 static inline unsigned
 167 intel_ring_flag(struct intel_ring_buffer *ring)
 168 {
 169         return 1 << ring->id;
 170 }
 171
 172 static inline u32
 173 intel_ring_sync_index(struct intel_ring_buffer *ring,
 174                       struct intel_ring_buffer *other)
 175 {
 176         int idx;
 177
 178         /*
 179          * cs -> 0 = vcs, 1 = bcs
 180          * vcs -> 0 = bcs, 1 = cs,
 181          * bcs -> 0 = cs, 1 = vcs.
 182          */
 183
 184         idx = (other - ring) - 1;
 185         if (idx < 0)
 186                 idx += I915_NUM_RINGS;
 187
 188         return idx;
 189 }
 190
 191 static inline u32
 192 intel_read_status_page(struct intel_ring_buffer *ring,
 193                        int reg)
 194 {
 195         /* Ensure that the compiler doesn't optimize away the load. */
 196         barrier();
 197         return ring->status_page.page_addr[reg];
 198 }
 199
 200 static inline void
 201 intel_write_status_page(struct intel_ring_buffer *ring,
 202                         int reg, u32 value)
 203 {
 204         ring->status_page.page_addr[reg] = value;
 205 }
 206
 207 /**
 208  * Reads a dword out of the status page, which is written to from the command
 209  * queue by automatic updates, MI_REPORT_HEAD, MI_STORE_DATA_INDEX, or
 210  * MI_STORE_DATA_IMM.
 211  *
 212  * The following dwords have a reserved meaning:
 213  * 0x00: ISR copy, updated when an ISR bit not set in the HWSTAM changes.
 214  * 0x04: ring 0 head pointer
 215  * 0x05: ring 1 head pointer (915-class)
 216  * 0x06: ring 2 head pointer (915-class)
 217  * 0x10-0x1b: Context status DWords (GM45)
 218  * 0x1f: Last written status offset. (GM45)
 219  *
 220  * The area from dword 0x20 to 0x3ff is available for driver usage.
 221  */
 222 #define I915_GEM_HWS_INDEX              0x20
 223 #define I915_GEM_HWS_SCRATCH_INDEX      0x30
 224 #define I915_GEM_HWS_SCRATCH_ADDR (I915_GEM_HWS_SCRATCH_INDEX << MI_STORE_DWORD_INDEX_SHIFT)
 225
 226 void intel_cleanup_ring_buffer(struct intel_ring_buffer *ring);
 227
 228 int __must_check intel_ring_begin(struct intel_ring_buffer *ring, int n);
 229 static inline void intel_ring_emit(struct intel_ring_buffer *ring,
 230                                    u32 data)
 231 {
 232         iowrite32(data, ring->virtual_start + ring->tail);
 233         ring->tail += 4;
 234 }
 235 void intel_ring_advance(struct intel_ring_buffer *ring);
 236 int __must_check intel_ring_idle(struct intel_ring_buffer *ring);
 237 void intel_ring_init_seqno(struct intel_ring_buffer *ring, u32 seqno);
 238 int intel_ring_flush_all_caches(struct intel_ring_buffer *ring);
 239 int intel_ring_invalidate_all_caches(struct intel_ring_buffer *ring);
 240
 241 int intel_init_render_ring_buffer(struct drm_device *dev);
 242 int intel_init_bsd_ring_buffer(struct drm_device *dev);
 243 int intel_init_blt_ring_buffer(struct drm_device *dev);
 244 int intel_init_vebox_ring_buffer(struct drm_device *dev);
 245
 246 u32 intel_ring_get_active_head(struct intel_ring_buffer *ring);
 247 void intel_ring_setup_status_page(struct intel_ring_buffer *ring);
 248
 249 static inline u32 intel_ring_get_tail(struct intel_ring_buffer *ring)
 250 {
 251         return ring->tail;
 252 }
 253
 254 static inline u32 intel_ring_get_seqno(struct intel_ring_buffer *ring)
 255 {
 256         BUG_ON(ring->outstanding_lazy_request == 0);
 257         return ring->outstanding_lazy_request;
 258 }
 259
 260 static inline void i915_trace_irq_get(struct intel_ring_buffer *ring, u32 seqno)
 261 {
 262         if (ring->trace_irq_seqno == 0 && ring->irq_get(ring))
 263                 ring->trace_irq_seqno = seqno;
 264 }
 265
 266 /* DRI warts */
 267 int intel_render_ring_init_dri(struct drm_device *dev, u64 start, u32 size);
 268
 269 #endif /* _INTEL_RINGBUFFER_H_ */