drivers/gpu/drm/i915/intel_ringbuffer.h

   1 #ifndef _INTEL_RINGBUFFER_H_
   2 #define _INTEL_RINGBUFFER_H_
   3
   4 #include <linux/hashtable.h>
   5 #include "i915_gem_batch_pool.h"
   6
   7 #define I915_CMD_HASH_ORDER 9
   8
   9 /* Early gen2 devices have a cacheline of just 32 bytes, using 64 is overkill,
  10  * but keeps the logic simple. Indeed, the whole purpose of this macro is just
  11  * to give some inclination as to some of the magic values used in the various
  12  * workarounds!
  13  */
  14 #define CACHELINE_BYTES 64
  15 #define CACHELINE_DWORDS (CACHELINE_BYTES / sizeof(uint32_t))
  16
  17 /*
  18  * Gen2 BSpec "1. Programming Environment" / 1.4.4.6 "Ring Buffer Use"
  19  * Gen3 BSpec "vol1c Memory Interface Functions" / 2.3.4.5 "Ring Buffer Use"
  20  * Gen4+ BSpec "vol1c Memory Interface and Command Stream" / 5.3.4.5 "Ring Buffer Use"
  21  *
  22  * "If the Ring Buffer Head Pointer and the Tail Pointer are on the same
  23  * cacheline, the Head Pointer must not be greater than the Tail
  24  * Pointer."
  25  */
  26 #define I915_RING_FREE_SPACE 64
  27
  28 struct  intel_hw_status_page {
  29         u32             *page_addr;
  30         unsigned int    gfx_addr;
  31         struct          drm_i915_gem_object *obj;
  32 };
  33
  34 #define I915_READ_TAIL(engine) I915_READ(RING_TAIL((engine)->mmio_base))
  35 #define I915_WRITE_TAIL(engine, val) I915_WRITE(RING_TAIL((engine)->mmio_base), val)
  36
  37 #define I915_READ_START(engine) I915_READ(RING_START((engine)->mmio_base))
  38 #define I915_WRITE_START(engine, val) I915_WRITE(RING_START((engine)->mmio_base), val)
  39
  40 #define I915_READ_HEAD(engine)  I915_READ(RING_HEAD((engine)->mmio_base))
  41 #define I915_WRITE_HEAD(engine, val) I915_WRITE(RING_HEAD((engine)->mmio_base), val)
  42
  43 #define I915_READ_CTL(engine) I915_READ(RING_CTL((engine)->mmio_base))
  44 #define I915_WRITE_CTL(engine, val) I915_WRITE(RING_CTL((engine)->mmio_base), val)
  45
  46 #define I915_READ_IMR(engine) I915_READ(RING_IMR((engine)->mmio_base))
  47 #define I915_WRITE_IMR(engine, val) I915_WRITE(RING_IMR((engine)->mmio_base), val)
  48
  49 #define I915_READ_MODE(engine) I915_READ(RING_MI_MODE((engine)->mmio_base))
  50 #define I915_WRITE_MODE(engine, val) I915_WRITE(RING_MI_MODE((engine)->mmio_base), val)
  51
  52 /* seqno size is actually only a uint32, but since we plan to use MI_FLUSH_DW to
  53  * do the writes, and that must have qw aligned offsets, simply pretend it's 8b.
  54  */
  55 #define gen8_semaphore_seqno_size sizeof(uint64_t)
  56 #define GEN8_SEMAPHORE_OFFSET(__from, __to)                          \
  57         (((__from) * I915_NUM_ENGINES  + (__to)) * gen8_semaphore_seqno_size)
  58 #define GEN8_SIGNAL_OFFSET(__ring, to)                       \
  59         (i915_gem_obj_ggtt_offset(dev_priv->semaphore_obj) + \
  60          GEN8_SEMAPHORE_OFFSET((__ring)->id, (to)))
  61 #define GEN8_WAIT_OFFSET(__ring, from)                       \
  62         (i915_gem_obj_ggtt_offset(dev_priv->semaphore_obj) + \
  63          GEN8_SEMAPHORE_OFFSET(from, (__ring)->id))
  64
  65 enum intel_engine_hangcheck_action {
  66         HANGCHECK_IDLE = 0,
  67         HANGCHECK_WAIT,
  68         HANGCHECK_ACTIVE,
  69         HANGCHECK_KICK,
  70         HANGCHECK_HUNG,
  71 };
  72
  73 #define HANGCHECK_SCORE_RING_HUNG 31
  74
  75 struct intel_engine_hangcheck {
  76         u64 acthd;
  77         unsigned long user_interrupts;
  78         u32 seqno;
  79         int score;
  80         enum intel_engine_hangcheck_action action;
  81         int deadlock;
  82         u32 instdone[I915_NUM_INSTDONE_REG];
  83 };
  84
  85 struct intel_ring {
  86         struct drm_i915_gem_object *obj;
  87         void *vaddr;
  88         struct i915_vma *vma;
  89
  90         struct intel_engine_cs *engine;
  91         struct list_head link;
  92
  93         u32 head;
  94         u32 tail;
  95         int space;
  96         int size;
  97         int effective_size;
  98
  99         /** We track the position of the requests in the ring buffer, and
 100          * when each is retired we increment last_retired_head as the GPU
 101          * must have finished processing the request and so we know we
 102          * can advance the ringbuffer up to that position.
 103          *
 104          * last_retired_head is set to -1 after the value is consumed so
 105          * we can detect new retirements.
 106          */
 107         u32 last_retired_head;
 108 };
 109
 110 struct i915_gem_context;
 111 struct drm_i915_reg_table;
 112
 113 /*
 114  * we use a single page to load ctx workarounds so all of these
 115  * values are referred in terms of dwords
 116  *
 117  * struct i915_wa_ctx_bb:
 118  *  offset: specifies batch starting position, also helpful in case
 119  *    if we want to have multiple batches at different offsets based on
 120  *    some criteria. It is not a requirement at the moment but provides
 121  *    an option for future use.
 122  *  size: size of the batch in DWORDS
 123  */
 124 struct  i915_ctx_workarounds {
 125         struct i915_wa_ctx_bb {
 126                 u32 offset;
 127                 u32 size;
 128         } indirect_ctx, per_ctx;
 129         struct drm_i915_gem_object *obj;
 130 };
 131
 132 struct drm_i915_gem_request;
 133
 134 struct intel_engine_cs {
 135         struct drm_i915_private *i915;
 136         const char      *name;
 137         enum intel_engine_id {
 138                 RCS = 0,
 139                 BCS,
 140                 VCS,
 141                 VCS2,   /* Keep instances of the same type engine together. */
 142                 VECS
 143         } id;
 144 #define I915_NUM_ENGINES 5
 145 #define _VCS(n) (VCS + (n))
 146         unsigned int exec_id;
 147         unsigned int hw_id;
 148         unsigned int guc_id; /* XXX same as hw_id? */
 149         u64 fence_context;
 150         u32             mmio_base;
 151         unsigned int irq_shift;
 152         struct intel_ring *buffer;
 153         struct list_head buffers;
 154
 155         /* Rather than have every client wait upon all user interrupts,
 156          * with the herd waking after every interrupt and each doing the
 157          * heavyweight seqno dance, we delegate the task (of being the
 158          * bottom-half of the user interrupt) to the first client. After
 159          * every interrupt, we wake up one client, who does the heavyweight
 160          * coherent seqno read and either goes back to sleep (if incomplete),
 161          * or wakes up all the completed clients in parallel, before then
 162          * transferring the bottom-half status to the next client in the queue.
 163          *
 164          * Compared to walking the entire list of waiters in a single dedicated
 165          * bottom-half, we reduce the latency of the first waiter by avoiding
 166          * a context switch, but incur additional coherent seqno reads when
 167          * following the chain of request breadcrumbs. Since it is most likely
 168          * that we have a single client waiting on each seqno, then reducing
 169          * the overhead of waking that client is much preferred.
 170          */
 171         struct intel_breadcrumbs {
 172                 struct task_struct *irq_seqno_bh; /* bh for user interrupts */
 173                 unsigned long irq_wakeups;
 174                 bool irq_posted;
 175
 176                 spinlock_t lock; /* protects the lists of requests */
 177                 struct rb_root waiters; /* sorted by retirement, priority */
 178                 struct rb_root signals; /* sorted by retirement */
 179                 struct intel_wait *first_wait; /* oldest waiter by retirement */
 180                 struct task_struct *signaler; /* used for fence signalling */
 181                 struct drm_i915_gem_request *first_signal;
 182                 struct timer_list fake_irq; /* used after a missed interrupt */
 183
 184                 bool irq_enabled : 1;
 185                 bool rpm_wakelock : 1;
 186         } breadcrumbs;
 187
 188         /*
 189          * A pool of objects to use as shadow copies of client batch buffers
 190          * when the command parser is enabled. Prevents the client from
 191          * modifying the batch contents after software parsing.
 192          */
 193         struct i915_gem_batch_pool batch_pool;
 194
 195         struct intel_hw_status_page status_page;
 196         struct i915_ctx_workarounds wa_ctx;
 197
 198         u32             irq_keep_mask; /* always keep these interrupts */
 199         u32             irq_enable_mask; /* bitmask to enable ring interrupt */
 200         void            (*irq_enable)(struct intel_engine_cs *engine);
 201         void            (*irq_disable)(struct intel_engine_cs *engine);
 202
 203         int             (*init_hw)(struct intel_engine_cs *engine);
 204
 205         int             (*init_context)(struct drm_i915_gem_request *req);
 206
 207         int             (*add_request)(struct drm_i915_gem_request *req);
 208         /* Some chipsets are not quite as coherent as advertised and need
 209          * an expensive kick to force a true read of the up-to-date seqno.
 210          * However, the up-to-date seqno is not always required and the last
 211          * seen value is good enough. Note that the seqno will always be
 212          * monotonic, even if not coherent.
 213          */
 214         void            (*irq_seqno_barrier)(struct intel_engine_cs *engine);
 215         void            (*cleanup)(struct intel_engine_cs *engine);
 216
 217         /* GEN8 signal/wait table - never trust comments!
 218          *        signal to     signal to    signal to   signal to      signal to
 219          *          RCS            VCS          BCS        VECS          VCS2
 220          *      --------------------------------------------------------------------
 221          *  RCS | NOP (0x00) | VCS (0x08) | BCS (0x10) | VECS (0x18) | VCS2 (0x20) |
 222          *      |-------------------------------------------------------------------
 223          *  VCS | RCS (0x28) | NOP (0x30) | BCS (0x38) | VECS (0x40) | VCS2 (0x48) |
 224          *      |-------------------------------------------------------------------
 225          *  BCS | RCS (0x50) | VCS (0x58) | NOP (0x60) | VECS (0x68) | VCS2 (0x70) |
 226          *      |-------------------------------------------------------------------
 227          * VECS | RCS (0x78) | VCS (0x80) | BCS (0x88) |  NOP (0x90) | VCS2 (0x98) |
 228          *      |-------------------------------------------------------------------
 229          * VCS2 | RCS (0xa0) | VCS (0xa8) | BCS (0xb0) | VECS (0xb8) | NOP  (0xc0) |
 230          *      |-------------------------------------------------------------------
 231          *
 232          * Generalization:
 233          *  f(x, y) := (x->id * NUM_RINGS * seqno_size) + (seqno_size * y->id)
 234          *  ie. transpose of g(x, y)
 235          *
 236          *       sync from      sync from    sync from    sync from     sync from
 237          *          RCS            VCS          BCS        VECS          VCS2
 238          *      --------------------------------------------------------------------
 239          *  RCS | NOP (0x00) | VCS (0x28) | BCS (0x50) | VECS (0x78) | VCS2 (0xa0) |
 240          *      |-------------------------------------------------------------------
 241          *  VCS | RCS (0x08) | NOP (0x30) | BCS (0x58) | VECS (0x80) | VCS2 (0xa8) |
 242          *      |-------------------------------------------------------------------
 243          *  BCS | RCS (0x10) | VCS (0x38) | NOP (0x60) | VECS (0x88) | VCS2 (0xb0) |
 244          *      |-------------------------------------------------------------------
 245          * VECS | RCS (0x18) | VCS (0x40) | BCS (0x68) |  NOP (0x90) | VCS2 (0xb8) |
 246          *      |-------------------------------------------------------------------
 247          * VCS2 | RCS (0x20) | VCS (0x48) | BCS (0x70) | VECS (0x98) |  NOP (0xc0) |
 248          *      |-------------------------------------------------------------------
 249          *
 250          * Generalization:
 251          *  g(x, y) := (y->id * NUM_RINGS * seqno_size) + (seqno_size * x->id)
 252          *  ie. transpose of f(x, y)
 253          */
 254         struct {
 255                 u32     sync_seqno[I915_NUM_ENGINES-1];
 256
 257                 union {
 258                         struct {
 259                                 /* our mbox written by others */
 260                                 u32             wait[I915_NUM_ENGINES];
 261                                 /* mboxes this ring signals to */
 262                                 i915_reg_t      signal[I915_NUM_ENGINES];
 263                         } mbox;
 264                         u64             signal_ggtt[I915_NUM_ENGINES];
 265                 };
 266
 267                 /* AKA wait() */
 268                 int     (*sync_to)(struct drm_i915_gem_request *to_req,
 269                                    struct intel_engine_cs *from,
 270                                    u32 seqno);
 271                 int     (*signal)(struct drm_i915_gem_request *signaller_req,
 272                                   /* num_dwords needed by caller */
 273                                   unsigned int num_dwords);
 274         } semaphore;
 275
 276         /* Execlists */
 277         struct tasklet_struct irq_tasklet;
 278         spinlock_t execlist_lock; /* used inside tasklet, use spin_lock_bh */
 279         struct list_head execlist_queue;
 280         unsigned int fw_domains;
 281         unsigned int next_context_status_buffer;
 282         unsigned int idle_lite_restore_wa;
 283         bool disable_lite_restore_wa;
 284         u32 ctx_desc_template;
 285         int             (*emit_request)(struct drm_i915_gem_request *request);
 286         int             (*emit_flush)(struct drm_i915_gem_request *request,
 287                                       u32 mode);
 288 #define EMIT_INVALIDATE BIT(0)
 289 #define EMIT_FLUSH      BIT(1)
 290 #define EMIT_BARRIER    (EMIT_INVALIDATE | EMIT_FLUSH)
 291         int             (*emit_bb_start)(struct drm_i915_gem_request *req,
 292                                          u64 offset, u32 length,
 293                                          unsigned int dispatch_flags);
 294 #define I915_DISPATCH_SECURE 0x1
 295 #define I915_DISPATCH_PINNED 0x2
 296 #define I915_DISPATCH_RS     0x4
 297         void            (*submit_request)(struct drm_i915_gem_request *req);
 298
 299         /**
 300          * List of objects currently involved in rendering from the
 301          * ringbuffer.
 302          *
 303          * Includes buffers having the contents of their GPU caches
 304          * flushed, not necessarily primitives.  last_read_req
 305          * represents when the rendering involved will be completed.
 306          *
 307          * A reference is held on the buffer while on this list.
 308          */
 309         struct list_head active_list;
 310
 311         /**
 312          * List of breadcrumbs associated with GPU requests currently
 313          * outstanding.
 314          */
 315         struct list_head request_list;
 316
 317         /**
 318          * Seqno of request most recently submitted to request_list.
 319          * Used exclusively by hang checker to avoid grabbing lock while
 320          * inspecting request list.
 321          */
 322         u32 last_submitted_seqno;
 323
 324         struct i915_gem_context *last_context;
 325
 326         struct intel_engine_hangcheck hangcheck;
 327
 328         struct {
 329                 struct drm_i915_gem_object *obj;
 330                 u32 gtt_offset;
 331         } scratch;
 332
 333         bool needs_cmd_parser;
 334
 335         /*
 336          * Table of commands the command parser needs to know about
 337          * for this engine.
 338          */
 339         DECLARE_HASHTABLE(cmd_hash, I915_CMD_HASH_ORDER);
 340
 341         /*
 342          * Table of registers allowed in commands that read/write registers.
 343          */
 344         const struct drm_i915_reg_table *reg_tables;
 345         int reg_table_count;
 346
 347         /*
 348          * Returns the bitmask for the length field of the specified command.
 349          * Return 0 for an unrecognized/invalid command.
 350          *
 351          * If the command parser finds an entry for a command in the engine's
 352          * cmd_tables, it gets the command's length based on the table entry.
 353          * If not, it calls this function to determine the per-engine length
 354          * field encoding for the command (i.e. different opcode ranges use
 355          * certain bits to encode the command length in the header).
 356          */
 357         u32 (*get_cmd_length_mask)(u32 cmd_header);
 358 };
 359
 360 static inline bool
 361 intel_engine_initialized(const struct intel_engine_cs *engine)
 362 {
 363         return engine->i915 != NULL;
 364 }
 365
 366 static inline unsigned
 367 intel_engine_flag(const struct intel_engine_cs *engine)
 368 {
 369         return 1 << engine->id;
 370 }
 371
 372 static inline u32
 373 intel_engine_sync_index(struct intel_engine_cs *engine,
 374                         struct intel_engine_cs *other)
 375 {
 376         int idx;
 377
 378         /*
 379          * rcs -> 0 = vcs, 1 = bcs, 2 = vecs, 3 = vcs2;
 380          * vcs -> 0 = bcs, 1 = vecs, 2 = vcs2, 3 = rcs;
 381          * bcs -> 0 = vecs, 1 = vcs2. 2 = rcs, 3 = vcs;
 382          * vecs -> 0 = vcs2, 1 = rcs, 2 = vcs, 3 = bcs;
 383          * vcs2 -> 0 = rcs, 1 = vcs, 2 = bcs, 3 = vecs;
 384          */
 385
 386         idx = (other - engine) - 1;
 387         if (idx < 0)
 388                 idx += I915_NUM_ENGINES;
 389
 390         return idx;
 391 }
 392
 393 static inline void
 394 intel_flush_status_page(struct intel_engine_cs *engine, int reg)
 395 {
 396         mb();
 397         clflush(&engine->status_page.page_addr[reg]);
 398         mb();
 399 }
 400
 401 static inline u32
 402 intel_read_status_page(struct intel_engine_cs *engine, int reg)
 403 {
 404         /* Ensure that the compiler doesn't optimize away the load. */
 405         return READ_ONCE(engine->status_page.page_addr[reg]);
 406 }
 407
 408 static inline void
 409 intel_write_status_page(struct intel_engine_cs *engine,
 410                         int reg, u32 value)
 411 {
 412         engine->status_page.page_addr[reg] = value;
 413 }
 414
 415 /*
 416  * Reads a dword out of the status page, which is written to from the command
 417  * queue by automatic updates, MI_REPORT_HEAD, MI_STORE_DATA_INDEX, or
 418  * MI_STORE_DATA_IMM.
 419  *
 420  * The following dwords have a reserved meaning:
 421  * 0x00: ISR copy, updated when an ISR bit not set in the HWSTAM changes.
 422  * 0x04: ring 0 head pointer
 423  * 0x05: ring 1 head pointer (915-class)
 424  * 0x06: ring 2 head pointer (915-class)
 425  * 0x10-0x1b: Context status DWords (GM45)
 426  * 0x1f: Last written status offset. (GM45)
 427  * 0x20-0x2f: Reserved (Gen6+)
 428  *
 429  * The area from dword 0x30 to 0x3ff is available for driver usage.
 430  */
 431 #define I915_GEM_HWS_INDEX              0x30
 432 #define I915_GEM_HWS_INDEX_ADDR (I915_GEM_HWS_INDEX << MI_STORE_DWORD_INDEX_SHIFT)
 433 #define I915_GEM_HWS_SCRATCH_INDEX      0x40
 434 #define I915_GEM_HWS_SCRATCH_ADDR (I915_GEM_HWS_SCRATCH_INDEX << MI_STORE_DWORD_INDEX_SHIFT)
 435
 436 struct intel_ring *
 437 intel_engine_create_ring(struct intel_engine_cs *engine, int size);
 438 int intel_ring_pin(struct intel_ring *ring);
 439 void intel_ring_unpin(struct intel_ring *ring);
 440 void intel_ring_free(struct intel_ring *ring);
 441
 442 void intel_engine_stop(struct intel_engine_cs *engine);
 443 void intel_engine_cleanup(struct intel_engine_cs *engine);
 444
 445 int intel_ring_alloc_request_extras(struct drm_i915_gem_request *request);
 446
 447 int __must_check intel_ring_begin(struct drm_i915_gem_request *req, int n);
 448 int __must_check intel_ring_cacheline_align(struct drm_i915_gem_request *req);
 449
 450 static inline void intel_ring_emit(struct intel_ring *ring, u32 data)
 451 {
 452         *(uint32_t *)(ring->vaddr + ring->tail) = data;
 453         ring->tail += 4;
 454 }
 455
 456 static inline void intel_ring_emit_reg(struct intel_ring *ring, i915_reg_t reg)
 457 {
 458         intel_ring_emit(ring, i915_mmio_reg_offset(reg));
 459 }
 460
 461 static inline void intel_ring_advance(struct intel_ring *ring)
 462 {
 463         /* The modulus is required so that we avoid writing
 464          * request->tail == ring->size, rather than the expected 0,
 465          * into the RING_TAIL register as that can cause a GPU hang.
 466          * As this is only strictly required for the request->tail,
 467          * and only then as we write the value into hardware, we can
 468          * one day remove the modulus after every command packet.
 469          */
 470         ring->tail &= ring->size - 1;
 471 }
 472
 473 int __intel_ring_space(int head, int tail, int size);
 474 void intel_ring_update_space(struct intel_ring *ring);
 475
 476 int __must_check intel_engine_idle(struct intel_engine_cs *engine);
 477 void intel_engine_init_seqno(struct intel_engine_cs *engine, u32 seqno);
 478
 479 int intel_init_pipe_control(struct intel_engine_cs *engine, int size);
 480 void intel_fini_pipe_control(struct intel_engine_cs *engine);
 481
 482 void intel_engine_setup_common(struct intel_engine_cs *engine);
 483 int intel_engine_init_common(struct intel_engine_cs *engine);
 484
 485 int intel_init_render_ring_buffer(struct intel_engine_cs *engine);
 486 int intel_init_bsd_ring_buffer(struct intel_engine_cs *engine);
 487 int intel_init_bsd2_ring_buffer(struct intel_engine_cs *engine);
 488 int intel_init_blt_ring_buffer(struct intel_engine_cs *engine);
 489 int intel_init_vebox_ring_buffer(struct intel_engine_cs *engine);
 490
 491 u64 intel_engine_get_active_head(struct intel_engine_cs *engine);
 492 static inline u32 intel_engine_get_seqno(struct intel_engine_cs *engine)
 493 {
 494         return intel_read_status_page(engine, I915_GEM_HWS_INDEX);
 495 }
 496
 497 int init_workarounds_ring(struct intel_engine_cs *engine);
 498
 499 /*
 500  * Arbitrary size for largest possible 'add request' sequence. The code paths
 501  * are complex and variable. Empirical measurement shows that the worst case
 502  * is BDW at 192 bytes (6 + 6 + 36 dwords), then ILK at 136 bytes. However,
 503  * we need to allocate double the largest single packet within that emission
 504  * to account for tail wraparound (so 6 + 6 + 72 dwords for BDW).
 505  */
 506 #define MIN_SPACE_FOR_ADD_REQUEST 336
 507
 508 static inline u32 intel_hws_seqno_address(struct intel_engine_cs *engine)
 509 {
 510         return engine->status_page.gfx_addr + I915_GEM_HWS_INDEX_ADDR;
 511 }
 512
 513 /* intel_breadcrumbs.c -- user interrupt bottom-half for waiters */
 514 struct intel_wait {
 515         struct rb_node node;
 516         struct task_struct *tsk;
 517         u32 seqno;
 518 };
 519
 520 struct intel_signal_node {
 521         struct rb_node node;
 522         struct intel_wait wait;
 523 };
 524
 525 int intel_engine_init_breadcrumbs(struct intel_engine_cs *engine);
 526
 527 static inline void intel_wait_init(struct intel_wait *wait, u32 seqno)
 528 {
 529         wait->tsk = current;
 530         wait->seqno = seqno;
 531 }
 532
 533 static inline bool intel_wait_complete(const struct intel_wait *wait)
 534 {
 535         return RB_EMPTY_NODE(&wait->node);
 536 }
 537
 538 bool intel_engine_add_wait(struct intel_engine_cs *engine,
 539                            struct intel_wait *wait);
 540 void intel_engine_remove_wait(struct intel_engine_cs *engine,
 541                               struct intel_wait *wait);
 542 void intel_engine_enable_signaling(struct drm_i915_gem_request *request);
 543
 544 static inline bool intel_engine_has_waiter(struct intel_engine_cs *engine)
 545 {
 546         return READ_ONCE(engine->breadcrumbs.irq_seqno_bh);
 547 }
 548
 549 static inline bool intel_engine_wakeup(struct intel_engine_cs *engine)
 550 {
 551         bool wakeup = false;
 552         struct task_struct *tsk = READ_ONCE(engine->breadcrumbs.irq_seqno_bh);
 553         /* Note that for this not to dangerously chase a dangling pointer,
 554          * the caller is responsible for ensure that the task remain valid for
 555          * wake_up_process() i.e. that the RCU grace period cannot expire.
 556          *
 557          * Also note that tsk is likely to be in !TASK_RUNNING state so an
 558          * early test for tsk->state != TASK_RUNNING before wake_up_process()
 559          * is unlikely to be beneficial.
 560          */
 561         if (tsk)
 562                 wakeup = wake_up_process(tsk);
 563         return wakeup;
 564 }
 565
 566 void intel_engine_enable_fake_irq(struct intel_engine_cs *engine);
 567 void intel_engine_fini_breadcrumbs(struct intel_engine_cs *engine);
 568 unsigned int intel_kick_waiters(struct drm_i915_private *i915);
 569 unsigned int intel_kick_signalers(struct drm_i915_private *i915);
 570
 571 #endif /* _INTEL_RINGBUFFER_H_ */