drivers/gpu/drm/msm/adreno/adreno_gpu.c

   1 /*
   2  * Copyright (C) 2013 Red Hat
   3  * Author: Rob Clark <robdclark@gmail.com>
   4  *
   5  * Copyright (c) 2014 The Linux Foundation. All rights reserved.
   6  *
   7  * This program is free software; you can redistribute it and/or modify it
   8  * under the terms of the GNU General Public License version 2 as published by
   9  * the Free Software Foundation.
  10  *
  11  * This program is distributed in the hope that it will be useful, but WITHOUT
  12  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  13  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  14  * more details.
  15  *
  16  * You should have received a copy of the GNU General Public License along with
  17  * this program.  If not, see <http://www.gnu.org/licenses/>.
  18  */
  19
  20 #include "adreno_gpu.h"
  21 #include "msm_gem.h"
  22 #include "msm_mmu.h"
  23
  24 #define RB_SIZE    SZ_32K
  25 #define RB_BLKSIZE 16
  26
  27 int adreno_get_param(struct msm_gpu *gpu, uint32_t param, uint64_t *value)
  28 {
  29         struct adreno_gpu *adreno_gpu = to_adreno_gpu(gpu);
  30
  31         switch (param) {
  32         case MSM_PARAM_GPU_ID:
  33                 *value = adreno_gpu->info->revn;
  34                 return 0;
  35         case MSM_PARAM_GMEM_SIZE:
  36                 *value = adreno_gpu->gmem;
  37                 return 0;
  38         case MSM_PARAM_CHIP_ID:
  39                 *value = adreno_gpu->rev.patchid |
  40                                 (adreno_gpu->rev.minor << 8) |
  41                                 (adreno_gpu->rev.major << 16) |
  42                                 (adreno_gpu->rev.core << 24);
  43                 return 0;
  44         case MSM_PARAM_MAX_FREQ:
  45                 *value = adreno_gpu->base.fast_rate;
  46                 return 0;
  47         default:
  48                 DBG("%s: invalid param: %u", gpu->name, param);
  49                 return -EINVAL;
  50         }
  51 }
  52
  53 #define rbmemptr(adreno_gpu, member)  \
  54         ((adreno_gpu)->memptrs_iova + offsetof(struct adreno_rbmemptrs, member))
  55
  56 int adreno_hw_init(struct msm_gpu *gpu)
  57 {
  58         struct adreno_gpu *adreno_gpu = to_adreno_gpu(gpu);
  59         int ret;
  60
  61         DBG("%s", gpu->name);
  62
  63         ret = msm_gem_get_iova(gpu->rb->bo, gpu->id, &gpu->rb_iova);
  64         if (ret) {
  65                 gpu->rb_iova = 0;
  66                 dev_err(gpu->dev->dev, "could not map ringbuffer: %d\n", ret);
  67                 return ret;
  68         }
  69
  70         /* Setup REG_CP_RB_CNTL: */
  71         adreno_gpu_write(adreno_gpu, REG_ADRENO_CP_RB_CNTL,
  72                         /* size is log2(quad-words): */
  73                         AXXX_CP_RB_CNTL_BUFSZ(ilog2(gpu->rb->size / 8)) |
  74                         AXXX_CP_RB_CNTL_BLKSZ(ilog2(RB_BLKSIZE / 8)));
  75
  76         /* Setup ringbuffer address: */
  77         adreno_gpu_write(adreno_gpu, REG_ADRENO_CP_RB_BASE, gpu->rb_iova);
  78         adreno_gpu_write(adreno_gpu, REG_ADRENO_CP_RB_RPTR_ADDR,
  79                         rbmemptr(adreno_gpu, rptr));
  80
  81         /* Setup scratch/timestamp: */
  82         adreno_gpu_write(adreno_gpu, REG_ADRENO_SCRATCH_ADDR,
  83                         rbmemptr(adreno_gpu, fence));
  84
  85         adreno_gpu_write(adreno_gpu, REG_ADRENO_SCRATCH_UMSK, 0x1);
  86
  87         return 0;
  88 }
  89
  90 static uint32_t get_wptr(struct msm_ringbuffer *ring)
  91 {
  92         return ring->cur - ring->start;
  93 }
  94
  95 uint32_t adreno_last_fence(struct msm_gpu *gpu)
  96 {
  97         struct adreno_gpu *adreno_gpu = to_adreno_gpu(gpu);
  98         return adreno_gpu->memptrs->fence;
  99 }
 100
 101 void adreno_recover(struct msm_gpu *gpu)
 102 {
 103         struct adreno_gpu *adreno_gpu = to_adreno_gpu(gpu);
 104         struct drm_device *dev = gpu->dev;
 105         int ret;
 106
 107         gpu->funcs->pm_suspend(gpu);
 108
 109         /* reset ringbuffer: */
 110         gpu->rb->cur = gpu->rb->start;
 111
 112         /* reset completed fence seqno, just discard anything pending: */
 113         adreno_gpu->memptrs->fence = gpu->submitted_fence;
 114         adreno_gpu->memptrs->rptr  = 0;
 115         adreno_gpu->memptrs->wptr  = 0;
 116
 117         gpu->funcs->pm_resume(gpu);
 118         ret = gpu->funcs->hw_init(gpu);
 119         if (ret) {
 120                 dev_err(dev->dev, "gpu hw init failed: %d\n", ret);
 121                 /* hmm, oh well? */
 122         }
 123 }
 124
 125 int adreno_submit(struct msm_gpu *gpu, struct msm_gem_submit *submit,
 126                 struct msm_file_private *ctx)
 127 {
 128         struct adreno_gpu *adreno_gpu = to_adreno_gpu(gpu);
 129         struct msm_drm_private *priv = gpu->dev->dev_private;
 130         struct msm_ringbuffer *ring = gpu->rb;
 131         unsigned i, ibs = 0;
 132
 133         for (i = 0; i < submit->nr_cmds; i++) {
 134                 switch (submit->cmd[i].type) {
 135                 case MSM_SUBMIT_CMD_IB_TARGET_BUF:
 136                         /* ignore IB-targets */
 137                         break;
 138                 case MSM_SUBMIT_CMD_CTX_RESTORE_BUF:
 139                         /* ignore if there has not been a ctx switch: */
 140                         if (priv->lastctx == ctx)
 141                                 break;
 142                 case MSM_SUBMIT_CMD_BUF:
 143                         OUT_PKT3(ring, CP_INDIRECT_BUFFER_PFD, 2);
 144                         OUT_RING(ring, submit->cmd[i].iova);
 145                         OUT_RING(ring, submit->cmd[i].size);
 146                         ibs++;
 147                         break;
 148                 }
 149         }
 150
 151         /* on a320, at least, we seem to need to pad things out to an
 152          * even number of qwords to avoid issue w/ CP hanging on wrap-
 153          * around:
 154          */
 155         if (ibs % 2)
 156                 OUT_PKT2(ring);
 157
 158         OUT_PKT0(ring, REG_AXXX_CP_SCRATCH_REG2, 1);
 159         OUT_RING(ring, submit->fence);
 160
 161         if (adreno_is_a3xx(adreno_gpu) || adreno_is_a4xx(adreno_gpu)) {
 162                 /* Flush HLSQ lazy updates to make sure there is nothing
 163                  * pending for indirect loads after the timestamp has
 164                  * passed:
 165                  */
 166                 OUT_PKT3(ring, CP_EVENT_WRITE, 1);
 167                 OUT_RING(ring, HLSQ_FLUSH);
 168
 169                 OUT_PKT3(ring, CP_WAIT_FOR_IDLE, 1);
 170                 OUT_RING(ring, 0x00000000);
 171         }
 172
 173         OUT_PKT3(ring, CP_EVENT_WRITE, 3);
 174         OUT_RING(ring, CACHE_FLUSH_TS);
 175         OUT_RING(ring, rbmemptr(adreno_gpu, fence));
 176         OUT_RING(ring, submit->fence);
 177
 178         /* we could maybe be clever and only CP_COND_EXEC the interrupt: */
 179         OUT_PKT3(ring, CP_INTERRUPT, 1);
 180         OUT_RING(ring, 0x80000000);
 181
 182         /* Workaround for missing irq issue on 8x16/a306.  Unsure if the
 183          * root cause is a platform issue or some a306 quirk, but this
 184          * keeps things humming along:
 185          */
 186         if (adreno_is_a306(adreno_gpu)) {
 187                 OUT_PKT3(ring, CP_WAIT_FOR_IDLE, 1);
 188                 OUT_RING(ring, 0x00000000);
 189                 OUT_PKT3(ring, CP_INTERRUPT, 1);
 190                 OUT_RING(ring, 0x80000000);
 191         }
 192
 193 #if 0
 194         if (adreno_is_a3xx(adreno_gpu)) {
 195                 /* Dummy set-constant to trigger context rollover */
 196                 OUT_PKT3(ring, CP_SET_CONSTANT, 2);
 197                 OUT_RING(ring, CP_REG(REG_A3XX_HLSQ_CL_KERNEL_GROUP_X_REG));
 198                 OUT_RING(ring, 0x00000000);
 199         }
 200 #endif
 201
 202         gpu->funcs->flush(gpu);
 203
 204         return 0;
 205 }
 206
 207 void adreno_flush(struct msm_gpu *gpu)
 208 {
 209         struct adreno_gpu *adreno_gpu = to_adreno_gpu(gpu);
 210         uint32_t wptr = get_wptr(gpu->rb);
 211
 212         /* ensure writes to ringbuffer have hit system memory: */
 213         mb();
 214
 215         adreno_gpu_write(adreno_gpu, REG_ADRENO_CP_RB_WPTR, wptr);
 216 }
 217
 218 void adreno_idle(struct msm_gpu *gpu)
 219 {
 220         struct adreno_gpu *adreno_gpu = to_adreno_gpu(gpu);
 221         uint32_t wptr = get_wptr(gpu->rb);
 222
 223         /* wait for CP to drain ringbuffer: */
 224         if (spin_until(adreno_gpu->memptrs->rptr == wptr))
 225                 DRM_ERROR("%s: timeout waiting to drain ringbuffer!\n", gpu->name);
 226
 227         /* TODO maybe we need to reset GPU here to recover from hang? */
 228 }
 229
 230 #ifdef CONFIG_DEBUG_FS
 231 void adreno_show(struct msm_gpu *gpu, struct seq_file *m)
 232 {
 233         struct adreno_gpu *adreno_gpu = to_adreno_gpu(gpu);
 234         int i;
 235
 236         seq_printf(m, "revision: %d (%d.%d.%d.%d)\n",
 237                         adreno_gpu->info->revn, adreno_gpu->rev.core,
 238                         adreno_gpu->rev.major, adreno_gpu->rev.minor,
 239                         adreno_gpu->rev.patchid);
 240
 241         seq_printf(m, "fence:    %d/%d\n", adreno_gpu->memptrs->fence,
 242                         gpu->submitted_fence);
 243         seq_printf(m, "rptr:     %d\n", adreno_gpu->memptrs->rptr);
 244         seq_printf(m, "wptr:     %d\n", adreno_gpu->memptrs->wptr);
 245         seq_printf(m, "rb wptr:  %d\n", get_wptr(gpu->rb));
 246
 247         gpu->funcs->pm_resume(gpu);
 248
 249         /* dump these out in a form that can be parsed by demsm: */
 250         seq_printf(m, "IO:region %s 00000000 00020000\n", gpu->name);
 251         for (i = 0; adreno_gpu->registers[i] != ~0; i += 2) {
 252                 uint32_t start = adreno_gpu->registers[i];
 253                 uint32_t end   = adreno_gpu->registers[i+1];
 254                 uint32_t addr;
 255
 256                 for (addr = start; addr <= end; addr++) {
 257                         uint32_t val = gpu_read(gpu, addr);
 258                         seq_printf(m, "IO:R %08x %08x\n", addr<<2, val);
 259                 }
 260         }
 261
 262         gpu->funcs->pm_suspend(gpu);
 263 }
 264 #endif
 265
 266 /* Dump common gpu status and scratch registers on any hang, to make
 267  * the hangcheck logs more useful.  The scratch registers seem always
 268  * safe to read when GPU has hung (unlike some other regs, depending
 269  * on how the GPU hung), and they are useful to match up to cmdstream
 270  * dumps when debugging hangs:
 271  */
 272 void adreno_dump_info(struct msm_gpu *gpu)
 273 {
 274         struct adreno_gpu *adreno_gpu = to_adreno_gpu(gpu);
 275         int i;
 276
 277         printk("revision: %d (%d.%d.%d.%d)\n",
 278                         adreno_gpu->info->revn, adreno_gpu->rev.core,
 279                         adreno_gpu->rev.major, adreno_gpu->rev.minor,
 280                         adreno_gpu->rev.patchid);
 281
 282         printk("fence:    %d/%d\n", adreno_gpu->memptrs->fence,
 283                         gpu->submitted_fence);
 284         printk("rptr:     %d\n", adreno_gpu->memptrs->rptr);
 285         printk("wptr:     %d\n", adreno_gpu->memptrs->wptr);
 286         printk("rb wptr:  %d\n", get_wptr(gpu->rb));
 287
 288         for (i = 0; i < 8; i++) {
 289                 printk("CP_SCRATCH_REG%d: %u\n", i,
 290                         gpu_read(gpu, REG_AXXX_CP_SCRATCH_REG0 + i));
 291         }
 292 }
 293
 294 /* would be nice to not have to duplicate the _show() stuff with printk(): */
 295 void adreno_dump(struct msm_gpu *gpu)
 296 {
 297         struct adreno_gpu *adreno_gpu = to_adreno_gpu(gpu);
 298         int i;
 299
 300         /* dump these out in a form that can be parsed by demsm: */
 301         printk("IO:region %s 00000000 00020000\n", gpu->name);
 302         for (i = 0; adreno_gpu->registers[i] != ~0; i += 2) {
 303                 uint32_t start = adreno_gpu->registers[i];
 304                 uint32_t end   = adreno_gpu->registers[i+1];
 305                 uint32_t addr;
 306
 307                 for (addr = start; addr <= end; addr++) {
 308                         uint32_t val = gpu_read(gpu, addr);
 309                         printk("IO:R %08x %08x\n", addr<<2, val);
 310                 }
 311         }
 312 }
 313
 314 static uint32_t ring_freewords(struct msm_gpu *gpu)
 315 {
 316         struct adreno_gpu *adreno_gpu = to_adreno_gpu(gpu);
 317         uint32_t size = gpu->rb->size / 4;
 318         uint32_t wptr = get_wptr(gpu->rb);
 319         uint32_t rptr = adreno_gpu->memptrs->rptr;
 320         return (rptr + (size - 1) - wptr) % size;
 321 }
 322
 323 void adreno_wait_ring(struct msm_gpu *gpu, uint32_t ndwords)
 324 {
 325         if (spin_until(ring_freewords(gpu) >= ndwords))
 326                 DRM_ERROR("%s: timeout waiting for ringbuffer space\n", gpu->name);
 327 }
 328
 329 static const char *iommu_ports[] = {
 330                 "gfx3d_user", "gfx3d_priv",
 331                 "gfx3d1_user", "gfx3d1_priv",
 332 };
 333
 334 int adreno_gpu_init(struct drm_device *drm, struct platform_device *pdev,
 335                 struct adreno_gpu *adreno_gpu, const struct adreno_gpu_funcs *funcs)
 336 {
 337         struct adreno_platform_config *config = pdev->dev.platform_data;
 338         struct msm_gpu *gpu = &adreno_gpu->base;
 339         struct msm_mmu *mmu;
 340         int ret;
 341
 342         adreno_gpu->funcs = funcs;
 343         adreno_gpu->info = adreno_info(config->rev);
 344         adreno_gpu->gmem = adreno_gpu->info->gmem;
 345         adreno_gpu->revn = adreno_gpu->info->revn;
 346         adreno_gpu->rev = config->rev;
 347
 348         gpu->fast_rate = config->fast_rate;
 349         gpu->slow_rate = config->slow_rate;
 350         gpu->bus_freq  = config->bus_freq;
 351 #ifdef DOWNSTREAM_CONFIG_MSM_BUS_SCALING
 352         gpu->bus_scale_table = config->bus_scale_table;
 353 #endif
 354
 355         DBG("fast_rate=%u, slow_rate=%u, bus_freq=%u",
 356                         gpu->fast_rate, gpu->slow_rate, gpu->bus_freq);
 357
 358         ret = msm_gpu_init(drm, pdev, &adreno_gpu->base, &funcs->base,
 359                         adreno_gpu->info->name, "kgsl_3d0_reg_memory", "kgsl_3d0_irq",
 360                         RB_SIZE);
 361         if (ret)
 362                 return ret;
 363
 364         ret = request_firmware(&adreno_gpu->pm4, adreno_gpu->info->pm4fw, drm->dev);
 365         if (ret) {
 366                 dev_err(drm->dev, "failed to load %s PM4 firmware: %d\n",
 367                                 adreno_gpu->info->pm4fw, ret);
 368                 return ret;
 369         }
 370
 371         ret = request_firmware(&adreno_gpu->pfp, adreno_gpu->info->pfpfw, drm->dev);
 372         if (ret) {
 373                 dev_err(drm->dev, "failed to load %s PFP firmware: %d\n",
 374                                 adreno_gpu->info->pfpfw, ret);
 375                 return ret;
 376         }
 377
 378         mmu = gpu->mmu;
 379         if (mmu) {
 380                 ret = mmu->funcs->attach(mmu, iommu_ports,
 381                                 ARRAY_SIZE(iommu_ports));
 382                 if (ret)
 383                         return ret;
 384         }
 385
 386         mutex_lock(&drm->struct_mutex);
 387         adreno_gpu->memptrs_bo = msm_gem_new(drm, sizeof(*adreno_gpu->memptrs),
 388                         MSM_BO_UNCACHED);
 389         mutex_unlock(&drm->struct_mutex);
 390         if (IS_ERR(adreno_gpu->memptrs_bo)) {
 391                 ret = PTR_ERR(adreno_gpu->memptrs_bo);
 392                 adreno_gpu->memptrs_bo = NULL;
 393                 dev_err(drm->dev, "could not allocate memptrs: %d\n", ret);
 394                 return ret;
 395         }
 396
 397         adreno_gpu->memptrs = msm_gem_vaddr(adreno_gpu->memptrs_bo);
 398         if (!adreno_gpu->memptrs) {
 399                 dev_err(drm->dev, "could not vmap memptrs\n");
 400                 return -ENOMEM;
 401         }
 402
 403         ret = msm_gem_get_iova(adreno_gpu->memptrs_bo, gpu->id,
 404                         &adreno_gpu->memptrs_iova);
 405         if (ret) {
 406                 dev_err(drm->dev, "could not map memptrs: %d\n", ret);
 407                 return ret;
 408         }
 409
 410         return 0;
 411 }
 412
 413 void adreno_gpu_cleanup(struct adreno_gpu *gpu)
 414 {
 415         if (gpu->memptrs_bo) {
 416                 if (gpu->memptrs_iova)
 417                         msm_gem_put_iova(gpu->memptrs_bo, gpu->base.id);
 418                 drm_gem_object_unreference_unlocked(gpu->memptrs_bo);
 419         }
 420         release_firmware(gpu->pm4);
 421         release_firmware(gpu->pfp);
 422         msm_gpu_cleanup(&gpu->base);
 423 }