drivers/gpu/drm/nouveau/core/subdev/fb/ramnve0.c

   1 /*
   2  * Copyright 2013 Red Hat Inc.
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice shall be included in
  12  * all copies or substantial portions of the Software.
  13  *
  14  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  15  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  16  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  17  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  18  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  19  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  20  * OTHER DEALINGS IN THE SOFTWARE.
  21  *
  22  * Authors: Ben Skeggs
  23  */
  24
  25 #include <subdev/gpio.h>
  26
  27 #include <subdev/bios.h>
  28 #include <subdev/bios/pll.h>
  29 #include <subdev/bios/init.h>
  30 #include <subdev/bios/rammap.h>
  31 #include <subdev/bios/timing.h>
  32
  33 #include <subdev/clock.h>
  34 #include <subdev/clock/pll.h>
  35
  36 #include <subdev/timer.h>
  37
  38 #include <core/option.h>
  39
  40 #include "nvc0.h"
  41
  42 #include "ramfuc.h"
  43
  44 /* binary driver only executes this path if the condition (a) is true
  45  * for any configuration (combination of rammap+ramcfg+timing) that
  46  * can be reached on a given card.  for now, we will execute the branch
  47  * unconditionally in the hope that a "false everywhere" in the bios
  48  * tables doesn't actually mean "don't touch this".
  49  */
  50 #define NOTE00(a) 1
  51
  52 struct nve0_ramfuc {
  53         struct ramfuc base;
  54
  55         struct nvbios_pll refpll;
  56         struct nvbios_pll mempll;
  57
  58         struct ramfuc_reg r_gpioMV;
  59         u32 r_funcMV[2];
  60         struct ramfuc_reg r_gpio2E;
  61         u32 r_func2E[2];
  62         struct ramfuc_reg r_gpiotrig;
  63
  64         struct ramfuc_reg r_0x132020;
  65         struct ramfuc_reg r_0x132028;
  66         struct ramfuc_reg r_0x132024;
  67         struct ramfuc_reg r_0x132030;
  68         struct ramfuc_reg r_0x132034;
  69         struct ramfuc_reg r_0x132000;
  70         struct ramfuc_reg r_0x132004;
  71         struct ramfuc_reg r_0x132040;
  72
  73         struct ramfuc_reg r_0x10f248;
  74         struct ramfuc_reg r_0x10f290;
  75         struct ramfuc_reg r_0x10f294;
  76         struct ramfuc_reg r_0x10f298;
  77         struct ramfuc_reg r_0x10f29c;
  78         struct ramfuc_reg r_0x10f2a0;
  79         struct ramfuc_reg r_0x10f2a4;
  80         struct ramfuc_reg r_0x10f2a8;
  81         struct ramfuc_reg r_0x10f2ac;
  82         struct ramfuc_reg r_0x10f2cc;
  83         struct ramfuc_reg r_0x10f2e8;
  84         struct ramfuc_reg r_0x10f250;
  85         struct ramfuc_reg r_0x10f24c;
  86         struct ramfuc_reg r_0x10fec4;
  87         struct ramfuc_reg r_0x10fec8;
  88         struct ramfuc_reg r_0x10f604;
  89         struct ramfuc_reg r_0x10f614;
  90         struct ramfuc_reg r_0x10f610;
  91         struct ramfuc_reg r_0x100770;
  92         struct ramfuc_reg r_0x100778;
  93         struct ramfuc_reg r_0x10f224;
  94
  95         struct ramfuc_reg r_0x10f870;
  96         struct ramfuc_reg r_0x10f698;
  97         struct ramfuc_reg r_0x10f694;
  98         struct ramfuc_reg r_0x10f6b8;
  99         struct ramfuc_reg r_0x10f808;
 100         struct ramfuc_reg r_0x10f670;
 101         struct ramfuc_reg r_0x10f60c;
 102         struct ramfuc_reg r_0x10f830;
 103         struct ramfuc_reg r_0x1373ec;
 104         struct ramfuc_reg r_0x10f800;
 105         struct ramfuc_reg r_0x10f82c;
 106
 107         struct ramfuc_reg r_0x10f978;
 108         struct ramfuc_reg r_0x10f910;
 109         struct ramfuc_reg r_0x10f914;
 110
 111         struct ramfuc_reg r_mr[16]; /* MR0 - MR8, MR15 */
 112
 113         struct ramfuc_reg r_0x62c000;
 114
 115         struct ramfuc_reg r_0x10f200;
 116
 117         struct ramfuc_reg r_0x10f210;
 118         struct ramfuc_reg r_0x10f310;
 119         struct ramfuc_reg r_0x10f314;
 120         struct ramfuc_reg r_0x10f318;
 121         struct ramfuc_reg r_0x10f090;
 122         struct ramfuc_reg r_0x10f69c;
 123         struct ramfuc_reg r_0x10f824;
 124         struct ramfuc_reg r_0x1373f0;
 125         struct ramfuc_reg r_0x1373f4;
 126         struct ramfuc_reg r_0x137320;
 127         struct ramfuc_reg r_0x10f65c;
 128         struct ramfuc_reg r_0x10f6bc;
 129         struct ramfuc_reg r_0x100710;
 130         struct ramfuc_reg r_0x100750;
 131 };
 132
 133 struct nve0_ram {
 134         struct nouveau_ram base;
 135         struct nve0_ramfuc fuc;
 136
 137         u32 parts;
 138         u32 pmask;
 139         u32 pnuts;
 140
 141         int from;
 142         int mode;
 143         int N1, fN1, M1, P1;
 144         int N2, M2, P2;
 145 };
 146
 147 /*******************************************************************************
 148  * GDDR5
 149  ******************************************************************************/
 150 static void
 151 nve0_ram_train(struct nve0_ramfuc *fuc, u32 mask, u32 data)
 152 {
 153         struct nve0_ram *ram = container_of(fuc, typeof(*ram), fuc);
 154         u32 addr = 0x110974, i;
 155
 156         ram_mask(fuc, 0x10f910, mask, data);
 157         ram_mask(fuc, 0x10f914, mask, data);
 158
 159         for (i = 0; (data & 0x80000000) && i < ram->parts; addr += 0x1000, i++) {
 160                 if (ram->pmask & (1 << i))
 161                         continue;
 162                 ram_wait(fuc, addr, 0x0000000f, 0x00000000, 500000);
 163         }
 164 }
 165
 166 static void
 167 r1373f4_init(struct nve0_ramfuc *fuc)
 168 {
 169         struct nve0_ram *ram = container_of(fuc, typeof(*ram), fuc);
 170         const u32 mcoef = ((--ram->P2 << 28) | (ram->N2 << 8) | ram->M2);
 171         const u32 rcoef = ((  ram->P1 << 16) | (ram->N1 << 8) | ram->M1);
 172         const u32 runk0 = ram->fN1 << 16;
 173         const u32 runk1 = ram->fN1;
 174
 175         if (ram->from == 2) {
 176                 ram_mask(fuc, 0x1373f4, 0x00000000, 0x00001100);
 177                 ram_mask(fuc, 0x1373f4, 0x00000000, 0x00000010);
 178         } else {
 179                 ram_mask(fuc, 0x1373f4, 0x00000000, 0x00010010);
 180         }
 181
 182         ram_mask(fuc, 0x1373f4, 0x00000003, 0x00000000);
 183         ram_mask(fuc, 0x1373f4, 0x00000010, 0x00000000);
 184
 185         /* (re)program refpll, if required */
 186         if ((ram_rd32(fuc, 0x132024) & 0xffffffff) != rcoef ||
 187             (ram_rd32(fuc, 0x132034) & 0x0000ffff) != runk1) {
 188                 ram_mask(fuc, 0x132000, 0x00000001, 0x00000000);
 189                 ram_mask(fuc, 0x132020, 0x00000001, 0x00000000);
 190                 ram_wr32(fuc, 0x137320, 0x00000000);
 191                 ram_mask(fuc, 0x132030, 0xffff0000, runk0);
 192                 ram_mask(fuc, 0x132034, 0x0000ffff, runk1);
 193                 ram_wr32(fuc, 0x132024, rcoef);
 194                 ram_mask(fuc, 0x132028, 0x00080000, 0x00080000);
 195                 ram_mask(fuc, 0x132020, 0x00000001, 0x00000001);
 196                 ram_wait(fuc, 0x137390, 0x00020000, 0x00020000, 64000);
 197                 ram_mask(fuc, 0x132028, 0x00080000, 0x00000000);
 198         }
 199
 200         /* (re)program mempll, if required */
 201         if (ram->mode == 2) {
 202                 ram_mask(fuc, 0x1373f4, 0x00010000, 0x00000000);
 203                 ram_mask(fuc, 0x132000, 0x00000001, 0x00000000);
 204                 ram_mask(fuc, 0x132004, 0x103fffff, mcoef);
 205                 ram_mask(fuc, 0x132000, 0x00000001, 0x00000001);
 206                 ram_wait(fuc, 0x137390, 0x00000002, 0x00000002, 64000);
 207                 ram_mask(fuc, 0x1373f4, 0x00000000, 0x00001100);
 208         } else {
 209                 ram_mask(fuc, 0x1373f4, 0x00000000, 0x00010100);
 210         }
 211
 212         ram_mask(fuc, 0x1373f4, 0x00000000, 0x00000010);
 213 }
 214
 215 static void
 216 r1373f4_fini(struct nve0_ramfuc *fuc, u32 ramcfg)
 217 {
 218         struct nve0_ram *ram = container_of(fuc, typeof(*ram), fuc);
 219         struct nouveau_bios *bios = nouveau_bios(ram);
 220         u8 v0 = (nv_ro08(bios, ramcfg + 0x03) & 0xc0) >> 6;
 221         u8 v1 = (nv_ro08(bios, ramcfg + 0x03) & 0x30) >> 4;
 222         u32 tmp;
 223
 224         tmp = ram_rd32(fuc, 0x1373ec) & ~0x00030000;
 225         ram_wr32(fuc, 0x1373ec, tmp | (v1 << 16));
 226         ram_mask(fuc, 0x1373f0, (~ram->mode & 3), 0x00000000);
 227         if (ram->mode == 2) {
 228                 ram_mask(fuc, 0x1373f4, 0x00000003, 0x000000002);
 229                 ram_mask(fuc, 0x1373f4, 0x00001100, 0x000000000);
 230         } else {
 231                 ram_mask(fuc, 0x1373f4, 0x00000003, 0x000000001);
 232                 ram_mask(fuc, 0x1373f4, 0x00010000, 0x000000000);
 233         }
 234         ram_mask(fuc, 0x10f800, 0x00000030, (v0 ^ v1) << 4);
 235 }
 236
 237 static void
 238 nve0_ram_nuts(struct nve0_ram *ram, struct ramfuc_reg *reg,
 239               u32 _mask, u32 _data, u32 _copy)
 240 {
 241         struct nve0_fb_priv *priv = (void *)nouveau_fb(ram);
 242         struct ramfuc *fuc = &ram->fuc.base;
 243         u32 addr = 0x110000 + (reg->addr[0] & 0xfff);
 244         u32 mask = _mask | _copy;
 245         u32 data = (_data & _mask) | (reg->data & _copy);
 246         u32 i;
 247
 248         for (i = 0; i < 16; i++, addr += 0x1000) {
 249                 if (ram->pnuts & (1 << i)) {
 250                         u32 prev = nv_rd32(priv, addr);
 251                         u32 next = (prev & ~mask) | data;
 252                         nouveau_memx_wr32(fuc->memx, addr, next);
 253                 }
 254         }
 255 }
 256 #define ram_nuts(s,r,m,d,c)                                                    \
 257         nve0_ram_nuts((s), &(s)->fuc.r_##r, (m), (d), (c))
 258
 259 static int
 260 nve0_ram_calc_gddr5(struct nouveau_fb *pfb, u32 freq)
 261 {
 262         struct nouveau_bios *bios = nouveau_bios(pfb);
 263         struct nve0_ram *ram = (void *)pfb->ram;
 264         struct nve0_ramfuc *fuc = &ram->fuc;
 265         const u32 rammap = ram->base.rammap.data;
 266         const u32 ramcfg = ram->base.ramcfg.data;
 267         const u32 timing = ram->base.timing.data;
 268         int vc = !(nv_ro08(bios, ramcfg + 0x02) & 0x08);
 269         int mv = 1; /*XXX*/
 270         u32 mask, data, i;
 271
 272         ram_mask(fuc, 0x10f808, 0x40000000, 0x40000000);
 273         ram_wr32(fuc, 0x62c000, 0x0f0f0000);
 274
 275         /* MR1: turn termination on early, for some reason.. */
 276         if ((ram->base.mr[1] & 0x03c) != 0x030) {
 277                 ram_mask(fuc, mr[1], 0x03c, ram->base.mr[1] & 0x03c);
 278                 ram_nuts(ram, mr[1], 0x03c, ram->base.mr1_nuts & 0x03c, 0x000);
 279         }
 280
 281         if (vc == 1 && ram_have(fuc, gpio2E)) {
 282                 u32 temp  = ram_mask(fuc, gpio2E, 0x3000, fuc->r_func2E[1]);
 283                 if (temp != ram_rd32(fuc, gpio2E)) {
 284                         ram_wr32(fuc, gpiotrig, 1);
 285                         ram_nsec(fuc, 20000);
 286                 }
 287         }
 288
 289         ram_mask(fuc, 0x10f200, 0x00000800, 0x00000000);
 290
 291         nve0_ram_train(fuc, 0x01020000, 0x000c0000);
 292
 293         ram_wr32(fuc, 0x10f210, 0x00000000); /* REFRESH_AUTO = 0 */
 294         ram_nsec(fuc, 1000);
 295         ram_wr32(fuc, 0x10f310, 0x00000001); /* REFRESH */
 296         ram_nsec(fuc, 1000);
 297
 298         ram_mask(fuc, 0x10f200, 0x80000000, 0x80000000);
 299         ram_wr32(fuc, 0x10f314, 0x00000001); /* PRECHARGE */
 300         ram_mask(fuc, 0x10f200, 0x80000000, 0x00000000);
 301         ram_wr32(fuc, 0x10f090, 0x00000061);
 302         ram_wr32(fuc, 0x10f090, 0xc000007f);
 303         ram_nsec(fuc, 1000);
 304
 305         ram_wr32(fuc, 0x10f698, 0x00000000);
 306         ram_wr32(fuc, 0x10f69c, 0x00000000);
 307
 308         /*XXX: there does appear to be some kind of condition here, simply
 309          *     modifying these bits in the vbios from the default pl0
 310          *     entries shows no change.  however, the data does appear to
 311          *     be correct and may be required for the transition back
 312          */
 313         mask = 0x800f07e0;
 314         data = 0x00030000;
 315         if (ram_rd32(fuc, 0x10f978) & 0x00800000)
 316                 data |= 0x00040000;
 317
 318         if (1) {
 319                 data |= 0x800807e0;
 320                 switch (nv_ro08(bios, ramcfg + 0x03) & 0xc0) {
 321                 case 0xc0: data &= ~0x00000040; break;
 322                 case 0x80: data &= ~0x00000100; break;
 323                 case 0x40: data &= ~0x80000000; break;
 324                 case 0x00: data &= ~0x00000400; break;
 325                 }
 326
 327                 switch (nv_ro08(bios, ramcfg + 0x03) & 0x30) {
 328                 case 0x30: data &= ~0x00000020; break;
 329                 case 0x20: data &= ~0x00000080; break;
 330                 case 0x10: data &= ~0x00080000; break;
 331                 case 0x00: data &= ~0x00000200; break;
 332                 }
 333         }
 334
 335         if (nv_ro08(bios, ramcfg + 0x02) & 0x80)
 336                 mask |= 0x03000000;
 337         if (nv_ro08(bios, ramcfg + 0x02) & 0x40)
 338                 mask |= 0x00002000;
 339         if (nv_ro08(bios, ramcfg + 0x07) & 0x10)
 340                 mask |= 0x00004000;
 341         if (nv_ro08(bios, ramcfg + 0x07) & 0x08)
 342                 mask |= 0x00000003;
 343         else {
 344                 mask |= 0x34000000;
 345                 if (ram_rd32(fuc, 0x10f978) & 0x00800000)
 346                         mask |= 0x40000000;
 347         }
 348         ram_mask(fuc, 0x10f824, mask, data);
 349
 350         ram_mask(fuc, 0x132040, 0x00010000, 0x00000000);
 351
 352         if (ram->from == 2 && ram->mode != 2) {
 353                 ram_mask(fuc, 0x10f808, 0x00080000, 0x00000000);
 354                 ram_mask(fuc, 0x10f200, 0x00008000, 0x00008000);
 355                 ram_mask(fuc, 0x10f800, 0x00000000, 0x00000004);
 356                 ram_mask(fuc, 0x10f830, 0x00008000, 0x01040010);
 357                 ram_mask(fuc, 0x10f830, 0x01000000, 0x00000000);
 358                 r1373f4_init(fuc);
 359                 ram_mask(fuc, 0x1373f0, 0x00000002, 0x00000001);
 360                 r1373f4_fini(fuc, ramcfg);
 361                 ram_mask(fuc, 0x10f830, 0x00c00000, 0x00240001);
 362         } else
 363         if (ram->from != 2 && ram->mode != 2) {
 364                 r1373f4_init(fuc);
 365                 r1373f4_fini(fuc, ramcfg);
 366         }
 367
 368         if (ram_have(fuc, gpioMV)) {
 369                 u32 temp  = ram_mask(fuc, gpioMV, 0x3000, fuc->r_funcMV[mv]);
 370                 if (temp != ram_rd32(fuc, gpioMV)) {
 371                         ram_wr32(fuc, gpiotrig, 1);
 372                         ram_nsec(fuc, 64000);
 373                 }
 374         }
 375
 376         if ( (nv_ro08(bios, ramcfg + 0x02) & 0x40) ||
 377              (nv_ro08(bios, ramcfg + 0x07) & 0x10)) {
 378                 ram_mask(fuc, 0x132040, 0x00010000, 0x00010000);
 379                 ram_nsec(fuc, 20000);
 380         }
 381
 382         if (ram->from != 2 && ram->mode == 2) {
 383                 ram_mask(fuc, 0x10f800, 0x00000004, 0x00000000);
 384                 ram_mask(fuc, 0x1373f0, 0x00000000, 0x00000002);
 385                 ram_mask(fuc, 0x10f830, 0x00800001, 0x00408010);
 386                 r1373f4_init(fuc);
 387                 r1373f4_fini(fuc, ramcfg);
 388                 ram_mask(fuc, 0x10f808, 0x00000000, 0x00080000);
 389                 ram_mask(fuc, 0x10f200, 0x00808000, 0x00800000);
 390         } else
 391         if (ram->from == 2 && ram->mode == 2) {
 392                 ram_mask(fuc, 0x10f800, 0x00000004, 0x00000000);
 393                 r1373f4_init(fuc);
 394                 r1373f4_fini(fuc, ramcfg);
 395         }
 396
 397         if (ram->mode != 2) /*XXX*/ {
 398                 if (nv_ro08(bios, ramcfg + 0x07) & 0x40)
 399                         ram_mask(fuc, 0x10f670, 0x80000000, 0x80000000);
 400         }
 401
 402         data = (nv_ro08(bios, rammap + 0x11) & 0x0c) >> 2;
 403         ram_wr32(fuc, 0x10f65c, 0x00000011 * data);
 404         ram_wr32(fuc, 0x10f6b8, 0x01010101 * nv_ro08(bios, ramcfg + 0x09));
 405         ram_wr32(fuc, 0x10f6bc, 0x01010101 * nv_ro08(bios, ramcfg + 0x09));
 406
 407         data = nv_ro08(bios, ramcfg + 0x04);
 408         if (!(nv_ro08(bios, ramcfg + 0x07) & 0x08)) {
 409                 ram_wr32(fuc, 0x10f698, 0x01010101 * data);
 410                 ram_wr32(fuc, 0x10f69c, 0x01010101 * data);
 411         }
 412
 413         if (ram->mode != 2) {
 414                 u32 temp = ram_rd32(fuc, 0x10f694) & ~0xff00ff00;
 415                 ram_wr32(fuc, 0x10f694, temp | (0x01000100 * data));
 416         }
 417
 418         if (ram->mode == 2 && (nv_ro08(bios, ramcfg + 0x08) & 0x10))
 419                 data = 0x00000080;
 420         else
 421                 data = 0x00000000;
 422         ram_mask(fuc, 0x10f60c, 0x00000080, data);
 423
 424         mask = 0x00070000;
 425         data = 0x00000000;
 426         if (!(nv_ro08(bios, ramcfg + 0x02) & 0x80))
 427                 data |= 0x03000000;
 428         if (!(nv_ro08(bios, ramcfg + 0x02) & 0x40))
 429                 data |= 0x00002000;
 430         if (!(nv_ro08(bios, ramcfg + 0x07) & 0x10))
 431                 data |= 0x00004000;
 432         if (!(nv_ro08(bios, ramcfg + 0x07) & 0x08))
 433                 data |= 0x00000003;
 434         else
 435                 data |= 0x74000000;
 436         ram_mask(fuc, 0x10f824, mask, data);
 437
 438         if (nv_ro08(bios, ramcfg + 0x01) & 0x08)
 439                 data = 0x00000000;
 440         else
 441                 data = 0x00001000;
 442         ram_mask(fuc, 0x10f200, 0x00001000, data);
 443
 444         if (ram_rd32(fuc, 0x10f670) & 0x80000000) {
 445                 ram_nsec(fuc, 10000);
 446                 ram_mask(fuc, 0x10f670, 0x80000000, 0x00000000);
 447         }
 448
 449         if (nv_ro08(bios, ramcfg + 0x08) & 0x01)
 450                 data = 0x00100000;
 451         else
 452                 data = 0x00000000;
 453         ram_mask(fuc, 0x10f82c, 0x00100000, data);
 454
 455         data = 0x00000000;
 456         if (nv_ro08(bios, ramcfg + 0x08) & 0x08)
 457                 data |= 0x00002000;
 458         if (nv_ro08(bios, ramcfg + 0x08) & 0x04)
 459                 data |= 0x00001000;
 460         if (nv_ro08(bios, ramcfg + 0x08) & 0x02)
 461                 data |= 0x00004000;
 462         ram_mask(fuc, 0x10f830, 0x00007000, data);
 463
 464         /* PFB timing */
 465         ram_mask(fuc, 0x10f248, 0xffffffff, nv_ro32(bios, timing + 0x28));
 466         ram_mask(fuc, 0x10f290, 0xffffffff, nv_ro32(bios, timing + 0x00));
 467         ram_mask(fuc, 0x10f294, 0xffffffff, nv_ro32(bios, timing + 0x04));
 468         ram_mask(fuc, 0x10f298, 0xffffffff, nv_ro32(bios, timing + 0x08));
 469         ram_mask(fuc, 0x10f29c, 0xffffffff, nv_ro32(bios, timing + 0x0c));
 470         ram_mask(fuc, 0x10f2a0, 0xffffffff, nv_ro32(bios, timing + 0x10));
 471         ram_mask(fuc, 0x10f2a4, 0xffffffff, nv_ro32(bios, timing + 0x14));
 472         ram_mask(fuc, 0x10f2a8, 0xffffffff, nv_ro32(bios, timing + 0x18));
 473         ram_mask(fuc, 0x10f2ac, 0xffffffff, nv_ro32(bios, timing + 0x1c));
 474         ram_mask(fuc, 0x10f2cc, 0xffffffff, nv_ro32(bios, timing + 0x20));
 475         ram_mask(fuc, 0x10f2e8, 0xffffffff, nv_ro32(bios, timing + 0x24));
 476
 477         data = mask = 0x00000000;
 478         if (NOTE00(ramcfg_02_03 != 0)) {
 479                 data |= (nv_ro08(bios, ramcfg + 0x02) & 0x03) << 8;
 480                 mask |= 0x00000300;
 481         }
 482         if (NOTE00(ramcfg_01_10)) {
 483                 if (nv_ro08(bios, ramcfg + 0x01) & 0x10)
 484                         data |= 0x70000000;
 485                 mask |= 0x70000000;
 486         }
 487         ram_mask(fuc, 0x10f604, mask, data);
 488
 489         data = mask = 0x00000000;
 490         if (NOTE00(timing_30_07 != 0)) {
 491                 data |= (nv_ro08(bios, timing + 0x30) & 0x07) << 28;
 492                 mask |= 0x70000000;
 493         }
 494         if (NOTE00(ramcfg_01_01)) {
 495                 if (nv_ro08(bios, ramcfg + 0x01) & 0x01)
 496                         data |= 0x00000100;
 497                 mask |= 0x00000100;
 498         }
 499         ram_mask(fuc, 0x10f614, mask, data);
 500
 501         data = mask = 0x00000000;
 502         if (NOTE00(timing_30_07 != 0)) {
 503                 data |= (nv_ro08(bios, timing + 0x30) & 0x07) << 28;
 504                 mask |= 0x70000000;
 505         }
 506         if (NOTE00(ramcfg_01_02)) {
 507                 if (nv_ro08(bios, ramcfg + 0x01) & 0x02)
 508                         data |= 0x00000100;
 509                 mask |= 0x00000100;
 510         }
 511         ram_mask(fuc, 0x10f610, mask, data);
 512
 513         mask = 0x33f00000;
 514         data = 0x00000000;
 515         if (!(nv_ro08(bios, ramcfg + 0x01) & 0x04))
 516                 data |= 0x20200000;
 517         if (!(nv_ro08(bios, ramcfg + 0x07) & 0x80))
 518                 data |= 0x12800000;
 519         /*XXX: see note above about there probably being some condition
 520          *     for the 10f824 stuff that uses ramcfg 3...
 521          */
 522         if ( (nv_ro08(bios, ramcfg + 0x03) & 0xf0)) {
 523                 if (nv_ro08(bios, rammap + 0x08) & 0x0c) {
 524                         if (!(nv_ro08(bios, ramcfg + 0x07) & 0x80))
 525                                 mask |= 0x00000020;
 526                         else
 527                                 data |= 0x00000020;
 528                         mask |= 0x00000004;
 529                 }
 530         } else {
 531                 mask |= 0x40000020;
 532                 data |= 0x00000004;
 533         }
 534
 535         ram_mask(fuc, 0x10f808, mask, data);
 536
 537         data = nv_ro08(bios, ramcfg + 0x03) & 0x0f;
 538         ram_wr32(fuc, 0x10f870, 0x11111111 * data);
 539
 540         data = mask = 0x00000000;
 541         if (NOTE00(ramcfg_02_03 != 0)) {
 542                 data |= nv_ro08(bios, ramcfg + 0x02) & 0x03;
 543                 mask |= 0x00000003;
 544         }
 545         if (NOTE00(ramcfg_01_10)) {
 546                 if (nv_ro08(bios, ramcfg + 0x01) & 0x10)
 547                         data |= 0x00000004;
 548                 mask |= 0x00000004;
 549         }
 550
 551         if ((ram_mask(fuc, 0x100770, mask, data) & mask & 4) != (data & 4)) {
 552                 ram_mask(fuc, 0x100750, 0x00000008, 0x00000008);
 553                 ram_wr32(fuc, 0x100710, 0x00000000);
 554                 ram_wait(fuc, 0x100710, 0x80000000, 0x80000000, 200000);
 555         }
 556
 557         data = (nv_ro08(bios, timing + 0x30) & 0x07) << 8;
 558         if (nv_ro08(bios, ramcfg + 0x01) & 0x01)
 559                 data |= 0x80000000;
 560         ram_mask(fuc, 0x100778, 0x00000700, data);
 561
 562         data = nv_ro16(bios, timing + 0x2c);
 563         ram_mask(fuc, 0x10f250, 0x000003f0, (data & 0x003f) <<  4);
 564         ram_mask(fuc, 0x10f24c, 0x7f000000, (data & 0x1fc0) << 18);
 565
 566         data = nv_ro08(bios, timing + 0x30);
 567         ram_mask(fuc, 0x10f224, 0x001f0000, (data & 0xf8) << 13);
 568
 569         data = nv_ro16(bios, timing + 0x31);
 570         ram_mask(fuc, 0x10fec4, 0x041e0f07, (data & 0x0800) << 15 |
 571                                             (data & 0x0780) << 10 |
 572                                             (data & 0x0078) <<  5 |
 573                                             (data & 0x0007));
 574         ram_mask(fuc, 0x10fec8, 0x00000027, (data & 0x8000) >> 10 |
 575                                             (data & 0x7000) >> 12);
 576
 577         ram_wr32(fuc, 0x10f090, 0x4000007e);
 578         ram_nsec(fuc, 2000);
 579         ram_wr32(fuc, 0x10f314, 0x00000001); /* PRECHARGE */
 580         ram_wr32(fuc, 0x10f310, 0x00000001); /* REFRESH */
 581         ram_wr32(fuc, 0x10f210, 0x80000000); /* REFRESH_AUTO = 1 */
 582
 583         if ((nv_ro08(bios, ramcfg + 0x08) & 0x10) && (ram->mode == 2) /*XXX*/) {
 584                 u32 temp = ram_mask(fuc, 0x10f294, 0xff000000, 0x24000000);
 585                 nve0_ram_train(fuc, 0xbc0e0000, 0xa4010000); /*XXX*/
 586                 ram_nsec(fuc, 1000);
 587                 ram_wr32(fuc, 0x10f294, temp);
 588         }
 589
 590         ram_mask(fuc, mr[3], 0xfff, ram->base.mr[3]);
 591         ram_wr32(fuc, mr[0], ram->base.mr[0]);
 592         ram_mask(fuc, mr[8], 0xfff, ram->base.mr[8]);
 593         ram_nsec(fuc, 1000);
 594         ram_mask(fuc, mr[1], 0xfff, ram->base.mr[1]);
 595         ram_mask(fuc, mr[5], 0xfff, ram->base.mr[5] & ~0x004); /* LP3 later */
 596         ram_mask(fuc, mr[6], 0xfff, ram->base.mr[6]);
 597         ram_mask(fuc, mr[7], 0xfff, ram->base.mr[7]);
 598
 599         if (vc == 0 && ram_have(fuc, gpio2E)) {
 600                 u32 temp  = ram_mask(fuc, gpio2E, 0x3000, fuc->r_func2E[0]);
 601                 if (temp != ram_rd32(fuc, gpio2E)) {
 602                         ram_wr32(fuc, gpiotrig, 1);
 603                         ram_nsec(fuc, 20000);
 604                 }
 605         }
 606
 607         ram_mask(fuc, 0x10f200, 0x80000000, 0x80000000);
 608         ram_wr32(fuc, 0x10f318, 0x00000001); /* NOP? */
 609         ram_mask(fuc, 0x10f200, 0x80000000, 0x00000000);
 610         ram_nsec(fuc, 1000);
 611         ram_nuts(ram, 0x10f200, 0x00808800, 0x00000000, 0x00808800);
 612
 613         data  = ram_rd32(fuc, 0x10f978);
 614         data &= ~0x00046144;
 615         data |=  0x0000000b;
 616         if (!(nv_ro08(bios, ramcfg + 0x07) & 0x08)) {
 617                 if (!(nv_ro08(bios, ramcfg + 0x07) & 0x04))
 618                         data |= 0x0000200c;
 619                 else
 620                         data |= 0x00000000;
 621         } else {
 622                 data |= 0x00040044;
 623         }
 624         ram_wr32(fuc, 0x10f978, data);
 625
 626         if (ram->mode == 1) {
 627                 data = ram_rd32(fuc, 0x10f830) | 0x00000001;
 628                 ram_wr32(fuc, 0x10f830, data);
 629         }
 630
 631         if (!(nv_ro08(bios, ramcfg + 0x07) & 0x08)) {
 632                 data = 0x88020000;
 633                 if ( (nv_ro08(bios, ramcfg + 0x07) & 0x04))
 634                         data |= 0x10000000;
 635                 if (!(nv_ro08(bios, rammap + 0x08) & 0x10))
 636                         data |= 0x00080000;
 637         } else {
 638                 data = 0xa40e0000;
 639         }
 640         nve0_ram_train(fuc, 0xbc0f0000, data);
 641         ram_nsec(fuc, 1000);
 642
 643         if (ram->mode == 2) { /*XXX*/
 644                 ram_mask(fuc, 0x10f800, 0x00000004, 0x00000004);
 645         }
 646
 647         /* MR5: (re)enable LP3 if necessary
 648          * XXX: need to find the switch, keeping off for now
 649          */
 650         ram_mask(fuc, mr[5], 0xfff, ram->base.mr[5]);
 651
 652         if (ram->mode != 2) {
 653                 ram_mask(fuc, 0x10f830, 0x01000000, 0x01000000);
 654                 ram_mask(fuc, 0x10f830, 0x01000000, 0x00000000);
 655         }
 656
 657         if (nv_ro08(bios, ramcfg + 0x07) & 0x02)
 658                 nve0_ram_train(fuc, 0x80020000, 0x01000000);
 659
 660         ram_wr32(fuc, 0x62c000, 0x0f0f0f00);
 661
 662         if (nv_ro08(bios, rammap + 0x08) & 0x01)
 663                 data = 0x00000800;
 664         else
 665                 data = 0x00000000;
 666         ram_mask(fuc, 0x10f200, 0x00000800, data);
 667         ram_nuts(ram, 0x10f200, 0x00808800, data, 0x00808800);
 668         return 0;
 669 }
 670
 671 /*******************************************************************************
 672  * DDR3
 673  ******************************************************************************/
 674
 675 static int
 676 nve0_ram_calc_sddr3(struct nouveau_fb *pfb, u32 freq)
 677 {
 678         struct nouveau_bios *bios = nouveau_bios(pfb);
 679         struct nve0_ram *ram = (void *)pfb->ram;
 680         struct nve0_ramfuc *fuc = &ram->fuc;
 681         const u32 rcoef = ((  ram->P1 << 16) | (ram->N1 << 8) | ram->M1);
 682         const u32 runk0 = ram->fN1 << 16;
 683         const u32 runk1 = ram->fN1;
 684         const u32 rammap = ram->base.rammap.data;
 685         const u32 ramcfg = ram->base.ramcfg.data;
 686         const u32 timing = ram->base.timing.data;
 687         int vc = !(nv_ro08(bios, ramcfg + 0x02) & 0x08);
 688         int mv = 1; /*XXX*/
 689         u32 mask, data;
 690
 691         ram_mask(fuc, 0x10f808, 0x40000000, 0x40000000);
 692         ram_wr32(fuc, 0x62c000, 0x0f0f0000);
 693
 694         if (vc == 1 && ram_have(fuc, gpio2E)) {
 695                 u32 temp  = ram_mask(fuc, gpio2E, 0x3000, fuc->r_func2E[1]);
 696                 if (temp != ram_rd32(fuc, gpio2E)) {
 697                         ram_wr32(fuc, gpiotrig, 1);
 698                         ram_nsec(fuc, 20000);
 699                 }
 700         }
 701
 702         ram_mask(fuc, 0x10f200, 0x00000800, 0x00000000);
 703         if ((nv_ro08(bios, ramcfg + 0x03) & 0xf0))
 704                 ram_mask(fuc, 0x10f808, 0x04000000, 0x04000000);
 705
 706         ram_wr32(fuc, 0x10f314, 0x00000001); /* PRECHARGE */
 707         ram_wr32(fuc, 0x10f210, 0x00000000); /* REFRESH_AUTO = 0 */
 708         ram_wr32(fuc, 0x10f310, 0x00000001); /* REFRESH */
 709         ram_mask(fuc, 0x10f200, 0x80000000, 0x80000000);
 710         ram_wr32(fuc, 0x10f310, 0x00000001); /* REFRESH */
 711         ram_mask(fuc, 0x10f200, 0x80000000, 0x00000000);
 712         ram_nsec(fuc, 1000);
 713
 714         ram_wr32(fuc, 0x10f090, 0x00000060);
 715         ram_wr32(fuc, 0x10f090, 0xc000007e);
 716
 717         /*XXX: there does appear to be some kind of condition here, simply
 718          *     modifying these bits in the vbios from the default pl0
 719          *     entries shows no change.  however, the data does appear to
 720          *     be correct and may be required for the transition back
 721          */
 722         mask = 0x00010000;
 723         data = 0x00010000;
 724
 725         if (1) {
 726                 mask |= 0x800807e0;
 727                 data |= 0x800807e0;
 728                 switch (nv_ro08(bios, ramcfg + 0x03) & 0xc0) {
 729                 case 0xc0: data &= ~0x00000040; break;
 730                 case 0x80: data &= ~0x00000100; break;
 731                 case 0x40: data &= ~0x80000000; break;
 732                 case 0x00: data &= ~0x00000400; break;
 733                 }
 734
 735                 switch (nv_ro08(bios, ramcfg + 0x03) & 0x30) {
 736                 case 0x30: data &= ~0x00000020; break;
 737                 case 0x20: data &= ~0x00000080; break;
 738                 case 0x10: data &= ~0x00080000; break;
 739                 case 0x00: data &= ~0x00000200; break;
 740                 }
 741         }
 742
 743         if (nv_ro08(bios, ramcfg + 0x02) & 0x80)
 744                 mask |= 0x03000000;
 745         if (nv_ro08(bios, ramcfg + 0x02) & 0x40)
 746                 mask |= 0x00002000;
 747         if (nv_ro08(bios, ramcfg + 0x07) & 0x10)
 748                 mask |= 0x00004000;
 749         if (nv_ro08(bios, ramcfg + 0x07) & 0x08)
 750                 mask |= 0x00000003;
 751         else
 752                 mask |= 0x14000000;
 753         ram_mask(fuc, 0x10f824, mask, data);
 754
 755         ram_mask(fuc, 0x132040, 0x00010000, 0x00000000);
 756
 757         ram_mask(fuc, 0x1373f4, 0x00000000, 0x00010010);
 758         data  = ram_rd32(fuc, 0x1373ec) & ~0x00030000;
 759         data |= (nv_ro08(bios, ramcfg + 0x03) & 0x30) << 12;
 760         ram_wr32(fuc, 0x1373ec, data);
 761         ram_mask(fuc, 0x1373f4, 0x00000003, 0x00000000);
 762         ram_mask(fuc, 0x1373f4, 0x00000010, 0x00000000);
 763
 764         /* (re)program refpll, if required */
 765         if ((ram_rd32(fuc, 0x132024) & 0xffffffff) != rcoef ||
 766             (ram_rd32(fuc, 0x132034) & 0x0000ffff) != runk1) {
 767                 ram_mask(fuc, 0x132000, 0x00000001, 0x00000000);
 768                 ram_mask(fuc, 0x132020, 0x00000001, 0x00000000);
 769                 ram_wr32(fuc, 0x137320, 0x00000000);
 770                 ram_mask(fuc, 0x132030, 0xffff0000, runk0);
 771                 ram_mask(fuc, 0x132034, 0x0000ffff, runk1);
 772                 ram_wr32(fuc, 0x132024, rcoef);
 773                 ram_mask(fuc, 0x132028, 0x00080000, 0x00080000);
 774                 ram_mask(fuc, 0x132020, 0x00000001, 0x00000001);
 775                 ram_wait(fuc, 0x137390, 0x00020000, 0x00020000, 64000);
 776                 ram_mask(fuc, 0x132028, 0x00080000, 0x00000000);
 777         }
 778
 779         ram_mask(fuc, 0x1373f4, 0x00000010, 0x00000010);
 780         ram_mask(fuc, 0x1373f4, 0x00000003, 0x00000001);
 781         ram_mask(fuc, 0x1373f4, 0x00010000, 0x00000000);
 782
 783         if (ram_have(fuc, gpioMV)) {
 784                 u32 temp  = ram_mask(fuc, gpioMV, 0x3000, fuc->r_funcMV[mv]);
 785                 if (temp != ram_rd32(fuc, gpioMV)) {
 786                         ram_wr32(fuc, gpiotrig, 1);
 787                         ram_nsec(fuc, 64000);
 788                 }
 789         }
 790
 791         if ( (nv_ro08(bios, ramcfg + 0x02) & 0x40) ||
 792              (nv_ro08(bios, ramcfg + 0x07) & 0x10)) {
 793                 ram_mask(fuc, 0x132040, 0x00010000, 0x00010000);
 794                 ram_nsec(fuc, 20000);
 795         }
 796
 797         if (ram->mode != 2) /*XXX*/ {
 798                 if (nv_ro08(bios, ramcfg + 0x07) & 0x40)
 799                         ram_mask(fuc, 0x10f670, 0x80000000, 0x80000000);
 800         }
 801
 802         data = (nv_ro08(bios, rammap + 0x11) & 0x0c) >> 2;
 803         ram_wr32(fuc, 0x10f65c, 0x00000011 * data);
 804         ram_wr32(fuc, 0x10f6b8, 0x01010101 * nv_ro08(bios, ramcfg + 0x09));
 805         ram_wr32(fuc, 0x10f6bc, 0x01010101 * nv_ro08(bios, ramcfg + 0x09));
 806
 807         mask = 0x00010000;
 808         data = 0x00000000;
 809         if (!(nv_ro08(bios, ramcfg + 0x02) & 0x80))
 810                 data |= 0x03000000;
 811         if (!(nv_ro08(bios, ramcfg + 0x02) & 0x40))
 812                 data |= 0x00002000;
 813         if (!(nv_ro08(bios, ramcfg + 0x07) & 0x10))
 814                 data |= 0x00004000;
 815         if (!(nv_ro08(bios, ramcfg + 0x07) & 0x08))
 816                 data |= 0x00000003;
 817         else
 818                 data |= 0x14000000;
 819         ram_mask(fuc, 0x10f824, mask, data);
 820         ram_nsec(fuc, 1000);
 821
 822         if (nv_ro08(bios, ramcfg + 0x08) & 0x01)
 823                 data = 0x00100000;
 824         else
 825                 data = 0x00000000;
 826         ram_mask(fuc, 0x10f82c, 0x00100000, data);
 827
 828         /* PFB timing */
 829         ram_mask(fuc, 0x10f248, 0xffffffff, nv_ro32(bios, timing + 0x28));
 830         ram_mask(fuc, 0x10f290, 0xffffffff, nv_ro32(bios, timing + 0x00));
 831         ram_mask(fuc, 0x10f294, 0xffffffff, nv_ro32(bios, timing + 0x04));
 832         ram_mask(fuc, 0x10f298, 0xffffffff, nv_ro32(bios, timing + 0x08));
 833         ram_mask(fuc, 0x10f29c, 0xffffffff, nv_ro32(bios, timing + 0x0c));
 834         ram_mask(fuc, 0x10f2a0, 0xffffffff, nv_ro32(bios, timing + 0x10));
 835         ram_mask(fuc, 0x10f2a4, 0xffffffff, nv_ro32(bios, timing + 0x14));
 836         ram_mask(fuc, 0x10f2a8, 0xffffffff, nv_ro32(bios, timing + 0x18));
 837         ram_mask(fuc, 0x10f2ac, 0xffffffff, nv_ro32(bios, timing + 0x1c));
 838         ram_mask(fuc, 0x10f2cc, 0xffffffff, nv_ro32(bios, timing + 0x20));
 839         ram_mask(fuc, 0x10f2e8, 0xffffffff, nv_ro32(bios, timing + 0x24));
 840
 841         mask = 0x33f00000;
 842         data = 0x00000000;
 843         if (!(nv_ro08(bios, ramcfg + 0x01) & 0x04))
 844                 data |= 0x20200000;
 845         if (!(nv_ro08(bios, ramcfg + 0x07) & 0x80))
 846                 data |= 0x12800000;
 847         /*XXX: see note above about there probably being some condition
 848          *     for the 10f824 stuff that uses ramcfg 3...
 849          */
 850         if ( (nv_ro08(bios, ramcfg + 0x03) & 0xf0)) {
 851                 if (nv_ro08(bios, rammap + 0x08) & 0x0c) {
 852                         if (!(nv_ro08(bios, ramcfg + 0x07) & 0x80))
 853                                 mask |= 0x00000020;
 854                         else
 855                                 data |= 0x00000020;
 856                         mask |= 0x08000004;
 857                 }
 858                 data |= 0x04000000;
 859         } else {
 860                 mask |= 0x44000020;
 861                 data |= 0x08000004;
 862         }
 863
 864         ram_mask(fuc, 0x10f808, mask, data);
 865
 866         data = nv_ro08(bios, ramcfg + 0x03) & 0x0f;
 867         ram_wr32(fuc, 0x10f870, 0x11111111 * data);
 868
 869         data = nv_ro16(bios, timing + 0x2c);
 870         ram_mask(fuc, 0x10f250, 0x000003f0, (data & 0x003f) <<  4);
 871
 872         if (((nv_ro32(bios, timing + 0x2c) & 0x00001fc0) >>  6) >
 873             ((nv_ro32(bios, timing + 0x28) & 0x7f000000) >> 24))
 874                 data = (nv_ro32(bios, timing + 0x2c) & 0x00001fc0) >>  6;
 875         else
 876                 data = (nv_ro32(bios, timing + 0x28) & 0x1f000000) >> 24;
 877         ram_mask(fuc, 0x10f24c, 0x7f000000, data << 24);
 878
 879         data = nv_ro08(bios, timing + 0x30);
 880         ram_mask(fuc, 0x10f224, 0x001f0000, (data & 0xf8) << 13);
 881
 882         ram_wr32(fuc, 0x10f090, 0x4000007f);
 883         ram_nsec(fuc, 1000);
 884
 885         ram_wr32(fuc, 0x10f314, 0x00000001); /* PRECHARGE */
 886         ram_wr32(fuc, 0x10f310, 0x00000001); /* REFRESH */
 887         ram_wr32(fuc, 0x10f210, 0x80000000); /* REFRESH_AUTO = 1 */
 888         ram_nsec(fuc, 1000);
 889
 890         ram_nuke(fuc, mr[0]);
 891         ram_mask(fuc, mr[0], 0x100, 0x100);
 892         ram_mask(fuc, mr[0], 0x100, 0x000);
 893
 894         ram_mask(fuc, mr[2], 0xfff, ram->base.mr[2]);
 895         ram_wr32(fuc, mr[0], ram->base.mr[0]);
 896         ram_nsec(fuc, 1000);
 897
 898         ram_nuke(fuc, mr[0]);
 899         ram_mask(fuc, mr[0], 0x100, 0x100);
 900         ram_mask(fuc, mr[0], 0x100, 0x000);
 901
 902         if (vc == 0 && ram_have(fuc, gpio2E)) {
 903                 u32 temp  = ram_mask(fuc, gpio2E, 0x3000, fuc->r_func2E[0]);
 904                 if (temp != ram_rd32(fuc, gpio2E)) {
 905                         ram_wr32(fuc, gpiotrig, 1);
 906                         ram_nsec(fuc, 20000);
 907                 }
 908         }
 909
 910         if (ram->mode != 2) {
 911                 ram_mask(fuc, 0x10f830, 0x01000000, 0x01000000);
 912                 ram_mask(fuc, 0x10f830, 0x01000000, 0x00000000);
 913         }
 914
 915         ram_mask(fuc, 0x10f200, 0x80000000, 0x80000000);
 916         ram_wr32(fuc, 0x10f318, 0x00000001); /* NOP? */
 917         ram_mask(fuc, 0x10f200, 0x80000000, 0x00000000);
 918         ram_nsec(fuc, 1000);
 919
 920         ram_wr32(fuc, 0x62c000, 0x0f0f0f00);
 921
 922         if (nv_ro08(bios, rammap + 0x08) & 0x01)
 923                 data = 0x00000800;
 924         else
 925                 data = 0x00000000;
 926         ram_mask(fuc, 0x10f200, 0x00000800, data);
 927         return 0;
 928 }
 929
 930 /*******************************************************************************
 931  * main hooks
 932  ******************************************************************************/
 933
 934 static int
 935 nve0_ram_calc(struct nouveau_fb *pfb, u32 freq)
 936 {
 937         struct nouveau_bios *bios = nouveau_bios(pfb);
 938         struct nve0_ram *ram = (void *)pfb->ram;
 939         struct nve0_ramfuc *fuc = &ram->fuc;
 940         int ret, refclk, strap, i;
 941         u32 data;
 942         u8  cnt, len;
 943
 944         /* lookup memory config data relevant to the target frequency */
 945         ram->base.rammap.data = nvbios_rammap_match(bios, freq / 1000,
 946                                                    &ram->base.rammap.version,
 947                                                    &ram->base.rammap.size, &cnt,
 948                                                    &ram->base.ramcfg.size);
 949         if (!ram->base.rammap.data || ram->base.rammap.version != 0x11 ||
 950              ram->base.rammap.size < 0x09) {
 951                 nv_error(pfb, "invalid/missing rammap entry\n");
 952                 return -EINVAL;
 953         }
 954
 955         /* locate specific data set for the attached memory */
 956         strap = nvbios_ramcfg_index(bios);
 957         if (strap >= cnt) {
 958                 nv_error(pfb, "invalid ramcfg strap\n");
 959                 return -EINVAL;
 960         }
 961
 962         ram->base.ramcfg.version = ram->base.rammap.version;
 963         ram->base.ramcfg.data = ram->base.rammap.data + ram->base.rammap.size +
 964                                (ram->base.ramcfg.size * strap);
 965         if (!ram->base.ramcfg.data || ram->base.ramcfg.version != 0x11 ||
 966              ram->base.ramcfg.size < 0x08) {
 967                 nv_error(pfb, "invalid/missing ramcfg entry\n");
 968                 return -EINVAL;
 969         }
 970
 971         /* lookup memory timings, if bios says they're present */
 972         strap = nv_ro08(bios, ram->base.ramcfg.data + 0x00);
 973         if (strap != 0xff) {
 974                 ram->base.timing.data =
 975                         nvbios_timingEe(bios, strap, &ram->base.timing.version,
 976                                        &ram->base.timing.size, &cnt, &len);
 977                 if (!ram->base.timing.data ||
 978                      ram->base.timing.version != 0x20 ||
 979                      ram->base.timing.size < 0x33) {
 980                         nv_error(pfb, "invalid/missing timing entry\n");
 981                         return -EINVAL;
 982                 }
 983         } else {
 984                 ram->base.timing.data = 0;
 985         }
 986
 987         ret = ram_init(fuc, pfb);
 988         if (ret)
 989                 return ret;
 990
 991         ram->mode = (freq > fuc->refpll.vco1.max_freq) ? 2 : 1;
 992         ram->from = ram_rd32(fuc, 0x1373f4) & 0x0000000f;
 993
 994         /* XXX: this is *not* what nvidia do.  on fermi nvidia generally
 995          * select, based on some unknown condition, one of the two possible
 996          * reference frequencies listed in the vbios table for mempll and
 997          * program refpll to that frequency.
 998          *
 999          * so far, i've seen very weird values being chosen by nvidia on
1000          * kepler boards, no idea how/why they're chosen.
1001          */
1002         refclk = freq;
1003         if (ram->mode == 2)
1004                 refclk = fuc->mempll.refclk;
1005
1006         /* calculate refpll coefficients */
1007         ret = nva3_pll_calc(nv_subdev(pfb), &fuc->refpll, refclk, &ram->N1,
1008                            &ram->fN1, &ram->M1, &ram->P1);
1009         fuc->mempll.refclk = ret;
1010         if (ret <= 0) {
1011                 nv_error(pfb, "unable to calc refpll\n");
1012                 return -EINVAL;
1013         }
1014
1015         /* calculate mempll coefficients, if we're using it */
1016         if (ram->mode == 2) {
1017                 /* post-divider doesn't work... the reg takes the values but
1018                  * appears to completely ignore it.  there *is* a bit at
1019                  * bit 28 that appears to divide the clock by 2 if set.
1020                  */
1021                 fuc->mempll.min_p = 1;
1022                 fuc->mempll.max_p = 2;
1023
1024                 ret = nva3_pll_calc(nv_subdev(pfb), &fuc->mempll, freq,
1025                                    &ram->N2, NULL, &ram->M2, &ram->P2);
1026                 if (ret <= 0) {
1027                         nv_error(pfb, "unable to calc mempll\n");
1028                         return -EINVAL;
1029                 }
1030         }
1031
1032         for (i = 0; i < ARRAY_SIZE(fuc->r_mr); i++) {
1033                 if (ram_have(fuc, mr[i]))
1034                         ram->base.mr[i] = ram_rd32(fuc, mr[i]);
1035         }
1036         ram->base.freq = freq;
1037
1038         switch (ram->base.type) {
1039         case NV_MEM_TYPE_DDR3:
1040                 ret = nouveau_sddr3_calc(&ram->base);
1041                 if (ret == 0)
1042                         ret = nve0_ram_calc_sddr3(pfb, freq);
1043                 break;
1044         case NV_MEM_TYPE_GDDR5:
1045                 ret = nouveau_gddr5_calc(&ram->base, ram->pnuts != 0);
1046                 if (ret == 0)
1047                         ret = nve0_ram_calc_gddr5(pfb, freq);
1048                 break;
1049         default:
1050                 ret = -ENOSYS;
1051                 break;
1052         }
1053
1054         return ret;
1055 }
1056
1057 static int
1058 nve0_ram_prog(struct nouveau_fb *pfb)
1059 {
1060         struct nouveau_device *device = nv_device(pfb);
1061         struct nve0_ram *ram = (void *)pfb->ram;
1062         struct nve0_ramfuc *fuc = &ram->fuc;
1063         ram_exec(fuc, nouveau_boolopt(device->cfgopt, "NvMemExec", false));
1064         return 0;
1065 }
1066
1067 static void
1068 nve0_ram_tidy(struct nouveau_fb *pfb)
1069 {
1070         struct nve0_ram *ram = (void *)pfb->ram;
1071         struct nve0_ramfuc *fuc = &ram->fuc;
1072         ram_exec(fuc, false);
1073 }
1074
1075 static int
1076 nve0_ram_init(struct nouveau_object *object)
1077 {
1078         struct nouveau_fb *pfb = (void *)object->parent;
1079         struct nve0_ram *ram   = (void *)object;
1080         struct nouveau_bios *bios = nouveau_bios(pfb);
1081         static const u8  train0[] = {
1082                 0x00, 0xff, 0xff, 0x00, 0xff, 0x00,
1083                 0x00, 0xff, 0xff, 0x00, 0xff, 0x00,
1084         };
1085         static const u32 train1[] = {
1086                 0x00000000, 0xffffffff,
1087                 0x55555555, 0xaaaaaaaa,
1088                 0x33333333, 0xcccccccc,
1089                 0xf0f0f0f0, 0x0f0f0f0f,
1090                 0x00ff00ff, 0xff00ff00,
1091                 0x0000ffff, 0xffff0000,
1092         };
1093         u8  ver, hdr, cnt, len, snr, ssz;
1094         u32 data, save;
1095         int ret, i;
1096
1097         ret = nouveau_ram_init(&ram->base);
1098         if (ret)
1099                 return ret;
1100
1101         /* run a bunch of tables from rammap table.  there's actually
1102          * individual pointers for each rammap entry too, but, nvidia
1103          * seem to just run the last two entries' scripts early on in
1104          * their init, and never again.. we'll just run 'em all once
1105          * for now.
1106          *
1107          * i strongly suspect that each script is for a separate mode
1108          * (likely selected by 0x10f65c's lower bits?), and the
1109          * binary driver skips the one that's already been setup by
1110          * the init tables.
1111          */
1112         data = nvbios_rammap_table(bios, &ver, &hdr, &cnt, &len, &snr, &ssz);
1113         if (!data || hdr < 0x15)
1114                 return -EINVAL;
1115
1116         cnt  = nv_ro08(bios, data + 0x14); /* guess at count */
1117         data = nv_ro32(bios, data + 0x10); /* guess u32... */
1118         save = nv_rd32(pfb, 0x10f65c);
1119         for (i = 0; i < cnt; i++) {
1120                 nv_mask(pfb, 0x10f65c, 0x000000f0, i << 4);
1121                 nvbios_exec(&(struct nvbios_init) {
1122                                 .subdev = nv_subdev(pfb),
1123                                 .bios = bios,
1124                                 .offset = nv_ro32(bios, data), /* guess u32 */
1125                                 .execute = 1,
1126                             });
1127                 data += 4;
1128         }
1129         nv_wr32(pfb, 0x10f65c, save);
1130
1131         switch (ram->base.type) {
1132         case NV_MEM_TYPE_GDDR5:
1133                 for (i = 0; i < 0x30; i++) {
1134                         nv_wr32(pfb, 0x10f968, 0x00000000 | (i << 8));
1135                         nv_wr32(pfb, 0x10f920, 0x00000000 | train0[i % 12]);
1136                         nv_wr32(pfb, 0x10f918,              train1[i % 12]);
1137                         nv_wr32(pfb, 0x10f920, 0x00000100 | train0[i % 12]);
1138                         nv_wr32(pfb, 0x10f918,              train1[i % 12]);
1139
1140                         nv_wr32(pfb, 0x10f96c, 0x00000000 | (i << 8));
1141                         nv_wr32(pfb, 0x10f924, 0x00000000 | train0[i % 12]);
1142                         nv_wr32(pfb, 0x10f91c,              train1[i % 12]);
1143                         nv_wr32(pfb, 0x10f924, 0x00000100 | train0[i % 12]);
1144                         nv_wr32(pfb, 0x10f91c,              train1[i % 12]);
1145                 }
1146
1147                 for (i = 0; i < 0x100; i++) {
1148                         nv_wr32(pfb, 0x10f968, i);
1149                         nv_wr32(pfb, 0x10f900, train1[2 + (i & 1)]);
1150                 }
1151
1152                 for (i = 0; i < 0x100; i++) {
1153                         nv_wr32(pfb, 0x10f96c, i);
1154                         nv_wr32(pfb, 0x10f900, train1[2 + (i & 1)]);
1155                 }
1156                 break;
1157         default:
1158                 break;
1159         }
1160
1161         return 0;
1162 }
1163
1164 static int
1165 nve0_ram_ctor(struct nouveau_object *parent, struct nouveau_object *engine,
1166               struct nouveau_oclass *oclass, void *data, u32 size,
1167               struct nouveau_object **pobject)
1168 {
1169         struct nouveau_fb *pfb = nouveau_fb(parent);
1170         struct nouveau_bios *bios = nouveau_bios(pfb);
1171         struct nouveau_gpio *gpio = nouveau_gpio(pfb);
1172         struct dcb_gpio_func func;
1173         struct nve0_ram *ram;
1174         int ret, i;
1175         u32 tmp;
1176
1177         ret = nvc0_ram_create(parent, engine, oclass, &ram);
1178         *pobject = nv_object(ram);
1179         if (ret)
1180                 return ret;
1181
1182         switch (ram->base.type) {
1183         case NV_MEM_TYPE_DDR3:
1184         case NV_MEM_TYPE_GDDR5:
1185                 ram->base.calc = nve0_ram_calc;
1186                 ram->base.prog = nve0_ram_prog;
1187                 ram->base.tidy = nve0_ram_tidy;
1188                 break;
1189         default:
1190                 nv_warn(pfb, "reclocking of this RAM type is unsupported\n");
1191                 break;
1192         }
1193
1194         /* calculate a mask of differently configured memory partitions,
1195          * because, of course reclocking wasn't complicated enough
1196          * already without having to treat some of them differently to
1197          * the others....
1198          */
1199         ram->parts = nv_rd32(pfb, 0x022438);
1200         ram->pmask = nv_rd32(pfb, 0x022554);
1201         ram->pnuts = 0;
1202         for (i = 0, tmp = 0; i < ram->parts; i++) {
1203                 if (!(ram->pmask & (1 << i))) {
1204                         u32 cfg1 = nv_rd32(pfb, 0x110204 + (i * 0x1000));
1205                         if (tmp && tmp != cfg1) {
1206                                 ram->pnuts |= (1 << i);
1207                                 continue;
1208                         }
1209                         tmp = cfg1;
1210                 }
1211         }
1212
1213         // parse bios data for both pll's
1214         ret = nvbios_pll_parse(bios, 0x0c, &ram->fuc.refpll);
1215         if (ret) {
1216                 nv_error(pfb, "mclk refpll data not found\n");
1217                 return ret;
1218         }
1219
1220         ret = nvbios_pll_parse(bios, 0x04, &ram->fuc.mempll);
1221         if (ret) {
1222                 nv_error(pfb, "mclk pll data not found\n");
1223                 return ret;
1224         }
1225
1226         ret = gpio->find(gpio, 0, 0x18, DCB_GPIO_UNUSED, &func);
1227         if (ret == 0) {
1228                 ram->fuc.r_gpioMV = ramfuc_reg(0x00d610 + (func.line * 0x04));
1229                 ram->fuc.r_funcMV[0] = (func.log[0] ^ 2) << 12;
1230                 ram->fuc.r_funcMV[1] = (func.log[1] ^ 2) << 12;
1231         }
1232
1233         ret = gpio->find(gpio, 0, 0x2e, DCB_GPIO_UNUSED, &func);
1234         if (ret == 0) {
1235                 ram->fuc.r_gpio2E = ramfuc_reg(0x00d610 + (func.line * 0x04));
1236                 ram->fuc.r_func2E[0] = (func.log[0] ^ 2) << 12;
1237                 ram->fuc.r_func2E[1] = (func.log[1] ^ 2) << 12;
1238         }
1239
1240         ram->fuc.r_gpiotrig = ramfuc_reg(0x00d604);
1241
1242         ram->fuc.r_0x132020 = ramfuc_reg(0x132020);
1243         ram->fuc.r_0x132028 = ramfuc_reg(0x132028);
1244         ram->fuc.r_0x132024 = ramfuc_reg(0x132024);
1245         ram->fuc.r_0x132030 = ramfuc_reg(0x132030);
1246         ram->fuc.r_0x132034 = ramfuc_reg(0x132034);
1247         ram->fuc.r_0x132000 = ramfuc_reg(0x132000);
1248         ram->fuc.r_0x132004 = ramfuc_reg(0x132004);
1249         ram->fuc.r_0x132040 = ramfuc_reg(0x132040);
1250
1251         ram->fuc.r_0x10f248 = ramfuc_reg(0x10f248);
1252         ram->fuc.r_0x10f290 = ramfuc_reg(0x10f290);
1253         ram->fuc.r_0x10f294 = ramfuc_reg(0x10f294);
1254         ram->fuc.r_0x10f298 = ramfuc_reg(0x10f298);
1255         ram->fuc.r_0x10f29c = ramfuc_reg(0x10f29c);
1256         ram->fuc.r_0x10f2a0 = ramfuc_reg(0x10f2a0);
1257         ram->fuc.r_0x10f2a4 = ramfuc_reg(0x10f2a4);
1258         ram->fuc.r_0x10f2a8 = ramfuc_reg(0x10f2a8);
1259         ram->fuc.r_0x10f2ac = ramfuc_reg(0x10f2ac);
1260         ram->fuc.r_0x10f2cc = ramfuc_reg(0x10f2cc);
1261         ram->fuc.r_0x10f2e8 = ramfuc_reg(0x10f2e8);
1262         ram->fuc.r_0x10f250 = ramfuc_reg(0x10f250);
1263         ram->fuc.r_0x10f24c = ramfuc_reg(0x10f24c);
1264         ram->fuc.r_0x10fec4 = ramfuc_reg(0x10fec4);
1265         ram->fuc.r_0x10fec8 = ramfuc_reg(0x10fec8);
1266         ram->fuc.r_0x10f604 = ramfuc_reg(0x10f604);
1267         ram->fuc.r_0x10f614 = ramfuc_reg(0x10f614);
1268         ram->fuc.r_0x10f610 = ramfuc_reg(0x10f610);
1269         ram->fuc.r_0x100770 = ramfuc_reg(0x100770);
1270         ram->fuc.r_0x100778 = ramfuc_reg(0x100778);
1271         ram->fuc.r_0x10f224 = ramfuc_reg(0x10f224);
1272
1273         ram->fuc.r_0x10f870 = ramfuc_reg(0x10f870);
1274         ram->fuc.r_0x10f698 = ramfuc_reg(0x10f698);
1275         ram->fuc.r_0x10f694 = ramfuc_reg(0x10f694);
1276         ram->fuc.r_0x10f6b8 = ramfuc_reg(0x10f6b8);
1277         ram->fuc.r_0x10f808 = ramfuc_reg(0x10f808);
1278         ram->fuc.r_0x10f670 = ramfuc_reg(0x10f670);
1279         ram->fuc.r_0x10f60c = ramfuc_reg(0x10f60c);
1280         ram->fuc.r_0x10f830 = ramfuc_reg(0x10f830);
1281         ram->fuc.r_0x1373ec = ramfuc_reg(0x1373ec);
1282         ram->fuc.r_0x10f800 = ramfuc_reg(0x10f800);
1283         ram->fuc.r_0x10f82c = ramfuc_reg(0x10f82c);
1284
1285         ram->fuc.r_0x10f978 = ramfuc_reg(0x10f978);
1286         ram->fuc.r_0x10f910 = ramfuc_reg(0x10f910);
1287         ram->fuc.r_0x10f914 = ramfuc_reg(0x10f914);
1288
1289         switch (ram->base.type) {
1290         case NV_MEM_TYPE_GDDR5:
1291                 ram->fuc.r_mr[0] = ramfuc_reg(0x10f300);
1292                 ram->fuc.r_mr[1] = ramfuc_reg(0x10f330);
1293                 ram->fuc.r_mr[2] = ramfuc_reg(0x10f334);
1294                 ram->fuc.r_mr[3] = ramfuc_reg(0x10f338);
1295                 ram->fuc.r_mr[4] = ramfuc_reg(0x10f33c);
1296                 ram->fuc.r_mr[5] = ramfuc_reg(0x10f340);
1297                 ram->fuc.r_mr[6] = ramfuc_reg(0x10f344);
1298                 ram->fuc.r_mr[7] = ramfuc_reg(0x10f348);
1299                 ram->fuc.r_mr[8] = ramfuc_reg(0x10f354);
1300                 ram->fuc.r_mr[15] = ramfuc_reg(0x10f34c);
1301                 break;
1302         case NV_MEM_TYPE_DDR3:
1303                 ram->fuc.r_mr[0] = ramfuc_reg(0x10f300);
1304                 ram->fuc.r_mr[2] = ramfuc_reg(0x10f320);
1305                 break;
1306         default:
1307                 break;
1308         }
1309
1310         ram->fuc.r_0x62c000 = ramfuc_reg(0x62c000);
1311         ram->fuc.r_0x10f200 = ramfuc_reg(0x10f200);
1312         ram->fuc.r_0x10f210 = ramfuc_reg(0x10f210);
1313         ram->fuc.r_0x10f310 = ramfuc_reg(0x10f310);
1314         ram->fuc.r_0x10f314 = ramfuc_reg(0x10f314);
1315         ram->fuc.r_0x10f318 = ramfuc_reg(0x10f318);
1316         ram->fuc.r_0x10f090 = ramfuc_reg(0x10f090);
1317         ram->fuc.r_0x10f69c = ramfuc_reg(0x10f69c);
1318         ram->fuc.r_0x10f824 = ramfuc_reg(0x10f824);
1319         ram->fuc.r_0x1373f0 = ramfuc_reg(0x1373f0);
1320         ram->fuc.r_0x1373f4 = ramfuc_reg(0x1373f4);
1321         ram->fuc.r_0x137320 = ramfuc_reg(0x137320);
1322         ram->fuc.r_0x10f65c = ramfuc_reg(0x10f65c);
1323         ram->fuc.r_0x10f6bc = ramfuc_reg(0x10f6bc);
1324         ram->fuc.r_0x100710 = ramfuc_reg(0x100710);
1325         ram->fuc.r_0x100750 = ramfuc_reg(0x100750);
1326         return 0;
1327 }
1328
1329 struct nouveau_oclass
1330 nve0_ram_oclass = {
1331         .handle = 0,
1332         .ofuncs = &(struct nouveau_ofuncs) {
1333                 .ctor = nve0_ram_ctor,
1334                 .dtor = _nouveau_ram_dtor,
1335                 .init = nve0_ram_init,
1336                 .fini = _nouveau_ram_fini,
1337         }
1338 };