drivers/gpu/drm/nouveau/nv04_display.h

   1 #ifndef __NV04_DISPLAY_H__
   2 #define __NV04_DISPLAY_H__
   3
   4 #include <subdev/bios/pll.h>
   5
   6 enum nv04_fp_display_regs {
   7         FP_DISPLAY_END,
   8         FP_TOTAL,
   9         FP_CRTC,
  10         FP_SYNC_START,
  11         FP_SYNC_END,
  12         FP_VALID_START,
  13         FP_VALID_END
  14 };
  15
  16 struct nv04_crtc_reg {
  17         unsigned char MiscOutReg;
  18         uint8_t CRTC[0xa0];
  19         uint8_t CR58[0x10];
  20         uint8_t Sequencer[5];
  21         uint8_t Graphics[9];
  22         uint8_t Attribute[21];
  23         unsigned char DAC[768];
  24
  25         /* PCRTC regs */
  26         uint32_t fb_start;
  27         uint32_t crtc_cfg;
  28         uint32_t cursor_cfg;
  29         uint32_t gpio_ext;
  30         uint32_t crtc_830;
  31         uint32_t crtc_834;
  32         uint32_t crtc_850;
  33         uint32_t crtc_eng_ctrl;
  34
  35         /* PRAMDAC regs */
  36         uint32_t nv10_cursync;
  37         struct nouveau_pll_vals pllvals;
  38         uint32_t ramdac_gen_ctrl;
  39         uint32_t ramdac_630;
  40         uint32_t ramdac_634;
  41         uint32_t tv_setup;
  42         uint32_t tv_vtotal;
  43         uint32_t tv_vskew;
  44         uint32_t tv_vsync_delay;
  45         uint32_t tv_htotal;
  46         uint32_t tv_hskew;
  47         uint32_t tv_hsync_delay;
  48         uint32_t tv_hsync_delay2;
  49         uint32_t fp_horiz_regs[7];
  50         uint32_t fp_vert_regs[7];
  51         uint32_t dither;
  52         uint32_t fp_control;
  53         uint32_t dither_regs[6];
  54         uint32_t fp_debug_0;
  55         uint32_t fp_debug_1;
  56         uint32_t fp_debug_2;
  57         uint32_t fp_margin_color;
  58         uint32_t ramdac_8c0;
  59         uint32_t ramdac_a20;
  60         uint32_t ramdac_a24;
  61         uint32_t ramdac_a34;
  62         uint32_t ctv_regs[38];
  63 };
  64
  65 struct nv04_output_reg {
  66         uint32_t output;
  67         int head;
  68 };
  69
  70 struct nv04_mode_state {
  71         struct nv04_crtc_reg crtc_reg[2];
  72         uint32_t pllsel;
  73         uint32_t sel_clk;
  74 };
  75
  76 struct nv04_display {
  77         struct nv04_mode_state mode_reg;
  78         struct nv04_mode_state saved_reg;
  79         uint32_t saved_vga_font[4][16384];
  80         uint32_t dac_users[4];
  81 };
  82
  83 /* nv04_display.c */
  84 int nv04_display_early_init(struct drm_device *);
  85 void nv04_display_late_takedown(struct drm_device *);
  86 int nv04_display_create(struct drm_device *);
  87 void nv04_display_destroy(struct drm_device *);
  88 int nv04_display_init(struct drm_device *);
  89 void nv04_display_fini(struct drm_device *);
  90
  91 /* nv04_crtc.c */
  92 int nv04_crtc_create(struct drm_device *, int index);
  93
  94 /* nv04_dac.c */
  95 int nv04_dac_create(struct drm_connector *, struct dcb_output *);
  96 uint32_t nv17_dac_sample_load(struct drm_encoder *encoder);
  97 int nv04_dac_output_offset(struct drm_encoder *encoder);
  98 void nv04_dac_update_dacclk(struct drm_encoder *encoder, bool enable);
  99 bool nv04_dac_in_use(struct drm_encoder *encoder);
 100
 101 /* nv04_dfp.c */
 102 int nv04_dfp_create(struct drm_connector *, struct dcb_output *);
 103 int nv04_dfp_get_bound_head(struct drm_device *dev, struct dcb_output *dcbent);
 104 void nv04_dfp_bind_head(struct drm_device *dev, struct dcb_output *dcbent,
 105                                int head, bool dl);
 106 void nv04_dfp_disable(struct drm_device *dev, int head);
 107 void nv04_dfp_update_fp_control(struct drm_encoder *encoder, int mode);
 108
 109 /* nv04_tv.c */
 110 int nv04_tv_identify(struct drm_device *dev, int i2c_index);
 111 int nv04_tv_create(struct drm_connector *, struct dcb_output *);
 112
 113 /* nv17_tv.c */
 114 int nv17_tv_create(struct drm_connector *, struct dcb_output *);
 115
 116 #endif