drivers/gpu/drm/radeon/radeon.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __RADEON_H__
  29 #define __RADEON_H__
  30
  31 /* TODO: Here are things that needs to be done :
  32  *      - surface allocator & initializer : (bit like scratch reg) should
  33  *        initialize HDP_ stuff on RS600, R600, R700 hw, well anythings
  34  *        related to surface
  35  *      - WB : write back stuff (do it bit like scratch reg things)
  36  *      - Vblank : look at Jesse's rework and what we should do
  37  *      - r600/r700: gart & cp
  38  *      - cs : clean cs ioctl use bitmap & things like that.
  39  *      - power management stuff
  40  *      - Barrier in gart code
  41  *      - Unmappabled vram ?
  42  *      - TESTING, TESTING, TESTING
  43  */
  44
  45 /* Initialization path:
  46  *  We expect that acceleration initialization might fail for various
  47  *  reasons even thought we work hard to make it works on most
  48  *  configurations. In order to still have a working userspace in such
  49  *  situation the init path must succeed up to the memory controller
  50  *  initialization point. Failure before this point are considered as
  51  *  fatal error. Here is the init callchain :
  52  *      radeon_device_init  perform common structure, mutex initialization
  53  *      asic_init           setup the GPU memory layout and perform all
  54  *                          one time initialization (failure in this
  55  *                          function are considered fatal)
  56  *      asic_startup        setup the GPU acceleration, in order to
  57  *                          follow guideline the first thing this
  58  *                          function should do is setting the GPU
  59  *                          memory controller (only MC setup failure
  60  *                          are considered as fatal)
  61  */
  62
  63 #include <linux/atomic.h>
  64 #include <linux/wait.h>
  65 #include <linux/list.h>
  66 #include <linux/kref.h>
  67 #include <linux/interval_tree.h>
  68 #include <linux/hashtable.h>
  69 #include <linux/fence.h>
  70
  71 #include <ttm/ttm_bo_api.h>
  72 #include <ttm/ttm_bo_driver.h>
  73 #include <ttm/ttm_placement.h>
  74 #include <ttm/ttm_module.h>
  75 #include <ttm/ttm_execbuf_util.h>
  76
  77 #include <drm/drm_gem.h>
  78
  79 #include "radeon_family.h"
  80 #include "radeon_mode.h"
  81 #include "radeon_reg.h"
  82
  83 /*
  84  * Modules parameters.
  85  */
  86 extern int radeon_no_wb;
  87 extern int radeon_modeset;
  88 extern int radeon_dynclks;
  89 extern int radeon_r4xx_atom;
  90 extern int radeon_agpmode;
  91 extern int radeon_vram_limit;
  92 extern int radeon_gart_size;
  93 extern int radeon_benchmarking;
  94 extern int radeon_testing;
  95 extern int radeon_connector_table;
  96 extern int radeon_tv;
  97 extern int radeon_audio;
  98 extern int radeon_disp_priority;
  99 extern int radeon_hw_i2c;
 100 extern int radeon_pcie_gen2;
 101 extern int radeon_msi;
 102 extern int radeon_lockup_timeout;
 103 extern int radeon_fastfb;
 104 extern int radeon_dpm;
 105 extern int radeon_aspm;
 106 extern int radeon_runtime_pm;
 107 extern int radeon_hard_reset;
 108 extern int radeon_vm_size;
 109 extern int radeon_vm_block_size;
 110 extern int radeon_deep_color;
 111 extern int radeon_use_pflipirq;
 112 extern int radeon_bapm;
 113 extern int radeon_backlight;
 114
 115 /*
 116  * Copy from radeon_drv.h so we don't have to include both and have conflicting
 117  * symbol;
 118  */
 119 #define RADEON_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
 120 #define RADEON_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
 121 /* RADEON_IB_POOL_SIZE must be a power of 2 */
 122 #define RADEON_IB_POOL_SIZE                     16
 123 #define RADEON_DEBUGFS_MAX_COMPONENTS           32
 124 #define RADEONFB_CONN_LIMIT                     4
 125 #define RADEON_BIOS_NUM_SCRATCH                 8
 126
 127 /* internal ring indices */
 128 /* r1xx+ has gfx CP ring */
 129 #define RADEON_RING_TYPE_GFX_INDEX              0
 130
 131 /* cayman has 2 compute CP rings */
 132 #define CAYMAN_RING_TYPE_CP1_INDEX              1
 133 #define CAYMAN_RING_TYPE_CP2_INDEX              2
 134
 135 /* R600+ has an async dma ring */
 136 #define R600_RING_TYPE_DMA_INDEX                3
 137 /* cayman add a second async dma ring */
 138 #define CAYMAN_RING_TYPE_DMA1_INDEX             4
 139
 140 /* R600+ */
 141 #define R600_RING_TYPE_UVD_INDEX                5
 142
 143 /* TN+ */
 144 #define TN_RING_TYPE_VCE1_INDEX                 6
 145 #define TN_RING_TYPE_VCE2_INDEX                 7
 146
 147 /* max number of rings */
 148 #define RADEON_NUM_RINGS                        8
 149
 150 /* number of hw syncs before falling back on blocking */
 151 #define RADEON_NUM_SYNCS                        4
 152
 153 /* number of hw syncs before falling back on blocking */
 154 #define RADEON_NUM_SYNCS                        4
 155
 156 /* hardcode those limit for now */
 157 #define RADEON_VA_IB_OFFSET                     (1 << 20)
 158 #define RADEON_VA_RESERVED_SIZE                 (8 << 20)
 159 #define RADEON_IB_VM_MAX_SIZE                   (64 << 10)
 160
 161 /* hard reset data */
 162 #define RADEON_ASIC_RESET_DATA                  0x39d5e86b
 163
 164 /* reset flags */
 165 #define RADEON_RESET_GFX                        (1 << 0)
 166 #define RADEON_RESET_COMPUTE                    (1 << 1)
 167 #define RADEON_RESET_DMA                        (1 << 2)
 168 #define RADEON_RESET_CP                         (1 << 3)
 169 #define RADEON_RESET_GRBM                       (1 << 4)
 170 #define RADEON_RESET_DMA1                       (1 << 5)
 171 #define RADEON_RESET_RLC                        (1 << 6)
 172 #define RADEON_RESET_SEM                        (1 << 7)
 173 #define RADEON_RESET_IH                         (1 << 8)
 174 #define RADEON_RESET_VMC                        (1 << 9)
 175 #define RADEON_RESET_MC                         (1 << 10)
 176 #define RADEON_RESET_DISPLAY                    (1 << 11)
 177
 178 /* CG block flags */
 179 #define RADEON_CG_BLOCK_GFX                     (1 << 0)
 180 #define RADEON_CG_BLOCK_MC                      (1 << 1)
 181 #define RADEON_CG_BLOCK_SDMA                    (1 << 2)
 182 #define RADEON_CG_BLOCK_UVD                     (1 << 3)
 183 #define RADEON_CG_BLOCK_VCE                     (1 << 4)
 184 #define RADEON_CG_BLOCK_HDP                     (1 << 5)
 185 #define RADEON_CG_BLOCK_BIF                     (1 << 6)
 186
 187 /* CG flags */
 188 #define RADEON_CG_SUPPORT_GFX_MGCG              (1 << 0)
 189 #define RADEON_CG_SUPPORT_GFX_MGLS              (1 << 1)
 190 #define RADEON_CG_SUPPORT_GFX_CGCG              (1 << 2)
 191 #define RADEON_CG_SUPPORT_GFX_CGLS              (1 << 3)
 192 #define RADEON_CG_SUPPORT_GFX_CGTS              (1 << 4)
 193 #define RADEON_CG_SUPPORT_GFX_CGTS_LS           (1 << 5)
 194 #define RADEON_CG_SUPPORT_GFX_CP_LS             (1 << 6)
 195 #define RADEON_CG_SUPPORT_GFX_RLC_LS            (1 << 7)
 196 #define RADEON_CG_SUPPORT_MC_LS                 (1 << 8)
 197 #define RADEON_CG_SUPPORT_MC_MGCG               (1 << 9)
 198 #define RADEON_CG_SUPPORT_SDMA_LS               (1 << 10)
 199 #define RADEON_CG_SUPPORT_SDMA_MGCG             (1 << 11)
 200 #define RADEON_CG_SUPPORT_BIF_LS                (1 << 12)
 201 #define RADEON_CG_SUPPORT_UVD_MGCG              (1 << 13)
 202 #define RADEON_CG_SUPPORT_VCE_MGCG              (1 << 14)
 203 #define RADEON_CG_SUPPORT_HDP_LS                (1 << 15)
 204 #define RADEON_CG_SUPPORT_HDP_MGCG              (1 << 16)
 205
 206 /* PG flags */
 207 #define RADEON_PG_SUPPORT_GFX_PG                (1 << 0)
 208 #define RADEON_PG_SUPPORT_GFX_SMG               (1 << 1)
 209 #define RADEON_PG_SUPPORT_GFX_DMG               (1 << 2)
 210 #define RADEON_PG_SUPPORT_UVD                   (1 << 3)
 211 #define RADEON_PG_SUPPORT_VCE                   (1 << 4)
 212 #define RADEON_PG_SUPPORT_CP                    (1 << 5)
 213 #define RADEON_PG_SUPPORT_GDS                   (1 << 6)
 214 #define RADEON_PG_SUPPORT_RLC_SMU_HS            (1 << 7)
 215 #define RADEON_PG_SUPPORT_SDMA                  (1 << 8)
 216 #define RADEON_PG_SUPPORT_ACP                   (1 << 9)
 217 #define RADEON_PG_SUPPORT_SAMU                  (1 << 10)
 218
 219 /* max cursor sizes (in pixels) */
 220 #define CURSOR_WIDTH 64
 221 #define CURSOR_HEIGHT 64
 222
 223 #define CIK_CURSOR_WIDTH 128
 224 #define CIK_CURSOR_HEIGHT 128
 225
 226 /*
 227  * Errata workarounds.
 228  */
 229 enum radeon_pll_errata {
 230         CHIP_ERRATA_R300_CG             = 0x00000001,
 231         CHIP_ERRATA_PLL_DUMMYREADS      = 0x00000002,
 232         CHIP_ERRATA_PLL_DELAY           = 0x00000004
 233 };
 234
 235
 236 struct radeon_device;
 237
 238
 239 /*
 240  * BIOS.
 241  */
 242 bool radeon_get_bios(struct radeon_device *rdev);
 243
 244 /*
 245  * Dummy page
 246  */
 247 struct radeon_dummy_page {
 248         struct page     *page;
 249         dma_addr_t      addr;
 250 };
 251 int radeon_dummy_page_init(struct radeon_device *rdev);
 252 void radeon_dummy_page_fini(struct radeon_device *rdev);
 253
 254
 255 /*
 256  * Clocks
 257  */
 258 struct radeon_clock {
 259         struct radeon_pll p1pll;
 260         struct radeon_pll p2pll;
 261         struct radeon_pll dcpll;
 262         struct radeon_pll spll;
 263         struct radeon_pll mpll;
 264         /* 10 Khz units */
 265         uint32_t default_mclk;
 266         uint32_t default_sclk;
 267         uint32_t default_dispclk;
 268         uint32_t current_dispclk;
 269         uint32_t dp_extclk;
 270         uint32_t max_pixel_clock;
 271 };
 272
 273 /*
 274  * Power management
 275  */
 276 int radeon_pm_init(struct radeon_device *rdev);
 277 int radeon_pm_late_init(struct radeon_device *rdev);
 278 void radeon_pm_fini(struct radeon_device *rdev);
 279 void radeon_pm_compute_clocks(struct radeon_device *rdev);
 280 void radeon_pm_suspend(struct radeon_device *rdev);
 281 void radeon_pm_resume(struct radeon_device *rdev);
 282 void radeon_combios_get_power_modes(struct radeon_device *rdev);
 283 void radeon_atombios_get_power_modes(struct radeon_device *rdev);
 284 int radeon_atom_get_clock_dividers(struct radeon_device *rdev,
 285                                    u8 clock_type,
 286                                    u32 clock,
 287                                    bool strobe_mode,
 288                                    struct atom_clock_dividers *dividers);
 289 int radeon_atom_get_memory_pll_dividers(struct radeon_device *rdev,
 290                                         u32 clock,
 291                                         bool strobe_mode,
 292                                         struct atom_mpll_param *mpll_param);
 293 void radeon_atom_set_voltage(struct radeon_device *rdev, u16 voltage_level, u8 voltage_type);
 294 int radeon_atom_get_voltage_gpio_settings(struct radeon_device *rdev,
 295                                           u16 voltage_level, u8 voltage_type,
 296                                           u32 *gpio_value, u32 *gpio_mask);
 297 void radeon_atom_set_engine_dram_timings(struct radeon_device *rdev,
 298                                          u32 eng_clock, u32 mem_clock);
 299 int radeon_atom_get_voltage_step(struct radeon_device *rdev,
 300                                  u8 voltage_type, u16 *voltage_step);
 301 int radeon_atom_get_max_vddc(struct radeon_device *rdev, u8 voltage_type,
 302                              u16 voltage_id, u16 *voltage);
 303 int radeon_atom_get_leakage_vddc_based_on_leakage_idx(struct radeon_device *rdev,
 304                                                       u16 *voltage,
 305                                                       u16 leakage_idx);
 306 int radeon_atom_get_leakage_id_from_vbios(struct radeon_device *rdev,
 307                                           u16 *leakage_id);
 308 int radeon_atom_get_leakage_vddc_based_on_leakage_params(struct radeon_device *rdev,
 309                                                          u16 *vddc, u16 *vddci,
 310                                                          u16 virtual_voltage_id,
 311                                                          u16 vbios_voltage_id);
 312 int radeon_atom_get_voltage_evv(struct radeon_device *rdev,
 313                                 u16 virtual_voltage_id,
 314                                 u16 *voltage);
 315 int radeon_atom_round_to_true_voltage(struct radeon_device *rdev,
 316                                       u8 voltage_type,
 317                                       u16 nominal_voltage,
 318                                       u16 *true_voltage);
 319 int radeon_atom_get_min_voltage(struct radeon_device *rdev,
 320                                 u8 voltage_type, u16 *min_voltage);
 321 int radeon_atom_get_max_voltage(struct radeon_device *rdev,
 322                                 u8 voltage_type, u16 *max_voltage);
 323 int radeon_atom_get_voltage_table(struct radeon_device *rdev,
 324                                   u8 voltage_type, u8 voltage_mode,
 325                                   struct atom_voltage_table *voltage_table);
 326 bool radeon_atom_is_voltage_gpio(struct radeon_device *rdev,
 327                                  u8 voltage_type, u8 voltage_mode);
 328 int radeon_atom_get_svi2_info(struct radeon_device *rdev,
 329                               u8 voltage_type,
 330                               u8 *svd_gpio_id, u8 *svc_gpio_id);
 331 void radeon_atom_update_memory_dll(struct radeon_device *rdev,
 332                                    u32 mem_clock);
 333 void radeon_atom_set_ac_timing(struct radeon_device *rdev,
 334                                u32 mem_clock);
 335 int radeon_atom_init_mc_reg_table(struct radeon_device *rdev,
 336                                   u8 module_index,
 337                                   struct atom_mc_reg_table *reg_table);
 338 int radeon_atom_get_memory_info(struct radeon_device *rdev,
 339                                 u8 module_index, struct atom_memory_info *mem_info);
 340 int radeon_atom_get_mclk_range_table(struct radeon_device *rdev,
 341                                      bool gddr5, u8 module_index,
 342                                      struct atom_memory_clock_range_table *mclk_range_table);
 343 int radeon_atom_get_max_vddc(struct radeon_device *rdev, u8 voltage_type,
 344                              u16 voltage_id, u16 *voltage);
 345 void rs690_pm_info(struct radeon_device *rdev);
 346 extern void evergreen_tiling_fields(unsigned tiling_flags, unsigned *bankw,
 347                                     unsigned *bankh, unsigned *mtaspect,
 348                                     unsigned *tile_split);
 349
 350 /*
 351  * Fences.
 352  */
 353 struct radeon_fence_driver {
 354         struct radeon_device            *rdev;
 355         uint32_t                        scratch_reg;
 356         uint64_t                        gpu_addr;
 357         volatile uint32_t               *cpu_addr;
 358         /* sync_seq is protected by ring emission lock */
 359         uint64_t                        sync_seq[RADEON_NUM_RINGS];
 360         atomic64_t                      last_seq;
 361         bool                            initialized, delayed_irq;
 362         struct delayed_work             lockup_work;
 363 };
 364
 365 struct radeon_fence {
 366         struct fence base;
 367
 368         struct radeon_device            *rdev;
 369         uint64_t                        seq;
 370         /* RB, DMA, etc. */
 371         unsigned                        ring;
 372
 373         wait_queue_t                    fence_wake;
 374 };
 375
 376 int radeon_fence_driver_start_ring(struct radeon_device *rdev, int ring);
 377 int radeon_fence_driver_init(struct radeon_device *rdev);
 378 void radeon_fence_driver_fini(struct radeon_device *rdev);
 379 void radeon_fence_driver_force_completion(struct radeon_device *rdev, int ring);
 380 int radeon_fence_emit(struct radeon_device *rdev, struct radeon_fence **fence, int ring);
 381 void radeon_fence_process(struct radeon_device *rdev, int ring);
 382 bool radeon_fence_signaled(struct radeon_fence *fence);
 383 int radeon_fence_wait(struct radeon_fence *fence, bool interruptible);
 384 int radeon_fence_wait_next(struct radeon_device *rdev, int ring);
 385 int radeon_fence_wait_empty(struct radeon_device *rdev, int ring);
 386 int radeon_fence_wait_any(struct radeon_device *rdev,
 387                           struct radeon_fence **fences,
 388                           bool intr);
 389 struct radeon_fence *radeon_fence_ref(struct radeon_fence *fence);
 390 void radeon_fence_unref(struct radeon_fence **fence);
 391 unsigned radeon_fence_count_emitted(struct radeon_device *rdev, int ring);
 392 bool radeon_fence_need_sync(struct radeon_fence *fence, int ring);
 393 void radeon_fence_note_sync(struct radeon_fence *fence, int ring);
 394 static inline struct radeon_fence *radeon_fence_later(struct radeon_fence *a,
 395                                                       struct radeon_fence *b)
 396 {
 397         if (!a) {
 398                 return b;
 399         }
 400
 401         if (!b) {
 402                 return a;
 403         }
 404
 405         BUG_ON(a->ring != b->ring);
 406
 407         if (a->seq > b->seq) {
 408                 return a;
 409         } else {
 410                 return b;
 411         }
 412 }
 413
 414 static inline bool radeon_fence_is_earlier(struct radeon_fence *a,
 415                                            struct radeon_fence *b)
 416 {
 417         if (!a) {
 418                 return false;
 419         }
 420
 421         if (!b) {
 422                 return true;
 423         }
 424
 425         BUG_ON(a->ring != b->ring);
 426
 427         return a->seq < b->seq;
 428 }
 429
 430 /*
 431  * Tiling registers
 432  */
 433 struct radeon_surface_reg {
 434         struct radeon_bo *bo;
 435 };
 436
 437 #define RADEON_GEM_MAX_SURFACES 8
 438
 439 /*
 440  * TTM.
 441  */
 442 struct radeon_mman {
 443         struct ttm_bo_global_ref        bo_global_ref;
 444         struct drm_global_reference     mem_global_ref;
 445         struct ttm_bo_device            bdev;
 446         bool                            mem_global_referenced;
 447         bool                            initialized;
 448
 449 #if defined(CONFIG_DEBUG_FS)
 450         struct dentry                   *vram;
 451         struct dentry                   *gtt;
 452 #endif
 453 };
 454
 455 /* bo virtual address in a specific vm */
 456 struct radeon_bo_va {
 457         /* protected by bo being reserved */
 458         struct list_head                bo_list;
 459         uint32_t                        flags;
 460         uint64_t                        addr;
 461         unsigned                        ref_count;
 462
 463         /* protected by vm mutex */
 464         struct interval_tree_node       it;
 465         struct list_head                vm_status;
 466
 467         /* constant after initialization */
 468         struct radeon_vm                *vm;
 469         struct radeon_bo                *bo;
 470 };
 471
 472 struct radeon_bo {
 473         /* Protected by gem.mutex */
 474         struct list_head                list;
 475         /* Protected by tbo.reserved */
 476         u32                             initial_domain;
 477         struct ttm_place                placements[4];
 478         struct ttm_placement            placement;
 479         struct ttm_buffer_object        tbo;
 480         struct ttm_bo_kmap_obj          kmap;
 481         u32                             flags;
 482         unsigned                        pin_count;
 483         void                            *kptr;
 484         u32                             tiling_flags;
 485         u32                             pitch;
 486         int                             surface_reg;
 487         /* list of all virtual address to which this bo
 488          * is associated to
 489          */
 490         struct list_head                va;
 491         /* Constant after initialization */
 492         struct radeon_device            *rdev;
 493         struct drm_gem_object           gem_base;
 494
 495         struct ttm_bo_kmap_obj          dma_buf_vmap;
 496         pid_t                           pid;
 497
 498         struct radeon_mn                *mn;
 499         struct interval_tree_node       mn_it;
 500 };
 501 #define gem_to_radeon_bo(gobj) container_of((gobj), struct radeon_bo, gem_base)
 502
 503 int radeon_gem_debugfs_init(struct radeon_device *rdev);
 504
 505 /* sub-allocation manager, it has to be protected by another lock.
 506  * By conception this is an helper for other part of the driver
 507  * like the indirect buffer or semaphore, which both have their
 508  * locking.
 509  *
 510  * Principe is simple, we keep a list of sub allocation in offset
 511  * order (first entry has offset == 0, last entry has the highest
 512  * offset).
 513  *
 514  * When allocating new object we first check if there is room at
 515  * the end total_size - (last_object_offset + last_object_size) >=
 516  * alloc_size. If so we allocate new object there.
 517  *
 518  * When there is not enough room at the end, we start waiting for
 519  * each sub object until we reach object_offset+object_size >=
 520  * alloc_size, this object then become the sub object we return.
 521  *
 522  * Alignment can't be bigger than page size.
 523  *
 524  * Hole are not considered for allocation to keep things simple.
 525  * Assumption is that there won't be hole (all object on same
 526  * alignment).
 527  */
 528 struct radeon_sa_manager {
 529         wait_queue_head_t       wq;
 530         struct radeon_bo        *bo;
 531         struct list_head        *hole;
 532         struct list_head        flist[RADEON_NUM_RINGS];
 533         struct list_head        olist;
 534         unsigned                size;
 535         uint64_t                gpu_addr;
 536         void                    *cpu_ptr;
 537         uint32_t                domain;
 538         uint32_t                align;
 539 };
 540
 541 struct radeon_sa_bo;
 542
 543 /* sub-allocation buffer */
 544 struct radeon_sa_bo {
 545         struct list_head                olist;
 546         struct list_head                flist;
 547         struct radeon_sa_manager        *manager;
 548         unsigned                        soffset;
 549         unsigned                        eoffset;
 550         struct radeon_fence             *fence;
 551 };
 552
 553 /*
 554  * GEM objects.
 555  */
 556 struct radeon_gem {
 557         struct mutex            mutex;
 558         struct list_head        objects;
 559 };
 560
 561 int radeon_gem_init(struct radeon_device *rdev);
 562 void radeon_gem_fini(struct radeon_device *rdev);
 563 int radeon_gem_object_create(struct radeon_device *rdev, unsigned long size,
 564                                 int alignment, int initial_domain,
 565                                 u32 flags, bool kernel,
 566                                 struct drm_gem_object **obj);
 567
 568 int radeon_mode_dumb_create(struct drm_file *file_priv,
 569                             struct drm_device *dev,
 570                             struct drm_mode_create_dumb *args);
 571 int radeon_mode_dumb_mmap(struct drm_file *filp,
 572                           struct drm_device *dev,
 573                           uint32_t handle, uint64_t *offset_p);
 574
 575 /*
 576  * Semaphores.
 577  */
 578 struct radeon_semaphore {
 579         struct radeon_sa_bo             *sa_bo;
 580         signed                          waiters;
 581         uint64_t                        gpu_addr;
 582         struct radeon_fence             *sync_to[RADEON_NUM_RINGS];
 583 };
 584
 585 int radeon_semaphore_create(struct radeon_device *rdev,
 586                             struct radeon_semaphore **semaphore);
 587 bool radeon_semaphore_emit_signal(struct radeon_device *rdev, int ring,
 588                                   struct radeon_semaphore *semaphore);
 589 bool radeon_semaphore_emit_wait(struct radeon_device *rdev, int ring,
 590                                 struct radeon_semaphore *semaphore);
 591 void radeon_semaphore_sync_fence(struct radeon_semaphore *semaphore,
 592                                  struct radeon_fence *fence);
 593 int radeon_semaphore_sync_resv(struct radeon_device *rdev,
 594                                struct radeon_semaphore *semaphore,
 595                                struct reservation_object *resv,
 596                                bool shared);
 597 int radeon_semaphore_sync_rings(struct radeon_device *rdev,
 598                                 struct radeon_semaphore *semaphore,
 599                                 int waiting_ring);
 600 void radeon_semaphore_free(struct radeon_device *rdev,
 601                            struct radeon_semaphore **semaphore,
 602                            struct radeon_fence *fence);
 603
 604 /*
 605  * GART structures, functions & helpers
 606  */
 607 struct radeon_mc;
 608
 609 #define RADEON_GPU_PAGE_SIZE 4096
 610 #define RADEON_GPU_PAGE_MASK (RADEON_GPU_PAGE_SIZE - 1)
 611 #define RADEON_GPU_PAGE_SHIFT 12
 612 #define RADEON_GPU_PAGE_ALIGN(a) (((a) + RADEON_GPU_PAGE_MASK) & ~RADEON_GPU_PAGE_MASK)
 613
 614 #define RADEON_GART_PAGE_DUMMY  0
 615 #define RADEON_GART_PAGE_VALID  (1 << 0)
 616 #define RADEON_GART_PAGE_READ   (1 << 1)
 617 #define RADEON_GART_PAGE_WRITE  (1 << 2)
 618 #define RADEON_GART_PAGE_SNOOP  (1 << 3)
 619
 620 struct radeon_gart {
 621         dma_addr_t                      table_addr;
 622         struct radeon_bo                *robj;
 623         void                            *ptr;
 624         unsigned                        num_gpu_pages;
 625         unsigned                        num_cpu_pages;
 626         unsigned                        table_size;
 627         struct page                     **pages;
 628         dma_addr_t                      *pages_addr;
 629         bool                            ready;
 630 };
 631
 632 int radeon_gart_table_ram_alloc(struct radeon_device *rdev);
 633 void radeon_gart_table_ram_free(struct radeon_device *rdev);
 634 int radeon_gart_table_vram_alloc(struct radeon_device *rdev);
 635 void radeon_gart_table_vram_free(struct radeon_device *rdev);
 636 int radeon_gart_table_vram_pin(struct radeon_device *rdev);
 637 void radeon_gart_table_vram_unpin(struct radeon_device *rdev);
 638 int radeon_gart_init(struct radeon_device *rdev);
 639 void radeon_gart_fini(struct radeon_device *rdev);
 640 void radeon_gart_unbind(struct radeon_device *rdev, unsigned offset,
 641                         int pages);
 642 int radeon_gart_bind(struct radeon_device *rdev, unsigned offset,
 643                      int pages, struct page **pagelist,
 644                      dma_addr_t *dma_addr, uint32_t flags);
 645
 646
 647 /*
 648  * GPU MC structures, functions & helpers
 649  */
 650 struct radeon_mc {
 651         resource_size_t         aper_size;
 652         resource_size_t         aper_base;
 653         resource_size_t         agp_base;
 654         /* for some chips with <= 32MB we need to lie
 655          * about vram size near mc fb location */
 656         u64                     mc_vram_size;
 657         u64                     visible_vram_size;
 658         u64                     gtt_size;
 659         u64                     gtt_start;
 660         u64                     gtt_end;
 661         u64                     vram_start;
 662         u64                     vram_end;
 663         unsigned                vram_width;
 664         u64                     real_vram_size;
 665         int                     vram_mtrr;
 666         bool                    vram_is_ddr;
 667         bool                    igp_sideport_enabled;
 668         u64                     gtt_base_align;
 669         u64                     mc_mask;
 670 };
 671
 672 bool radeon_combios_sideport_present(struct radeon_device *rdev);
 673 bool radeon_atombios_sideport_present(struct radeon_device *rdev);
 674
 675 /*
 676  * GPU scratch registers structures, functions & helpers
 677  */
 678 struct radeon_scratch {
 679         unsigned                num_reg;
 680         uint32_t                reg_base;
 681         bool                    free[32];
 682         uint32_t                reg[32];
 683 };
 684
 685 int radeon_scratch_get(struct radeon_device *rdev, uint32_t *reg);
 686 void radeon_scratch_free(struct radeon_device *rdev, uint32_t reg);
 687
 688 /*
 689  * GPU doorbell structures, functions & helpers
 690  */
 691 #define RADEON_MAX_DOORBELLS 1024       /* Reserve at most 1024 doorbell slots for radeon-owned rings. */
 692
 693 struct radeon_doorbell {
 694         /* doorbell mmio */
 695         resource_size_t         base;
 696         resource_size_t         size;
 697         u32 __iomem             *ptr;
 698         u32                     num_doorbells;  /* Number of doorbells actually reserved for radeon. */
 699         unsigned long           used[DIV_ROUND_UP(RADEON_MAX_DOORBELLS, BITS_PER_LONG)];
 700 };
 701
 702 int radeon_doorbell_get(struct radeon_device *rdev, u32 *page);
 703 void radeon_doorbell_free(struct radeon_device *rdev, u32 doorbell);
 704 void radeon_doorbell_get_kfd_info(struct radeon_device *rdev,
 705                                   phys_addr_t *aperture_base,
 706                                   size_t *aperture_size,
 707                                   size_t *start_offset);
 708
 709 /*
 710  * IRQS.
 711  */
 712
 713 struct radeon_flip_work {
 714         struct work_struct              flip_work;
 715         struct work_struct              unpin_work;
 716         struct radeon_device            *rdev;
 717         int                             crtc_id;
 718         uint64_t                        base;
 719         struct drm_pending_vblank_event *event;
 720         struct radeon_bo                *old_rbo;
 721         struct fence                    *fence;
 722 };
 723
 724 struct r500_irq_stat_regs {
 725         u32 disp_int;
 726         u32 hdmi0_status;
 727 };
 728
 729 struct r600_irq_stat_regs {
 730         u32 disp_int;
 731         u32 disp_int_cont;
 732         u32 disp_int_cont2;
 733         u32 d1grph_int;
 734         u32 d2grph_int;
 735         u32 hdmi0_status;
 736         u32 hdmi1_status;
 737 };
 738
 739 struct evergreen_irq_stat_regs {
 740         u32 disp_int;
 741         u32 disp_int_cont;
 742         u32 disp_int_cont2;
 743         u32 disp_int_cont3;
 744         u32 disp_int_cont4;
 745         u32 disp_int_cont5;
 746         u32 d1grph_int;
 747         u32 d2grph_int;
 748         u32 d3grph_int;
 749         u32 d4grph_int;
 750         u32 d5grph_int;
 751         u32 d6grph_int;
 752         u32 afmt_status1;
 753         u32 afmt_status2;
 754         u32 afmt_status3;
 755         u32 afmt_status4;
 756         u32 afmt_status5;
 757         u32 afmt_status6;
 758 };
 759
 760 struct cik_irq_stat_regs {
 761         u32 disp_int;
 762         u32 disp_int_cont;
 763         u32 disp_int_cont2;
 764         u32 disp_int_cont3;
 765         u32 disp_int_cont4;
 766         u32 disp_int_cont5;
 767         u32 disp_int_cont6;
 768         u32 d1grph_int;
 769         u32 d2grph_int;
 770         u32 d3grph_int;
 771         u32 d4grph_int;
 772         u32 d5grph_int;
 773         u32 d6grph_int;
 774 };
 775
 776 union radeon_irq_stat_regs {
 777         struct r500_irq_stat_regs r500;
 778         struct r600_irq_stat_regs r600;
 779         struct evergreen_irq_stat_regs evergreen;
 780         struct cik_irq_stat_regs cik;
 781 };
 782
 783 struct radeon_irq {
 784         bool                            installed;
 785         spinlock_t                      lock;
 786         atomic_t                        ring_int[RADEON_NUM_RINGS];
 787         bool                            crtc_vblank_int[RADEON_MAX_CRTCS];
 788         atomic_t                        pflip[RADEON_MAX_CRTCS];
 789         wait_queue_head_t               vblank_queue;
 790         bool                            hpd[RADEON_MAX_HPD_PINS];
 791         bool                            afmt[RADEON_MAX_AFMT_BLOCKS];
 792         union radeon_irq_stat_regs      stat_regs;
 793         bool                            dpm_thermal;
 794 };
 795
 796 int radeon_irq_kms_init(struct radeon_device *rdev);
 797 void radeon_irq_kms_fini(struct radeon_device *rdev);
 798 void radeon_irq_kms_sw_irq_get(struct radeon_device *rdev, int ring);
 799 bool radeon_irq_kms_sw_irq_get_delayed(struct radeon_device *rdev, int ring);
 800 void radeon_irq_kms_sw_irq_put(struct radeon_device *rdev, int ring);
 801 void radeon_irq_kms_pflip_irq_get(struct radeon_device *rdev, int crtc);
 802 void radeon_irq_kms_pflip_irq_put(struct radeon_device *rdev, int crtc);
 803 void radeon_irq_kms_enable_afmt(struct radeon_device *rdev, int block);
 804 void radeon_irq_kms_disable_afmt(struct radeon_device *rdev, int block);
 805 void radeon_irq_kms_enable_hpd(struct radeon_device *rdev, unsigned hpd_mask);
 806 void radeon_irq_kms_disable_hpd(struct radeon_device *rdev, unsigned hpd_mask);
 807
 808 /*
 809  * CP & rings.
 810  */
 811
 812 struct radeon_ib {
 813         struct radeon_sa_bo             *sa_bo;
 814         uint32_t                        length_dw;
 815         uint64_t                        gpu_addr;
 816         uint32_t                        *ptr;
 817         int                             ring;
 818         struct radeon_fence             *fence;
 819         struct radeon_vm                *vm;
 820         bool                            is_const_ib;
 821         struct radeon_semaphore         *semaphore;
 822 };
 823
 824 struct radeon_ring {
 825         struct radeon_bo        *ring_obj;
 826         volatile uint32_t       *ring;
 827         unsigned                rptr_offs;
 828         unsigned                rptr_save_reg;
 829         u64                     next_rptr_gpu_addr;
 830         volatile u32            *next_rptr_cpu_addr;
 831         unsigned                wptr;
 832         unsigned                wptr_old;
 833         unsigned                ring_size;
 834         unsigned                ring_free_dw;
 835         int                     count_dw;
 836         atomic_t                last_rptr;
 837         atomic64_t              last_activity;
 838         uint64_t                gpu_addr;
 839         uint32_t                align_mask;
 840         uint32_t                ptr_mask;
 841         bool                    ready;
 842         u32                     nop;
 843         u32                     idx;
 844         u64                     last_semaphore_signal_addr;
 845         u64                     last_semaphore_wait_addr;
 846         /* for CIK queues */
 847         u32 me;
 848         u32 pipe;
 849         u32 queue;
 850         struct radeon_bo        *mqd_obj;
 851         u32 doorbell_index;
 852         unsigned                wptr_offs;
 853 };
 854
 855 struct radeon_mec {
 856         struct radeon_bo        *hpd_eop_obj;
 857         u64                     hpd_eop_gpu_addr;
 858         u32 num_pipe;
 859         u32 num_mec;
 860         u32 num_queue;
 861 };
 862
 863 /*
 864  * VM
 865  */
 866
 867 /* maximum number of VMIDs */
 868 #define RADEON_NUM_VM   16
 869
 870 /* number of entries in page table */
 871 #define RADEON_VM_PTE_COUNT (1 << radeon_vm_block_size)
 872
 873 /* PTBs (Page Table Blocks) need to be aligned to 32K */
 874 #define RADEON_VM_PTB_ALIGN_SIZE   32768
 875 #define RADEON_VM_PTB_ALIGN_MASK (RADEON_VM_PTB_ALIGN_SIZE - 1)
 876 #define RADEON_VM_PTB_ALIGN(a) (((a) + RADEON_VM_PTB_ALIGN_MASK) & ~RADEON_VM_PTB_ALIGN_MASK)
 877
 878 #define R600_PTE_VALID          (1 << 0)
 879 #define R600_PTE_SYSTEM         (1 << 1)
 880 #define R600_PTE_SNOOPED        (1 << 2)
 881 #define R600_PTE_READABLE       (1 << 5)
 882 #define R600_PTE_WRITEABLE      (1 << 6)
 883
 884 /* PTE (Page Table Entry) fragment field for different page sizes */
 885 #define R600_PTE_FRAG_4KB       (0 << 7)
 886 #define R600_PTE_FRAG_64KB      (4 << 7)
 887 #define R600_PTE_FRAG_256KB     (6 << 7)
 888
 889 /* flags needed to be set so we can copy directly from the GART table */
 890 #define R600_PTE_GART_MASK      ( R600_PTE_READABLE | R600_PTE_WRITEABLE | \
 891                                   R600_PTE_SYSTEM | R600_PTE_VALID )
 892
 893 struct radeon_vm_pt {
 894         struct radeon_bo                *bo;
 895         uint64_t                        addr;
 896 };
 897
 898 struct radeon_vm {
 899         struct rb_root                  va;
 900         unsigned                        id;
 901
 902         /* BOs moved, but not yet updated in the PT */
 903         struct list_head                invalidated;
 904
 905         /* BOs freed, but not yet updated in the PT */
 906         struct list_head                freed;
 907
 908         /* contains the page directory */
 909         struct radeon_bo                *page_directory;
 910         uint64_t                        pd_gpu_addr;
 911         unsigned                        max_pde_used;
 912
 913         /* array of page tables, one for each page directory entry */
 914         struct radeon_vm_pt             *page_tables;
 915
 916         struct radeon_bo_va             *ib_bo_va;
 917
 918         struct mutex                    mutex;
 919         /* last fence for cs using this vm */
 920         struct radeon_fence             *fence;
 921         /* last flush or NULL if we still need to flush */
 922         struct radeon_fence             *last_flush;
 923         /* last use of vmid */
 924         struct radeon_fence             *last_id_use;
 925 };
 926
 927 struct radeon_vm_manager {
 928         struct radeon_fence             *active[RADEON_NUM_VM];
 929         uint32_t                        max_pfn;
 930         /* number of VMIDs */
 931         unsigned                        nvm;
 932         /* vram base address for page table entry  */
 933         u64                             vram_base_offset;
 934         /* is vm enabled? */
 935         bool                            enabled;
 936         /* for hw to save the PD addr on suspend/resume */
 937         uint32_t                        saved_table_addr[RADEON_NUM_VM];
 938 };
 939
 940 /*
 941  * file private structure
 942  */
 943 struct radeon_fpriv {
 944         struct radeon_vm                vm;
 945 };
 946
 947 /*
 948  * R6xx+ IH ring
 949  */
 950 struct r600_ih {
 951         struct radeon_bo        *ring_obj;
 952         volatile uint32_t       *ring;
 953         unsigned                rptr;
 954         unsigned                ring_size;
 955         uint64_t                gpu_addr;
 956         uint32_t                ptr_mask;
 957         atomic_t                lock;
 958         bool                    enabled;
 959 };
 960
 961 /*
 962  * RLC stuff
 963  */
 964 #include "clearstate_defs.h"
 965
 966 struct radeon_rlc {
 967         /* for power gating */
 968         struct radeon_bo        *save_restore_obj;
 969         uint64_t                save_restore_gpu_addr;
 970         volatile uint32_t       *sr_ptr;
 971         const u32               *reg_list;
 972         u32                     reg_list_size;
 973         /* for clear state */
 974         struct radeon_bo        *clear_state_obj;
 975         uint64_t                clear_state_gpu_addr;
 976         volatile uint32_t       *cs_ptr;
 977         const struct cs_section_def   *cs_data;
 978         u32                     clear_state_size;
 979         /* for cp tables */
 980         struct radeon_bo        *cp_table_obj;
 981         uint64_t                cp_table_gpu_addr;
 982         volatile uint32_t       *cp_table_ptr;
 983         u32                     cp_table_size;
 984 };
 985
 986 int radeon_ib_get(struct radeon_device *rdev, int ring,
 987                   struct radeon_ib *ib, struct radeon_vm *vm,
 988                   unsigned size);
 989 void radeon_ib_free(struct radeon_device *rdev, struct radeon_ib *ib);
 990 int radeon_ib_schedule(struct radeon_device *rdev, struct radeon_ib *ib,
 991                        struct radeon_ib *const_ib, bool hdp_flush);
 992 int radeon_ib_pool_init(struct radeon_device *rdev);
 993 void radeon_ib_pool_fini(struct radeon_device *rdev);
 994 int radeon_ib_ring_tests(struct radeon_device *rdev);
 995 /* Ring access between begin & end cannot sleep */
 996 bool radeon_ring_supports_scratch_reg(struct radeon_device *rdev,
 997                                       struct radeon_ring *ring);
 998 void radeon_ring_free_size(struct radeon_device *rdev, struct radeon_ring *cp);
 999 int radeon_ring_alloc(struct radeon_device *rdev, struct radeon_ring *cp, unsigned ndw);
1000 int radeon_ring_lock(struct radeon_device *rdev, struct radeon_ring *cp, unsigned ndw);
1001 void radeon_ring_commit(struct radeon_device *rdev, struct radeon_ring *cp,
1002                         bool hdp_flush);
1003 void radeon_ring_unlock_commit(struct radeon_device *rdev, struct radeon_ring *cp,
1004                                bool hdp_flush);
1005 void radeon_ring_undo(struct radeon_ring *ring);
1006 void radeon_ring_unlock_undo(struct radeon_device *rdev, struct radeon_ring *cp);
1007 int radeon_ring_test(struct radeon_device *rdev, struct radeon_ring *cp);
1008 void radeon_ring_lockup_update(struct radeon_device *rdev,
1009                                struct radeon_ring *ring);
1010 bool radeon_ring_test_lockup(struct radeon_device *rdev, struct radeon_ring *ring);
1011 unsigned radeon_ring_backup(struct radeon_device *rdev, struct radeon_ring *ring,
1012                             uint32_t **data);
1013 int radeon_ring_restore(struct radeon_device *rdev, struct radeon_ring *ring,
1014                         unsigned size, uint32_t *data);
1015 int radeon_ring_init(struct radeon_device *rdev, struct radeon_ring *cp, unsigned ring_size,
1016                      unsigned rptr_offs, u32 nop);
1017 void radeon_ring_fini(struct radeon_device *rdev, struct radeon_ring *cp);
1018
1019
1020 /* r600 async dma */
1021 void r600_dma_stop(struct radeon_device *rdev);
1022 int r600_dma_resume(struct radeon_device *rdev);
1023 void r600_dma_fini(struct radeon_device *rdev);
1024
1025 void cayman_dma_stop(struct radeon_device *rdev);
1026 int cayman_dma_resume(struct radeon_device *rdev);
1027 void cayman_dma_fini(struct radeon_device *rdev);
1028
1029 /*
1030  * CS.
1031  */
1032 struct radeon_cs_reloc {
1033         struct drm_gem_object           *gobj;
1034         struct radeon_bo                *robj;
1035         struct ttm_validate_buffer      tv;
1036         uint64_t                        gpu_offset;
1037         unsigned                        prefered_domains;
1038         unsigned                        allowed_domains;
1039         uint32_t                        tiling_flags;
1040         uint32_t                        handle;
1041 };
1042
1043 struct radeon_cs_chunk {
1044         uint32_t                chunk_id;
1045         uint32_t                length_dw;
1046         uint32_t                *kdata;
1047         void __user             *user_ptr;
1048 };
1049
1050 struct radeon_cs_parser {
1051         struct device           *dev;
1052         struct radeon_device    *rdev;
1053         struct drm_file         *filp;
1054         /* chunks */
1055         unsigned                nchunks;
1056         struct radeon_cs_chunk  *chunks;
1057         uint64_t                *chunks_array;
1058         /* IB */
1059         unsigned                idx;
1060         /* relocations */
1061         unsigned                nrelocs;
1062         struct radeon_cs_reloc  *relocs;
1063         struct radeon_cs_reloc  **relocs_ptr;
1064         struct radeon_cs_reloc  *vm_bos;
1065         struct list_head        validated;
1066         unsigned                dma_reloc_idx;
1067         /* indices of various chunks */
1068         int                     chunk_ib_idx;
1069         int                     chunk_relocs_idx;
1070         int                     chunk_flags_idx;
1071         int                     chunk_const_ib_idx;
1072         struct radeon_ib        ib;
1073         struct radeon_ib        const_ib;
1074         void                    *track;
1075         unsigned                family;
1076         int                     parser_error;
1077         u32                     cs_flags;
1078         u32                     ring;
1079         s32                     priority;
1080         struct ww_acquire_ctx   ticket;
1081 };
1082
1083 static inline u32 radeon_get_ib_value(struct radeon_cs_parser *p, int idx)
1084 {
1085         struct radeon_cs_chunk *ibc = &p->chunks[p->chunk_ib_idx];
1086
1087         if (ibc->kdata)
1088                 return ibc->kdata[idx];
1089         return p->ib.ptr[idx];
1090 }
1091
1092
1093 struct radeon_cs_packet {
1094         unsigned        idx;
1095         unsigned        type;
1096         unsigned        reg;
1097         unsigned        opcode;
1098         int             count;
1099         unsigned        one_reg_wr;
1100 };
1101
1102 typedef int (*radeon_packet0_check_t)(struct radeon_cs_parser *p,
1103                                       struct radeon_cs_packet *pkt,
1104                                       unsigned idx, unsigned reg);
1105 typedef int (*radeon_packet3_check_t)(struct radeon_cs_parser *p,
1106                                       struct radeon_cs_packet *pkt);
1107
1108
1109 /*
1110  * AGP
1111  */
1112 int radeon_agp_init(struct radeon_device *rdev);
1113 void radeon_agp_resume(struct radeon_device *rdev);
1114 void radeon_agp_suspend(struct radeon_device *rdev);
1115 void radeon_agp_fini(struct radeon_device *rdev);
1116
1117
1118 /*
1119  * Writeback
1120  */
1121 struct radeon_wb {
1122         struct radeon_bo        *wb_obj;
1123         volatile uint32_t       *wb;
1124         uint64_t                gpu_addr;
1125         bool                    enabled;
1126         bool                    use_event;
1127 };
1128
1129 #define RADEON_WB_SCRATCH_OFFSET 0
1130 #define RADEON_WB_RING0_NEXT_RPTR 256
1131 #define RADEON_WB_CP_RPTR_OFFSET 1024
1132 #define RADEON_WB_CP1_RPTR_OFFSET 1280
1133 #define RADEON_WB_CP2_RPTR_OFFSET 1536
1134 #define R600_WB_DMA_RPTR_OFFSET   1792
1135 #define R600_WB_IH_WPTR_OFFSET   2048
1136 #define CAYMAN_WB_DMA1_RPTR_OFFSET   2304
1137 #define R600_WB_EVENT_OFFSET     3072
1138 #define CIK_WB_CP1_WPTR_OFFSET     3328
1139 #define CIK_WB_CP2_WPTR_OFFSET     3584
1140 #define R600_WB_DMA_RING_TEST_OFFSET 3588
1141 #define CAYMAN_WB_DMA1_RING_TEST_OFFSET 3592
1142
1143 /**
1144  * struct radeon_pm - power management datas
1145  * @max_bandwidth:      maximum bandwidth the gpu has (MByte/s)
1146  * @igp_sideport_mclk:  sideport memory clock Mhz (rs690,rs740,rs780,rs880)
1147  * @igp_system_mclk:    system clock Mhz (rs690,rs740,rs780,rs880)
1148  * @igp_ht_link_clk:    ht link clock Mhz (rs690,rs740,rs780,rs880)
1149  * @igp_ht_link_width:  ht link width in bits (rs690,rs740,rs780,rs880)
1150  * @k8_bandwidth:       k8 bandwidth the gpu has (MByte/s) (IGP)
1151  * @sideport_bandwidth: sideport bandwidth the gpu has (MByte/s) (IGP)
1152  * @ht_bandwidth:       ht bandwidth the gpu has (MByte/s) (IGP)
1153  * @core_bandwidth:     core GPU bandwidth the gpu has (MByte/s) (IGP)
1154  * @sclk:               GPU clock Mhz (core bandwidth depends of this clock)
1155  * @needed_bandwidth:   current bandwidth needs
1156  *
1157  * It keeps track of various data needed to take powermanagement decision.
1158  * Bandwidth need is used to determine minimun clock of the GPU and memory.
1159  * Equation between gpu/memory clock and available bandwidth is hw dependent
1160  * (type of memory, bus size, efficiency, ...)
1161  */
1162
1163 enum radeon_pm_method {
1164         PM_METHOD_PROFILE,
1165         PM_METHOD_DYNPM,
1166         PM_METHOD_DPM,
1167 };
1168
1169 enum radeon_dynpm_state {
1170         DYNPM_STATE_DISABLED,
1171         DYNPM_STATE_MINIMUM,
1172         DYNPM_STATE_PAUSED,
1173         DYNPM_STATE_ACTIVE,
1174         DYNPM_STATE_SUSPENDED,
1175 };
1176 enum radeon_dynpm_action {
1177         DYNPM_ACTION_NONE,
1178         DYNPM_ACTION_MINIMUM,
1179         DYNPM_ACTION_DOWNCLOCK,
1180         DYNPM_ACTION_UPCLOCK,
1181         DYNPM_ACTION_DEFAULT
1182 };
1183
1184 enum radeon_voltage_type {
1185         VOLTAGE_NONE = 0,
1186         VOLTAGE_GPIO,
1187         VOLTAGE_VDDC,
1188         VOLTAGE_SW
1189 };
1190
1191 enum radeon_pm_state_type {
1192         /* not used for dpm */
1193         POWER_STATE_TYPE_DEFAULT,
1194         POWER_STATE_TYPE_POWERSAVE,
1195         /* user selectable states */
1196         POWER_STATE_TYPE_BATTERY,
1197         POWER_STATE_TYPE_BALANCED,
1198         POWER_STATE_TYPE_PERFORMANCE,
1199         /* internal states */
1200         POWER_STATE_TYPE_INTERNAL_UVD,
1201         POWER_STATE_TYPE_INTERNAL_UVD_SD,
1202         POWER_STATE_TYPE_INTERNAL_UVD_HD,
1203         POWER_STATE_TYPE_INTERNAL_UVD_HD2,
1204         POWER_STATE_TYPE_INTERNAL_UVD_MVC,
1205         POWER_STATE_TYPE_INTERNAL_BOOT,
1206         POWER_STATE_TYPE_INTERNAL_THERMAL,
1207         POWER_STATE_TYPE_INTERNAL_ACPI,
1208         POWER_STATE_TYPE_INTERNAL_ULV,
1209         POWER_STATE_TYPE_INTERNAL_3DPERF,
1210 };
1211
1212 enum radeon_pm_profile_type {
1213         PM_PROFILE_DEFAULT,
1214         PM_PROFILE_AUTO,
1215         PM_PROFILE_LOW,
1216         PM_PROFILE_MID,
1217         PM_PROFILE_HIGH,
1218 };
1219
1220 #define PM_PROFILE_DEFAULT_IDX 0
1221 #define PM_PROFILE_LOW_SH_IDX  1
1222 #define PM_PROFILE_MID_SH_IDX  2
1223 #define PM_PROFILE_HIGH_SH_IDX 3
1224 #define PM_PROFILE_LOW_MH_IDX  4
1225 #define PM_PROFILE_MID_MH_IDX  5
1226 #define PM_PROFILE_HIGH_MH_IDX 6
1227 #define PM_PROFILE_MAX         7
1228
1229 struct radeon_pm_profile {
1230         int dpms_off_ps_idx;
1231         int dpms_on_ps_idx;
1232         int dpms_off_cm_idx;
1233         int dpms_on_cm_idx;
1234 };
1235
1236 enum radeon_int_thermal_type {
1237         THERMAL_TYPE_NONE,
1238         THERMAL_TYPE_EXTERNAL,
1239         THERMAL_TYPE_EXTERNAL_GPIO,
1240         THERMAL_TYPE_RV6XX,
1241         THERMAL_TYPE_RV770,
1242         THERMAL_TYPE_ADT7473_WITH_INTERNAL,
1243         THERMAL_TYPE_EVERGREEN,
1244         THERMAL_TYPE_SUMO,
1245         THERMAL_TYPE_NI,
1246         THERMAL_TYPE_SI,
1247         THERMAL_TYPE_EMC2103_WITH_INTERNAL,
1248         THERMAL_TYPE_CI,
1249         THERMAL_TYPE_KV,
1250 };
1251
1252 struct radeon_voltage {
1253         enum radeon_voltage_type type;
1254         /* gpio voltage */
1255         struct radeon_gpio_rec gpio;
1256         u32 delay; /* delay in usec from voltage drop to sclk change */
1257         bool active_high; /* voltage drop is active when bit is high */
1258         /* VDDC voltage */
1259         u8 vddc_id; /* index into vddc voltage table */
1260         u8 vddci_id; /* index into vddci voltage table */
1261         bool vddci_enabled;
1262         /* r6xx+ sw */
1263         u16 voltage;
1264         /* evergreen+ vddci */
1265         u16 vddci;
1266 };
1267
1268 /* clock mode flags */
1269 #define RADEON_PM_MODE_NO_DISPLAY          (1 << 0)
1270
1271 struct radeon_pm_clock_info {
1272         /* memory clock */
1273         u32 mclk;
1274         /* engine clock */
1275         u32 sclk;
1276         /* voltage info */
1277         struct radeon_voltage voltage;
1278         /* standardized clock flags */
1279         u32 flags;
1280 };
1281
1282 /* state flags */
1283 #define RADEON_PM_STATE_SINGLE_DISPLAY_ONLY (1 << 0)
1284
1285 struct radeon_power_state {
1286         enum radeon_pm_state_type type;
1287         struct radeon_pm_clock_info *clock_info;
1288         /* number of valid clock modes in this power state */
1289         int num_clock_modes;
1290         struct radeon_pm_clock_info *default_clock_mode;
1291         /* standardized state flags */
1292         u32 flags;
1293         u32 misc; /* vbios specific flags */
1294         u32 misc2; /* vbios specific flags */
1295         int pcie_lanes; /* pcie lanes */
1296 };
1297
1298 /*
1299  * Some modes are overclocked by very low value, accept them
1300  */
1301 #define RADEON_MODE_OVERCLOCK_MARGIN 500 /* 5 MHz */
1302
1303 enum radeon_dpm_auto_throttle_src {
1304         RADEON_DPM_AUTO_THROTTLE_SRC_THERMAL,
1305         RADEON_DPM_AUTO_THROTTLE_SRC_EXTERNAL
1306 };
1307
1308 enum radeon_dpm_event_src {
1309         RADEON_DPM_EVENT_SRC_ANALOG = 0,
1310         RADEON_DPM_EVENT_SRC_EXTERNAL = 1,
1311         RADEON_DPM_EVENT_SRC_DIGITAL = 2,
1312         RADEON_DPM_EVENT_SRC_ANALOG_OR_EXTERNAL = 3,
1313         RADEON_DPM_EVENT_SRC_DIGIAL_OR_EXTERNAL = 4
1314 };
1315
1316 #define RADEON_MAX_VCE_LEVELS 6
1317
1318 enum radeon_vce_level {
1319         RADEON_VCE_LEVEL_AC_ALL = 0,     /* AC, All cases */
1320         RADEON_VCE_LEVEL_DC_EE = 1,      /* DC, entropy encoding */
1321         RADEON_VCE_LEVEL_DC_LL_LOW = 2,  /* DC, low latency queue, res <= 720 */
1322         RADEON_VCE_LEVEL_DC_LL_HIGH = 3, /* DC, low latency queue, 1080 >= res > 720 */
1323         RADEON_VCE_LEVEL_DC_GP_LOW = 4,  /* DC, general purpose queue, res <= 720 */
1324         RADEON_VCE_LEVEL_DC_GP_HIGH = 5, /* DC, general purpose queue, 1080 >= res > 720 */
1325 };
1326
1327 struct radeon_ps {
1328         u32 caps; /* vbios flags */
1329         u32 class; /* vbios flags */
1330         u32 class2; /* vbios flags */
1331         /* UVD clocks */
1332         u32 vclk;
1333         u32 dclk;
1334         /* VCE clocks */
1335         u32 evclk;
1336         u32 ecclk;
1337         bool vce_active;
1338         enum radeon_vce_level vce_level;
1339         /* asic priv */
1340         void *ps_priv;
1341 };
1342
1343 struct radeon_dpm_thermal {
1344         /* thermal interrupt work */
1345         struct work_struct work;
1346         /* low temperature threshold */
1347         int                min_temp;
1348         /* high temperature threshold */
1349         int                max_temp;
1350         /* was interrupt low to high or high to low */
1351         bool               high_to_low;
1352 };
1353
1354 enum radeon_clk_action
1355 {
1356         RADEON_SCLK_UP = 1,
1357         RADEON_SCLK_DOWN
1358 };
1359
1360 struct radeon_blacklist_clocks
1361 {
1362         u32 sclk;
1363         u32 mclk;
1364         enum radeon_clk_action action;
1365 };
1366
1367 struct radeon_clock_and_voltage_limits {
1368         u32 sclk;
1369         u32 mclk;
1370         u16 vddc;
1371         u16 vddci;
1372 };
1373
1374 struct radeon_clock_array {
1375         u32 count;
1376         u32 *values;
1377 };
1378
1379 struct radeon_clock_voltage_dependency_entry {
1380         u32 clk;
1381         u16 v;
1382 };
1383
1384 struct radeon_clock_voltage_dependency_table {
1385         u32 count;
1386         struct radeon_clock_voltage_dependency_entry *entries;
1387 };
1388
1389 union radeon_cac_leakage_entry {
1390         struct {
1391                 u16 vddc;
1392                 u32 leakage;
1393         };
1394         struct {
1395                 u16 vddc1;
1396                 u16 vddc2;
1397                 u16 vddc3;
1398         };
1399 };
1400
1401 struct radeon_cac_leakage_table {
1402         u32 count;
1403         union radeon_cac_leakage_entry *entries;
1404 };
1405
1406 struct radeon_phase_shedding_limits_entry {
1407         u16 voltage;
1408         u32 sclk;
1409         u32 mclk;
1410 };
1411
1412 struct radeon_phase_shedding_limits_table {
1413         u32 count;
1414         struct radeon_phase_shedding_limits_entry *entries;
1415 };
1416
1417 struct radeon_uvd_clock_voltage_dependency_entry {
1418         u32 vclk;
1419         u32 dclk;
1420         u16 v;
1421 };
1422
1423 struct radeon_uvd_clock_voltage_dependency_table {
1424         u8 count;
1425         struct radeon_uvd_clock_voltage_dependency_entry *entries;
1426 };
1427
1428 struct radeon_vce_clock_voltage_dependency_entry {
1429         u32 ecclk;
1430         u32 evclk;
1431         u16 v;
1432 };
1433
1434 struct radeon_vce_clock_voltage_dependency_table {
1435         u8 count;
1436         struct radeon_vce_clock_voltage_dependency_entry *entries;
1437 };
1438
1439 struct radeon_ppm_table {
1440         u8 ppm_design;
1441         u16 cpu_core_number;
1442         u32 platform_tdp;
1443         u32 small_ac_platform_tdp;
1444         u32 platform_tdc;
1445         u32 small_ac_platform_tdc;
1446         u32 apu_tdp;
1447         u32 dgpu_tdp;
1448         u32 dgpu_ulv_power;
1449         u32 tj_max;
1450 };
1451
1452 struct radeon_cac_tdp_table {
1453         u16 tdp;
1454         u16 configurable_tdp;
1455         u16 tdc;
1456         u16 battery_power_limit;
1457         u16 small_power_limit;
1458         u16 low_cac_leakage;
1459         u16 high_cac_leakage;
1460         u16 maximum_power_delivery_limit;
1461 };
1462
1463 struct radeon_dpm_dynamic_state {
1464         struct radeon_clock_voltage_dependency_table vddc_dependency_on_sclk;
1465         struct radeon_clock_voltage_dependency_table vddci_dependency_on_mclk;
1466         struct radeon_clock_voltage_dependency_table vddc_dependency_on_mclk;
1467         struct radeon_clock_voltage_dependency_table mvdd_dependency_on_mclk;
1468         struct radeon_clock_voltage_dependency_table vddc_dependency_on_dispclk;
1469         struct radeon_uvd_clock_voltage_dependency_table uvd_clock_voltage_dependency_table;
1470         struct radeon_vce_clock_voltage_dependency_table vce_clock_voltage_dependency_table;
1471         struct radeon_clock_voltage_dependency_table samu_clock_voltage_dependency_table;
1472         struct radeon_clock_voltage_dependency_table acp_clock_voltage_dependency_table;
1473         struct radeon_clock_array valid_sclk_values;
1474         struct radeon_clock_array valid_mclk_values;
1475         struct radeon_clock_and_voltage_limits max_clock_voltage_on_dc;
1476         struct radeon_clock_and_voltage_limits max_clock_voltage_on_ac;
1477         u32 mclk_sclk_ratio;
1478         u32 sclk_mclk_delta;
1479         u16 vddc_vddci_delta;
1480         u16 min_vddc_for_pcie_gen2;
1481         struct radeon_cac_leakage_table cac_leakage_table;
1482         struct radeon_phase_shedding_limits_table phase_shedding_limits_table;
1483         struct radeon_ppm_table *ppm_table;
1484         struct radeon_cac_tdp_table *cac_tdp_table;
1485 };
1486
1487 struct radeon_dpm_fan {
1488         u16 t_min;
1489         u16 t_med;
1490         u16 t_high;
1491         u16 pwm_min;
1492         u16 pwm_med;
1493         u16 pwm_high;
1494         u8 t_hyst;
1495         u32 cycle_delay;
1496         u16 t_max;
1497         u8 control_mode;
1498         u16 default_max_fan_pwm;
1499         u16 default_fan_output_sensitivity;
1500         u16 fan_output_sensitivity;
1501         bool ucode_fan_control;
1502 };
1503
1504 enum radeon_pcie_gen {
1505         RADEON_PCIE_GEN1 = 0,
1506         RADEON_PCIE_GEN2 = 1,
1507         RADEON_PCIE_GEN3 = 2,
1508         RADEON_PCIE_GEN_INVALID = 0xffff
1509 };
1510
1511 enum radeon_dpm_forced_level {
1512         RADEON_DPM_FORCED_LEVEL_AUTO = 0,
1513         RADEON_DPM_FORCED_LEVEL_LOW = 1,
1514         RADEON_DPM_FORCED_LEVEL_HIGH = 2,
1515 };
1516
1517 struct radeon_vce_state {
1518         /* vce clocks */
1519         u32 evclk;
1520         u32 ecclk;
1521         /* gpu clocks */
1522         u32 sclk;
1523         u32 mclk;
1524         u8 clk_idx;
1525         u8 pstate;
1526 };
1527
1528 struct radeon_dpm {
1529         struct radeon_ps        *ps;
1530         /* number of valid power states */
1531         int                     num_ps;
1532         /* current power state that is active */
1533         struct radeon_ps        *current_ps;
1534         /* requested power state */
1535         struct radeon_ps        *requested_ps;
1536         /* boot up power state */
1537         struct radeon_ps        *boot_ps;
1538         /* default uvd power state */
1539         struct radeon_ps        *uvd_ps;
1540         /* vce requirements */
1541         struct radeon_vce_state vce_states[RADEON_MAX_VCE_LEVELS];
1542         enum radeon_vce_level vce_level;
1543         enum radeon_pm_state_type state;
1544         enum radeon_pm_state_type user_state;
1545         u32                     platform_caps;
1546         u32                     voltage_response_time;
1547         u32                     backbias_response_time;
1548         void                    *priv;
1549         u32                     new_active_crtcs;
1550         int                     new_active_crtc_count;
1551         u32                     current_active_crtcs;
1552         int                     current_active_crtc_count;
1553         struct radeon_dpm_dynamic_state dyn_state;
1554         struct radeon_dpm_fan fan;
1555         u32 tdp_limit;
1556         u32 near_tdp_limit;
1557         u32 near_tdp_limit_adjusted;
1558         u32 sq_ramping_threshold;
1559         u32 cac_leakage;
1560         u16 tdp_od_limit;
1561         u32 tdp_adjustment;
1562         u16 load_line_slope;
1563         bool power_control;
1564         bool ac_power;
1565         /* special states active */
1566         bool                    thermal_active;
1567         bool                    uvd_active;
1568         bool                    vce_active;
1569         /* thermal handling */
1570         struct radeon_dpm_thermal thermal;
1571         /* forced levels */
1572         enum radeon_dpm_forced_level forced_level;
1573         /* track UVD streams */
1574         unsigned sd;
1575         unsigned hd;
1576 };
1577
1578 void radeon_dpm_enable_uvd(struct radeon_device *rdev, bool enable);
1579 void radeon_dpm_enable_vce(struct radeon_device *rdev, bool enable);
1580
1581 struct radeon_pm {
1582         struct mutex            mutex;
1583         /* write locked while reprogramming mclk */
1584         struct rw_semaphore     mclk_lock;
1585         u32                     active_crtcs;
1586         int                     active_crtc_count;
1587         int                     req_vblank;
1588         bool                    vblank_sync;
1589         fixed20_12              max_bandwidth;
1590         fixed20_12              igp_sideport_mclk;
1591         fixed20_12              igp_system_mclk;
1592         fixed20_12              igp_ht_link_clk;
1593         fixed20_12              igp_ht_link_width;
1594         fixed20_12              k8_bandwidth;
1595         fixed20_12              sideport_bandwidth;
1596         fixed20_12              ht_bandwidth;
1597         fixed20_12              core_bandwidth;
1598         fixed20_12              sclk;
1599         fixed20_12              mclk;
1600         fixed20_12              needed_bandwidth;
1601         struct radeon_power_state *power_state;
1602         /* number of valid power states */
1603         int                     num_power_states;
1604         int                     current_power_state_index;
1605         int                     current_clock_mode_index;
1606         int                     requested_power_state_index;
1607         int                     requested_clock_mode_index;
1608         int                     default_power_state_index;
1609         u32                     current_sclk;
1610         u32                     current_mclk;
1611         u16                     current_vddc;
1612         u16                     current_vddci;
1613         u32                     default_sclk;
1614         u32                     default_mclk;
1615         u16                     default_vddc;
1616         u16                     default_vddci;
1617         struct radeon_i2c_chan *i2c_bus;
1618         /* selected pm method */
1619         enum radeon_pm_method     pm_method;
1620         /* dynpm power management */
1621         struct delayed_work     dynpm_idle_work;
1622         enum radeon_dynpm_state dynpm_state;
1623         enum radeon_dynpm_action        dynpm_planned_action;
1624         unsigned long           dynpm_action_timeout;
1625         bool                    dynpm_can_upclock;
1626         bool                    dynpm_can_downclock;
1627         /* profile-based power management */
1628         enum radeon_pm_profile_type profile;
1629         int                     profile_index;
1630         struct radeon_pm_profile profiles[PM_PROFILE_MAX];
1631         /* internal thermal controller on rv6xx+ */
1632         enum radeon_int_thermal_type int_thermal_type;
1633         struct device           *int_hwmon_dev;
1634         /* fan control parameters */
1635         bool                    no_fan;
1636         u8                      fan_pulses_per_revolution;
1637         u8                      fan_min_rpm;
1638         u8                      fan_max_rpm;
1639         /* dpm */
1640         bool                    dpm_enabled;
1641         struct radeon_dpm       dpm;
1642 };
1643
1644 int radeon_pm_get_type_index(struct radeon_device *rdev,
1645                              enum radeon_pm_state_type ps_type,
1646                              int instance);
1647 /*
1648  * UVD
1649  */
1650 #define RADEON_MAX_UVD_HANDLES  10
1651 #define RADEON_UVD_STACK_SIZE   (1024*1024)
1652 #define RADEON_UVD_HEAP_SIZE    (1024*1024)
1653
1654 struct radeon_uvd {
1655         struct radeon_bo        *vcpu_bo;
1656         void                    *cpu_addr;
1657         uint64_t                gpu_addr;
1658         void                    *saved_bo;
1659         atomic_t                handles[RADEON_MAX_UVD_HANDLES];
1660         struct drm_file         *filp[RADEON_MAX_UVD_HANDLES];
1661         unsigned                img_size[RADEON_MAX_UVD_HANDLES];
1662         struct delayed_work     idle_work;
1663 };
1664
1665 int radeon_uvd_init(struct radeon_device *rdev);
1666 void radeon_uvd_fini(struct radeon_device *rdev);
1667 int radeon_uvd_suspend(struct radeon_device *rdev);
1668 int radeon_uvd_resume(struct radeon_device *rdev);
1669 int radeon_uvd_get_create_msg(struct radeon_device *rdev, int ring,
1670                               uint32_t handle, struct radeon_fence **fence);
1671 int radeon_uvd_get_destroy_msg(struct radeon_device *rdev, int ring,
1672                                uint32_t handle, struct radeon_fence **fence);
1673 void radeon_uvd_force_into_uvd_segment(struct radeon_bo *rbo,
1674                                        uint32_t allowed_domains);
1675 void radeon_uvd_free_handles(struct radeon_device *rdev,
1676                              struct drm_file *filp);
1677 int radeon_uvd_cs_parse(struct radeon_cs_parser *parser);
1678 void radeon_uvd_note_usage(struct radeon_device *rdev);
1679 int radeon_uvd_calc_upll_dividers(struct radeon_device *rdev,
1680                                   unsigned vclk, unsigned dclk,
1681                                   unsigned vco_min, unsigned vco_max,
1682                                   unsigned fb_factor, unsigned fb_mask,
1683                                   unsigned pd_min, unsigned pd_max,
1684                                   unsigned pd_even,
1685                                   unsigned *optimal_fb_div,
1686                                   unsigned *optimal_vclk_div,
1687                                   unsigned *optimal_dclk_div);
1688 int radeon_uvd_send_upll_ctlreq(struct radeon_device *rdev,
1689                                 unsigned cg_upll_func_cntl);
1690
1691 /*
1692  * VCE
1693  */
1694 #define RADEON_MAX_VCE_HANDLES  16
1695 #define RADEON_VCE_STACK_SIZE   (1024*1024)
1696 #define RADEON_VCE_HEAP_SIZE    (4*1024*1024)
1697
1698 struct radeon_vce {
1699         struct radeon_bo        *vcpu_bo;
1700         uint64_t                gpu_addr;
1701         unsigned                fw_version;
1702         unsigned                fb_version;
1703         atomic_t                handles[RADEON_MAX_VCE_HANDLES];
1704         struct drm_file         *filp[RADEON_MAX_VCE_HANDLES];
1705         unsigned                img_size[RADEON_MAX_VCE_HANDLES];
1706         struct delayed_work     idle_work;
1707 };
1708
1709 int radeon_vce_init(struct radeon_device *rdev);
1710 void radeon_vce_fini(struct radeon_device *rdev);
1711 int radeon_vce_suspend(struct radeon_device *rdev);
1712 int radeon_vce_resume(struct radeon_device *rdev);
1713 int radeon_vce_get_create_msg(struct radeon_device *rdev, int ring,
1714                               uint32_t handle, struct radeon_fence **fence);
1715 int radeon_vce_get_destroy_msg(struct radeon_device *rdev, int ring,
1716                                uint32_t handle, struct radeon_fence **fence);
1717 void radeon_vce_free_handles(struct radeon_device *rdev, struct drm_file *filp);
1718 void radeon_vce_note_usage(struct radeon_device *rdev);
1719 int radeon_vce_cs_reloc(struct radeon_cs_parser *p, int lo, int hi, unsigned size);
1720 int radeon_vce_cs_parse(struct radeon_cs_parser *p);
1721 bool radeon_vce_semaphore_emit(struct radeon_device *rdev,
1722                                struct radeon_ring *ring,
1723                                struct radeon_semaphore *semaphore,
1724                                bool emit_wait);
1725 void radeon_vce_ib_execute(struct radeon_device *rdev, struct radeon_ib *ib);
1726 void radeon_vce_fence_emit(struct radeon_device *rdev,
1727                            struct radeon_fence *fence);
1728 int radeon_vce_ring_test(struct radeon_device *rdev, struct radeon_ring *ring);
1729 int radeon_vce_ib_test(struct radeon_device *rdev, struct radeon_ring *ring);
1730
1731 struct r600_audio_pin {
1732         int                     channels;
1733         int                     rate;
1734         int                     bits_per_sample;
1735         u8                      status_bits;
1736         u8                      category_code;
1737         u32                     offset;
1738         bool                    connected;
1739         u32                     id;
1740 };
1741
1742 struct r600_audio {
1743         bool enabled;
1744         struct r600_audio_pin pin[RADEON_MAX_AFMT_BLOCKS];
1745         int num_pins;
1746 };
1747
1748 /*
1749  * Benchmarking
1750  */
1751 void radeon_benchmark(struct radeon_device *rdev, int test_number);
1752
1753
1754 /*
1755  * Testing
1756  */
1757 void radeon_test_moves(struct radeon_device *rdev);
1758 void radeon_test_ring_sync(struct radeon_device *rdev,
1759                            struct radeon_ring *cpA,
1760                            struct radeon_ring *cpB);
1761 void radeon_test_syncing(struct radeon_device *rdev);
1762
1763 /*
1764  * MMU Notifier
1765  */
1766 int radeon_mn_register(struct radeon_bo *bo, unsigned long addr);
1767 void radeon_mn_unregister(struct radeon_bo *bo);
1768
1769 /*
1770  * Debugfs
1771  */
1772 struct radeon_debugfs {
1773         struct drm_info_list    *files;
1774         unsigned                num_files;
1775 };
1776
1777 int radeon_debugfs_add_files(struct radeon_device *rdev,
1778                              struct drm_info_list *files,
1779                              unsigned nfiles);
1780 int radeon_debugfs_fence_init(struct radeon_device *rdev);
1781
1782 /*
1783  * ASIC ring specific functions.
1784  */
1785 struct radeon_asic_ring {
1786         /* ring read/write ptr handling */
1787         u32 (*get_rptr)(struct radeon_device *rdev, struct radeon_ring *ring);
1788         u32 (*get_wptr)(struct radeon_device *rdev, struct radeon_ring *ring);
1789         void (*set_wptr)(struct radeon_device *rdev, struct radeon_ring *ring);
1790
1791         /* validating and patching of IBs */
1792         int (*ib_parse)(struct radeon_device *rdev, struct radeon_ib *ib);
1793         int (*cs_parse)(struct radeon_cs_parser *p);
1794
1795         /* command emmit functions */
1796         void (*ib_execute)(struct radeon_device *rdev, struct radeon_ib *ib);
1797         void (*emit_fence)(struct radeon_device *rdev, struct radeon_fence *fence);
1798         void (*hdp_flush)(struct radeon_device *rdev, struct radeon_ring *ring);
1799         bool (*emit_semaphore)(struct radeon_device *rdev, struct radeon_ring *cp,
1800                                struct radeon_semaphore *semaphore, bool emit_wait);
1801         void (*vm_flush)(struct radeon_device *rdev, int ridx, struct radeon_vm *vm);
1802
1803         /* testing functions */
1804         int (*ring_test)(struct radeon_device *rdev, struct radeon_ring *cp);
1805         int (*ib_test)(struct radeon_device *rdev, struct radeon_ring *cp);
1806         bool (*is_lockup)(struct radeon_device *rdev, struct radeon_ring *cp);
1807
1808         /* deprecated */
1809         void (*ring_start)(struct radeon_device *rdev, struct radeon_ring *cp);
1810 };
1811
1812 /*
1813  * ASIC specific functions.
1814  */
1815 struct radeon_asic {
1816         int (*init)(struct radeon_device *rdev);
1817         void (*fini)(struct radeon_device *rdev);
1818         int (*resume)(struct radeon_device *rdev);
1819         int (*suspend)(struct radeon_device *rdev);
1820         void (*vga_set_state)(struct radeon_device *rdev, bool state);
1821         int (*asic_reset)(struct radeon_device *rdev);
1822         /* Flush the HDP cache via MMIO */
1823         void (*mmio_hdp_flush)(struct radeon_device *rdev);
1824         /* check if 3D engine is idle */
1825         bool (*gui_idle)(struct radeon_device *rdev);
1826         /* wait for mc_idle */
1827         int (*mc_wait_for_idle)(struct radeon_device *rdev);
1828         /* get the reference clock */
1829         u32 (*get_xclk)(struct radeon_device *rdev);
1830         /* get the gpu clock counter */
1831         uint64_t (*get_gpu_clock_counter)(struct radeon_device *rdev);
1832         /* gart */
1833         struct {
1834                 void (*tlb_flush)(struct radeon_device *rdev);
1835                 void (*set_page)(struct radeon_device *rdev, unsigned i,
1836                                  uint64_t addr, uint32_t flags);
1837         } gart;
1838         struct {
1839                 int (*init)(struct radeon_device *rdev);
1840                 void (*fini)(struct radeon_device *rdev);
1841                 void (*copy_pages)(struct radeon_device *rdev,
1842                                    struct radeon_ib *ib,
1843                                    uint64_t pe, uint64_t src,
1844                                    unsigned count);
1845                 void (*write_pages)(struct radeon_device *rdev,
1846                                     struct radeon_ib *ib,
1847                                     uint64_t pe,
1848                                     uint64_t addr, unsigned count,
1849                                     uint32_t incr, uint32_t flags);
1850                 void (*set_pages)(struct radeon_device *rdev,
1851                                   struct radeon_ib *ib,
1852                                   uint64_t pe,
1853                                   uint64_t addr, unsigned count,
1854                                   uint32_t incr, uint32_t flags);
1855                 void (*pad_ib)(struct radeon_ib *ib);
1856         } vm;
1857         /* ring specific callbacks */
1858         struct radeon_asic_ring *ring[RADEON_NUM_RINGS];
1859         /* irqs */
1860         struct {
1861                 int (*set)(struct radeon_device *rdev);
1862                 int (*process)(struct radeon_device *rdev);
1863         } irq;
1864         /* displays */
1865         struct {
1866                 /* display watermarks */
1867                 void (*bandwidth_update)(struct radeon_device *rdev);
1868                 /* get frame count */
1869                 u32 (*get_vblank_counter)(struct radeon_device *rdev, int crtc);
1870                 /* wait for vblank */
1871                 void (*wait_for_vblank)(struct radeon_device *rdev, int crtc);
1872                 /* set backlight level */
1873                 void (*set_backlight_level)(struct radeon_encoder *radeon_encoder, u8 level);
1874                 /* get backlight level */
1875                 u8 (*get_backlight_level)(struct radeon_encoder *radeon_encoder);
1876                 /* audio callbacks */
1877                 void (*hdmi_enable)(struct drm_encoder *encoder, bool enable);
1878                 void (*hdmi_setmode)(struct drm_encoder *encoder, struct drm_display_mode *mode);
1879         } display;
1880         /* copy functions for bo handling */
1881         struct {
1882                 struct radeon_fence *(*blit)(struct radeon_device *rdev,
1883                                              uint64_t src_offset,
1884                                              uint64_t dst_offset,
1885                                              unsigned num_gpu_pages,
1886                                              struct reservation_object *resv);
1887                 u32 blit_ring_index;
1888                 struct radeon_fence *(*dma)(struct radeon_device *rdev,
1889                                             uint64_t src_offset,
1890                                             uint64_t dst_offset,
1891                                             unsigned num_gpu_pages,
1892                                             struct reservation_object *resv);
1893                 u32 dma_ring_index;
1894                 /* method used for bo copy */
1895                 struct radeon_fence *(*copy)(struct radeon_device *rdev,
1896                                              uint64_t src_offset,
1897                                              uint64_t dst_offset,
1898                                              unsigned num_gpu_pages,
1899                                              struct reservation_object *resv);
1900                 /* ring used for bo copies */
1901                 u32 copy_ring_index;
1902         } copy;
1903         /* surfaces */
1904         struct {
1905                 int (*set_reg)(struct radeon_device *rdev, int reg,
1906                                        uint32_t tiling_flags, uint32_t pitch,
1907                                        uint32_t offset, uint32_t obj_size);
1908                 void (*clear_reg)(struct radeon_device *rdev, int reg);
1909         } surface;
1910         /* hotplug detect */
1911         struct {
1912                 void (*init)(struct radeon_device *rdev);
1913                 void (*fini)(struct radeon_device *rdev);
1914                 bool (*sense)(struct radeon_device *rdev, enum radeon_hpd_id hpd);
1915                 void (*set_polarity)(struct radeon_device *rdev, enum radeon_hpd_id hpd);
1916         } hpd;
1917         /* static power management */
1918         struct {
1919                 void (*misc)(struct radeon_device *rdev);
1920                 void (*prepare)(struct radeon_device *rdev);
1921                 void (*finish)(struct radeon_device *rdev);
1922                 void (*init_profile)(struct radeon_device *rdev);
1923                 void (*get_dynpm_state)(struct radeon_device *rdev);
1924                 uint32_t (*get_engine_clock)(struct radeon_device *rdev);
1925                 void (*set_engine_clock)(struct radeon_device *rdev, uint32_t eng_clock);
1926                 uint32_t (*get_memory_clock)(struct radeon_device *rdev);
1927                 void (*set_memory_clock)(struct radeon_device *rdev, uint32_t mem_clock);
1928                 int (*get_pcie_lanes)(struct radeon_device *rdev);
1929                 void (*set_pcie_lanes)(struct radeon_device *rdev, int lanes);
1930                 void (*set_clock_gating)(struct radeon_device *rdev, int enable);
1931                 int (*set_uvd_clocks)(struct radeon_device *rdev, u32 vclk, u32 dclk);
1932                 int (*set_vce_clocks)(struct radeon_device *rdev, u32 evclk, u32 ecclk);
1933                 int (*get_temperature)(struct radeon_device *rdev);
1934         } pm;
1935         /* dynamic power management */
1936         struct {
1937                 int (*init)(struct radeon_device *rdev);
1938                 void (*setup_asic)(struct radeon_device *rdev);
1939                 int (*enable)(struct radeon_device *rdev);
1940                 int (*late_enable)(struct radeon_device *rdev);
1941                 void (*disable)(struct radeon_device *rdev);
1942                 int (*pre_set_power_state)(struct radeon_device *rdev);
1943                 int (*set_power_state)(struct radeon_device *rdev);
1944                 void (*post_set_power_state)(struct radeon_device *rdev);
1945                 void (*display_configuration_changed)(struct radeon_device *rdev);
1946                 void (*fini)(struct radeon_device *rdev);
1947                 u32 (*get_sclk)(struct radeon_device *rdev, bool low);
1948                 u32 (*get_mclk)(struct radeon_device *rdev, bool low);
1949                 void (*print_power_state)(struct radeon_device *rdev, struct radeon_ps *ps);
1950                 void (*debugfs_print_current_performance_level)(struct radeon_device *rdev, struct seq_file *m);
1951                 int (*force_performance_level)(struct radeon_device *rdev, enum radeon_dpm_forced_level level);
1952                 bool (*vblank_too_short)(struct radeon_device *rdev);
1953                 void (*powergate_uvd)(struct radeon_device *rdev, bool gate);
1954                 void (*enable_bapm)(struct radeon_device *rdev, bool enable);
1955         } dpm;
1956         /* pageflipping */
1957         struct {
1958                 void (*page_flip)(struct radeon_device *rdev, int crtc, u64 crtc_base);
1959                 bool (*page_flip_pending)(struct radeon_device *rdev, int crtc);
1960         } pflip;
1961 };
1962
1963 /*
1964  * Asic structures
1965  */
1966 struct r100_asic {
1967         const unsigned          *reg_safe_bm;
1968         unsigned                reg_safe_bm_size;
1969         u32                     hdp_cntl;
1970 };
1971
1972 struct r300_asic {
1973         const unsigned          *reg_safe_bm;
1974         unsigned                reg_safe_bm_size;
1975         u32                     resync_scratch;
1976         u32                     hdp_cntl;
1977 };
1978
1979 struct r600_asic {
1980         unsigned                max_pipes;
1981         unsigned                max_tile_pipes;
1982         unsigned                max_simds;
1983         unsigned                max_backends;
1984         unsigned                max_gprs;
1985         unsigned                max_threads;
1986         unsigned                max_stack_entries;
1987         unsigned                max_hw_contexts;
1988         unsigned                max_gs_threads;
1989         unsigned                sx_max_export_size;
1990         unsigned                sx_max_export_pos_size;
1991         unsigned                sx_max_export_smx_size;
1992         unsigned                sq_num_cf_insts;
1993         unsigned                tiling_nbanks;
1994         unsigned                tiling_npipes;
1995         unsigned                tiling_group_size;
1996         unsigned                tile_config;
1997         unsigned                backend_map;
1998         unsigned                active_simds;
1999 };
2000
2001 struct rv770_asic {
2002         unsigned                max_pipes;
2003         unsigned                max_tile_pipes;
2004         unsigned                max_simds;
2005         unsigned                max_backends;
2006         unsigned                max_gprs;
2007         unsigned                max_threads;
2008         unsigned                max_stack_entries;
2009         unsigned                max_hw_contexts;
2010         unsigned                max_gs_threads;
2011         unsigned                sx_max_export_size;
2012         unsigned                sx_max_export_pos_size;
2013         unsigned                sx_max_export_smx_size;
2014         unsigned                sq_num_cf_insts;
2015         unsigned                sx_num_of_sets;
2016         unsigned                sc_prim_fifo_size;
2017         unsigned                sc_hiz_tile_fifo_size;
2018         unsigned                sc_earlyz_tile_fifo_fize;
2019         unsigned                tiling_nbanks;
2020         unsigned                tiling_npipes;
2021         unsigned                tiling_group_size;
2022         unsigned                tile_config;
2023         unsigned                backend_map;
2024         unsigned                active_simds;
2025 };
2026
2027 struct evergreen_asic {
2028         unsigned num_ses;
2029         unsigned max_pipes;
2030         unsigned max_tile_pipes;
2031         unsigned max_simds;
2032         unsigned max_backends;
2033         unsigned max_gprs;
2034         unsigned max_threads;
2035         unsigned max_stack_entries;
2036         unsigned max_hw_contexts;
2037         unsigned max_gs_threads;
2038         unsigned sx_max_export_size;
2039         unsigned sx_max_export_pos_size;
2040         unsigned sx_max_export_smx_size;
2041         unsigned sq_num_cf_insts;
2042         unsigned sx_num_of_sets;
2043         unsigned sc_prim_fifo_size;
2044         unsigned sc_hiz_tile_fifo_size;
2045         unsigned sc_earlyz_tile_fifo_size;
2046         unsigned tiling_nbanks;
2047         unsigned tiling_npipes;
2048         unsigned tiling_group_size;
2049         unsigned tile_config;
2050         unsigned backend_map;
2051         unsigned active_simds;
2052 };
2053
2054 struct cayman_asic {
2055         unsigned max_shader_engines;
2056         unsigned max_pipes_per_simd;
2057         unsigned max_tile_pipes;
2058         unsigned max_simds_per_se;
2059         unsigned max_backends_per_se;
2060         unsigned max_texture_channel_caches;
2061         unsigned max_gprs;
2062         unsigned max_threads;
2063         unsigned max_gs_threads;
2064         unsigned max_stack_entries;
2065         unsigned sx_num_of_sets;
2066         unsigned sx_max_export_size;
2067         unsigned sx_max_export_pos_size;
2068         unsigned sx_max_export_smx_size;
2069         unsigned max_hw_contexts;
2070         unsigned sq_num_cf_insts;
2071         unsigned sc_prim_fifo_size;
2072         unsigned sc_hiz_tile_fifo_size;
2073         unsigned sc_earlyz_tile_fifo_size;
2074
2075         unsigned num_shader_engines;
2076         unsigned num_shader_pipes_per_simd;
2077         unsigned num_tile_pipes;
2078         unsigned num_simds_per_se;
2079         unsigned num_backends_per_se;
2080         unsigned backend_disable_mask_per_asic;
2081         unsigned backend_map;
2082         unsigned num_texture_channel_caches;
2083         unsigned mem_max_burst_length_bytes;
2084         unsigned mem_row_size_in_kb;
2085         unsigned shader_engine_tile_size;
2086         unsigned num_gpus;
2087         unsigned multi_gpu_tile_size;
2088
2089         unsigned tile_config;
2090         unsigned active_simds;
2091 };
2092
2093 struct si_asic {
2094         unsigned max_shader_engines;
2095         unsigned max_tile_pipes;
2096         unsigned max_cu_per_sh;
2097         unsigned max_sh_per_se;
2098         unsigned max_backends_per_se;
2099         unsigned max_texture_channel_caches;
2100         unsigned max_gprs;
2101         unsigned max_gs_threads;
2102         unsigned max_hw_contexts;
2103         unsigned sc_prim_fifo_size_frontend;
2104         unsigned sc_prim_fifo_size_backend;
2105         unsigned sc_hiz_tile_fifo_size;
2106         unsigned sc_earlyz_tile_fifo_size;
2107
2108         unsigned num_tile_pipes;
2109         unsigned backend_enable_mask;
2110         unsigned backend_disable_mask_per_asic;
2111         unsigned backend_map;
2112         unsigned num_texture_channel_caches;
2113         unsigned mem_max_burst_length_bytes;
2114         unsigned mem_row_size_in_kb;
2115         unsigned shader_engine_tile_size;
2116         unsigned num_gpus;
2117         unsigned multi_gpu_tile_size;
2118
2119         unsigned tile_config;
2120         uint32_t tile_mode_array[32];
2121         uint32_t active_cus;
2122 };
2123
2124 struct cik_asic {
2125         unsigned max_shader_engines;
2126         unsigned max_tile_pipes;
2127         unsigned max_cu_per_sh;
2128         unsigned max_sh_per_se;
2129         unsigned max_backends_per_se;
2130         unsigned max_texture_channel_caches;
2131         unsigned max_gprs;
2132         unsigned max_gs_threads;
2133         unsigned max_hw_contexts;
2134         unsigned sc_prim_fifo_size_frontend;
2135         unsigned sc_prim_fifo_size_backend;
2136         unsigned sc_hiz_tile_fifo_size;
2137         unsigned sc_earlyz_tile_fifo_size;
2138
2139         unsigned num_tile_pipes;
2140         unsigned backend_enable_mask;
2141         unsigned backend_disable_mask_per_asic;
2142         unsigned backend_map;
2143         unsigned num_texture_channel_caches;
2144         unsigned mem_max_burst_length_bytes;
2145         unsigned mem_row_size_in_kb;
2146         unsigned shader_engine_tile_size;
2147         unsigned num_gpus;
2148         unsigned multi_gpu_tile_size;
2149
2150         unsigned tile_config;
2151         uint32_t tile_mode_array[32];
2152         uint32_t macrotile_mode_array[16];
2153         uint32_t active_cus;
2154 };
2155
2156 union radeon_asic_config {
2157         struct r300_asic        r300;
2158         struct r100_asic        r100;
2159         struct r600_asic        r600;
2160         struct rv770_asic       rv770;
2161         struct evergreen_asic   evergreen;
2162         struct cayman_asic      cayman;
2163         struct si_asic          si;
2164         struct cik_asic         cik;
2165 };
2166
2167 /*
2168  * asic initizalization from radeon_asic.c
2169  */
2170 void radeon_agp_disable(struct radeon_device *rdev);
2171 int radeon_asic_init(struct radeon_device *rdev);
2172
2173
2174 /*
2175  * IOCTL.
2176  */
2177 int radeon_gem_info_ioctl(struct drm_device *dev, void *data,
2178                           struct drm_file *filp);
2179 int radeon_gem_create_ioctl(struct drm_device *dev, void *data,
2180                             struct drm_file *filp);
2181 int radeon_gem_userptr_ioctl(struct drm_device *dev, void *data,
2182                              struct drm_file *filp);
2183 int radeon_gem_pin_ioctl(struct drm_device *dev, void *data,
2184                          struct drm_file *file_priv);
2185 int radeon_gem_unpin_ioctl(struct drm_device *dev, void *data,
2186                            struct drm_file *file_priv);
2187 int radeon_gem_pwrite_ioctl(struct drm_device *dev, void *data,
2188                             struct drm_file *file_priv);
2189 int radeon_gem_pread_ioctl(struct drm_device *dev, void *data,
2190                            struct drm_file *file_priv);
2191 int radeon_gem_set_domain_ioctl(struct drm_device *dev, void *data,
2192                                 struct drm_file *filp);
2193 int radeon_gem_mmap_ioctl(struct drm_device *dev, void *data,
2194                           struct drm_file *filp);
2195 int radeon_gem_busy_ioctl(struct drm_device *dev, void *data,
2196                           struct drm_file *filp);
2197 int radeon_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
2198                               struct drm_file *filp);
2199 int radeon_gem_va_ioctl(struct drm_device *dev, void *data,
2200                           struct drm_file *filp);
2201 int radeon_gem_op_ioctl(struct drm_device *dev, void *data,
2202                         struct drm_file *filp);
2203 int radeon_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
2204 int radeon_gem_set_tiling_ioctl(struct drm_device *dev, void *data,
2205                                 struct drm_file *filp);
2206 int radeon_gem_get_tiling_ioctl(struct drm_device *dev, void *data,
2207                                 struct drm_file *filp);
2208
2209 /* VRAM scratch page for HDP bug, default vram page */
2210 struct r600_vram_scratch {
2211         struct radeon_bo                *robj;
2212         volatile uint32_t               *ptr;
2213         u64                             gpu_addr;
2214 };
2215
2216 /*
2217  * ACPI
2218  */
2219 struct radeon_atif_notification_cfg {
2220         bool enabled;
2221         int command_code;
2222 };
2223
2224 struct radeon_atif_notifications {
2225         bool display_switch;
2226         bool expansion_mode_change;
2227         bool thermal_state;
2228         bool forced_power_state;
2229         bool system_power_state;
2230         bool display_conf_change;
2231         bool px_gfx_switch;
2232         bool brightness_change;
2233         bool dgpu_display_event;
2234 };
2235
2236 struct radeon_atif_functions {
2237         bool system_params;
2238         bool sbios_requests;
2239         bool select_active_disp;
2240         bool lid_state;
2241         bool get_tv_standard;
2242         bool set_tv_standard;
2243         bool get_panel_expansion_mode;
2244         bool set_panel_expansion_mode;
2245         bool temperature_change;
2246         bool graphics_device_types;
2247 };
2248
2249 struct radeon_atif {
2250         struct radeon_atif_notifications notifications;
2251         struct radeon_atif_functions functions;
2252         struct radeon_atif_notification_cfg notification_cfg;
2253         struct radeon_encoder *encoder_for_bl;
2254 };
2255
2256 struct radeon_atcs_functions {
2257         bool get_ext_state;
2258         bool pcie_perf_req;
2259         bool pcie_dev_rdy;
2260         bool pcie_bus_width;
2261 };
2262
2263 struct radeon_atcs {
2264         struct radeon_atcs_functions functions;
2265 };
2266
2267 /*
2268  * Core structure, functions and helpers.
2269  */
2270 typedef uint32_t (*radeon_rreg_t)(struct radeon_device*, uint32_t);
2271 typedef void (*radeon_wreg_t)(struct radeon_device*, uint32_t, uint32_t);
2272
2273 struct radeon_device {
2274         struct device                   *dev;
2275         struct drm_device               *ddev;
2276         struct pci_dev                  *pdev;
2277         struct rw_semaphore             exclusive_lock;
2278         /* ASIC */
2279         union radeon_asic_config        config;
2280         enum radeon_family              family;
2281         unsigned long                   flags;
2282         int                             usec_timeout;
2283         enum radeon_pll_errata          pll_errata;
2284         int                             num_gb_pipes;
2285         int                             num_z_pipes;
2286         int                             disp_priority;
2287         /* BIOS */
2288         uint8_t                         *bios;
2289         bool                            is_atom_bios;
2290         uint16_t                        bios_header_start;
2291         struct radeon_bo                *stollen_vga_memory;
2292         /* Register mmio */
2293         resource_size_t                 rmmio_base;
2294         resource_size_t                 rmmio_size;
2295         /* protects concurrent MM_INDEX/DATA based register access */
2296         spinlock_t mmio_idx_lock;
2297         /* protects concurrent SMC based register access */
2298         spinlock_t smc_idx_lock;
2299         /* protects concurrent PLL register access */
2300         spinlock_t pll_idx_lock;
2301         /* protects concurrent MC register access */
2302         spinlock_t mc_idx_lock;
2303         /* protects concurrent PCIE register access */
2304         spinlock_t pcie_idx_lock;
2305         /* protects concurrent PCIE_PORT register access */
2306         spinlock_t pciep_idx_lock;
2307         /* protects concurrent PIF register access */
2308         spinlock_t pif_idx_lock;
2309         /* protects concurrent CG register access */
2310         spinlock_t cg_idx_lock;
2311         /* protects concurrent UVD register access */
2312         spinlock_t uvd_idx_lock;
2313         /* protects concurrent RCU register access */
2314         spinlock_t rcu_idx_lock;
2315         /* protects concurrent DIDT register access */
2316         spinlock_t didt_idx_lock;
2317         /* protects concurrent ENDPOINT (audio) register access */
2318         spinlock_t end_idx_lock;
2319         void __iomem                    *rmmio;
2320         radeon_rreg_t                   mc_rreg;
2321         radeon_wreg_t                   mc_wreg;
2322         radeon_rreg_t                   pll_rreg;
2323         radeon_wreg_t                   pll_wreg;
2324         uint32_t                        pcie_reg_mask;
2325         radeon_rreg_t                   pciep_rreg;
2326         radeon_wreg_t                   pciep_wreg;
2327         /* io port */
2328         void __iomem                    *rio_mem;
2329         resource_size_t                 rio_mem_size;
2330         struct radeon_clock             clock;
2331         struct radeon_mc                mc;
2332         struct radeon_gart              gart;
2333         struct radeon_mode_info         mode_info;
2334         struct radeon_scratch           scratch;
2335         struct radeon_doorbell          doorbell;
2336         struct radeon_mman              mman;
2337         struct radeon_fence_driver      fence_drv[RADEON_NUM_RINGS];
2338         wait_queue_head_t               fence_queue;
2339         unsigned                        fence_context;
2340         struct mutex                    ring_lock;
2341         struct radeon_ring              ring[RADEON_NUM_RINGS];
2342         bool                            ib_pool_ready;
2343         struct radeon_sa_manager        ring_tmp_bo;
2344         struct radeon_irq               irq;
2345         struct radeon_asic              *asic;
2346         struct radeon_gem               gem;
2347         struct radeon_pm                pm;
2348         struct radeon_uvd               uvd;
2349         struct radeon_vce               vce;
2350         uint32_t                        bios_scratch[RADEON_BIOS_NUM_SCRATCH];
2351         struct radeon_wb                wb;
2352         struct radeon_dummy_page        dummy_page;
2353         bool                            shutdown;
2354         bool                            suspend;
2355         bool                            need_dma32;
2356         bool                            accel_working;
2357         bool                            fastfb_working; /* IGP feature*/
2358         bool                            needs_reset, in_reset;
2359         struct radeon_surface_reg surface_regs[RADEON_GEM_MAX_SURFACES];
2360         const struct firmware *me_fw;   /* all family ME firmware */
2361         const struct firmware *pfp_fw;  /* r6/700 PFP firmware */
2362         const struct firmware *rlc_fw;  /* r6/700 RLC firmware */
2363         const struct firmware *mc_fw;   /* NI MC firmware */
2364         const struct firmware *ce_fw;   /* SI CE firmware */
2365         const struct firmware *mec_fw;  /* CIK MEC firmware */
2366         const struct firmware *mec2_fw; /* KV MEC2 firmware */
2367         const struct firmware *sdma_fw; /* CIK SDMA firmware */
2368         const struct firmware *smc_fw;  /* SMC firmware */
2369         const struct firmware *uvd_fw;  /* UVD firmware */
2370         const struct firmware *vce_fw;  /* VCE firmware */
2371         bool new_fw;
2372         struct r600_vram_scratch vram_scratch;
2373         int msi_enabled; /* msi enabled */
2374         struct r600_ih ih; /* r6/700 interrupt ring */
2375         struct radeon_rlc rlc;
2376         struct radeon_mec mec;
2377         struct work_struct hotplug_work;
2378         struct work_struct audio_work;
2379         int num_crtc; /* number of crtcs */
2380         struct mutex dc_hw_i2c_mutex; /* display controller hw i2c mutex */
2381         bool has_uvd;
2382         struct r600_audio audio; /* audio stuff */
2383         struct notifier_block acpi_nb;
2384         /* only one userspace can use Hyperz features or CMASK at a time */
2385         struct drm_file *hyperz_filp;
2386         struct drm_file *cmask_filp;
2387         /* i2c buses */
2388         struct radeon_i2c_chan *i2c_bus[RADEON_MAX_I2C_BUS];
2389         /* debugfs */
2390         struct radeon_debugfs   debugfs[RADEON_DEBUGFS_MAX_COMPONENTS];
2391         unsigned                debugfs_count;
2392         /* virtual memory */
2393         struct radeon_vm_manager        vm_manager;
2394         struct mutex                    gpu_clock_mutex;
2395         /* memory stats */
2396         atomic64_t                      vram_usage;
2397         atomic64_t                      gtt_usage;
2398         atomic64_t                      num_bytes_moved;
2399         /* ACPI interface */
2400         struct radeon_atif              atif;
2401         struct radeon_atcs              atcs;
2402         /* srbm instance registers */
2403         struct mutex                    srbm_mutex;
2404         /* GRBM index mutex. Protects concurrents access to GRBM index */
2405         struct mutex                    grbm_idx_mutex;
2406         /* clock, powergating flags */
2407         u32 cg_flags;
2408         u32 pg_flags;
2409
2410         struct dev_pm_domain vga_pm_domain;
2411         bool have_disp_power_ref;
2412         u32 px_quirk_flags;
2413
2414         /* tracking pinned memory */
2415         u64 vram_pin_size;
2416         u64 gart_pin_size;
2417
2418         /* amdkfd interface */
2419         struct kfd_dev          *kfd;
2420         struct radeon_sa_manager        kfd_bo;
2421
2422         struct mutex    mn_lock;
2423         DECLARE_HASHTABLE(mn_hash, 7);
2424 };
2425
2426 bool radeon_is_px(struct drm_device *dev);
2427 int radeon_device_init(struct radeon_device *rdev,
2428                        struct drm_device *ddev,
2429                        struct pci_dev *pdev,
2430                        uint32_t flags);
2431 void radeon_device_fini(struct radeon_device *rdev);
2432 int radeon_gpu_wait_for_idle(struct radeon_device *rdev);
2433
2434 #define RADEON_MIN_MMIO_SIZE 0x10000
2435
2436 static inline uint32_t r100_mm_rreg(struct radeon_device *rdev, uint32_t reg,
2437                                     bool always_indirect)
2438 {
2439         /* The mmio size is 64kb at minimum. Allows the if to be optimized out. */
2440         if ((reg < rdev->rmmio_size || reg < RADEON_MIN_MMIO_SIZE) && !always_indirect)
2441                 return readl(((void __iomem *)rdev->rmmio) + reg);
2442         else {
2443                 unsigned long flags;
2444                 uint32_t ret;
2445
2446                 spin_lock_irqsave(&rdev->mmio_idx_lock, flags);
2447                 writel(reg, ((void __iomem *)rdev->rmmio) + RADEON_MM_INDEX);
2448                 ret = readl(((void __iomem *)rdev->rmmio) + RADEON_MM_DATA);
2449                 spin_unlock_irqrestore(&rdev->mmio_idx_lock, flags);
2450
2451                 return ret;
2452         }
2453 }
2454
2455 static inline void r100_mm_wreg(struct radeon_device *rdev, uint32_t reg, uint32_t v,
2456                                 bool always_indirect)
2457 {
2458         if ((reg < rdev->rmmio_size || reg < RADEON_MIN_MMIO_SIZE) && !always_indirect)
2459                 writel(v, ((void __iomem *)rdev->rmmio) + reg);
2460         else {
2461                 unsigned long flags;
2462
2463                 spin_lock_irqsave(&rdev->mmio_idx_lock, flags);
2464                 writel(reg, ((void __iomem *)rdev->rmmio) + RADEON_MM_INDEX);
2465                 writel(v, ((void __iomem *)rdev->rmmio) + RADEON_MM_DATA);
2466                 spin_unlock_irqrestore(&rdev->mmio_idx_lock, flags);
2467         }
2468 }
2469
2470 u32 r100_io_rreg(struct radeon_device *rdev, u32 reg);
2471 void r100_io_wreg(struct radeon_device *rdev, u32 reg, u32 v);
2472
2473 u32 cik_mm_rdoorbell(struct radeon_device *rdev, u32 index);
2474 void cik_mm_wdoorbell(struct radeon_device *rdev, u32 index, u32 v);
2475
2476 /*
2477  * Cast helper
2478  */
2479 extern const struct fence_ops radeon_fence_ops;
2480
2481 static inline struct radeon_fence *to_radeon_fence(struct fence *f)
2482 {
2483         struct radeon_fence *__f = container_of(f, struct radeon_fence, base);
2484
2485         if (__f->base.ops == &radeon_fence_ops)
2486                 return __f;
2487
2488         return NULL;
2489 }
2490
2491 /*
2492  * Registers read & write functions.
2493  */
2494 #define RREG8(reg) readb((rdev->rmmio) + (reg))
2495 #define WREG8(reg, v) writeb(v, (rdev->rmmio) + (reg))
2496 #define RREG16(reg) readw((rdev->rmmio) + (reg))
2497 #define WREG16(reg, v) writew(v, (rdev->rmmio) + (reg))
2498 #define RREG32(reg) r100_mm_rreg(rdev, (reg), false)
2499 #define RREG32_IDX(reg) r100_mm_rreg(rdev, (reg), true)
2500 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", r100_mm_rreg(rdev, (reg), false))
2501 #define WREG32(reg, v) r100_mm_wreg(rdev, (reg), (v), false)
2502 #define WREG32_IDX(reg, v) r100_mm_wreg(rdev, (reg), (v), true)
2503 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
2504 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
2505 #define RREG32_PLL(reg) rdev->pll_rreg(rdev, (reg))
2506 #define WREG32_PLL(reg, v) rdev->pll_wreg(rdev, (reg), (v))
2507 #define RREG32_MC(reg) rdev->mc_rreg(rdev, (reg))
2508 #define WREG32_MC(reg, v) rdev->mc_wreg(rdev, (reg), (v))
2509 #define RREG32_PCIE(reg) rv370_pcie_rreg(rdev, (reg))
2510 #define WREG32_PCIE(reg, v) rv370_pcie_wreg(rdev, (reg), (v))
2511 #define RREG32_PCIE_PORT(reg) rdev->pciep_rreg(rdev, (reg))
2512 #define WREG32_PCIE_PORT(reg, v) rdev->pciep_wreg(rdev, (reg), (v))
2513 #define RREG32_SMC(reg) tn_smc_rreg(rdev, (reg))
2514 #define WREG32_SMC(reg, v) tn_smc_wreg(rdev, (reg), (v))
2515 #define RREG32_RCU(reg) r600_rcu_rreg(rdev, (reg))
2516 #define WREG32_RCU(reg, v) r600_rcu_wreg(rdev, (reg), (v))
2517 #define RREG32_CG(reg) eg_cg_rreg(rdev, (reg))
2518 #define WREG32_CG(reg, v) eg_cg_wreg(rdev, (reg), (v))
2519 #define RREG32_PIF_PHY0(reg) eg_pif_phy0_rreg(rdev, (reg))
2520 #define WREG32_PIF_PHY0(reg, v) eg_pif_phy0_wreg(rdev, (reg), (v))
2521 #define RREG32_PIF_PHY1(reg) eg_pif_phy1_rreg(rdev, (reg))
2522 #define WREG32_PIF_PHY1(reg, v) eg_pif_phy1_wreg(rdev, (reg), (v))
2523 #define RREG32_UVD_CTX(reg) r600_uvd_ctx_rreg(rdev, (reg))
2524 #define WREG32_UVD_CTX(reg, v) r600_uvd_ctx_wreg(rdev, (reg), (v))
2525 #define RREG32_DIDT(reg) cik_didt_rreg(rdev, (reg))
2526 #define WREG32_DIDT(reg, v) cik_didt_wreg(rdev, (reg), (v))
2527 #define WREG32_P(reg, val, mask)                                \
2528         do {                                                    \
2529                 uint32_t tmp_ = RREG32(reg);                    \
2530                 tmp_ &= (mask);                                 \
2531                 tmp_ |= ((val) & ~(mask));                      \
2532                 WREG32(reg, tmp_);                              \
2533         } while (0)
2534 #define WREG32_AND(reg, and) WREG32_P(reg, 0, and)
2535 #define WREG32_OR(reg, or) WREG32_P(reg, or, ~(or))
2536 #define WREG32_PLL_P(reg, val, mask)                            \
2537         do {                                                    \
2538                 uint32_t tmp_ = RREG32_PLL(reg);                \
2539                 tmp_ &= (mask);                                 \
2540                 tmp_ |= ((val) & ~(mask));                      \
2541                 WREG32_PLL(reg, tmp_);                          \
2542         } while (0)
2543 #define DREG32_SYS(sqf, rdev, reg) seq_printf((sqf), #reg " : 0x%08X\n", r100_mm_rreg((rdev), (reg), false))
2544 #define RREG32_IO(reg) r100_io_rreg(rdev, (reg))
2545 #define WREG32_IO(reg, v) r100_io_wreg(rdev, (reg), (v))
2546
2547 #define RDOORBELL32(index) cik_mm_rdoorbell(rdev, (index))
2548 #define WDOORBELL32(index, v) cik_mm_wdoorbell(rdev, (index), (v))
2549
2550 /*
2551  * Indirect registers accessor
2552  */
2553 static inline uint32_t rv370_pcie_rreg(struct radeon_device *rdev, uint32_t reg)
2554 {
2555         unsigned long flags;
2556         uint32_t r;
2557
2558         spin_lock_irqsave(&rdev->pcie_idx_lock, flags);
2559         WREG32(RADEON_PCIE_INDEX, ((reg) & rdev->pcie_reg_mask));
2560         r = RREG32(RADEON_PCIE_DATA);
2561         spin_unlock_irqrestore(&rdev->pcie_idx_lock, flags);
2562         return r;
2563 }
2564
2565 static inline void rv370_pcie_wreg(struct radeon_device *rdev, uint32_t reg, uint32_t v)
2566 {
2567         unsigned long flags;
2568
2569         spin_lock_irqsave(&rdev->pcie_idx_lock, flags);
2570         WREG32(RADEON_PCIE_INDEX, ((reg) & rdev->pcie_reg_mask));
2571         WREG32(RADEON_PCIE_DATA, (v));
2572         spin_unlock_irqrestore(&rdev->pcie_idx_lock, flags);
2573 }
2574
2575 static inline u32 tn_smc_rreg(struct radeon_device *rdev, u32 reg)
2576 {
2577         unsigned long flags;
2578         u32 r;
2579
2580         spin_lock_irqsave(&rdev->smc_idx_lock, flags);
2581         WREG32(TN_SMC_IND_INDEX_0, (reg));
2582         r = RREG32(TN_SMC_IND_DATA_0);
2583         spin_unlock_irqrestore(&rdev->smc_idx_lock, flags);
2584         return r;
2585 }
2586
2587 static inline void tn_smc_wreg(struct radeon_device *rdev, u32 reg, u32 v)
2588 {
2589         unsigned long flags;
2590
2591         spin_lock_irqsave(&rdev->smc_idx_lock, flags);
2592         WREG32(TN_SMC_IND_INDEX_0, (reg));
2593         WREG32(TN_SMC_IND_DATA_0, (v));
2594         spin_unlock_irqrestore(&rdev->smc_idx_lock, flags);
2595 }
2596
2597 static inline u32 r600_rcu_rreg(struct radeon_device *rdev, u32 reg)
2598 {
2599         unsigned long flags;
2600         u32 r;
2601
2602         spin_lock_irqsave(&rdev->rcu_idx_lock, flags);
2603         WREG32(R600_RCU_INDEX, ((reg) & 0x1fff));
2604         r = RREG32(R600_RCU_DATA);
2605         spin_unlock_irqrestore(&rdev->rcu_idx_lock, flags);
2606         return r;
2607 }
2608
2609 static inline void r600_rcu_wreg(struct radeon_device *rdev, u32 reg, u32 v)
2610 {
2611         unsigned long flags;
2612
2613         spin_lock_irqsave(&rdev->rcu_idx_lock, flags);
2614         WREG32(R600_RCU_INDEX, ((reg) & 0x1fff));
2615         WREG32(R600_RCU_DATA, (v));
2616         spin_unlock_irqrestore(&rdev->rcu_idx_lock, flags);
2617 }
2618
2619 static inline u32 eg_cg_rreg(struct radeon_device *rdev, u32 reg)
2620 {
2621         unsigned long flags;
2622         u32 r;
2623
2624         spin_lock_irqsave(&rdev->cg_idx_lock, flags);
2625         WREG32(EVERGREEN_CG_IND_ADDR, ((reg) & 0xffff));
2626         r = RREG32(EVERGREEN_CG_IND_DATA);
2627         spin_unlock_irqrestore(&rdev->cg_idx_lock, flags);
2628         return r;
2629 }
2630
2631 static inline void eg_cg_wreg(struct radeon_device *rdev, u32 reg, u32 v)
2632 {
2633         unsigned long flags;
2634
2635         spin_lock_irqsave(&rdev->cg_idx_lock, flags);
2636         WREG32(EVERGREEN_CG_IND_ADDR, ((reg) & 0xffff));
2637         WREG32(EVERGREEN_CG_IND_DATA, (v));
2638         spin_unlock_irqrestore(&rdev->cg_idx_lock, flags);
2639 }
2640
2641 static inline u32 eg_pif_phy0_rreg(struct radeon_device *rdev, u32 reg)
2642 {
2643         unsigned long flags;
2644         u32 r;
2645
2646         spin_lock_irqsave(&rdev->pif_idx_lock, flags);
2647         WREG32(EVERGREEN_PIF_PHY0_INDEX, ((reg) & 0xffff));
2648         r = RREG32(EVERGREEN_PIF_PHY0_DATA);
2649         spin_unlock_irqrestore(&rdev->pif_idx_lock, flags);
2650         return r;
2651 }
2652
2653 static inline void eg_pif_phy0_wreg(struct radeon_device *rdev, u32 reg, u32 v)
2654 {
2655         unsigned long flags;
2656
2657         spin_lock_irqsave(&rdev->pif_idx_lock, flags);
2658         WREG32(EVERGREEN_PIF_PHY0_INDEX, ((reg) & 0xffff));
2659         WREG32(EVERGREEN_PIF_PHY0_DATA, (v));
2660         spin_unlock_irqrestore(&rdev->pif_idx_lock, flags);
2661 }
2662
2663 static inline u32 eg_pif_phy1_rreg(struct radeon_device *rdev, u32 reg)
2664 {
2665         unsigned long flags;
2666         u32 r;
2667
2668         spin_lock_irqsave(&rdev->pif_idx_lock, flags);
2669         WREG32(EVERGREEN_PIF_PHY1_INDEX, ((reg) & 0xffff));
2670         r = RREG32(EVERGREEN_PIF_PHY1_DATA);
2671         spin_unlock_irqrestore(&rdev->pif_idx_lock, flags);
2672         return r;
2673 }
2674
2675 static inline void eg_pif_phy1_wreg(struct radeon_device *rdev, u32 reg, u32 v)
2676 {
2677         unsigned long flags;
2678
2679         spin_lock_irqsave(&rdev->pif_idx_lock, flags);
2680         WREG32(EVERGREEN_PIF_PHY1_INDEX, ((reg) & 0xffff));
2681         WREG32(EVERGREEN_PIF_PHY1_DATA, (v));
2682         spin_unlock_irqrestore(&rdev->pif_idx_lock, flags);
2683 }
2684
2685 static inline u32 r600_uvd_ctx_rreg(struct radeon_device *rdev, u32 reg)
2686 {
2687         unsigned long flags;
2688         u32 r;
2689
2690         spin_lock_irqsave(&rdev->uvd_idx_lock, flags);
2691         WREG32(R600_UVD_CTX_INDEX, ((reg) & 0x1ff));
2692         r = RREG32(R600_UVD_CTX_DATA);
2693         spin_unlock_irqrestore(&rdev->uvd_idx_lock, flags);
2694         return r;
2695 }
2696
2697 static inline void r600_uvd_ctx_wreg(struct radeon_device *rdev, u32 reg, u32 v)
2698 {
2699         unsigned long flags;
2700
2701         spin_lock_irqsave(&rdev->uvd_idx_lock, flags);
2702         WREG32(R600_UVD_CTX_INDEX, ((reg) & 0x1ff));
2703         WREG32(R600_UVD_CTX_DATA, (v));
2704         spin_unlock_irqrestore(&rdev->uvd_idx_lock, flags);
2705 }
2706
2707
2708 static inline u32 cik_didt_rreg(struct radeon_device *rdev, u32 reg)
2709 {
2710         unsigned long flags;
2711         u32 r;
2712
2713         spin_lock_irqsave(&rdev->didt_idx_lock, flags);
2714         WREG32(CIK_DIDT_IND_INDEX, (reg));
2715         r = RREG32(CIK_DIDT_IND_DATA);
2716         spin_unlock_irqrestore(&rdev->didt_idx_lock, flags);
2717         return r;
2718 }
2719
2720 static inline void cik_didt_wreg(struct radeon_device *rdev, u32 reg, u32 v)
2721 {
2722         unsigned long flags;
2723
2724         spin_lock_irqsave(&rdev->didt_idx_lock, flags);
2725         WREG32(CIK_DIDT_IND_INDEX, (reg));
2726         WREG32(CIK_DIDT_IND_DATA, (v));
2727         spin_unlock_irqrestore(&rdev->didt_idx_lock, flags);
2728 }
2729
2730 void r100_pll_errata_after_index(struct radeon_device *rdev);
2731
2732
2733 /*
2734  * ASICs helpers.
2735  */
2736 #define ASIC_IS_RN50(rdev) ((rdev->pdev->device == 0x515e) || \
2737                             (rdev->pdev->device == 0x5969))
2738 #define ASIC_IS_RV100(rdev) ((rdev->family == CHIP_RV100) || \
2739                 (rdev->family == CHIP_RV200) || \
2740                 (rdev->family == CHIP_RS100) || \
2741                 (rdev->family == CHIP_RS200) || \
2742                 (rdev->family == CHIP_RV250) || \
2743                 (rdev->family == CHIP_RV280) || \
2744                 (rdev->family == CHIP_RS300))
2745 #define ASIC_IS_R300(rdev) ((rdev->family == CHIP_R300)  ||     \
2746                 (rdev->family == CHIP_RV350) ||                 \
2747                 (rdev->family == CHIP_R350)  ||                 \
2748                 (rdev->family == CHIP_RV380) ||                 \
2749                 (rdev->family == CHIP_R420)  ||                 \
2750                 (rdev->family == CHIP_R423)  ||                 \
2751                 (rdev->family == CHIP_RV410) ||                 \
2752                 (rdev->family == CHIP_RS400) ||                 \
2753                 (rdev->family == CHIP_RS480))
2754 #define ASIC_IS_X2(rdev) ((rdev->ddev->pdev->device == 0x9441) || \
2755                 (rdev->ddev->pdev->device == 0x9443) || \
2756                 (rdev->ddev->pdev->device == 0x944B) || \
2757                 (rdev->ddev->pdev->device == 0x9506) || \
2758                 (rdev->ddev->pdev->device == 0x9509) || \
2759                 (rdev->ddev->pdev->device == 0x950F) || \
2760                 (rdev->ddev->pdev->device == 0x689C) || \
2761                 (rdev->ddev->pdev->device == 0x689D))
2762 #define ASIC_IS_AVIVO(rdev) ((rdev->family >= CHIP_RS600))
2763 #define ASIC_IS_DCE2(rdev) ((rdev->family == CHIP_RS600)  ||    \
2764                             (rdev->family == CHIP_RS690)  ||    \
2765                             (rdev->family == CHIP_RS740)  ||    \
2766                             (rdev->family >= CHIP_R600))
2767 #define ASIC_IS_DCE3(rdev) ((rdev->family >= CHIP_RV620))
2768 #define ASIC_IS_DCE32(rdev) ((rdev->family >= CHIP_RV730))
2769 #define ASIC_IS_DCE4(rdev) ((rdev->family >= CHIP_CEDAR))
2770 #define ASIC_IS_DCE41(rdev) ((rdev->family >= CHIP_PALM) && \
2771                              (rdev->flags & RADEON_IS_IGP))
2772 #define ASIC_IS_DCE5(rdev) ((rdev->family >= CHIP_BARTS))
2773 #define ASIC_IS_DCE6(rdev) ((rdev->family >= CHIP_ARUBA))
2774 #define ASIC_IS_DCE61(rdev) ((rdev->family >= CHIP_ARUBA) && \
2775                              (rdev->flags & RADEON_IS_IGP))
2776 #define ASIC_IS_DCE64(rdev) ((rdev->family == CHIP_OLAND))
2777 #define ASIC_IS_NODCE(rdev) ((rdev->family == CHIP_HAINAN))
2778 #define ASIC_IS_DCE8(rdev) ((rdev->family >= CHIP_BONAIRE))
2779 #define ASIC_IS_DCE81(rdev) ((rdev->family == CHIP_KAVERI))
2780 #define ASIC_IS_DCE82(rdev) ((rdev->family == CHIP_BONAIRE))
2781 #define ASIC_IS_DCE83(rdev) ((rdev->family == CHIP_KABINI) || \
2782                              (rdev->family == CHIP_MULLINS))
2783
2784 #define ASIC_IS_LOMBOK(rdev) ((rdev->ddev->pdev->device == 0x6849) || \
2785                               (rdev->ddev->pdev->device == 0x6850) || \
2786                               (rdev->ddev->pdev->device == 0x6858) || \
2787                               (rdev->ddev->pdev->device == 0x6859) || \
2788                               (rdev->ddev->pdev->device == 0x6840) || \
2789                               (rdev->ddev->pdev->device == 0x6841) || \
2790                               (rdev->ddev->pdev->device == 0x6842) || \
2791                               (rdev->ddev->pdev->device == 0x6843))
2792
2793 /*
2794  * BIOS helpers.
2795  */
2796 #define RBIOS8(i) (rdev->bios[i])
2797 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
2798 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
2799
2800 int radeon_combios_init(struct radeon_device *rdev);
2801 void radeon_combios_fini(struct radeon_device *rdev);
2802 int radeon_atombios_init(struct radeon_device *rdev);
2803 void radeon_atombios_fini(struct radeon_device *rdev);
2804
2805
2806 /*
2807  * RING helpers.
2808  */
2809
2810 /**
2811  * radeon_ring_write - write a value to the ring
2812  *
2813  * @ring: radeon_ring structure holding ring information
2814  * @v: dword (dw) value to write
2815  *
2816  * Write a value to the requested ring buffer (all asics).
2817  */
2818 static inline void radeon_ring_write(struct radeon_ring *ring, uint32_t v)
2819 {
2820         if (ring->count_dw <= 0)
2821                 DRM_ERROR("radeon: writing more dwords to the ring than expected!\n");
2822
2823         ring->ring[ring->wptr++] = v;
2824         ring->wptr &= ring->ptr_mask;
2825         ring->count_dw--;
2826         ring->ring_free_dw--;
2827 }
2828
2829 /*
2830  * ASICs macro.
2831  */
2832 #define radeon_init(rdev) (rdev)->asic->init((rdev))
2833 #define radeon_fini(rdev) (rdev)->asic->fini((rdev))
2834 #define radeon_resume(rdev) (rdev)->asic->resume((rdev))
2835 #define radeon_suspend(rdev) (rdev)->asic->suspend((rdev))
2836 #define radeon_cs_parse(rdev, r, p) (rdev)->asic->ring[(r)]->cs_parse((p))
2837 #define radeon_vga_set_state(rdev, state) (rdev)->asic->vga_set_state((rdev), (state))
2838 #define radeon_asic_reset(rdev) (rdev)->asic->asic_reset((rdev))
2839 #define radeon_gart_tlb_flush(rdev) (rdev)->asic->gart.tlb_flush((rdev))
2840 #define radeon_gart_set_page(rdev, i, p, f) (rdev)->asic->gart.set_page((rdev), (i), (p), (f))
2841 #define radeon_asic_vm_init(rdev) (rdev)->asic->vm.init((rdev))
2842 #define radeon_asic_vm_fini(rdev) (rdev)->asic->vm.fini((rdev))
2843 #define radeon_asic_vm_copy_pages(rdev, ib, pe, src, count) ((rdev)->asic->vm.copy_pages((rdev), (ib), (pe), (src), (count)))
2844 #define radeon_asic_vm_write_pages(rdev, ib, pe, addr, count, incr, flags) ((rdev)->asic->vm.write_pages((rdev), (ib), (pe), (addr), (count), (incr), (flags)))
2845 #define radeon_asic_vm_set_pages(rdev, ib, pe, addr, count, incr, flags) ((rdev)->asic->vm.set_pages((rdev), (ib), (pe), (addr), (count), (incr), (flags)))
2846 #define radeon_asic_vm_pad_ib(rdev, ib) ((rdev)->asic->vm.pad_ib((ib)))
2847 #define radeon_ring_start(rdev, r, cp) (rdev)->asic->ring[(r)]->ring_start((rdev), (cp))
2848 #define radeon_ring_test(rdev, r, cp) (rdev)->asic->ring[(r)]->ring_test((rdev), (cp))
2849 #define radeon_ib_test(rdev, r, cp) (rdev)->asic->ring[(r)]->ib_test((rdev), (cp))
2850 #define radeon_ring_ib_execute(rdev, r, ib) (rdev)->asic->ring[(r)]->ib_execute((rdev), (ib))
2851 #define radeon_ring_ib_parse(rdev, r, ib) (rdev)->asic->ring[(r)]->ib_parse((rdev), (ib))
2852 #define radeon_ring_is_lockup(rdev, r, cp) (rdev)->asic->ring[(r)]->is_lockup((rdev), (cp))
2853 #define radeon_ring_vm_flush(rdev, r, vm) (rdev)->asic->ring[(r)]->vm_flush((rdev), (r), (vm))
2854 #define radeon_ring_get_rptr(rdev, r) (rdev)->asic->ring[(r)->idx]->get_rptr((rdev), (r))
2855 #define radeon_ring_get_wptr(rdev, r) (rdev)->asic->ring[(r)->idx]->get_wptr((rdev), (r))
2856 #define radeon_ring_set_wptr(rdev, r) (rdev)->asic->ring[(r)->idx]->set_wptr((rdev), (r))
2857 #define radeon_irq_set(rdev) (rdev)->asic->irq.set((rdev))
2858 #define radeon_irq_process(rdev) (rdev)->asic->irq.process((rdev))
2859 #define radeon_get_vblank_counter(rdev, crtc) (rdev)->asic->display.get_vblank_counter((rdev), (crtc))
2860 #define radeon_set_backlight_level(rdev, e, l) (rdev)->asic->display.set_backlight_level((e), (l))
2861 #define radeon_get_backlight_level(rdev, e) (rdev)->asic->display.get_backlight_level((e))
2862 #define radeon_hdmi_enable(rdev, e, b) (rdev)->asic->display.hdmi_enable((e), (b))
2863 #define radeon_hdmi_setmode(rdev, e, m) (rdev)->asic->display.hdmi_setmode((e), (m))
2864 #define radeon_fence_ring_emit(rdev, r, fence) (rdev)->asic->ring[(r)]->emit_fence((rdev), (fence))
2865 #define radeon_semaphore_ring_emit(rdev, r, cp, semaphore, emit_wait) (rdev)->asic->ring[(r)]->emit_semaphore((rdev), (cp), (semaphore), (emit_wait))
2866 #define radeon_copy_blit(rdev, s, d, np, resv) (rdev)->asic->copy.blit((rdev), (s), (d), (np), (resv))
2867 #define radeon_copy_dma(rdev, s, d, np, resv) (rdev)->asic->copy.dma((rdev), (s), (d), (np), (resv))
2868 #define radeon_copy(rdev, s, d, np, resv) (rdev)->asic->copy.copy((rdev), (s), (d), (np), (resv))
2869 #define radeon_copy_blit_ring_index(rdev) (rdev)->asic->copy.blit_ring_index
2870 #define radeon_copy_dma_ring_index(rdev) (rdev)->asic->copy.dma_ring_index
2871 #define radeon_copy_ring_index(rdev) (rdev)->asic->copy.copy_ring_index
2872 #define radeon_get_engine_clock(rdev) (rdev)->asic->pm.get_engine_clock((rdev))
2873 #define radeon_set_engine_clock(rdev, e) (rdev)->asic->pm.set_engine_clock((rdev), (e))
2874 #define radeon_get_memory_clock(rdev) (rdev)->asic->pm.get_memory_clock((rdev))
2875 #define radeon_set_memory_clock(rdev, e) (rdev)->asic->pm.set_memory_clock((rdev), (e))
2876 #define radeon_get_pcie_lanes(rdev) (rdev)->asic->pm.get_pcie_lanes((rdev))
2877 #define radeon_set_pcie_lanes(rdev, l) (rdev)->asic->pm.set_pcie_lanes((rdev), (l))
2878 #define radeon_set_clock_gating(rdev, e) (rdev)->asic->pm.set_clock_gating((rdev), (e))
2879 #define radeon_set_uvd_clocks(rdev, v, d) (rdev)->asic->pm.set_uvd_clocks((rdev), (v), (d))
2880 #define radeon_set_vce_clocks(rdev, ev, ec) (rdev)->asic->pm.set_vce_clocks((rdev), (ev), (ec))
2881 #define radeon_get_temperature(rdev) (rdev)->asic->pm.get_temperature((rdev))
2882 #define radeon_set_surface_reg(rdev, r, f, p, o, s) ((rdev)->asic->surface.set_reg((rdev), (r), (f), (p), (o), (s)))
2883 #define radeon_clear_surface_reg(rdev, r) ((rdev)->asic->surface.clear_reg((rdev), (r)))
2884 #define radeon_bandwidth_update(rdev) (rdev)->asic->display.bandwidth_update((rdev))
2885 #define radeon_hpd_init(rdev) (rdev)->asic->hpd.init((rdev))
2886 #define radeon_hpd_fini(rdev) (rdev)->asic->hpd.fini((rdev))
2887 #define radeon_hpd_sense(rdev, h) (rdev)->asic->hpd.sense((rdev), (h))
2888 #define radeon_hpd_set_polarity(rdev, h) (rdev)->asic->hpd.set_polarity((rdev), (h))
2889 #define radeon_gui_idle(rdev) (rdev)->asic->gui_idle((rdev))
2890 #define radeon_pm_misc(rdev) (rdev)->asic->pm.misc((rdev))
2891 #define radeon_pm_prepare(rdev) (rdev)->asic->pm.prepare((rdev))
2892 #define radeon_pm_finish(rdev) (rdev)->asic->pm.finish((rdev))
2893 #define radeon_pm_init_profile(rdev) (rdev)->asic->pm.init_profile((rdev))
2894 #define radeon_pm_get_dynpm_state(rdev) (rdev)->asic->pm.get_dynpm_state((rdev))
2895 #define radeon_page_flip(rdev, crtc, base) (rdev)->asic->pflip.page_flip((rdev), (crtc), (base))
2896 #define radeon_page_flip_pending(rdev, crtc) (rdev)->asic->pflip.page_flip_pending((rdev), (crtc))
2897 #define radeon_wait_for_vblank(rdev, crtc) (rdev)->asic->display.wait_for_vblank((rdev), (crtc))
2898 #define radeon_mc_wait_for_idle(rdev) (rdev)->asic->mc_wait_for_idle((rdev))
2899 #define radeon_get_xclk(rdev) (rdev)->asic->get_xclk((rdev))
2900 #define radeon_get_gpu_clock_counter(rdev) (rdev)->asic->get_gpu_clock_counter((rdev))
2901 #define radeon_dpm_init(rdev) rdev->asic->dpm.init((rdev))
2902 #define radeon_dpm_setup_asic(rdev) rdev->asic->dpm.setup_asic((rdev))
2903 #define radeon_dpm_enable(rdev) rdev->asic->dpm.enable((rdev))
2904 #define radeon_dpm_late_enable(rdev) rdev->asic->dpm.late_enable((rdev))
2905 #define radeon_dpm_disable(rdev) rdev->asic->dpm.disable((rdev))
2906 #define radeon_dpm_pre_set_power_state(rdev) rdev->asic->dpm.pre_set_power_state((rdev))
2907 #define radeon_dpm_set_power_state(rdev) rdev->asic->dpm.set_power_state((rdev))
2908 #define radeon_dpm_post_set_power_state(rdev) rdev->asic->dpm.post_set_power_state((rdev))
2909 #define radeon_dpm_display_configuration_changed(rdev) rdev->asic->dpm.display_configuration_changed((rdev))
2910 #define radeon_dpm_fini(rdev) rdev->asic->dpm.fini((rdev))
2911 #define radeon_dpm_get_sclk(rdev, l) rdev->asic->dpm.get_sclk((rdev), (l))
2912 #define radeon_dpm_get_mclk(rdev, l) rdev->asic->dpm.get_mclk((rdev), (l))
2913 #define radeon_dpm_print_power_state(rdev, ps) rdev->asic->dpm.print_power_state((rdev), (ps))
2914 #define radeon_dpm_debugfs_print_current_performance_level(rdev, m) rdev->asic->dpm.debugfs_print_current_performance_level((rdev), (m))
2915 #define radeon_dpm_force_performance_level(rdev, l) rdev->asic->dpm.force_performance_level((rdev), (l))
2916 #define radeon_dpm_vblank_too_short(rdev) rdev->asic->dpm.vblank_too_short((rdev))
2917 #define radeon_dpm_powergate_uvd(rdev, g) rdev->asic->dpm.powergate_uvd((rdev), (g))
2918 #define radeon_dpm_enable_bapm(rdev, e) rdev->asic->dpm.enable_bapm((rdev), (e))
2919
2920 /* Common functions */
2921 /* AGP */
2922 extern int radeon_gpu_reset(struct radeon_device *rdev);
2923 extern void radeon_pci_config_reset(struct radeon_device *rdev);
2924 extern void r600_set_bios_scratch_engine_hung(struct radeon_device *rdev, bool hung);
2925 extern void radeon_agp_disable(struct radeon_device *rdev);
2926 extern int radeon_modeset_init(struct radeon_device *rdev);
2927 extern void radeon_modeset_fini(struct radeon_device *rdev);
2928 extern bool radeon_card_posted(struct radeon_device *rdev);
2929 extern void radeon_update_bandwidth_info(struct radeon_device *rdev);
2930 extern void radeon_update_display_priority(struct radeon_device *rdev);
2931 extern bool radeon_boot_test_post_card(struct radeon_device *rdev);
2932 extern void radeon_scratch_init(struct radeon_device *rdev);
2933 extern void radeon_wb_fini(struct radeon_device *rdev);
2934 extern int radeon_wb_init(struct radeon_device *rdev);
2935 extern void radeon_wb_disable(struct radeon_device *rdev);
2936 extern void radeon_surface_init(struct radeon_device *rdev);
2937 extern int radeon_cs_parser_init(struct radeon_cs_parser *p, void *data);
2938 extern void radeon_legacy_set_clock_gating(struct radeon_device *rdev, int enable);
2939 extern void radeon_atom_set_clock_gating(struct radeon_device *rdev, int enable);
2940 extern void radeon_ttm_placement_from_domain(struct radeon_bo *rbo, u32 domain);
2941 extern bool radeon_ttm_bo_is_radeon_bo(struct ttm_buffer_object *bo);
2942 extern int radeon_ttm_tt_set_userptr(struct ttm_tt *ttm, uint64_t addr,
2943                                      uint32_t flags);
2944 extern bool radeon_ttm_tt_has_userptr(struct ttm_tt *ttm);
2945 extern bool radeon_ttm_tt_is_readonly(struct ttm_tt *ttm);
2946 extern void radeon_vram_location(struct radeon_device *rdev, struct radeon_mc *mc, u64 base);
2947 extern void radeon_gtt_location(struct radeon_device *rdev, struct radeon_mc *mc);
2948 extern int radeon_resume_kms(struct drm_device *dev, bool resume, bool fbcon);
2949 extern int radeon_suspend_kms(struct drm_device *dev, bool suspend, bool fbcon);
2950 extern void radeon_ttm_set_active_vram_size(struct radeon_device *rdev, u64 size);
2951 extern void radeon_program_register_sequence(struct radeon_device *rdev,
2952                                              const u32 *registers,
2953                                              const u32 array_size);
2954
2955 /*
2956  * vm
2957  */
2958 int radeon_vm_manager_init(struct radeon_device *rdev);
2959 void radeon_vm_manager_fini(struct radeon_device *rdev);
2960 int radeon_vm_init(struct radeon_device *rdev, struct radeon_vm *vm);
2961 void radeon_vm_fini(struct radeon_device *rdev, struct radeon_vm *vm);
2962 struct radeon_cs_reloc *radeon_vm_get_bos(struct radeon_device *rdev,
2963                                           struct radeon_vm *vm,
2964                                           struct list_head *head);
2965 struct radeon_fence *radeon_vm_grab_id(struct radeon_device *rdev,
2966                                        struct radeon_vm *vm, int ring);
2967 void radeon_vm_flush(struct radeon_device *rdev,
2968                      struct radeon_vm *vm,
2969                      int ring);
2970 void radeon_vm_fence(struct radeon_device *rdev,
2971                      struct radeon_vm *vm,
2972                      struct radeon_fence *fence);
2973 uint64_t radeon_vm_map_gart(struct radeon_device *rdev, uint64_t addr);
2974 int radeon_vm_update_page_directory(struct radeon_device *rdev,
2975                                     struct radeon_vm *vm);
2976 int radeon_vm_clear_freed(struct radeon_device *rdev,
2977                           struct radeon_vm *vm);
2978 int radeon_vm_clear_invalids(struct radeon_device *rdev,
2979                              struct radeon_vm *vm);
2980 int radeon_vm_bo_update(struct radeon_device *rdev,
2981                         struct radeon_bo_va *bo_va,
2982                         struct ttm_mem_reg *mem);
2983 void radeon_vm_bo_invalidate(struct radeon_device *rdev,
2984                              struct radeon_bo *bo);
2985 struct radeon_bo_va *radeon_vm_bo_find(struct radeon_vm *vm,
2986                                        struct radeon_bo *bo);
2987 struct radeon_bo_va *radeon_vm_bo_add(struct radeon_device *rdev,
2988                                       struct radeon_vm *vm,
2989                                       struct radeon_bo *bo);
2990 int radeon_vm_bo_set_addr(struct radeon_device *rdev,
2991                           struct radeon_bo_va *bo_va,
2992                           uint64_t offset,
2993                           uint32_t flags);
2994 void radeon_vm_bo_rmv(struct radeon_device *rdev,
2995                       struct radeon_bo_va *bo_va);
2996
2997 /* audio */
2998 void r600_audio_update_hdmi(struct work_struct *work);
2999 struct r600_audio_pin *r600_audio_get_pin(struct radeon_device *rdev);
3000 struct r600_audio_pin *dce6_audio_get_pin(struct radeon_device *rdev);
3001 void r600_audio_enable(struct radeon_device *rdev,
3002                        struct r600_audio_pin *pin,
3003                        u8 enable_mask);
3004 void dce6_audio_enable(struct radeon_device *rdev,
3005                        struct r600_audio_pin *pin,
3006                        u8 enable_mask);
3007
3008 /*
3009  * R600 vram scratch functions
3010  */
3011 int r600_vram_scratch_init(struct radeon_device *rdev);
3012 void r600_vram_scratch_fini(struct radeon_device *rdev);
3013
3014 /*
3015  * r600 cs checking helper
3016  */
3017 unsigned r600_mip_minify(unsigned size, unsigned level);
3018 bool r600_fmt_is_valid_color(u32 format);
3019 bool r600_fmt_is_valid_texture(u32 format, enum radeon_family family);
3020 int r600_fmt_get_blocksize(u32 format);
3021 int r600_fmt_get_nblocksx(u32 format, u32 w);
3022 int r600_fmt_get_nblocksy(u32 format, u32 h);
3023
3024 /*
3025  * r600 functions used by radeon_encoder.c
3026  */
3027 struct radeon_hdmi_acr {
3028         u32 clock;
3029
3030         int n_32khz;
3031         int cts_32khz;
3032
3033         int n_44_1khz;
3034         int cts_44_1khz;
3035
3036         int n_48khz;
3037         int cts_48khz;
3038
3039 };
3040
3041 extern struct radeon_hdmi_acr r600_hdmi_acr(uint32_t clock);
3042
3043 extern u32 r6xx_remap_render_backend(struct radeon_device *rdev,
3044                                      u32 tiling_pipe_num,
3045                                      u32 max_rb_num,
3046                                      u32 total_max_rb_num,
3047                                      u32 enabled_rb_mask);
3048
3049 /*
3050  * evergreen functions used by radeon_encoder.c
3051  */
3052
3053 extern int ni_init_microcode(struct radeon_device *rdev);
3054 extern int ni_mc_load_microcode(struct radeon_device *rdev);
3055
3056 /* radeon_acpi.c */
3057 #if defined(CONFIG_ACPI)
3058 extern int radeon_acpi_init(struct radeon_device *rdev);
3059 extern void radeon_acpi_fini(struct radeon_device *rdev);
3060 extern bool radeon_acpi_is_pcie_performance_request_supported(struct radeon_device *rdev);
3061 extern int radeon_acpi_pcie_performance_request(struct radeon_device *rdev,
3062                                                 u8 perf_req, bool advertise);
3063 extern int radeon_acpi_pcie_notify_device_ready(struct radeon_device *rdev);
3064 #else
3065 static inline int radeon_acpi_init(struct radeon_device *rdev) { return 0; }
3066 static inline void radeon_acpi_fini(struct radeon_device *rdev) { }
3067 #endif
3068
3069 int radeon_cs_packet_parse(struct radeon_cs_parser *p,
3070                            struct radeon_cs_packet *pkt,
3071                            unsigned idx);
3072 bool radeon_cs_packet_next_is_pkt3_nop(struct radeon_cs_parser *p);
3073 void radeon_cs_dump_packet(struct radeon_cs_parser *p,
3074                            struct radeon_cs_packet *pkt);
3075 int radeon_cs_packet_next_reloc(struct radeon_cs_parser *p,
3076                                 struct radeon_cs_reloc **cs_reloc,
3077                                 int nomm);
3078 int r600_cs_common_vline_parse(struct radeon_cs_parser *p,
3079                                uint32_t *vline_start_end,
3080                                uint32_t *vline_status);
3081
3082 #include "radeon_object.h"
3083
3084 #endif