drivers/i2c/busses/i2c-designware-core.c

   1 /*
   2  * Synopsys DesignWare I2C adapter driver (master only).
   3  *
   4  * Based on the TI DAVINCI I2C adapter driver.
   5  *
   6  * Copyright (C) 2006 Texas Instruments.
   7  * Copyright (C) 2007 MontaVista Software Inc.
   8  * Copyright (C) 2009 Provigent Ltd.
   9  *
  10  * ----------------------------------------------------------------------------
  11  *
  12  * This program is free software; you can redistribute it and/or modify
  13  * it under the terms of the GNU General Public License as published by
  14  * the Free Software Foundation; either version 2 of the License, or
  15  * (at your option) any later version.
  16  *
  17  * This program is distributed in the hope that it will be useful,
  18  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  19  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  20  * GNU General Public License for more details.
  21  *
  22  * You should have received a copy of the GNU General Public License
  23  * along with this program; if not, write to the Free Software
  24  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  25  * ----------------------------------------------------------------------------
  26  *
  27  */
  28 #include <linux/export.h>
  29 #include <linux/clk.h>
  30 #include <linux/errno.h>
  31 #include <linux/err.h>
  32 #include <linux/i2c.h>
  33 #include <linux/interrupt.h>
  34 #include <linux/io.h>
  35 #include <linux/pm_runtime.h>
  36 #include <linux/delay.h>
  37 #include <linux/module.h>
  38 #include "i2c-designware-core.h"
  39
  40 /*
  41  * Registers offset
  42  */
  43 #define DW_IC_CON               0x0
  44 #define DW_IC_TAR               0x4
  45 #define DW_IC_DATA_CMD          0x10
  46 #define DW_IC_SS_SCL_HCNT       0x14
  47 #define DW_IC_SS_SCL_LCNT       0x18
  48 #define DW_IC_FS_SCL_HCNT       0x1c
  49 #define DW_IC_FS_SCL_LCNT       0x20
  50 #define DW_IC_INTR_STAT         0x2c
  51 #define DW_IC_INTR_MASK         0x30
  52 #define DW_IC_RAW_INTR_STAT     0x34
  53 #define DW_IC_RX_TL             0x38
  54 #define DW_IC_TX_TL             0x3c
  55 #define DW_IC_CLR_INTR          0x40
  56 #define DW_IC_CLR_RX_UNDER      0x44
  57 #define DW_IC_CLR_RX_OVER       0x48
  58 #define DW_IC_CLR_TX_OVER       0x4c
  59 #define DW_IC_CLR_RD_REQ        0x50
  60 #define DW_IC_CLR_TX_ABRT       0x54
  61 #define DW_IC_CLR_RX_DONE       0x58
  62 #define DW_IC_CLR_ACTIVITY      0x5c
  63 #define DW_IC_CLR_STOP_DET      0x60
  64 #define DW_IC_CLR_START_DET     0x64
  65 #define DW_IC_CLR_GEN_CALL      0x68
  66 #define DW_IC_ENABLE            0x6c
  67 #define DW_IC_STATUS            0x70
  68 #define DW_IC_TXFLR             0x74
  69 #define DW_IC_RXFLR             0x78
  70 #define DW_IC_SDA_HOLD          0x7c
  71 #define DW_IC_TX_ABRT_SOURCE    0x80
  72 #define DW_IC_ENABLE_STATUS     0x9c
  73 #define DW_IC_COMP_PARAM_1      0xf4
  74 #define DW_IC_COMP_VERSION      0xf8
  75 #define DW_IC_SDA_HOLD_MIN_VERS 0x3131312A
  76 #define DW_IC_COMP_TYPE         0xfc
  77 #define DW_IC_COMP_TYPE_VALUE   0x44570140
  78
  79 #define DW_IC_INTR_RX_UNDER     0x001
  80 #define DW_IC_INTR_RX_OVER      0x002
  81 #define DW_IC_INTR_RX_FULL      0x004
  82 #define DW_IC_INTR_TX_OVER      0x008
  83 #define DW_IC_INTR_TX_EMPTY     0x010
  84 #define DW_IC_INTR_RD_REQ       0x020
  85 #define DW_IC_INTR_TX_ABRT      0x040
  86 #define DW_IC_INTR_RX_DONE      0x080
  87 #define DW_IC_INTR_ACTIVITY     0x100
  88 #define DW_IC_INTR_STOP_DET     0x200
  89 #define DW_IC_INTR_START_DET    0x400
  90 #define DW_IC_INTR_GEN_CALL     0x800
  91
  92 #define DW_IC_INTR_DEFAULT_MASK         (DW_IC_INTR_RX_FULL | \
  93                                          DW_IC_INTR_TX_EMPTY | \
  94                                          DW_IC_INTR_TX_ABRT | \
  95                                          DW_IC_INTR_STOP_DET)
  96
  97 #define DW_IC_STATUS_ACTIVITY   0x1
  98
  99 #define DW_IC_ERR_TX_ABRT       0x1
 100
 101 /*
 102  * status codes
 103  */
 104 #define STATUS_IDLE                     0x0
 105 #define STATUS_WRITE_IN_PROGRESS        0x1
 106 #define STATUS_READ_IN_PROGRESS         0x2
 107
 108 #define TIMEOUT                 20 /* ms */
 109
 110 /*
 111  * hardware abort codes from the DW_IC_TX_ABRT_SOURCE register
 112  *
 113  * only expected abort codes are listed here
 114  * refer to the datasheet for the full list
 115  */
 116 #define ABRT_7B_ADDR_NOACK      0
 117 #define ABRT_10ADDR1_NOACK      1
 118 #define ABRT_10ADDR2_NOACK      2
 119 #define ABRT_TXDATA_NOACK       3
 120 #define ABRT_GCALL_NOACK        4
 121 #define ABRT_GCALL_READ         5
 122 #define ABRT_SBYTE_ACKDET       7
 123 #define ABRT_SBYTE_NORSTRT      9
 124 #define ABRT_10B_RD_NORSTRT     10
 125 #define ABRT_MASTER_DIS         11
 126 #define ARB_LOST                12
 127
 128 #define DW_IC_TX_ABRT_7B_ADDR_NOACK     (1UL << ABRT_7B_ADDR_NOACK)
 129 #define DW_IC_TX_ABRT_10ADDR1_NOACK     (1UL << ABRT_10ADDR1_NOACK)
 130 #define DW_IC_TX_ABRT_10ADDR2_NOACK     (1UL << ABRT_10ADDR2_NOACK)
 131 #define DW_IC_TX_ABRT_TXDATA_NOACK      (1UL << ABRT_TXDATA_NOACK)
 132 #define DW_IC_TX_ABRT_GCALL_NOACK       (1UL << ABRT_GCALL_NOACK)
 133 #define DW_IC_TX_ABRT_GCALL_READ        (1UL << ABRT_GCALL_READ)
 134 #define DW_IC_TX_ABRT_SBYTE_ACKDET      (1UL << ABRT_SBYTE_ACKDET)
 135 #define DW_IC_TX_ABRT_SBYTE_NORSTRT     (1UL << ABRT_SBYTE_NORSTRT)
 136 #define DW_IC_TX_ABRT_10B_RD_NORSTRT    (1UL << ABRT_10B_RD_NORSTRT)
 137 #define DW_IC_TX_ABRT_MASTER_DIS        (1UL << ABRT_MASTER_DIS)
 138 #define DW_IC_TX_ARB_LOST               (1UL << ARB_LOST)
 139
 140 #define DW_IC_TX_ABRT_NOACK             (DW_IC_TX_ABRT_7B_ADDR_NOACK | \
 141                                          DW_IC_TX_ABRT_10ADDR1_NOACK | \
 142                                          DW_IC_TX_ABRT_10ADDR2_NOACK | \
 143                                          DW_IC_TX_ABRT_TXDATA_NOACK | \
 144                                          DW_IC_TX_ABRT_GCALL_NOACK)
 145
 146 static char *abort_sources[] = {
 147         [ABRT_7B_ADDR_NOACK] =
 148                 "slave address not acknowledged (7bit mode)",
 149         [ABRT_10ADDR1_NOACK] =
 150                 "first address byte not acknowledged (10bit mode)",
 151         [ABRT_10ADDR2_NOACK] =
 152                 "second address byte not acknowledged (10bit mode)",
 153         [ABRT_TXDATA_NOACK] =
 154                 "data not acknowledged",
 155         [ABRT_GCALL_NOACK] =
 156                 "no acknowledgement for a general call",
 157         [ABRT_GCALL_READ] =
 158                 "read after general call",
 159         [ABRT_SBYTE_ACKDET] =
 160                 "start byte acknowledged",
 161         [ABRT_SBYTE_NORSTRT] =
 162                 "trying to send start byte when restart is disabled",
 163         [ABRT_10B_RD_NORSTRT] =
 164                 "trying to read when restart is disabled (10bit mode)",
 165         [ABRT_MASTER_DIS] =
 166                 "trying to use disabled adapter",
 167         [ARB_LOST] =
 168                 "lost arbitration",
 169 };
 170
 171 u32 dw_readl(struct dw_i2c_dev *dev, int offset)
 172 {
 173         u32 value;
 174
 175         if (dev->accessor_flags & ACCESS_16BIT)
 176                 value = readw(dev->base + offset) |
 177                         (readw(dev->base + offset + 2) << 16);
 178         else
 179                 value = readl(dev->base + offset);
 180
 181         if (dev->accessor_flags & ACCESS_SWAP)
 182                 return swab32(value);
 183         else
 184                 return value;
 185 }
 186
 187 void dw_writel(struct dw_i2c_dev *dev, u32 b, int offset)
 188 {
 189         if (dev->accessor_flags & ACCESS_SWAP)
 190                 b = swab32(b);
 191
 192         if (dev->accessor_flags & ACCESS_16BIT) {
 193                 writew((u16)b, dev->base + offset);
 194                 writew((u16)(b >> 16), dev->base + offset + 2);
 195         } else {
 196                 writel(b, dev->base + offset);
 197         }
 198 }
 199
 200 static u32
 201 i2c_dw_scl_hcnt(u32 ic_clk, u32 tSYMBOL, u32 tf, int cond, int offset)
 202 {
 203         /*
 204          * DesignWare I2C core doesn't seem to have solid strategy to meet
 205          * the tHD;STA timing spec.  Configuring _HCNT based on tHIGH spec
 206          * will result in violation of the tHD;STA spec.
 207          */
 208         if (cond)
 209                 /*
 210                  * Conditional expression:
 211                  *
 212                  *   IC_[FS]S_SCL_HCNT + (1+4+3) >= IC_CLK * tHIGH
 213                  *
 214                  * This is based on the DW manuals, and represents an ideal
 215                  * configuration.  The resulting I2C bus speed will be
 216                  * faster than any of the others.
 217                  *
 218                  * If your hardware is free from tHD;STA issue, try this one.
 219                  */
 220                 return (ic_clk * tSYMBOL + 5000) / 10000 - 8 + offset;
 221         else
 222                 /*
 223                  * Conditional expression:
 224                  *
 225                  *   IC_[FS]S_SCL_HCNT + 3 >= IC_CLK * (tHD;STA + tf)
 226                  *
 227                  * This is just experimental rule; the tHD;STA period turned
 228                  * out to be proportinal to (_HCNT + 3).  With this setting,
 229                  * we could meet both tHIGH and tHD;STA timing specs.
 230                  *
 231                  * If unsure, you'd better to take this alternative.
 232                  *
 233                  * The reason why we need to take into account "tf" here,
 234                  * is the same as described in i2c_dw_scl_lcnt().
 235                  */
 236                 return (ic_clk * (tSYMBOL + tf) + 5000) / 10000 - 3 + offset;
 237 }
 238
 239 static u32 i2c_dw_scl_lcnt(u32 ic_clk, u32 tLOW, u32 tf, int offset)
 240 {
 241         /*
 242          * Conditional expression:
 243          *
 244          *   IC_[FS]S_SCL_LCNT + 1 >= IC_CLK * (tLOW + tf)
 245          *
 246          * DW I2C core starts counting the SCL CNTs for the LOW period
 247          * of the SCL clock (tLOW) as soon as it pulls the SCL line.
 248          * In order to meet the tLOW timing spec, we need to take into
 249          * account the fall time of SCL signal (tf).  Default tf value
 250          * should be 0.3 us, for safety.
 251          */
 252         return ((ic_clk * (tLOW + tf) + 5000) / 10000) - 1 + offset;
 253 }
 254
 255 static void __i2c_dw_enable(struct dw_i2c_dev *dev, bool enable)
 256 {
 257         int timeout = 100;
 258
 259         do {
 260                 dw_writel(dev, enable, DW_IC_ENABLE);
 261                 if ((dw_readl(dev, DW_IC_ENABLE_STATUS) & 1) == enable)
 262                         return;
 263
 264                 /*
 265                  * Wait 10 times the signaling period of the highest I2C
 266                  * transfer supported by the driver (for 400KHz this is
 267                  * 25us) as described in the DesignWare I2C databook.
 268                  */
 269                 usleep_range(25, 250);
 270         } while (timeout--);
 271
 272         dev_warn(dev->dev, "timeout in %sabling adapter\n",
 273                  enable ? "en" : "dis");
 274 }
 275
 276 /**
 277  * i2c_dw_init() - initialize the designware i2c master hardware
 278  * @dev: device private data
 279  *
 280  * This functions configures and enables the I2C master.
 281  * This function is called during I2C init function, and in case of timeout at
 282  * run time.
 283  */
 284 int i2c_dw_init(struct dw_i2c_dev *dev)
 285 {
 286         u32 input_clock_khz;
 287         u32 hcnt, lcnt;
 288         u32 reg;
 289
 290         input_clock_khz = dev->get_clk_rate_khz(dev);
 291
 292         reg = dw_readl(dev, DW_IC_COMP_TYPE);
 293         if (reg == ___constant_swab32(DW_IC_COMP_TYPE_VALUE)) {
 294                 /* Configure register endianess access */
 295                 dev->accessor_flags |= ACCESS_SWAP;
 296         } else if (reg == (DW_IC_COMP_TYPE_VALUE & 0x0000ffff)) {
 297                 /* Configure register access mode 16bit */
 298                 dev->accessor_flags |= ACCESS_16BIT;
 299         } else if (reg != DW_IC_COMP_TYPE_VALUE) {
 300                 dev_err(dev->dev, "Unknown Synopsys component type: "
 301                         "0x%08x\n", reg);
 302                 return -ENODEV;
 303         }
 304
 305         /* Disable the adapter */
 306         __i2c_dw_enable(dev, false);
 307
 308         /* set standard and fast speed deviders for high/low periods */
 309
 310         /* Standard-mode */
 311         hcnt = i2c_dw_scl_hcnt(input_clock_khz,
 312                                 40,     /* tHD;STA = tHIGH = 4.0 us */
 313                                 3,      /* tf = 0.3 us */
 314                                 0,      /* 0: DW default, 1: Ideal */
 315                                 0);     /* No offset */
 316         lcnt = i2c_dw_scl_lcnt(input_clock_khz,
 317                                 47,     /* tLOW = 4.7 us */
 318                                 3,      /* tf = 0.3 us */
 319                                 0);     /* No offset */
 320
 321         /* Allow platforms to specify the ideal HCNT and LCNT values */
 322         if (dev->ss_hcnt && dev->ss_lcnt) {
 323                 hcnt = dev->ss_hcnt;
 324                 lcnt = dev->ss_lcnt;
 325         }
 326         dw_writel(dev, hcnt, DW_IC_SS_SCL_HCNT);
 327         dw_writel(dev, lcnt, DW_IC_SS_SCL_LCNT);
 328         dev_dbg(dev->dev, "Standard-mode HCNT:LCNT = %d:%d\n", hcnt, lcnt);
 329
 330         /* Fast-mode */
 331         hcnt = i2c_dw_scl_hcnt(input_clock_khz,
 332                                 6,      /* tHD;STA = tHIGH = 0.6 us */
 333                                 3,      /* tf = 0.3 us */
 334                                 0,      /* 0: DW default, 1: Ideal */
 335                                 0);     /* No offset */
 336         lcnt = i2c_dw_scl_lcnt(input_clock_khz,
 337                                 13,     /* tLOW = 1.3 us */
 338                                 3,      /* tf = 0.3 us */
 339                                 0);     /* No offset */
 340
 341         if (dev->fs_hcnt && dev->fs_lcnt) {
 342                 hcnt = dev->fs_hcnt;
 343                 lcnt = dev->fs_lcnt;
 344         }
 345         dw_writel(dev, hcnt, DW_IC_FS_SCL_HCNT);
 346         dw_writel(dev, lcnt, DW_IC_FS_SCL_LCNT);
 347         dev_dbg(dev->dev, "Fast-mode HCNT:LCNT = %d:%d\n", hcnt, lcnt);
 348
 349         /* Configure SDA Hold Time if required */
 350         if (dev->sda_hold_time) {
 351                 reg = dw_readl(dev, DW_IC_COMP_VERSION);
 352                 if (reg >= DW_IC_SDA_HOLD_MIN_VERS)
 353                         dw_writel(dev, dev->sda_hold_time, DW_IC_SDA_HOLD);
 354                 else
 355                         dev_warn(dev->dev,
 356                                 "Hardware too old to adjust SDA hold time.");
 357         }
 358
 359         /* Configure Tx/Rx FIFO threshold levels */
 360         dw_writel(dev, dev->tx_fifo_depth - 1, DW_IC_TX_TL);
 361         dw_writel(dev, 0, DW_IC_RX_TL);
 362
 363         /* configure the i2c master */
 364         dw_writel(dev, dev->master_cfg , DW_IC_CON);
 365         return 0;
 366 }
 367 EXPORT_SYMBOL_GPL(i2c_dw_init);
 368
 369 /*
 370  * Waiting for bus not busy
 371  */
 372 static int i2c_dw_wait_bus_not_busy(struct dw_i2c_dev *dev)
 373 {
 374         int timeout = TIMEOUT;
 375
 376         while (dw_readl(dev, DW_IC_STATUS) & DW_IC_STATUS_ACTIVITY) {
 377                 if (timeout <= 0) {
 378                         dev_warn(dev->dev, "timeout waiting for bus ready\n");
 379                         return -ETIMEDOUT;
 380                 }
 381                 timeout--;
 382                 usleep_range(1000, 1100);
 383         }
 384
 385         return 0;
 386 }
 387
 388 static void i2c_dw_xfer_init(struct dw_i2c_dev *dev)
 389 {
 390         struct i2c_msg *msgs = dev->msgs;
 391         u32 ic_con;
 392
 393         /* Disable the adapter */
 394         __i2c_dw_enable(dev, false);
 395
 396         /* set the slave (target) address */
 397         dw_writel(dev, msgs[dev->msg_write_idx].addr, DW_IC_TAR);
 398
 399         /* if the slave address is ten bit address, enable 10BITADDR */
 400         ic_con = dw_readl(dev, DW_IC_CON);
 401         if (msgs[dev->msg_write_idx].flags & I2C_M_TEN)
 402                 ic_con |= DW_IC_CON_10BITADDR_MASTER;
 403         else
 404                 ic_con &= ~DW_IC_CON_10BITADDR_MASTER;
 405         dw_writel(dev, ic_con, DW_IC_CON);
 406
 407         /* Enable the adapter */
 408         __i2c_dw_enable(dev, true);
 409
 410         /* Clear and enable interrupts */
 411         i2c_dw_clear_int(dev);
 412         dw_writel(dev, DW_IC_INTR_DEFAULT_MASK, DW_IC_INTR_MASK);
 413 }
 414
 415 /*
 416  * Initiate (and continue) low level master read/write transaction.
 417  * This function is only called from i2c_dw_isr, and pumping i2c_msg
 418  * messages into the tx buffer.  Even if the size of i2c_msg data is
 419  * longer than the size of the tx buffer, it handles everything.
 420  */
 421 static void
 422 i2c_dw_xfer_msg(struct dw_i2c_dev *dev)
 423 {
 424         struct i2c_msg *msgs = dev->msgs;
 425         u32 intr_mask;
 426         int tx_limit, rx_limit;
 427         u32 addr = msgs[dev->msg_write_idx].addr;
 428         u32 buf_len = dev->tx_buf_len;
 429         u8 *buf = dev->tx_buf;
 430         bool need_restart = false;
 431
 432         intr_mask = DW_IC_INTR_DEFAULT_MASK;
 433
 434         for (; dev->msg_write_idx < dev->msgs_num; dev->msg_write_idx++) {
 435                 /*
 436                  * if target address has changed, we need to
 437                  * reprogram the target address in the i2c
 438                  * adapter when we are done with this transfer
 439                  */
 440                 if (msgs[dev->msg_write_idx].addr != addr) {
 441                         dev_err(dev->dev,
 442                                 "%s: invalid target address\n", __func__);
 443                         dev->msg_err = -EINVAL;
 444                         break;
 445                 }
 446
 447                 if (msgs[dev->msg_write_idx].len == 0) {
 448                         dev_err(dev->dev,
 449                                 "%s: invalid message length\n", __func__);
 450                         dev->msg_err = -EINVAL;
 451                         break;
 452                 }
 453
 454                 if (!(dev->status & STATUS_WRITE_IN_PROGRESS)) {
 455                         /* new i2c_msg */
 456                         buf = msgs[dev->msg_write_idx].buf;
 457                         buf_len = msgs[dev->msg_write_idx].len;
 458
 459                         /* If both IC_EMPTYFIFO_HOLD_MASTER_EN and
 460                          * IC_RESTART_EN are set, we must manually
 461                          * set restart bit between messages.
 462                          */
 463                         if ((dev->master_cfg & DW_IC_CON_RESTART_EN) &&
 464                                         (dev->msg_write_idx > 0))
 465                                 need_restart = true;
 466                 }
 467
 468                 tx_limit = dev->tx_fifo_depth - dw_readl(dev, DW_IC_TXFLR);
 469                 rx_limit = dev->rx_fifo_depth - dw_readl(dev, DW_IC_RXFLR);
 470
 471                 while (buf_len > 0 && tx_limit > 0 && rx_limit > 0) {
 472                         u32 cmd = 0;
 473
 474                         /*
 475                          * If IC_EMPTYFIFO_HOLD_MASTER_EN is set we must
 476                          * manually set the stop bit. However, it cannot be
 477                          * detected from the registers so we set it always
 478                          * when writing/reading the last byte.
 479                          */
 480                         if (dev->msg_write_idx == dev->msgs_num - 1 &&
 481                             buf_len == 1)
 482                                 cmd |= BIT(9);
 483
 484                         if (need_restart) {
 485                                 cmd |= BIT(10);
 486                                 need_restart = false;
 487                         }
 488
 489                         if (msgs[dev->msg_write_idx].flags & I2C_M_RD) {
 490
 491                                 /* avoid rx buffer overrun */
 492                                 if (rx_limit - dev->rx_outstanding <= 0)
 493                                         break;
 494
 495                                 dw_writel(dev, cmd | 0x100, DW_IC_DATA_CMD);
 496                                 rx_limit--;
 497                                 dev->rx_outstanding++;
 498                         } else
 499                                 dw_writel(dev, cmd | *buf++, DW_IC_DATA_CMD);
 500                         tx_limit--; buf_len--;
 501                 }
 502
 503                 dev->tx_buf = buf;
 504                 dev->tx_buf_len = buf_len;
 505
 506                 if (buf_len > 0) {
 507                         /* more bytes to be written */
 508                         dev->status |= STATUS_WRITE_IN_PROGRESS;
 509                         break;
 510                 } else
 511                         dev->status &= ~STATUS_WRITE_IN_PROGRESS;
 512         }
 513
 514         /*
 515          * If i2c_msg index search is completed, we don't need TX_EMPTY
 516          * interrupt any more.
 517          */
 518         if (dev->msg_write_idx == dev->msgs_num)
 519                 intr_mask &= ~DW_IC_INTR_TX_EMPTY;
 520
 521         if (dev->msg_err)
 522                 intr_mask = 0;
 523
 524         dw_writel(dev, intr_mask,  DW_IC_INTR_MASK);
 525 }
 526
 527 static void
 528 i2c_dw_read(struct dw_i2c_dev *dev)
 529 {
 530         struct i2c_msg *msgs = dev->msgs;
 531         int rx_valid;
 532
 533         for (; dev->msg_read_idx < dev->msgs_num; dev->msg_read_idx++) {
 534                 u32 len;
 535                 u8 *buf;
 536
 537                 if (!(msgs[dev->msg_read_idx].flags & I2C_M_RD))
 538                         continue;
 539
 540                 if (!(dev->status & STATUS_READ_IN_PROGRESS)) {
 541                         len = msgs[dev->msg_read_idx].len;
 542                         buf = msgs[dev->msg_read_idx].buf;
 543                 } else {
 544                         len = dev->rx_buf_len;
 545                         buf = dev->rx_buf;
 546                 }
 547
 548                 rx_valid = dw_readl(dev, DW_IC_RXFLR);
 549
 550                 for (; len > 0 && rx_valid > 0; len--, rx_valid--) {
 551                         *buf++ = dw_readl(dev, DW_IC_DATA_CMD);
 552                         dev->rx_outstanding--;
 553                 }
 554
 555                 if (len > 0) {
 556                         dev->status |= STATUS_READ_IN_PROGRESS;
 557                         dev->rx_buf_len = len;
 558                         dev->rx_buf = buf;
 559                         return;
 560                 } else
 561                         dev->status &= ~STATUS_READ_IN_PROGRESS;
 562         }
 563 }
 564
 565 static int i2c_dw_handle_tx_abort(struct dw_i2c_dev *dev)
 566 {
 567         unsigned long abort_source = dev->abort_source;
 568         int i;
 569
 570         if (abort_source & DW_IC_TX_ABRT_NOACK) {
 571                 for_each_set_bit(i, &abort_source, ARRAY_SIZE(abort_sources))
 572                         dev_dbg(dev->dev,
 573                                 "%s: %s\n", __func__, abort_sources[i]);
 574                 return -EREMOTEIO;
 575         }
 576
 577         for_each_set_bit(i, &abort_source, ARRAY_SIZE(abort_sources))
 578                 dev_err(dev->dev, "%s: %s\n", __func__, abort_sources[i]);
 579
 580         if (abort_source & DW_IC_TX_ARB_LOST)
 581                 return -EAGAIN;
 582         else if (abort_source & DW_IC_TX_ABRT_GCALL_READ)
 583                 return -EINVAL; /* wrong msgs[] data */
 584         else
 585                 return -EIO;
 586 }
 587
 588 /*
 589  * Prepare controller for a transaction and call i2c_dw_xfer_msg
 590  */
 591 int
 592 i2c_dw_xfer(struct i2c_adapter *adap, struct i2c_msg msgs[], int num)
 593 {
 594         struct dw_i2c_dev *dev = i2c_get_adapdata(adap);
 595         int ret;
 596
 597         dev_dbg(dev->dev, "%s: msgs: %d\n", __func__, num);
 598
 599         mutex_lock(&dev->lock);
 600         pm_runtime_get_sync(dev->dev);
 601
 602         INIT_COMPLETION(dev->cmd_complete);
 603         dev->msgs = msgs;
 604         dev->msgs_num = num;
 605         dev->cmd_err = 0;
 606         dev->msg_write_idx = 0;
 607         dev->msg_read_idx = 0;
 608         dev->msg_err = 0;
 609         dev->status = STATUS_IDLE;
 610         dev->abort_source = 0;
 611         dev->rx_outstanding = 0;
 612
 613         ret = i2c_dw_wait_bus_not_busy(dev);
 614         if (ret < 0)
 615                 goto done;
 616
 617         /* start the transfers */
 618         i2c_dw_xfer_init(dev);
 619
 620         /* wait for tx to complete */
 621         ret = wait_for_completion_timeout(&dev->cmd_complete, HZ);
 622         if (ret == 0) {
 623                 dev_err(dev->dev, "controller timed out\n");
 624                 /* i2c_dw_init implicitly disables the adapter */
 625                 i2c_dw_init(dev);
 626                 ret = -ETIMEDOUT;
 627                 goto done;
 628         }
 629
 630         /*
 631          * We must disable the adapter before unlocking the &dev->lock mutex
 632          * below. Otherwise the hardware might continue generating interrupts
 633          * which in turn causes a race condition with the following transfer.
 634          * Needs some more investigation if the additional interrupts are
 635          * a hardware bug or this driver doesn't handle them correctly yet.
 636          */
 637         __i2c_dw_enable(dev, false);
 638
 639         if (dev->msg_err) {
 640                 ret = dev->msg_err;
 641                 goto done;
 642         }
 643
 644         /* no error */
 645         if (likely(!dev->cmd_err)) {
 646                 ret = num;
 647                 goto done;
 648         }
 649
 650         /* We have an error */
 651         if (dev->cmd_err == DW_IC_ERR_TX_ABRT) {
 652                 ret = i2c_dw_handle_tx_abort(dev);
 653                 goto done;
 654         }
 655         ret = -EIO;
 656
 657 done:
 658         pm_runtime_mark_last_busy(dev->dev);
 659         pm_runtime_put_autosuspend(dev->dev);
 660         mutex_unlock(&dev->lock);
 661
 662         return ret;
 663 }
 664 EXPORT_SYMBOL_GPL(i2c_dw_xfer);
 665
 666 u32 i2c_dw_func(struct i2c_adapter *adap)
 667 {
 668         struct dw_i2c_dev *dev = i2c_get_adapdata(adap);
 669         return dev->functionality;
 670 }
 671 EXPORT_SYMBOL_GPL(i2c_dw_func);
 672
 673 static u32 i2c_dw_read_clear_intrbits(struct dw_i2c_dev *dev)
 674 {
 675         u32 stat;
 676
 677         /*
 678          * The IC_INTR_STAT register just indicates "enabled" interrupts.
 679          * Ths unmasked raw version of interrupt status bits are available
 680          * in the IC_RAW_INTR_STAT register.
 681          *
 682          * That is,
 683          *   stat = dw_readl(IC_INTR_STAT);
 684          * equals to,
 685          *   stat = dw_readl(IC_RAW_INTR_STAT) & dw_readl(IC_INTR_MASK);
 686          *
 687          * The raw version might be useful for debugging purposes.
 688          */
 689         stat = dw_readl(dev, DW_IC_INTR_STAT);
 690
 691         /*
 692          * Do not use the IC_CLR_INTR register to clear interrupts, or
 693          * you'll miss some interrupts, triggered during the period from
 694          * dw_readl(IC_INTR_STAT) to dw_readl(IC_CLR_INTR).
 695          *
 696          * Instead, use the separately-prepared IC_CLR_* registers.
 697          */
 698         if (stat & DW_IC_INTR_RX_UNDER)
 699                 dw_readl(dev, DW_IC_CLR_RX_UNDER);
 700         if (stat & DW_IC_INTR_RX_OVER)
 701                 dw_readl(dev, DW_IC_CLR_RX_OVER);
 702         if (stat & DW_IC_INTR_TX_OVER)
 703                 dw_readl(dev, DW_IC_CLR_TX_OVER);
 704         if (stat & DW_IC_INTR_RD_REQ)
 705                 dw_readl(dev, DW_IC_CLR_RD_REQ);
 706         if (stat & DW_IC_INTR_TX_ABRT) {
 707                 /*
 708                  * The IC_TX_ABRT_SOURCE register is cleared whenever
 709                  * the IC_CLR_TX_ABRT is read.  Preserve it beforehand.
 710                  */
 711                 dev->abort_source = dw_readl(dev, DW_IC_TX_ABRT_SOURCE);
 712                 dw_readl(dev, DW_IC_CLR_TX_ABRT);
 713         }
 714         if (stat & DW_IC_INTR_RX_DONE)
 715                 dw_readl(dev, DW_IC_CLR_RX_DONE);
 716         if (stat & DW_IC_INTR_ACTIVITY)
 717                 dw_readl(dev, DW_IC_CLR_ACTIVITY);
 718         if (stat & DW_IC_INTR_STOP_DET)
 719                 dw_readl(dev, DW_IC_CLR_STOP_DET);
 720         if (stat & DW_IC_INTR_START_DET)
 721                 dw_readl(dev, DW_IC_CLR_START_DET);
 722         if (stat & DW_IC_INTR_GEN_CALL)
 723                 dw_readl(dev, DW_IC_CLR_GEN_CALL);
 724
 725         return stat;
 726 }
 727
 728 /*
 729  * Interrupt service routine. This gets called whenever an I2C interrupt
 730  * occurs.
 731  */
 732 irqreturn_t i2c_dw_isr(int this_irq, void *dev_id)
 733 {
 734         struct dw_i2c_dev *dev = dev_id;
 735         u32 stat, enabled;
 736
 737         enabled = dw_readl(dev, DW_IC_ENABLE);
 738         stat = dw_readl(dev, DW_IC_RAW_INTR_STAT);
 739         dev_dbg(dev->dev, "%s:  %s enabled= 0x%x stat=0x%x\n", __func__,
 740                 dev->adapter.name, enabled, stat);
 741         if (!enabled || !(stat & ~DW_IC_INTR_ACTIVITY))
 742                 return IRQ_NONE;
 743
 744         stat = i2c_dw_read_clear_intrbits(dev);
 745
 746         if (stat & DW_IC_INTR_TX_ABRT) {
 747                 dev->cmd_err |= DW_IC_ERR_TX_ABRT;
 748                 dev->status = STATUS_IDLE;
 749
 750                 /*
 751                  * Anytime TX_ABRT is set, the contents of the tx/rx
 752                  * buffers are flushed.  Make sure to skip them.
 753                  */
 754                 dw_writel(dev, 0, DW_IC_INTR_MASK);
 755                 goto tx_aborted;
 756         }
 757
 758         if (stat & DW_IC_INTR_RX_FULL)
 759                 i2c_dw_read(dev);
 760
 761         if (stat & DW_IC_INTR_TX_EMPTY)
 762                 i2c_dw_xfer_msg(dev);
 763
 764         /*
 765          * No need to modify or disable the interrupt mask here.
 766          * i2c_dw_xfer_msg() will take care of it according to
 767          * the current transmit status.
 768          */
 769
 770 tx_aborted:
 771         if ((stat & (DW_IC_INTR_TX_ABRT | DW_IC_INTR_STOP_DET)) || dev->msg_err)
 772                 complete(&dev->cmd_complete);
 773
 774         return IRQ_HANDLED;
 775 }
 776 EXPORT_SYMBOL_GPL(i2c_dw_isr);
 777
 778 void i2c_dw_enable(struct dw_i2c_dev *dev)
 779 {
 780        /* Enable the adapter */
 781         __i2c_dw_enable(dev, true);
 782 }
 783 EXPORT_SYMBOL_GPL(i2c_dw_enable);
 784
 785 u32 i2c_dw_is_enabled(struct dw_i2c_dev *dev)
 786 {
 787         return dw_readl(dev, DW_IC_ENABLE);
 788 }
 789 EXPORT_SYMBOL_GPL(i2c_dw_is_enabled);
 790
 791 void i2c_dw_disable(struct dw_i2c_dev *dev)
 792 {
 793         /* Disable controller */
 794         __i2c_dw_enable(dev, false);
 795
 796         /* Disable all interupts */
 797         dw_writel(dev, 0, DW_IC_INTR_MASK);
 798         dw_readl(dev, DW_IC_CLR_INTR);
 799 }
 800 EXPORT_SYMBOL_GPL(i2c_dw_disable);
 801
 802 void i2c_dw_clear_int(struct dw_i2c_dev *dev)
 803 {
 804         dw_readl(dev, DW_IC_CLR_INTR);
 805 }
 806 EXPORT_SYMBOL_GPL(i2c_dw_clear_int);
 807
 808 void i2c_dw_disable_int(struct dw_i2c_dev *dev)
 809 {
 810         dw_writel(dev, 0, DW_IC_INTR_MASK);
 811 }
 812 EXPORT_SYMBOL_GPL(i2c_dw_disable_int);
 813
 814 u32 i2c_dw_read_comp_param(struct dw_i2c_dev *dev)
 815 {
 816         return dw_readl(dev, DW_IC_COMP_PARAM_1);
 817 }
 818 EXPORT_SYMBOL_GPL(i2c_dw_read_comp_param);
 819
 820 MODULE_DESCRIPTION("Synopsys DesignWare I2C bus adapter core");
 821 MODULE_LICENSE("GPL");