drivers/ide/pci/piix.c

   1 /*
   2  *  linux/drivers/ide/pci/piix.c        Version 0.51    Jul 6, 2007
   3  *
   4  *  Copyright (C) 1998-1999 Andrzej Krzysztofowicz, Author and Maintainer
   5  *  Copyright (C) 1998-2000 Andre Hedrick <andre@linux-ide.org>
   6  *  Copyright (C) 2003 Red Hat Inc <alan@redhat.com>
   7  *  Copyright (C) 2006-2007 MontaVista Software, Inc. <source@mvista.com>
   8  *
   9  *  May be copied or modified under the terms of the GNU General Public License
  10  *
  11  *  PIO mode setting function for Intel chipsets.
  12  *  For use instead of BIOS settings.
  13  *
  14  * 40-41
  15  * 42-43
  16  *
  17  *                 41
  18  *                 43
  19  *
  20  * | PIO 0       | c0 | 80 | 0 |        piix_tune_drive(drive, 0);
  21  * | PIO 2 | SW2 | d0 | 90 | 4 |        piix_tune_drive(drive, 2);
  22  * | PIO 3 | MW1 | e1 | a1 | 9 |        piix_tune_drive(drive, 3);
  23  * | PIO 4 | MW2 | e3 | a3 | b |        piix_tune_drive(drive, 4);
  24  *
  25  * sitre = word40 & 0x4000; primary
  26  * sitre = word42 & 0x4000; secondary
  27  *
  28  * 44 8421|8421    hdd|hdb
  29  *
  30  * 48 8421         hdd|hdc|hdb|hda udma enabled
  31  *
  32  *    0001         hda
  33  *    0010         hdb
  34  *    0100         hdc
  35  *    1000         hdd
  36  *
  37  * 4a 84|21        hdb|hda
  38  * 4b 84|21        hdd|hdc
  39  *
  40  *    ata-33/82371AB
  41  *    ata-33/82371EB
  42  *    ata-33/82801AB            ata-66/82801AA
  43  *    00|00 udma 0              00|00 reserved
  44  *    01|01 udma 1              01|01 udma 3
  45  *    10|10 udma 2              10|10 udma 4
  46  *    11|11 reserved            11|11 reserved
  47  *
  48  * 54 8421|8421    ata66 drive|ata66 enable
  49  *
  50  * pci_read_config_word(HWIF(drive)->pci_dev, 0x40, &reg40);
  51  * pci_read_config_word(HWIF(drive)->pci_dev, 0x42, &reg42);
  52  * pci_read_config_word(HWIF(drive)->pci_dev, 0x44, &reg44);
  53  * pci_read_config_byte(HWIF(drive)->pci_dev, 0x48, &reg48);
  54  * pci_read_config_word(HWIF(drive)->pci_dev, 0x4a, &reg4a);
  55  * pci_read_config_byte(HWIF(drive)->pci_dev, 0x54, &reg54);
  56  *
  57  * Documentation
  58  *      Publically available from Intel web site. Errata documentation
  59  * is also publically available. As an aide to anyone hacking on this
  60  * driver the list of errata that are relevant is below.going back to
  61  * PIIX4. Older device documentation is now a bit tricky to find.
  62  *
  63  * Errata of note:
  64  *
  65  * Unfixable
  66  *      PIIX4    errata #9      - Only on ultra obscure hw
  67  *      ICH3     errata #13     - Not observed to affect real hw
  68  *                                by Intel
  69  *
  70  * Things we must deal with
  71  *      PIIX4   errata #10      - BM IDE hang with non UDMA
  72  *                                (must stop/start dma to recover)
  73  *      440MX   errata #15      - As PIIX4 errata #10
  74  *      PIIX4   errata #15      - Must not read control registers
  75  *                                during a PIO transfer
  76  *      440MX   errata #13      - As PIIX4 errata #15
  77  *      ICH2    errata #21      - DMA mode 0 doesn't work right
  78  *      ICH0/1  errata #55      - As ICH2 errata #21
  79  *      ICH2    spec c #9       - Extra operations needed to handle
  80  *                                drive hotswap [NOT YET SUPPORTED]
  81  *      ICH2    spec c #20      - IDE PRD must not cross a 64K boundary
  82  *                                and must be dword aligned
  83  *      ICH2    spec c #24      - UDMA mode 4,5 t85/86 should be 6ns not 3.3
  84  *
  85  * Should have been BIOS fixed:
  86  *      450NX:  errata #19      - DMA hangs on old 450NX
  87  *      450NX:  errata #20      - DMA hangs on old 450NX
  88  *      450NX:  errata #25      - Corruption with DMA on old 450NX
  89  *      ICH3    errata #15      - IDE deadlock under high load
  90  *                                (BIOS must set dev 31 fn 0 bit 23)
  91  *      ICH3    errata #18      - Don't use native mode
  92  */
  93
  94 #include <linux/types.h>
  95 #include <linux/module.h>
  96 #include <linux/kernel.h>
  97 #include <linux/ioport.h>
  98 #include <linux/pci.h>
  99 #include <linux/hdreg.h>
 100 #include <linux/ide.h>
 101 #include <linux/delay.h>
 102 #include <linux/init.h>
 103
 104 #include <asm/io.h>
 105
 106 static int no_piix_dma;
 107
 108 /**
 109  *      piix_dma_2_pio          -       return the PIO mode matching DMA
 110  *      @xfer_rate: transfer speed
 111  *
 112  *      Returns the nearest equivalent PIO timing for the DMA
 113  *      mode requested by the controller.
 114  */
 115
 116 static u8 piix_dma_2_pio (u8 xfer_rate) {
 117         switch(xfer_rate) {
 118                 case XFER_UDMA_6:
 119                 case XFER_UDMA_5:
 120                 case XFER_UDMA_4:
 121                 case XFER_UDMA_3:
 122                 case XFER_UDMA_2:
 123                 case XFER_UDMA_1:
 124                 case XFER_UDMA_0:
 125                 case XFER_MW_DMA_2:
 126                         return 4;
 127                 case XFER_MW_DMA_1:
 128                         return 3;
 129                 case XFER_SW_DMA_2:
 130                         return 2;
 131                 case XFER_MW_DMA_0:
 132                 case XFER_SW_DMA_1:
 133                 case XFER_SW_DMA_0:
 134                 default:
 135                         return 0;
 136         }
 137 }
 138
 139 /**
 140  *      piix_tune_pio           -       tune PIIX for PIO mode
 141  *      @drive: drive to tune
 142  *      @pio: desired PIO mode
 143  *
 144  *      Set the interface PIO mode based upon the settings done by AMI BIOS.
 145  */
 146 static void piix_tune_pio (ide_drive_t *drive, u8 pio)
 147 {
 148         ide_hwif_t *hwif        = HWIF(drive);
 149         struct pci_dev *dev     = hwif->pci_dev;
 150         int is_slave            = drive->dn & 1;
 151         int master_port         = hwif->channel ? 0x42 : 0x40;
 152         int slave_port          = 0x44;
 153         unsigned long flags;
 154         u16 master_data;
 155         u8 slave_data;
 156         static DEFINE_SPINLOCK(tune_lock);
 157         int control = 0;
 158
 159                                      /* ISP  RTC */
 160         static const u8 timings[][2]= {
 161                                         { 0, 0 },
 162                                         { 0, 0 },
 163                                         { 1, 0 },
 164                                         { 2, 1 },
 165                                         { 2, 3 }, };
 166
 167         /*
 168          * Master vs slave is synchronized above us but the slave register is
 169          * shared by the two hwifs so the corner case of two slave timeouts in
 170          * parallel must be locked.
 171          */
 172         spin_lock_irqsave(&tune_lock, flags);
 173         pci_read_config_word(dev, master_port, &master_data);
 174
 175         if (pio > 1)
 176                 control |= 1;   /* Programmable timing on */
 177         if (drive->media == ide_disk)
 178                 control |= 4;   /* Prefetch, post write */
 179         if (pio > 2)
 180                 control |= 2;   /* IORDY */
 181         if (is_slave) {
 182                 master_data |=  0x4000;
 183                 master_data &= ~0x0070;
 184                 if (pio > 1) {
 185                         /* Set PPE, IE and TIME */
 186                         master_data |= control << 4;
 187                 }
 188                 pci_read_config_byte(dev, slave_port, &slave_data);
 189                 slave_data &= hwif->channel ? 0x0f : 0xf0;
 190                 slave_data |= ((timings[pio][0] << 2) | timings[pio][1]) <<
 191                                (hwif->channel ? 4 : 0);
 192         } else {
 193                 master_data &= ~0x3307;
 194                 if (pio > 1) {
 195                         /* enable PPE, IE and TIME */
 196                         master_data |= control;
 197                 }
 198                 master_data |= (timings[pio][0] << 12) | (timings[pio][1] << 8);
 199         }
 200         pci_write_config_word(dev, master_port, master_data);
 201         if (is_slave)
 202                 pci_write_config_byte(dev, slave_port, slave_data);
 203         spin_unlock_irqrestore(&tune_lock, flags);
 204 }
 205
 206 /**
 207  *      piix_tune_drive         -       tune a drive attached to PIIX
 208  *      @drive: drive to tune
 209  *      @pio: desired PIO mode
 210  *
 211  *      Set the drive's PIO mode (might be useful if drive is not registered
 212  *      in CMOS for any reason).
 213  */
 214 static void piix_tune_drive (ide_drive_t *drive, u8 pio)
 215 {
 216         pio = ide_get_best_pio_mode(drive, pio, 4);
 217         piix_tune_pio(drive, pio);
 218         (void) ide_config_drive_speed(drive, XFER_PIO_0 + pio);
 219 }
 220
 221 /**
 222  *      piix_tune_chipset       -       tune a PIIX interface
 223  *      @drive: IDE drive to tune
 224  *      @xferspeed: speed to configure
 225  *
 226  *      Set a PIIX interface channel to the desired speeds. This involves
 227  *      requires the right timing data into the PIIX configuration space
 228  *      then setting the drive parameters appropriately
 229  */
 230
 231 static int piix_tune_chipset (ide_drive_t *drive, u8 xferspeed)
 232 {
 233         ide_hwif_t *hwif        = HWIF(drive);
 234         struct pci_dev *dev     = hwif->pci_dev;
 235         u8 maslave              = hwif->channel ? 0x42 : 0x40;
 236         u8 speed                = ide_rate_filter(drive, xferspeed);
 237         int a_speed             = 3 << (drive->dn * 4);
 238         int u_flag              = 1 << drive->dn;
 239         int v_flag              = 0x01 << drive->dn;
 240         int w_flag              = 0x10 << drive->dn;
 241         int u_speed             = 0;
 242         int                     sitre;
 243         u16                     reg4042, reg4a;
 244         u8                      reg48, reg54, reg55;
 245
 246         pci_read_config_word(dev, maslave, &reg4042);
 247         sitre = (reg4042 & 0x4000) ? 1 : 0;
 248         pci_read_config_byte(dev, 0x48, &reg48);
 249         pci_read_config_word(dev, 0x4a, &reg4a);
 250         pci_read_config_byte(dev, 0x54, &reg54);
 251         pci_read_config_byte(dev, 0x55, &reg55);
 252
 253         switch(speed) {
 254                 case XFER_UDMA_4:
 255                 case XFER_UDMA_2:       u_speed = 2 << (drive->dn * 4); break;
 256                 case XFER_UDMA_5:
 257                 case XFER_UDMA_3:
 258                 case XFER_UDMA_1:       u_speed = 1 << (drive->dn * 4); break;
 259                 case XFER_UDMA_0:       u_speed = 0 << (drive->dn * 4); break;
 260                 case XFER_MW_DMA_2:
 261                 case XFER_MW_DMA_1:
 262                 case XFER_SW_DMA_2:     break;
 263                 case XFER_PIO_4:
 264                 case XFER_PIO_3:
 265                 case XFER_PIO_2:
 266                 case XFER_PIO_1:
 267                 case XFER_PIO_0:        break;
 268                 default:                return -1;
 269         }
 270
 271         if (speed >= XFER_UDMA_0) {
 272                 if (!(reg48 & u_flag))
 273                         pci_write_config_byte(dev, 0x48, reg48 | u_flag);
 274                 if (speed == XFER_UDMA_5) {
 275                         pci_write_config_byte(dev, 0x55, (u8) reg55|w_flag);
 276                 } else {
 277                         pci_write_config_byte(dev, 0x55, (u8) reg55 & ~w_flag);
 278                 }
 279                 if ((reg4a & a_speed) != u_speed)
 280                         pci_write_config_word(dev, 0x4a, (reg4a & ~a_speed) | u_speed);
 281                 if (speed > XFER_UDMA_2) {
 282                         if (!(reg54 & v_flag))
 283                                 pci_write_config_byte(dev, 0x54, reg54 | v_flag);
 284                 } else
 285                         pci_write_config_byte(dev, 0x54, reg54 & ~v_flag);
 286         } else {
 287                 if (reg48 & u_flag)
 288                         pci_write_config_byte(dev, 0x48, reg48 & ~u_flag);
 289                 if (reg4a & a_speed)
 290                         pci_write_config_word(dev, 0x4a, reg4a & ~a_speed);
 291                 if (reg54 & v_flag)
 292                         pci_write_config_byte(dev, 0x54, reg54 & ~v_flag);
 293                 if (reg55 & w_flag)
 294                         pci_write_config_byte(dev, 0x55, (u8) reg55 & ~w_flag);
 295         }
 296
 297         if (speed > XFER_PIO_4)
 298                 piix_tune_pio(drive, piix_dma_2_pio(speed));
 299         else
 300                 piix_tune_pio(drive, speed - XFER_PIO_0);
 301
 302         return ide_config_drive_speed(drive, speed);
 303 }
 304
 305 /**
 306  *      piix_config_drive_xfer_rate     -       set up an IDE device
 307  *      @drive: IDE drive to configure
 308  *
 309  *      Set up the PIIX interface for the best available speed on this
 310  *      interface, preferring DMA to PIO.
 311  */
 312
 313 static int piix_config_drive_xfer_rate (ide_drive_t *drive)
 314 {
 315         drive->init_speed = 0;
 316
 317         if (ide_tune_dma(drive))
 318                 return 0;
 319
 320         if (ide_use_fast_pio(drive))
 321                 piix_tune_drive(drive, 255);
 322
 323         return -1;
 324 }
 325
 326 /**
 327  *      piix_is_ichx    -       check if ICHx
 328  *      @dev: PCI device to check
 329  *
 330  *      returns 1 if ICHx, 0 otherwise.
 331  */
 332 static int piix_is_ichx(struct pci_dev *dev)
 333 {
 334         switch (dev->device) {
 335                 case PCI_DEVICE_ID_INTEL_82801EB_1:
 336                 case PCI_DEVICE_ID_INTEL_82801AA_1:
 337                 case PCI_DEVICE_ID_INTEL_82801AB_1:
 338                 case PCI_DEVICE_ID_INTEL_82801BA_8:
 339                 case PCI_DEVICE_ID_INTEL_82801BA_9:
 340                 case PCI_DEVICE_ID_INTEL_82801CA_10:
 341                 case PCI_DEVICE_ID_INTEL_82801CA_11:
 342                 case PCI_DEVICE_ID_INTEL_82801DB_1:
 343                 case PCI_DEVICE_ID_INTEL_82801DB_10:
 344                 case PCI_DEVICE_ID_INTEL_82801DB_11:
 345                 case PCI_DEVICE_ID_INTEL_82801EB_11:
 346                 case PCI_DEVICE_ID_INTEL_82801E_11:
 347                 case PCI_DEVICE_ID_INTEL_ESB_2:
 348                 case PCI_DEVICE_ID_INTEL_ICH6_19:
 349                 case PCI_DEVICE_ID_INTEL_ICH7_21:
 350                 case PCI_DEVICE_ID_INTEL_ESB2_18:
 351                 case PCI_DEVICE_ID_INTEL_ICH8_6:
 352                         return 1;
 353         }
 354
 355         return 0;
 356 }
 357
 358 /**
 359  *      init_chipset_piix       -       set up the PIIX chipset
 360  *      @dev: PCI device to set up
 361  *      @name: Name of the device
 362  *
 363  *      Initialize the PCI device as required. For the PIIX this turns
 364  *      out to be nice and simple
 365  */
 366
 367 static unsigned int __devinit init_chipset_piix (struct pci_dev *dev, const char *name)
 368 {
 369         if (piix_is_ichx(dev)) {
 370                 unsigned int extra = 0;
 371                 pci_read_config_dword(dev, 0x54, &extra);
 372                 pci_write_config_dword(dev, 0x54, extra|0x400);
 373         }
 374
 375         return 0;
 376 }
 377
 378 /**
 379  *      piix_dma_clear_irq      -       clear BMDMA status
 380  *      @drive: IDE drive to clear
 381  *
 382  *      Called from ide_intr() for PIO interrupts
 383  *      to clear BMDMA status as needed by ICHx
 384  */
 385 static void piix_dma_clear_irq(ide_drive_t *drive)
 386 {
 387         ide_hwif_t *hwif = HWIF(drive);
 388         u8 dma_stat;
 389
 390         /* clear the INTR & ERROR bits */
 391         dma_stat = hwif->INB(hwif->dma_status);
 392         /* Should we force the bit as well ? */
 393         hwif->OUTB(dma_stat, hwif->dma_status);
 394 }
 395
 396 struct ich_laptop {
 397         u16 device;
 398         u16 subvendor;
 399         u16 subdevice;
 400 };
 401
 402 /*
 403  *      List of laptops that use short cables rather than 80 wire
 404  */
 405
 406 static const struct ich_laptop ich_laptop[] = {
 407         /* devid, subvendor, subdev */
 408         { 0x27DF, 0x0005, 0x0280 },     /* ICH7 on Acer 5602WLMi */
 409         { 0x27DF, 0x1025, 0x0110 },     /* ICH7 on Acer 3682WLMi */
 410         { 0x27DF, 0x1043, 0x1267 },     /* ICH7 on Asus W5F */
 411         { 0x24CA, 0x1025, 0x0061 },     /* ICH4 on Acer Aspire 2023WLMi */
 412         /* end marker */
 413         { 0, }
 414 };
 415
 416 static u8 __devinit piix_cable_detect(ide_hwif_t *hwif)
 417 {
 418         struct pci_dev *pdev = hwif->pci_dev;
 419         const struct ich_laptop *lap = &ich_laptop[0];
 420         u8 reg54h = 0, mask = hwif->channel ? 0xc0 : 0x30;
 421
 422         /* check for specials */
 423         while (lap->device) {
 424                 if (lap->device == pdev->device &&
 425                     lap->subvendor == pdev->subsystem_vendor &&
 426                     lap->subdevice == pdev->subsystem_device) {
 427                         return ATA_CBL_PATA40_SHORT;
 428                 }
 429                 lap++;
 430         }
 431
 432         pci_read_config_byte(pdev, 0x54, &reg54h);
 433
 434         return (reg54h & mask) ? ATA_CBL_PATA80 : ATA_CBL_PATA40;
 435 }
 436
 437 /**
 438  *      init_hwif_piix          -       fill in the hwif for the PIIX
 439  *      @hwif: IDE interface
 440  *
 441  *      Set up the ide_hwif_t for the PIIX interface according to the
 442  *      capabilities of the hardware.
 443  */
 444
 445 static void __devinit init_hwif_piix(ide_hwif_t *hwif)
 446 {
 447 #ifndef CONFIG_IA64
 448         if (!hwif->irq)
 449                 hwif->irq = hwif->channel ? 15 : 14;
 450 #endif /* CONFIG_IA64 */
 451
 452         if (hwif->pci_dev->device == PCI_DEVICE_ID_INTEL_82371MX) {
 453                 /* This is a painful system best to let it self tune for now */
 454                 return;
 455         }
 456
 457         hwif->autodma = 0;
 458         hwif->tuneproc = &piix_tune_drive;
 459         hwif->speedproc = &piix_tune_chipset;
 460         hwif->drives[0].autotune = 1;
 461         hwif->drives[1].autotune = 1;
 462
 463         if (!hwif->dma_base)
 464                 return;
 465
 466         /* ICHx need to clear the bmdma status for all interrupts */
 467         if (piix_is_ichx(hwif->pci_dev))
 468                 hwif->ide_dma_clear_irq = &piix_dma_clear_irq;
 469
 470         hwif->atapi_dma = 1;
 471
 472         hwif->ultra_mask = hwif->cds->udma_mask;
 473         hwif->mwdma_mask = 0x06;
 474         hwif->swdma_mask = 0x04;
 475
 476         if (hwif->ultra_mask & 0x78) {
 477                 if (hwif->cbl != ATA_CBL_PATA40_SHORT)
 478                         hwif->cbl = piix_cable_detect(hwif);
 479         }
 480
 481         if (no_piix_dma)
 482                 hwif->ultra_mask = hwif->mwdma_mask = hwif->swdma_mask = 0;
 483
 484         hwif->ide_dma_check = &piix_config_drive_xfer_rate;
 485         if (!noautodma)
 486                 hwif->autodma = 1;
 487
 488         hwif->drives[1].autodma = hwif->autodma;
 489         hwif->drives[0].autodma = hwif->autodma;
 490 }
 491
 492 #define DECLARE_PIIX_DEV(name_str, udma) \
 493         {                                               \
 494                 .name           = name_str,             \
 495                 .init_chipset   = init_chipset_piix,    \
 496                 .init_hwif      = init_hwif_piix,       \
 497                 .autodma        = AUTODMA,              \
 498                 .enablebits     = {{0x41,0x80,0x80}, {0x43,0x80,0x80}}, \
 499                 .bootable       = ON_BOARD,             \
 500                 .pio_mask       = ATA_PIO4,             \
 501                 .udma_mask      = udma,                 \
 502         }
 503
 504 static ide_pci_device_t piix_pci_info[] __devinitdata = {
 505         /*  0 */ DECLARE_PIIX_DEV("PIIXa", 0x00),       /* no udma */
 506         /*  1 */ DECLARE_PIIX_DEV("PIIXb", 0x00),       /* no udma */
 507
 508         /*  2 */
 509         {       /*
 510                  * MPIIX actually has only a single IDE channel mapped to
 511                  * the primary or secondary ports depending on the value
 512                  * of the bit 14 of the IDETIM register at offset 0x6c
 513                  */
 514                 .name           = "MPIIX",
 515                 .init_hwif      = init_hwif_piix,
 516                 .autodma        = NODMA,
 517                 .enablebits     = {{0x6d,0xc0,0x80}, {0x6d,0xc0,0xc0}},
 518                 .bootable       = ON_BOARD,
 519                 .host_flags     = IDE_HFLAG_ISA_PORTS,
 520                 .pio_mask       = ATA_PIO4,
 521         },
 522
 523         /*  3 */ DECLARE_PIIX_DEV("PIIX3", 0x00),       /* no udma */
 524         /*  4 */ DECLARE_PIIX_DEV("PIIX4", 0x07),       /* udma0-2 */
 525         /*  5 */ DECLARE_PIIX_DEV("ICH0",  0x07),       /* udma0-2 */
 526         /*  6 */ DECLARE_PIIX_DEV("PIIX4", 0x07),       /* udma0-2 */
 527         /*  7 */ DECLARE_PIIX_DEV("ICH",   0x1f),       /* udma0-4 */
 528         /*  8 */ DECLARE_PIIX_DEV("PIIX4", 0x1f),       /* udma0-4 */
 529         /*  9 */ DECLARE_PIIX_DEV("PIIX4", 0x07),       /* udma0-2 */
 530         /* 10 */ DECLARE_PIIX_DEV("ICH2",  0x3f),       /* udma0-5 */
 531         /* 11 */ DECLARE_PIIX_DEV("ICH2M", 0x3f),       /* udma0-5 */
 532         /* 12 */ DECLARE_PIIX_DEV("ICH3M", 0x3f),       /* udma0-5 */
 533         /* 13 */ DECLARE_PIIX_DEV("ICH3",  0x3f),       /* udma0-5 */
 534         /* 14 */ DECLARE_PIIX_DEV("ICH4",  0x3f),       /* udma0-5 */
 535         /* 15 */ DECLARE_PIIX_DEV("ICH5",  0x3f),       /* udma0-5 */
 536         /* 16 */ DECLARE_PIIX_DEV("C-ICH", 0x3f),       /* udma0-5 */
 537         /* 17 */ DECLARE_PIIX_DEV("ICH4",  0x3f),       /* udma0-5 */
 538         /* 18 */ DECLARE_PIIX_DEV("ICH5-SATA", 0x3f),   /* udma0-5 */
 539         /* 19 */ DECLARE_PIIX_DEV("ICH5",  0x3f),       /* udma0-5 */
 540         /* 20 */ DECLARE_PIIX_DEV("ICH6",  0x3f),       /* udma0-5 */
 541         /* 21 */ DECLARE_PIIX_DEV("ICH7",  0x3f),       /* udma0-5 */
 542         /* 22 */ DECLARE_PIIX_DEV("ICH4",  0x3f),       /* udma0-5 */
 543         /* 23 */ DECLARE_PIIX_DEV("ESB2",  0x3f),       /* udma0-5 */
 544         /* 24 */ DECLARE_PIIX_DEV("ICH8M", 0x3f),       /* udma0-5 */
 545 };
 546
 547 /**
 548  *      piix_init_one   -       called when a PIIX is found
 549  *      @dev: the piix device
 550  *      @id: the matching pci id
 551  *
 552  *      Called when the PCI registration layer (or the IDE initialization)
 553  *      finds a device matching our IDE device tables.
 554  */
 555
 556 static int __devinit piix_init_one(struct pci_dev *dev, const struct pci_device_id *id)
 557 {
 558         ide_pci_device_t *d = &piix_pci_info[id->driver_data];
 559
 560         return ide_setup_pci_device(dev, d);
 561 }
 562
 563 /**
 564  *      piix_check_450nx        -       Check for problem 450NX setup
 565  *
 566  *      Check for the present of 450NX errata #19 and errata #25. If
 567  *      they are found, disable use of DMA IDE
 568  */
 569
 570 static void __devinit piix_check_450nx(void)
 571 {
 572         struct pci_dev *pdev = NULL;
 573         u16 cfg;
 574         while((pdev=pci_get_device(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82454NX, pdev))!=NULL)
 575         {
 576                 /* Look for 450NX PXB. Check for problem configurations
 577                    A PCI quirk checks bit 6 already */
 578                 pci_read_config_word(pdev, 0x41, &cfg);
 579                 /* Only on the original revision: IDE DMA can hang */
 580                 if (pdev->revision == 0x00)
 581                         no_piix_dma = 1;
 582                 /* On all revisions below 5 PXB bus lock must be disabled for IDE */
 583                 else if (cfg & (1<<14) && pdev->revision < 5)
 584                         no_piix_dma = 2;
 585         }
 586         if(no_piix_dma)
 587                 printk(KERN_WARNING "piix: 450NX errata present, disabling IDE DMA.\n");
 588         if(no_piix_dma == 2)
 589                 printk(KERN_WARNING "piix: A BIOS update may resolve this.\n");
 590 }
 591
 592 static struct pci_device_id piix_pci_tbl[] = {
 593         { PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82371FB_0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, 0},
 594         { PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82371FB_1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, 1},
 595         { PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82371MX,   PCI_ANY_ID, PCI_ANY_ID, 0, 0, 2},
 596         { PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82371SB_1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, 3},
 597         { PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82371AB,   PCI_ANY_ID, PCI_ANY_ID, 0, 0, 4},
 598         { PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82801AB_1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, 5},
 599         { PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82443MX_1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, 6},
 600         { PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82801AA_1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, 7},
 601         { PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82372FB_1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, 8},
 602         { PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82451NX,   PCI_ANY_ID, PCI_ANY_ID, 0, 0, 9},
 603         { PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82801BA_9, PCI_ANY_ID, PCI_ANY_ID, 0, 0, 10},
 604         { PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82801BA_8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, 11},
 605         { PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82801CA_10,PCI_ANY_ID, PCI_ANY_ID, 0, 0, 12},
 606         { PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82801CA_11,PCI_ANY_ID, PCI_ANY_ID, 0, 0, 13},
 607         { PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82801DB_11,PCI_ANY_ID, PCI_ANY_ID, 0, 0, 14},
 608         { PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82801EB_11,PCI_ANY_ID, PCI_ANY_ID, 0, 0, 15},
 609         { PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82801E_11, PCI_ANY_ID, PCI_ANY_ID, 0, 0, 16},
 610         { PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82801DB_10,PCI_ANY_ID, PCI_ANY_ID, 0, 0, 17},
 611 #ifdef CONFIG_BLK_DEV_IDE_SATA
 612         { PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82801EB_1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, 18},
 613 #endif
 614         { PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_ESB_2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, 19},
 615         { PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_ICH6_19, PCI_ANY_ID, PCI_ANY_ID, 0, 0, 20},
 616         { PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_ICH7_21, PCI_ANY_ID, PCI_ANY_ID, 0, 0, 21},
 617         { PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82801DB_1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, 22},
 618         { PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_ESB2_18, PCI_ANY_ID, PCI_ANY_ID, 0, 0, 23},
 619         { PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_ICH8_6, PCI_ANY_ID, PCI_ANY_ID, 0, 0, 24},
 620         { 0, },
 621 };
 622 MODULE_DEVICE_TABLE(pci, piix_pci_tbl);
 623
 624 static struct pci_driver driver = {
 625         .name           = "PIIX_IDE",
 626         .id_table       = piix_pci_tbl,
 627         .probe          = piix_init_one,
 628 };
 629
 630 static int __init piix_ide_init(void)
 631 {
 632         piix_check_450nx();
 633         return ide_pci_register_driver(&driver);
 634 }
 635
 636 module_init(piix_ide_init);
 637
 638 MODULE_AUTHOR("Andre Hedrick, Andrzej Krzysztofowicz");
 639 MODULE_DESCRIPTION("PCI driver module for Intel PIIX IDE");
 640 MODULE_LICENSE("GPL");