drivers/iio/adc/meson_saradc.c

   1 /*
   2  * Amlogic Meson Successive Approximation Register (SAR) A/D Converter
   3  *
   4  * Copyright (C) 2017 Martin Blumenstingl <martin.blumenstingl@googlemail.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License version 2 as
   8  * published by the Free Software Foundation.
   9  *
  10  * You should have received a copy of the GNU General Public License
  11  * along with this program. If not, see <http://www.gnu.org/licenses/>.
  12  */
  13
  14 #include <linux/bitfield.h>
  15 #include <linux/clk.h>
  16 #include <linux/clk-provider.h>
  17 #include <linux/delay.h>
  18 #include <linux/io.h>
  19 #include <linux/iio/iio.h>
  20 #include <linux/module.h>
  21 #include <linux/interrupt.h>
  22 #include <linux/of.h>
  23 #include <linux/of_irq.h>
  24 #include <linux/of_device.h>
  25 #include <linux/platform_device.h>
  26 #include <linux/regmap.h>
  27 #include <linux/regulator/consumer.h>
  28
  29 #define MESON_SAR_ADC_REG0                                      0x00
  30         #define MESON_SAR_ADC_REG0_PANEL_DETECT                 BIT(31)
  31         #define MESON_SAR_ADC_REG0_BUSY_MASK                    GENMASK(30, 28)
  32         #define MESON_SAR_ADC_REG0_DELTA_BUSY                   BIT(30)
  33         #define MESON_SAR_ADC_REG0_AVG_BUSY                     BIT(29)
  34         #define MESON_SAR_ADC_REG0_SAMPLE_BUSY                  BIT(28)
  35         #define MESON_SAR_ADC_REG0_FIFO_FULL                    BIT(27)
  36         #define MESON_SAR_ADC_REG0_FIFO_EMPTY                   BIT(26)
  37         #define MESON_SAR_ADC_REG0_FIFO_COUNT_MASK              GENMASK(25, 21)
  38         #define MESON_SAR_ADC_REG0_ADC_BIAS_CTRL_MASK           GENMASK(20, 19)
  39         #define MESON_SAR_ADC_REG0_CURR_CHAN_ID_MASK            GENMASK(18, 16)
  40         #define MESON_SAR_ADC_REG0_ADC_TEMP_SEN_SEL             BIT(15)
  41         #define MESON_SAR_ADC_REG0_SAMPLING_STOP                BIT(14)
  42         #define MESON_SAR_ADC_REG0_CHAN_DELTA_EN_MASK           GENMASK(13, 12)
  43         #define MESON_SAR_ADC_REG0_DETECT_IRQ_POL               BIT(10)
  44         #define MESON_SAR_ADC_REG0_DETECT_IRQ_EN                BIT(9)
  45         #define MESON_SAR_ADC_REG0_FIFO_CNT_IRQ_MASK            GENMASK(8, 4)
  46         #define MESON_SAR_ADC_REG0_FIFO_IRQ_EN                  BIT(3)
  47         #define MESON_SAR_ADC_REG0_SAMPLING_START               BIT(2)
  48         #define MESON_SAR_ADC_REG0_CONTINUOUS_EN                BIT(1)
  49         #define MESON_SAR_ADC_REG0_SAMPLE_ENGINE_ENABLE         BIT(0)
  50
  51 #define MESON_SAR_ADC_CHAN_LIST                                 0x04
  52         #define MESON_SAR_ADC_CHAN_LIST_MAX_INDEX_MASK          GENMASK(26, 24)
  53         #define MESON_SAR_ADC_CHAN_LIST_ENTRY_MASK(_chan)       \
  54                                         (GENMASK(2, 0) << ((_chan) * 3))
  55
  56 #define MESON_SAR_ADC_AVG_CNTL                                  0x08
  57         #define MESON_SAR_ADC_AVG_CNTL_AVG_MODE_SHIFT(_chan)    \
  58                                         (16 + ((_chan) * 2))
  59         #define MESON_SAR_ADC_AVG_CNTL_AVG_MODE_MASK(_chan)     \
  60                                         (GENMASK(17, 16) << ((_chan) * 2))
  61         #define MESON_SAR_ADC_AVG_CNTL_NUM_SAMPLES_SHIFT(_chan) \
  62                                         (0 + ((_chan) * 2))
  63         #define MESON_SAR_ADC_AVG_CNTL_NUM_SAMPLES_MASK(_chan)  \
  64                                         (GENMASK(1, 0) << ((_chan) * 2))
  65
  66 #define MESON_SAR_ADC_REG3                                      0x0c
  67         #define MESON_SAR_ADC_REG3_CNTL_USE_SC_DLY              BIT(31)
  68         #define MESON_SAR_ADC_REG3_CLK_EN                       BIT(30)
  69         #define MESON_SAR_ADC_REG3_BL30_INITIALIZED             BIT(28)
  70         #define MESON_SAR_ADC_REG3_CTRL_CONT_RING_COUNTER_EN    BIT(27)
  71         #define MESON_SAR_ADC_REG3_CTRL_SAMPLING_CLOCK_PHASE    BIT(26)
  72         #define MESON_SAR_ADC_REG3_CTRL_CHAN7_MUX_SEL_MASK      GENMASK(25, 23)
  73         #define MESON_SAR_ADC_REG3_DETECT_EN                    BIT(22)
  74         #define MESON_SAR_ADC_REG3_ADC_EN                       BIT(21)
  75         #define MESON_SAR_ADC_REG3_PANEL_DETECT_COUNT_MASK      GENMASK(20, 18)
  76         #define MESON_SAR_ADC_REG3_PANEL_DETECT_FILTER_TB_MASK  GENMASK(17, 16)
  77         #define MESON_SAR_ADC_REG3_ADC_CLK_DIV_SHIFT            10
  78         #define MESON_SAR_ADC_REG3_ADC_CLK_DIV_WIDTH            5
  79         #define MESON_SAR_ADC_REG3_BLOCK_DLY_SEL_MASK           GENMASK(9, 8)
  80         #define MESON_SAR_ADC_REG3_BLOCK_DLY_MASK               GENMASK(7, 0)
  81
  82 #define MESON_SAR_ADC_DELAY                                     0x10
  83         #define MESON_SAR_ADC_DELAY_INPUT_DLY_SEL_MASK          GENMASK(25, 24)
  84         #define MESON_SAR_ADC_DELAY_BL30_BUSY                   BIT(15)
  85         #define MESON_SAR_ADC_DELAY_KERNEL_BUSY                 BIT(14)
  86         #define MESON_SAR_ADC_DELAY_INPUT_DLY_CNT_MASK          GENMASK(23, 16)
  87         #define MESON_SAR_ADC_DELAY_SAMPLE_DLY_SEL_MASK         GENMASK(9, 8)
  88         #define MESON_SAR_ADC_DELAY_SAMPLE_DLY_CNT_MASK         GENMASK(7, 0)
  89
  90 #define MESON_SAR_ADC_LAST_RD                                   0x14
  91         #define MESON_SAR_ADC_LAST_RD_LAST_CHANNEL1_MASK        GENMASK(23, 16)
  92         #define MESON_SAR_ADC_LAST_RD_LAST_CHANNEL0_MASK        GENMASK(9, 0)
  93
  94 #define MESON_SAR_ADC_FIFO_RD                                   0x18
  95         #define MESON_SAR_ADC_FIFO_RD_CHAN_ID_MASK              GENMASK(14, 12)
  96         #define MESON_SAR_ADC_FIFO_RD_SAMPLE_VALUE_MASK         GENMASK(11, 0)
  97
  98 #define MESON_SAR_ADC_AUX_SW                                    0x1c
  99         #define MESON_SAR_ADC_AUX_SW_MUX_SEL_CHAN_MASK(_chan)   \
 100                                         (GENMASK(10, 8) << (((_chan) - 2) * 2))
 101         #define MESON_SAR_ADC_AUX_SW_VREF_P_MUX                 BIT(6)
 102         #define MESON_SAR_ADC_AUX_SW_VREF_N_MUX                 BIT(5)
 103         #define MESON_SAR_ADC_AUX_SW_MODE_SEL                   BIT(4)
 104         #define MESON_SAR_ADC_AUX_SW_YP_DRIVE_SW                BIT(3)
 105         #define MESON_SAR_ADC_AUX_SW_XP_DRIVE_SW                BIT(2)
 106         #define MESON_SAR_ADC_AUX_SW_YM_DRIVE_SW                BIT(1)
 107         #define MESON_SAR_ADC_AUX_SW_XM_DRIVE_SW                BIT(0)
 108
 109 #define MESON_SAR_ADC_CHAN_10_SW                                0x20
 110         #define MESON_SAR_ADC_CHAN_10_SW_CHAN1_MUX_SEL_MASK     GENMASK(25, 23)
 111         #define MESON_SAR_ADC_CHAN_10_SW_CHAN1_VREF_P_MUX       BIT(22)
 112         #define MESON_SAR_ADC_CHAN_10_SW_CHAN1_VREF_N_MUX       BIT(21)
 113         #define MESON_SAR_ADC_CHAN_10_SW_CHAN1_MODE_SEL         BIT(20)
 114         #define MESON_SAR_ADC_CHAN_10_SW_CHAN1_YP_DRIVE_SW      BIT(19)
 115         #define MESON_SAR_ADC_CHAN_10_SW_CHAN1_XP_DRIVE_SW      BIT(18)
 116         #define MESON_SAR_ADC_CHAN_10_SW_CHAN1_YM_DRIVE_SW      BIT(17)
 117         #define MESON_SAR_ADC_CHAN_10_SW_CHAN1_XM_DRIVE_SW      BIT(16)
 118         #define MESON_SAR_ADC_CHAN_10_SW_CHAN0_MUX_SEL_MASK     GENMASK(9, 7)
 119         #define MESON_SAR_ADC_CHAN_10_SW_CHAN0_VREF_P_MUX       BIT(6)
 120         #define MESON_SAR_ADC_CHAN_10_SW_CHAN0_VREF_N_MUX       BIT(5)
 121         #define MESON_SAR_ADC_CHAN_10_SW_CHAN0_MODE_SEL         BIT(4)
 122         #define MESON_SAR_ADC_CHAN_10_SW_CHAN0_YP_DRIVE_SW      BIT(3)
 123         #define MESON_SAR_ADC_CHAN_10_SW_CHAN0_XP_DRIVE_SW      BIT(2)
 124         #define MESON_SAR_ADC_CHAN_10_SW_CHAN0_YM_DRIVE_SW      BIT(1)
 125         #define MESON_SAR_ADC_CHAN_10_SW_CHAN0_XM_DRIVE_SW      BIT(0)
 126
 127 #define MESON_SAR_ADC_DETECT_IDLE_SW                            0x24
 128         #define MESON_SAR_ADC_DETECT_IDLE_SW_DETECT_SW_EN       BIT(26)
 129         #define MESON_SAR_ADC_DETECT_IDLE_SW_DETECT_MUX_MASK    GENMASK(25, 23)
 130         #define MESON_SAR_ADC_DETECT_IDLE_SW_DETECT_VREF_P_MUX  BIT(22)
 131         #define MESON_SAR_ADC_DETECT_IDLE_SW_DETECT_VREF_N_MUX  BIT(21)
 132         #define MESON_SAR_ADC_DETECT_IDLE_SW_DETECT_MODE_SEL    BIT(20)
 133         #define MESON_SAR_ADC_DETECT_IDLE_SW_DETECT_YP_DRIVE_SW BIT(19)
 134         #define MESON_SAR_ADC_DETECT_IDLE_SW_DETECT_XP_DRIVE_SW BIT(18)
 135         #define MESON_SAR_ADC_DETECT_IDLE_SW_DETECT_YM_DRIVE_SW BIT(17)
 136         #define MESON_SAR_ADC_DETECT_IDLE_SW_DETECT_XM_DRIVE_SW BIT(16)
 137         #define MESON_SAR_ADC_DETECT_IDLE_SW_IDLE_MUX_SEL_MASK  GENMASK(9, 7)
 138         #define MESON_SAR_ADC_DETECT_IDLE_SW_IDLE_VREF_P_MUX    BIT(6)
 139         #define MESON_SAR_ADC_DETECT_IDLE_SW_IDLE_VREF_N_MUX    BIT(5)
 140         #define MESON_SAR_ADC_DETECT_IDLE_SW_IDLE_MODE_SEL      BIT(4)
 141         #define MESON_SAR_ADC_DETECT_IDLE_SW_IDLE_YP_DRIVE_SW   BIT(3)
 142         #define MESON_SAR_ADC_DETECT_IDLE_SW_IDLE_XP_DRIVE_SW   BIT(2)
 143         #define MESON_SAR_ADC_DETECT_IDLE_SW_IDLE_YM_DRIVE_SW   BIT(1)
 144         #define MESON_SAR_ADC_DETECT_IDLE_SW_IDLE_XM_DRIVE_SW   BIT(0)
 145
 146 #define MESON_SAR_ADC_DELTA_10                                  0x28
 147         #define MESON_SAR_ADC_DELTA_10_TEMP_SEL                 BIT(27)
 148         #define MESON_SAR_ADC_DELTA_10_TS_REVE1                 BIT(26)
 149         #define MESON_SAR_ADC_DELTA_10_CHAN1_DELTA_VALUE_MASK   GENMASK(25, 16)
 150         #define MESON_SAR_ADC_DELTA_10_TS_REVE0                 BIT(15)
 151         #define MESON_SAR_ADC_DELTA_10_TS_C_SHIFT               11
 152         #define MESON_SAR_ADC_DELTA_10_TS_C_MASK                GENMASK(14, 11)
 153         #define MESON_SAR_ADC_DELTA_10_TS_VBG_EN                BIT(10)
 154         #define MESON_SAR_ADC_DELTA_10_CHAN0_DELTA_VALUE_MASK   GENMASK(9, 0)
 155
 156 /*
 157  * NOTE: registers from here are undocumented (the vendor Linux kernel driver
 158  * and u-boot source served as reference). These only seem to be relevant on
 159  * GXBB and newer.
 160  */
 161 #define MESON_SAR_ADC_REG11                                     0x2c
 162         #define MESON_SAR_ADC_REG11_BANDGAP_EN                  BIT(13)
 163
 164 #define MESON_SAR_ADC_REG13                                     0x34
 165         #define MESON_SAR_ADC_REG13_12BIT_CALIBRATION_MASK      GENMASK(13, 8)
 166
 167 #define MESON_SAR_ADC_MAX_FIFO_SIZE                             32
 168 #define MESON_SAR_ADC_TIMEOUT                                   100 /* ms */
 169
 170 #define MESON_SAR_ADC_CHAN(_chan) {                                     \
 171         .type = IIO_VOLTAGE,                                            \
 172         .indexed = 1,                                                   \
 173         .channel = _chan,                                               \
 174         .info_mask_separate = BIT(IIO_CHAN_INFO_RAW) |                  \
 175                                 BIT(IIO_CHAN_INFO_AVERAGE_RAW),         \
 176         .info_mask_shared_by_type = BIT(IIO_CHAN_INFO_SCALE),           \
 177         .datasheet_name = "SAR_ADC_CH"#_chan,                           \
 178 }
 179
 180 /*
 181  * TODO: the hardware supports IIO_TEMP for channel 6 as well which is
 182  * currently not supported by this driver.
 183  */
 184 static const struct iio_chan_spec meson_sar_adc_iio_channels[] = {
 185         MESON_SAR_ADC_CHAN(0),
 186         MESON_SAR_ADC_CHAN(1),
 187         MESON_SAR_ADC_CHAN(2),
 188         MESON_SAR_ADC_CHAN(3),
 189         MESON_SAR_ADC_CHAN(4),
 190         MESON_SAR_ADC_CHAN(5),
 191         MESON_SAR_ADC_CHAN(6),
 192         MESON_SAR_ADC_CHAN(7),
 193         IIO_CHAN_SOFT_TIMESTAMP(8),
 194 };
 195
 196 enum meson_sar_adc_avg_mode {
 197         NO_AVERAGING = 0x0,
 198         MEAN_AVERAGING = 0x1,
 199         MEDIAN_AVERAGING = 0x2,
 200 };
 201
 202 enum meson_sar_adc_num_samples {
 203         ONE_SAMPLE = 0x0,
 204         TWO_SAMPLES = 0x1,
 205         FOUR_SAMPLES = 0x2,
 206         EIGHT_SAMPLES = 0x3,
 207 };
 208
 209 enum meson_sar_adc_chan7_mux_sel {
 210         CHAN7_MUX_VSS = 0x0,
 211         CHAN7_MUX_VDD_DIV4 = 0x1,
 212         CHAN7_MUX_VDD_DIV2 = 0x2,
 213         CHAN7_MUX_VDD_MUL3_DIV4 = 0x3,
 214         CHAN7_MUX_VDD = 0x4,
 215         CHAN7_MUX_CH7_INPUT = 0x7,
 216 };
 217
 218 struct meson_sar_adc_data {
 219         unsigned int                            resolution;
 220         const char                              *name;
 221 };
 222
 223 struct meson_sar_adc_priv {
 224         struct regmap                           *regmap;
 225         struct regulator                        *vref;
 226         const struct meson_sar_adc_data         *data;
 227         struct clk                              *clkin;
 228         struct clk                              *core_clk;
 229         struct clk                              *sana_clk;
 230         struct clk                              *adc_sel_clk;
 231         struct clk                              *adc_clk;
 232         struct clk_gate                         clk_gate;
 233         struct clk                              *adc_div_clk;
 234         struct clk_divider                      clk_div;
 235         struct completion                       done;
 236 };
 237
 238 static const struct regmap_config meson_sar_adc_regmap_config = {
 239         .reg_bits = 8,
 240         .val_bits = 32,
 241         .reg_stride = 4,
 242         .max_register = MESON_SAR_ADC_REG13,
 243 };
 244
 245 static unsigned int meson_sar_adc_get_fifo_count(struct iio_dev *indio_dev)
 246 {
 247         struct meson_sar_adc_priv *priv = iio_priv(indio_dev);
 248         u32 regval;
 249
 250         regmap_read(priv->regmap, MESON_SAR_ADC_REG0, &regval);
 251
 252         return FIELD_GET(MESON_SAR_ADC_REG0_FIFO_COUNT_MASK, regval);
 253 }
 254
 255 static int meson_sar_adc_wait_busy_clear(struct iio_dev *indio_dev)
 256 {
 257         struct meson_sar_adc_priv *priv = iio_priv(indio_dev);
 258         int regval, timeout = 10000;
 259
 260         /*
 261          * NOTE: we need a small delay before reading the status, otherwise
 262          * the sample engine may not have started internally (which would
 263          * seem to us that sampling is already finished).
 264          */
 265         do {
 266                 udelay(1);
 267                 regmap_read(priv->regmap, MESON_SAR_ADC_REG0, &regval);
 268         } while (FIELD_GET(MESON_SAR_ADC_REG0_BUSY_MASK, regval) && timeout--);
 269
 270         if (timeout < 0)
 271                 return -ETIMEDOUT;
 272
 273         return 0;
 274 }
 275
 276 static int meson_sar_adc_read_raw_sample(struct iio_dev *indio_dev,
 277                                          const struct iio_chan_spec *chan,
 278                                          int *val)
 279 {
 280         struct meson_sar_adc_priv *priv = iio_priv(indio_dev);
 281         int regval, fifo_chan, fifo_val, count;
 282
 283         if(!wait_for_completion_timeout(&priv->done,
 284                                 msecs_to_jiffies(MESON_SAR_ADC_TIMEOUT)))
 285                 return -ETIMEDOUT;
 286
 287         count = meson_sar_adc_get_fifo_count(indio_dev);
 288         if (count != 1) {
 289                 dev_err(&indio_dev->dev,
 290                         "ADC FIFO has %d element(s) instead of one\n", count);
 291                 return -EINVAL;
 292         }
 293
 294         regmap_read(priv->regmap, MESON_SAR_ADC_FIFO_RD, &regval);
 295         fifo_chan = FIELD_GET(MESON_SAR_ADC_FIFO_RD_CHAN_ID_MASK, regval);
 296         if (fifo_chan != chan->channel) {
 297                 dev_err(&indio_dev->dev,
 298                         "ADC FIFO entry belongs to channel %d instead of %d\n",
 299                         fifo_chan, chan->channel);
 300                 return -EINVAL;
 301         }
 302
 303         fifo_val = FIELD_GET(MESON_SAR_ADC_FIFO_RD_SAMPLE_VALUE_MASK, regval);
 304         fifo_val &= GENMASK(priv->data->resolution - 1, 0);
 305         *val = fifo_val;
 306
 307         return 0;
 308 }
 309
 310 static void meson_sar_adc_set_averaging(struct iio_dev *indio_dev,
 311                                         const struct iio_chan_spec *chan,
 312                                         enum meson_sar_adc_avg_mode mode,
 313                                         enum meson_sar_adc_num_samples samples)
 314 {
 315         struct meson_sar_adc_priv *priv = iio_priv(indio_dev);
 316         int val, channel = chan->channel;
 317
 318         val = samples << MESON_SAR_ADC_AVG_CNTL_NUM_SAMPLES_SHIFT(channel);
 319         regmap_update_bits(priv->regmap, MESON_SAR_ADC_AVG_CNTL,
 320                            MESON_SAR_ADC_AVG_CNTL_NUM_SAMPLES_MASK(channel),
 321                            val);
 322
 323         val = mode << MESON_SAR_ADC_AVG_CNTL_AVG_MODE_SHIFT(channel);
 324         regmap_update_bits(priv->regmap, MESON_SAR_ADC_AVG_CNTL,
 325                            MESON_SAR_ADC_AVG_CNTL_AVG_MODE_MASK(channel), val);
 326 }
 327
 328 static void meson_sar_adc_enable_channel(struct iio_dev *indio_dev,
 329                                         const struct iio_chan_spec *chan)
 330 {
 331         struct meson_sar_adc_priv *priv = iio_priv(indio_dev);
 332         u32 regval;
 333
 334         /*
 335          * the SAR ADC engine allows sampling multiple channels at the same
 336          * time. to keep it simple we're only working with one *internal*
 337          * channel, which starts counting at index 0 (which means: count = 1).
 338          */
 339         regval = FIELD_PREP(MESON_SAR_ADC_CHAN_LIST_MAX_INDEX_MASK, 0);
 340         regmap_update_bits(priv->regmap, MESON_SAR_ADC_CHAN_LIST,
 341                            MESON_SAR_ADC_CHAN_LIST_MAX_INDEX_MASK, regval);
 342
 343         /* map channel index 0 to the channel which we want to read */
 344         regval = FIELD_PREP(MESON_SAR_ADC_CHAN_LIST_ENTRY_MASK(0),
 345                             chan->channel);
 346         regmap_update_bits(priv->regmap, MESON_SAR_ADC_CHAN_LIST,
 347                            MESON_SAR_ADC_CHAN_LIST_ENTRY_MASK(0), regval);
 348
 349         regval = FIELD_PREP(MESON_SAR_ADC_DETECT_IDLE_SW_DETECT_MUX_MASK,
 350                             chan->channel);
 351         regmap_update_bits(priv->regmap, MESON_SAR_ADC_DETECT_IDLE_SW,
 352                            MESON_SAR_ADC_DETECT_IDLE_SW_DETECT_MUX_MASK,
 353                            regval);
 354
 355         regval = FIELD_PREP(MESON_SAR_ADC_DETECT_IDLE_SW_IDLE_MUX_SEL_MASK,
 356                             chan->channel);
 357         regmap_update_bits(priv->regmap, MESON_SAR_ADC_DETECT_IDLE_SW,
 358                            MESON_SAR_ADC_DETECT_IDLE_SW_IDLE_MUX_SEL_MASK,
 359                            regval);
 360
 361         if (chan->channel == 6)
 362                 regmap_update_bits(priv->regmap, MESON_SAR_ADC_DELTA_10,
 363                                    MESON_SAR_ADC_DELTA_10_TEMP_SEL, 0);
 364 }
 365
 366 static void meson_sar_adc_set_chan7_mux(struct iio_dev *indio_dev,
 367                                         enum meson_sar_adc_chan7_mux_sel sel)
 368 {
 369         struct meson_sar_adc_priv *priv = iio_priv(indio_dev);
 370         u32 regval;
 371
 372         regval = FIELD_PREP(MESON_SAR_ADC_REG3_CTRL_CHAN7_MUX_SEL_MASK, sel);
 373         regmap_update_bits(priv->regmap, MESON_SAR_ADC_REG3,
 374                            MESON_SAR_ADC_REG3_CTRL_CHAN7_MUX_SEL_MASK, regval);
 375
 376         usleep_range(10, 20);
 377 }
 378
 379 static void meson_sar_adc_start_sample_engine(struct iio_dev *indio_dev)
 380 {
 381         struct meson_sar_adc_priv *priv = iio_priv(indio_dev);
 382
 383         reinit_completion(&priv->done);
 384
 385         regmap_update_bits(priv->regmap, MESON_SAR_ADC_REG0,
 386                            MESON_SAR_ADC_REG0_FIFO_IRQ_EN,
 387                            MESON_SAR_ADC_REG0_FIFO_IRQ_EN);
 388
 389         regmap_update_bits(priv->regmap, MESON_SAR_ADC_REG0,
 390                            MESON_SAR_ADC_REG0_SAMPLE_ENGINE_ENABLE,
 391                            MESON_SAR_ADC_REG0_SAMPLE_ENGINE_ENABLE);
 392
 393         regmap_update_bits(priv->regmap, MESON_SAR_ADC_REG0,
 394                            MESON_SAR_ADC_REG0_SAMPLING_START,
 395                            MESON_SAR_ADC_REG0_SAMPLING_START);
 396 }
 397
 398 static void meson_sar_adc_stop_sample_engine(struct iio_dev *indio_dev)
 399 {
 400         struct meson_sar_adc_priv *priv = iio_priv(indio_dev);
 401
 402         regmap_update_bits(priv->regmap, MESON_SAR_ADC_REG0,
 403                            MESON_SAR_ADC_REG0_FIFO_IRQ_EN, 0);
 404
 405         regmap_update_bits(priv->regmap, MESON_SAR_ADC_REG0,
 406                            MESON_SAR_ADC_REG0_SAMPLING_STOP,
 407                            MESON_SAR_ADC_REG0_SAMPLING_STOP);
 408
 409         /* wait until all modules are stopped */
 410         meson_sar_adc_wait_busy_clear(indio_dev);
 411
 412         regmap_update_bits(priv->regmap, MESON_SAR_ADC_REG0,
 413                            MESON_SAR_ADC_REG0_SAMPLE_ENGINE_ENABLE, 0);
 414 }
 415
 416 static int meson_sar_adc_lock(struct iio_dev *indio_dev)
 417 {
 418         struct meson_sar_adc_priv *priv = iio_priv(indio_dev);
 419         int val, timeout = 10000;
 420
 421         mutex_lock(&indio_dev->mlock);
 422
 423         /* prevent BL30 from using the SAR ADC while we are using it */
 424         regmap_update_bits(priv->regmap, MESON_SAR_ADC_DELAY,
 425                            MESON_SAR_ADC_DELAY_KERNEL_BUSY,
 426                            MESON_SAR_ADC_DELAY_KERNEL_BUSY);
 427
 428         /* wait until BL30 releases it's lock (so we can use the SAR ADC) */
 429         do {
 430                 udelay(1);
 431                 regmap_read(priv->regmap, MESON_SAR_ADC_DELAY, &val);
 432         } while (val & MESON_SAR_ADC_DELAY_BL30_BUSY && timeout--);
 433
 434         if (timeout < 0)
 435                 return -ETIMEDOUT;
 436
 437         return 0;
 438 }
 439
 440 static void meson_sar_adc_unlock(struct iio_dev *indio_dev)
 441 {
 442         struct meson_sar_adc_priv *priv = iio_priv(indio_dev);
 443
 444         /* allow BL30 to use the SAR ADC again */
 445         regmap_update_bits(priv->regmap, MESON_SAR_ADC_DELAY,
 446                            MESON_SAR_ADC_DELAY_KERNEL_BUSY, 0);
 447
 448         mutex_unlock(&indio_dev->mlock);
 449 }
 450
 451 static void meson_sar_adc_clear_fifo(struct iio_dev *indio_dev)
 452 {
 453         struct meson_sar_adc_priv *priv = iio_priv(indio_dev);
 454         int count;
 455
 456         for (count = 0; count < MESON_SAR_ADC_MAX_FIFO_SIZE; count++) {
 457                 if (!meson_sar_adc_get_fifo_count(indio_dev))
 458                         break;
 459
 460                 regmap_read(priv->regmap, MESON_SAR_ADC_FIFO_RD, 0);
 461         }
 462 }
 463
 464 static int meson_sar_adc_get_sample(struct iio_dev *indio_dev,
 465                                     const struct iio_chan_spec *chan,
 466                                     enum meson_sar_adc_avg_mode avg_mode,
 467                                     enum meson_sar_adc_num_samples avg_samples,
 468                                     int *val)
 469 {
 470         int ret;
 471
 472         ret = meson_sar_adc_lock(indio_dev);
 473         if (ret)
 474                 return ret;
 475
 476         /* clear the FIFO to make sure we're not reading old values */
 477         meson_sar_adc_clear_fifo(indio_dev);
 478
 479         meson_sar_adc_set_averaging(indio_dev, chan, avg_mode, avg_samples);
 480
 481         meson_sar_adc_enable_channel(indio_dev, chan);
 482
 483         meson_sar_adc_start_sample_engine(indio_dev);
 484         ret = meson_sar_adc_read_raw_sample(indio_dev, chan, val);
 485         meson_sar_adc_stop_sample_engine(indio_dev);
 486
 487         meson_sar_adc_unlock(indio_dev);
 488
 489         if (ret) {
 490                 dev_warn(indio_dev->dev.parent,
 491                          "failed to read sample for channel %d: %d\n",
 492                          chan->channel, ret);
 493                 return ret;
 494         }
 495
 496         return IIO_VAL_INT;
 497 }
 498
 499 static int meson_sar_adc_iio_info_read_raw(struct iio_dev *indio_dev,
 500                                            const struct iio_chan_spec *chan,
 501                                            int *val, int *val2, long mask)
 502 {
 503         struct meson_sar_adc_priv *priv = iio_priv(indio_dev);
 504         int ret;
 505
 506         switch (mask) {
 507         case IIO_CHAN_INFO_RAW:
 508                 return meson_sar_adc_get_sample(indio_dev, chan, NO_AVERAGING,
 509                                                 ONE_SAMPLE, val);
 510                 break;
 511
 512         case IIO_CHAN_INFO_AVERAGE_RAW:
 513                 return meson_sar_adc_get_sample(indio_dev, chan,
 514                                                 MEAN_AVERAGING, EIGHT_SAMPLES,
 515                                                 val);
 516                 break;
 517
 518         case IIO_CHAN_INFO_SCALE:
 519                 ret = regulator_get_voltage(priv->vref);
 520                 if (ret < 0) {
 521                         dev_err(indio_dev->dev.parent,
 522                                 "failed to get vref voltage: %d\n", ret);
 523                         return ret;
 524                 }
 525
 526                 *val = ret / 1000;
 527                 *val2 = priv->data->resolution;
 528                 return IIO_VAL_FRACTIONAL_LOG2;
 529
 530         default:
 531                 return -EINVAL;
 532         }
 533 }
 534
 535 static int meson_sar_adc_clk_init(struct iio_dev *indio_dev,
 536                                   void __iomem *base)
 537 {
 538         struct meson_sar_adc_priv *priv = iio_priv(indio_dev);
 539         struct clk_init_data init;
 540         const char *clk_parents[1];
 541
 542         init.name = devm_kasprintf(&indio_dev->dev, GFP_KERNEL, "%s#adc_div",
 543                                    of_node_full_name(indio_dev->dev.of_node));
 544         init.flags = 0;
 545         init.ops = &clk_divider_ops;
 546         clk_parents[0] = __clk_get_name(priv->clkin);
 547         init.parent_names = clk_parents;
 548         init.num_parents = 1;
 549
 550         priv->clk_div.reg = base + MESON_SAR_ADC_REG3;
 551         priv->clk_div.shift = MESON_SAR_ADC_REG3_ADC_CLK_DIV_SHIFT;
 552         priv->clk_div.width = MESON_SAR_ADC_REG3_ADC_CLK_DIV_WIDTH;
 553         priv->clk_div.hw.init = &init;
 554         priv->clk_div.flags = 0;
 555
 556         priv->adc_div_clk = devm_clk_register(&indio_dev->dev,
 557                                               &priv->clk_div.hw);
 558         if (WARN_ON(IS_ERR(priv->adc_div_clk)))
 559                 return PTR_ERR(priv->adc_div_clk);
 560
 561         init.name = devm_kasprintf(&indio_dev->dev, GFP_KERNEL, "%s#adc_en",
 562                                    of_node_full_name(indio_dev->dev.of_node));
 563         init.flags = CLK_SET_RATE_PARENT;
 564         init.ops = &clk_gate_ops;
 565         clk_parents[0] = __clk_get_name(priv->adc_div_clk);
 566         init.parent_names = clk_parents;
 567         init.num_parents = 1;
 568
 569         priv->clk_gate.reg = base + MESON_SAR_ADC_REG3;
 570         priv->clk_gate.bit_idx = fls(MESON_SAR_ADC_REG3_CLK_EN);
 571         priv->clk_gate.hw.init = &init;
 572
 573         priv->adc_clk = devm_clk_register(&indio_dev->dev, &priv->clk_gate.hw);
 574         if (WARN_ON(IS_ERR(priv->adc_clk)))
 575                 return PTR_ERR(priv->adc_clk);
 576
 577         return 0;
 578 }
 579
 580 static int meson_sar_adc_init(struct iio_dev *indio_dev)
 581 {
 582         struct meson_sar_adc_priv *priv = iio_priv(indio_dev);
 583         int regval, ret;
 584
 585         /*
 586          * make sure we start at CH7 input since the other muxes are only used
 587          * for internal calibration.
 588          */
 589         meson_sar_adc_set_chan7_mux(indio_dev, CHAN7_MUX_CH7_INPUT);
 590
 591         /*
 592          * leave sampling delay and the input clocks as configured by BL30 to
 593          * make sure BL30 gets the values it expects when reading the
 594          * temperature sensor.
 595          */
 596         regmap_read(priv->regmap, MESON_SAR_ADC_REG3, &regval);
 597         if (regval & MESON_SAR_ADC_REG3_BL30_INITIALIZED)
 598                 return 0;
 599
 600         meson_sar_adc_stop_sample_engine(indio_dev);
 601
 602         /* update the channel 6 MUX to select the temperature sensor */
 603         regmap_update_bits(priv->regmap, MESON_SAR_ADC_REG0,
 604                         MESON_SAR_ADC_REG0_ADC_TEMP_SEN_SEL,
 605                         MESON_SAR_ADC_REG0_ADC_TEMP_SEN_SEL);
 606
 607         /* disable all channels by default */
 608         regmap_write(priv->regmap, MESON_SAR_ADC_CHAN_LIST, 0x0);
 609
 610         regmap_update_bits(priv->regmap, MESON_SAR_ADC_REG3,
 611                            MESON_SAR_ADC_REG3_CTRL_SAMPLING_CLOCK_PHASE, 0);
 612         regmap_update_bits(priv->regmap, MESON_SAR_ADC_REG3,
 613                            MESON_SAR_ADC_REG3_CNTL_USE_SC_DLY,
 614                            MESON_SAR_ADC_REG3_CNTL_USE_SC_DLY);
 615
 616         /* delay between two samples = (10+1) * 1uS */
 617         regmap_update_bits(priv->regmap, MESON_SAR_ADC_DELAY,
 618                            MESON_SAR_ADC_DELAY_INPUT_DLY_CNT_MASK,
 619                            FIELD_PREP(MESON_SAR_ADC_DELAY_SAMPLE_DLY_CNT_MASK,
 620                                       10));
 621         regmap_update_bits(priv->regmap, MESON_SAR_ADC_DELAY,
 622                            MESON_SAR_ADC_DELAY_SAMPLE_DLY_SEL_MASK,
 623                            FIELD_PREP(MESON_SAR_ADC_DELAY_SAMPLE_DLY_SEL_MASK,
 624                                       0));
 625
 626         /* delay between two samples = (10+1) * 1uS */
 627         regmap_update_bits(priv->regmap, MESON_SAR_ADC_DELAY,
 628                            MESON_SAR_ADC_DELAY_INPUT_DLY_CNT_MASK,
 629                            FIELD_PREP(MESON_SAR_ADC_DELAY_INPUT_DLY_CNT_MASK,
 630                                       10));
 631         regmap_update_bits(priv->regmap, MESON_SAR_ADC_DELAY,
 632                            MESON_SAR_ADC_DELAY_INPUT_DLY_SEL_MASK,
 633                            FIELD_PREP(MESON_SAR_ADC_DELAY_INPUT_DLY_SEL_MASK,
 634                                       1));
 635
 636         ret = clk_set_parent(priv->adc_sel_clk, priv->clkin);
 637         if (ret) {
 638                 dev_err(indio_dev->dev.parent,
 639                         "failed to set adc parent to clkin\n");
 640                 return ret;
 641         }
 642
 643         ret = clk_set_rate(priv->adc_clk, 1200000);
 644         if (ret) {
 645                 dev_err(indio_dev->dev.parent,
 646                         "failed to set adc clock rate\n");
 647                 return ret;
 648         }
 649
 650         return 0;
 651 }
 652
 653 static int meson_sar_adc_hw_enable(struct iio_dev *indio_dev)
 654 {
 655         struct meson_sar_adc_priv *priv = iio_priv(indio_dev);
 656         int ret;
 657         u32 regval;
 658
 659         ret = meson_sar_adc_lock(indio_dev);
 660         if (ret)
 661                 goto err_lock;
 662
 663         ret = regulator_enable(priv->vref);
 664         if (ret < 0) {
 665                 dev_err(indio_dev->dev.parent,
 666                         "failed to enable vref regulator\n");
 667                 goto err_vref;
 668         }
 669
 670         ret = clk_prepare_enable(priv->core_clk);
 671         if (ret) {
 672                 dev_err(indio_dev->dev.parent, "failed to enable core clk\n");
 673                 goto err_core_clk;
 674         }
 675
 676         ret = clk_prepare_enable(priv->sana_clk);
 677         if (ret) {
 678                 dev_err(indio_dev->dev.parent, "failed to enable sana clk\n");
 679                 goto err_sana_clk;
 680         }
 681
 682         regval = FIELD_PREP(MESON_SAR_ADC_REG0_FIFO_CNT_IRQ_MASK, 1);
 683         regmap_update_bits(priv->regmap, MESON_SAR_ADC_REG0,
 684                            MESON_SAR_ADC_REG0_FIFO_CNT_IRQ_MASK, regval);
 685         regmap_update_bits(priv->regmap, MESON_SAR_ADC_REG11,
 686                            MESON_SAR_ADC_REG11_BANDGAP_EN,
 687                            MESON_SAR_ADC_REG11_BANDGAP_EN);
 688         regmap_update_bits(priv->regmap, MESON_SAR_ADC_REG3,
 689                            MESON_SAR_ADC_REG3_ADC_EN,
 690                            MESON_SAR_ADC_REG3_ADC_EN);
 691
 692         udelay(5);
 693
 694         ret = clk_prepare_enable(priv->adc_clk);
 695         if (ret) {
 696                 dev_err(indio_dev->dev.parent, "failed to enable adc clk\n");
 697                 goto err_adc_clk;
 698         }
 699
 700         meson_sar_adc_unlock(indio_dev);
 701
 702         return 0;
 703
 704 err_adc_clk:
 705         regmap_update_bits(priv->regmap, MESON_SAR_ADC_REG3,
 706                            MESON_SAR_ADC_REG3_ADC_EN, 0);
 707         regmap_update_bits(priv->regmap, MESON_SAR_ADC_REG11,
 708                            MESON_SAR_ADC_REG11_BANDGAP_EN, 0);
 709         clk_disable_unprepare(priv->sana_clk);
 710 err_sana_clk:
 711         clk_disable_unprepare(priv->core_clk);
 712 err_core_clk:
 713         regulator_disable(priv->vref);
 714 err_vref:
 715         meson_sar_adc_unlock(indio_dev);
 716 err_lock:
 717         return ret;
 718 }
 719
 720 static int meson_sar_adc_hw_disable(struct iio_dev *indio_dev)
 721 {
 722         struct meson_sar_adc_priv *priv = iio_priv(indio_dev);
 723         int ret;
 724
 725         ret = meson_sar_adc_lock(indio_dev);
 726         if (ret)
 727                 return ret;
 728
 729         clk_disable_unprepare(priv->adc_clk);
 730
 731         regmap_update_bits(priv->regmap, MESON_SAR_ADC_REG3,
 732                            MESON_SAR_ADC_REG3_ADC_EN, 0);
 733         regmap_update_bits(priv->regmap, MESON_SAR_ADC_REG11,
 734                            MESON_SAR_ADC_REG11_BANDGAP_EN, 0);
 735
 736         clk_disable_unprepare(priv->sana_clk);
 737         clk_disable_unprepare(priv->core_clk);
 738
 739         regulator_disable(priv->vref);
 740
 741         meson_sar_adc_unlock(indio_dev);
 742
 743         return 0;
 744 }
 745
 746 static irqreturn_t meson_sar_adc_irq(int irq, void *data)
 747 {
 748         struct iio_dev *indio_dev = data;
 749         struct meson_sar_adc_priv *priv = iio_priv(indio_dev);
 750         unsigned int cnt, threshold;
 751         u32 regval;
 752
 753         regmap_read(priv->regmap, MESON_SAR_ADC_REG0, &regval);
 754         cnt = FIELD_GET(MESON_SAR_ADC_REG0_FIFO_COUNT_MASK, regval);
 755         threshold = FIELD_GET(MESON_SAR_ADC_REG0_FIFO_CNT_IRQ_MASK, regval);
 756
 757         if (cnt < threshold)
 758                 return IRQ_NONE;
 759
 760         complete(&priv->done);
 761
 762         return IRQ_HANDLED;
 763 }
 764
 765 static const struct iio_info meson_sar_adc_iio_info = {
 766         .read_raw = meson_sar_adc_iio_info_read_raw,
 767         .driver_module = THIS_MODULE,
 768 };
 769
 770 struct meson_sar_adc_data meson_sar_adc_gxbb_data = {
 771         .resolution = 10,
 772         .name = "meson-gxbb-saradc",
 773 };
 774
 775 struct meson_sar_adc_data meson_sar_adc_gxl_data = {
 776         .resolution = 12,
 777         .name = "meson-gxl-saradc",
 778 };
 779
 780 struct meson_sar_adc_data meson_sar_adc_gxm_data = {
 781         .resolution = 12,
 782         .name = "meson-gxm-saradc",
 783 };
 784
 785 static const struct of_device_id meson_sar_adc_of_match[] = {
 786         {
 787                 .compatible = "amlogic,meson-gxbb-saradc",
 788                 .data = &meson_sar_adc_gxbb_data,
 789         }, {
 790                 .compatible = "amlogic,meson-gxl-saradc",
 791                 .data = &meson_sar_adc_gxl_data,
 792         }, {
 793                 .compatible = "amlogic,meson-gxm-saradc",
 794                 .data = &meson_sar_adc_gxm_data,
 795         },
 796         {},
 797 };
 798 MODULE_DEVICE_TABLE(of, meson_sar_adc_of_match);
 799
 800 static int meson_sar_adc_probe(struct platform_device *pdev)
 801 {
 802         struct meson_sar_adc_priv *priv;
 803         struct iio_dev *indio_dev;
 804         struct resource *res;
 805         void __iomem *base;
 806         const struct of_device_id *match;
 807         int irq, ret;
 808
 809         indio_dev = devm_iio_device_alloc(&pdev->dev, sizeof(*priv));
 810         if (!indio_dev) {
 811                 dev_err(&pdev->dev, "failed allocating iio device\n");
 812                 return -ENOMEM;
 813         }
 814
 815         priv = iio_priv(indio_dev);
 816         init_completion(&priv->done);
 817
 818         match = of_match_device(meson_sar_adc_of_match, &pdev->dev);
 819         priv->data = match->data;
 820
 821         indio_dev->name = priv->data->name;
 822         indio_dev->dev.parent = &pdev->dev;
 823         indio_dev->dev.of_node = pdev->dev.of_node;
 824         indio_dev->modes = INDIO_DIRECT_MODE;
 825         indio_dev->info = &meson_sar_adc_iio_info;
 826
 827         indio_dev->channels = meson_sar_adc_iio_channels;
 828         indio_dev->num_channels = ARRAY_SIZE(meson_sar_adc_iio_channels);
 829
 830         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
 831         base = devm_ioremap_resource(&pdev->dev, res);
 832         if (IS_ERR(base))
 833                 return PTR_ERR(base);
 834
 835         irq = irq_of_parse_and_map(pdev->dev.of_node, 0);
 836         if (!irq)
 837                 return -EINVAL;
 838
 839         ret = devm_request_irq(&pdev->dev, irq, meson_sar_adc_irq, IRQF_SHARED,
 840                                dev_name(&pdev->dev), indio_dev);
 841         if (ret)
 842                 return ret;
 843
 844         priv->regmap = devm_regmap_init_mmio(&pdev->dev, base,
 845                                              &meson_sar_adc_regmap_config);
 846         if (IS_ERR(priv->regmap))
 847                 return PTR_ERR(priv->regmap);
 848
 849         priv->clkin = devm_clk_get(&pdev->dev, "clkin");
 850         if (IS_ERR(priv->clkin)) {
 851                 dev_err(&pdev->dev, "failed to get clkin\n");
 852                 return PTR_ERR(priv->clkin);
 853         }
 854
 855         priv->core_clk = devm_clk_get(&pdev->dev, "core");
 856         if (IS_ERR(priv->core_clk)) {
 857                 dev_err(&pdev->dev, "failed to get core clk\n");
 858                 return PTR_ERR(priv->core_clk);
 859         }
 860
 861         priv->sana_clk = devm_clk_get(&pdev->dev, "sana");
 862         if (IS_ERR(priv->sana_clk)) {
 863                 if (PTR_ERR(priv->sana_clk) == -ENOENT) {
 864                         priv->sana_clk = NULL;
 865                 } else {
 866                         dev_err(&pdev->dev, "failed to get sana clk\n");
 867                         return PTR_ERR(priv->sana_clk);
 868                 }
 869         }
 870
 871         priv->adc_clk = devm_clk_get(&pdev->dev, "adc_clk");
 872         if (IS_ERR(priv->adc_clk)) {
 873                 if (PTR_ERR(priv->adc_clk) == -ENOENT) {
 874                         priv->adc_clk = NULL;
 875                 } else {
 876                         dev_err(&pdev->dev, "failed to get adc clk\n");
 877                         return PTR_ERR(priv->adc_clk);
 878                 }
 879         }
 880
 881         priv->adc_sel_clk = devm_clk_get(&pdev->dev, "adc_sel");
 882         if (IS_ERR(priv->adc_sel_clk)) {
 883                 if (PTR_ERR(priv->adc_sel_clk) == -ENOENT) {
 884                         priv->adc_sel_clk = NULL;
 885                 } else {
 886                         dev_err(&pdev->dev, "failed to get adc_sel clk\n");
 887                         return PTR_ERR(priv->adc_sel_clk);
 888                 }
 889         }
 890
 891         /* on pre-GXBB SoCs the SAR ADC itself provides the ADC clock: */
 892         if (!priv->adc_clk) {
 893                 ret = meson_sar_adc_clk_init(indio_dev, base);
 894                 if (ret)
 895                         return ret;
 896         }
 897
 898         priv->vref = devm_regulator_get(&pdev->dev, "vref");
 899         if (IS_ERR(priv->vref)) {
 900                 dev_err(&pdev->dev, "failed to get vref regulator\n");
 901                 return PTR_ERR(priv->vref);
 902         }
 903
 904         ret = meson_sar_adc_init(indio_dev);
 905         if (ret)
 906                 goto err;
 907
 908         ret = meson_sar_adc_hw_enable(indio_dev);
 909         if (ret)
 910                 goto err;
 911
 912         platform_set_drvdata(pdev, indio_dev);
 913
 914         ret = iio_device_register(indio_dev);
 915         if (ret)
 916                 goto err_hw;
 917
 918         return 0;
 919
 920 err_hw:
 921         meson_sar_adc_hw_disable(indio_dev);
 922 err:
 923         return ret;
 924 }
 925
 926 static int meson_sar_adc_remove(struct platform_device *pdev)
 927 {
 928         struct iio_dev *indio_dev = platform_get_drvdata(pdev);
 929
 930         iio_device_unregister(indio_dev);
 931
 932         return meson_sar_adc_hw_disable(indio_dev);
 933 }
 934
 935 static int __maybe_unused meson_sar_adc_suspend(struct device *dev)
 936 {
 937         struct iio_dev *indio_dev = dev_get_drvdata(dev);
 938
 939         return meson_sar_adc_hw_disable(indio_dev);
 940 }
 941
 942 static int __maybe_unused meson_sar_adc_resume(struct device *dev)
 943 {
 944         struct iio_dev *indio_dev = dev_get_drvdata(dev);
 945
 946         return meson_sar_adc_hw_enable(indio_dev);
 947 }
 948
 949 static SIMPLE_DEV_PM_OPS(meson_sar_adc_pm_ops,
 950                          meson_sar_adc_suspend, meson_sar_adc_resume);
 951
 952 static struct platform_driver meson_sar_adc_driver = {
 953         .probe          = meson_sar_adc_probe,
 954         .remove         = meson_sar_adc_remove,
 955         .driver         = {
 956                 .name   = "meson-saradc",
 957                 .of_match_table = meson_sar_adc_of_match,
 958                 .pm = &meson_sar_adc_pm_ops,
 959         },
 960 };
 961
 962 module_platform_driver(meson_sar_adc_driver);
 963
 964 MODULE_AUTHOR("Martin Blumenstingl <martin.blumenstingl@googlemail.com>");
 965 MODULE_DESCRIPTION("Amlogic Meson SAR ADC driver");
 966 MODULE_LICENSE("GPL v2");